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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023140781
(43)【公開日】2023-10-05
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20230928BHJP
H01L 21/336 20060101ALI20230928BHJP
H01L 29/06 20060101ALI20230928BHJP
H01L 29/12 20060101ALI20230928BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652M
H01L29/78 652C
H01L29/78 652F
H01L29/78 652S
H01L29/78 652Q
H01L29/78 652E
H01L29/78 652D
H01L29/78 658F
H01L29/06 301F
H01L29/06 301V
H01L29/78 652T
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022046796
(22)【出願日】2022-03-23
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】藤農 佑樹
(57)【要約】 （修正有）
【課題】オン抵抗を低減可能な半導体装置を提供する。
【解決手段】半導体装置は、第１電極（ドレイン電極）と、第１導電形の第１半導体領域（ドリフト領域１）と、導電部２０と、第２導電形の第２半導体領域（ベース領域２）と、第１導電形の第３半導体領域（ソース領域３）と、ゲート電極３１と、第２電極（ソース電極）と、を備える。第１半導体領域は、第１電極の上に設けられ、第１電極と電気的に接続されている。導電部は、第１半導体領域の中にそれぞれ絶縁部１０を介して設けられ、第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。第２半導体領域は、第１半導体領域の一部の上に設けられている。第３半導体領域は、第２半導体領域の一部の上に設けられている。第２電極は、第２半導体領域、第３半導体領域及びゲート電極の上に設けられ、第２半導体領域、第３半導体領域及び複数の導電部と電気的に接続されている。
【選択図】図２
【解決手段】半導体装置は、第１電極（ドレイン電極）と、第１導電形の第１半導体領域（ドリフト領域１）と、導電部２０と、第２導電形の第２半導体領域（ベース領域２）と、第１導電形の第３半導体領域（ソース領域３）と、ゲート電極３１と、第２電極（ソース電極）と、を備える。第１半導体領域は、第１電極の上に設けられ、第１電極と電気的に接続されている。導電部は、第１半導体領域の中にそれぞれ絶縁部１０を介して設けられ、第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。第２半導体領域は、第１半導体領域の一部の上に設けられている。第３半導体領域は、第２半導体領域の一部の上に設けられている。第２電極は、第２半導体領域、第３半導体領域及びゲート電極の上に設けられ、第２半導体領域、第３半導体領域及び複数の導電部と電気的に接続されている。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の中にそれぞれ絶縁部を介して設けられ、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向に垂直であり前記第２方向と交差する第３方向と、において複数設けられた導電部と、
前記第１半導体領域の一部の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
前記第２半導体領域の上にゲート絶縁層を介して設けられたゲート電極と、
前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び複数の前記導電部と電気的に接続された第２電極と、
を備えた半導体装置。
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の中にそれぞれ絶縁部を介して設けられ、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向に垂直であり前記第２方向と交差する第３方向と、において複数設けられた導電部と、
前記第１半導体領域の一部の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
前記第２半導体領域の上にゲート絶縁層を介して設けられたゲート電極と、
前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び複数の前記導電部と電気的に接続された第２電極と、
を備えた半導体装置。
【請求項2】
前記第２半導体領域及び前記第３半導体領域のそれぞれは、前記第１方向に垂直な第１面において、前記複数の導電部の１つの周りに複数設けられた、請求項１記載の半導体装置。
【請求項3】
前記第１半導体領域は、前記第１面において前記第２半導体領域と並ぶ第１領域を含み、
前記複数の導電部の前記１つの周りにおいて、前記第１領域と前記第２半導体領域が交互に設けられた、請求項２記載の半導体装置。
前記複数の導電部の前記１つの周りにおいて、前記第１領域と前記第２半導体領域が交互に設けられた、請求項２記載の半導体装置。
【請求項4】
前記複数の導電部は、前記第２方向において隣り合う一対の前記導電部を含み、
前記ゲート電極は、第１電極部分を含み、
前記第１電極部分の前記第２方向における位置は、前記一対の前記導電部の一方の前記第２方向における位置と、前記一対の前記導電部の他方の前記第２方向における位置と、の間にある、請求項１～３のいずれか１つに記載の半導体装置。
前記ゲート電極は、第１電極部分を含み、
前記第１電極部分の前記第２方向における位置は、前記一対の前記導電部の一方の前記第２方向における位置と、前記一対の前記導電部の他方の前記第２方向における位置と、の間にある、請求項１～３のいずれか１つに記載の半導体装置。
【請求項5】
前記第１電極部分は、前記一対の導電部を結ぶ方向と交差する延在方向に延び、
前記ゲート電極は、前記第１電極部分の前記延在方向における一端と接続された第２電極部分をさらに含み、
前記第２電極部分の前記第２方向における位置は、前記一対の前記導電部の前記一方の前記位置と、前記第１電極部分の前記位置と、の間にある、請求項４記載の半導体装置。
前記ゲート電極は、前記第１電極部分の前記延在方向における一端と接続された第２電極部分をさらに含み、
前記第２電極部分の前記第２方向における位置は、前記一対の前記導電部の前記一方の前記位置と、前記第１電極部分の前記位置と、の間にある、請求項４記載の半導体装置。
【請求項6】
前記第１電極部分及び前記第２電極部分は、前記ゲート絶縁層を介して前記第２半導体領域の上に位置する、請求項５記載の半導体装置。
【請求項7】
前記第２電極は、前記第１方向に垂直な第１面において前記第１電極部分と複数の前記第２電極部分に囲まれた領域を、前記第１方向に延びる第１延在部分を含み、
前記第１延在部分は、前記第３半導体領域と接する、請求項５又は６に記載の半導体装置。
前記第１延在部分は、前記第３半導体領域と接する、請求項５又は６に記載の半導体装置。
【請求項8】
前記第１半導体領域は、
前記第１方向に垂直な第１面において前記第２半導体領域と並ぶ第１領域と、
前記第２半導体領域よりも下方に位置する第２領域と、
を含み、
前記第１領域の第１導電形の不純物濃度は、前記第２領域の第１導電形の不純物濃度よりも高い、請求項１～７のいずれか１つに記載の半導体装置。
前記第１方向に垂直な第１面において前記第２半導体領域と並ぶ第１領域と、
前記第２半導体領域よりも下方に位置する第２領域と、
を含み、
前記第１領域の第１導電形の不純物濃度は、前記第２領域の第１導電形の不純物濃度よりも高い、請求項１～７のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等に用いられる。半導体装置のオン抵抗は、低いことが望ましい。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００２－８３９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、オン抵抗を低減可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、導電部と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記導電部は、前記第１半導体領域の中にそれぞれ絶縁部を介して設けられ、第２方向及び第３方向において複数設けられている。前記第２方向は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直である。前記第３方向は、前記第１方向に垂直であり、前記第２方向と交差する。前記第２半導体領域は、前記第１半導体領域の一部の上に設けられている。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。前記ゲート電極は、前記第２半導体領域の上にゲート絶縁層を介して設けられている。前記第２電極は、前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び複数の前記導電部と電気的に接続されている。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【0008】
図１は、実施形態に係る半導体装置を示す平面図である。図２及び図３は、図１の部分Ａの拡大平面図である。図４は、図２及び図３のＢ１－Ｂ２断面図である。図２は、図４のＣ１－Ｃ２断面図に相当する。図３は、図４のＤ１－Ｄ２断面図に相当する。
実施形態に係る半導体装置は、ＭＯＳＦＥＴである。図１～図４に示すように、実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、絶縁部１０、導電部２０、ゲート電極３０、ゲート絶縁層３５、絶縁層３６、ドレイン電極４０（第１電極）、ソース電極５０（第２電極）、ゲートパッド６０、及びゲート配線６１を含む。なお、図２及び図３では、絶縁層３６及びソース電極５０が省略されている。図３では、ゲート電極３０がさらに省略されている。
実施形態に係る半導体装置は、ＭＯＳＦＥＴである。図１～図４に示すように、実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、絶縁部１０、導電部２０、ゲート電極３０、ゲート絶縁層３５、絶縁層３６、ドレイン電極４０（第１電極）、ソース電極５０（第２電極）、ゲートパッド６０、及びゲート配線６１を含む。なお、図２及び図３では、絶縁層３６及びソース電極５０が省略されている。図３では、ゲート電極３０がさらに省略されている。
【0009】
実施形態の説明では、ドレイン電極４０からｎ－形ドリフト領域１に向かう方向を「方向Ｄ１」（第１方向）とする。方向Ｄ１と直交する一方向を「方向Ｄ２」（第２方向）とする。方向Ｄ１と直交し且つ方向Ｄ２と交差する方向を「方向Ｄ３」（第３方向）とする。また、ここでは、ドレイン電極４０からｎ－形ドリフト領域１に向かう方向を「上」と呼び、これと反対の方向を「下」と呼ぶ。これらの方向は、ドレイン電極４０とｎ－形ドリフト領域１との相対的な位置関係に基づく方向であり、重力の方向とは無関係である。
【0010】
図１に示すように、半導体装置１００の上面には、ソース電極５０、ゲートパッド６０、及びゲート配線６１が設けられている。ゲートパッド６０及びゲート配線６１は、ソース電極５０から離れており、ソース電極５０とは電気的に分離されている。ゲート配線６１は、方向Ｄ１に垂直な面（第１面）においてソース電極５０の周りに設けられている。ゲート配線６１は、ゲートパッド６０と電気的に接続されている。
【0011】
図４に示すように、ドレイン電極４０は、半導体装置１００の下面に設けられている。ｎ＋形ドレイン領域５は、ドレイン電極４０の上に設けられ、ドレイン電極４０と電気的に接続されている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５の上に設けられている。ｎ－形ドリフト領域１のｎ形不純物濃度は、ｎ＋形ドレイン領域５のｎ形不純物濃度よりも低い。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５を介してドレイン電極４０と電気的に接続されている。
【0012】
導電部２０は、ｎ－形ドリフト領域１の中に、絶縁部１０を介して設けられている。図２～図４に示すように、導電部２０は、方向Ｄ２及びＤ３において複数設けられている。複数の絶縁部１０は、方向Ｄ２及びＤ３において互いに離れている。ｐ形ベース領域２は、ｎ－形ドリフト領域１の一部の上に設けられ、導電部２０同士の間に位置する。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４のそれぞれは、ｐ形ベース領域２の一部の上に設けられている。ｐ＋形コンタクト領域４のｐ形不純物濃度は、ｐ形ベース領域２のｐ形不純物濃度よりも高い。
【0013】
ゲート電極３０は、ｐ形ベース領域２の上に、ゲート絶縁層３５を介して設けられている。ゲート電極３０は、ゲート配線６１と電気的に接続されている。
【0014】
ｎ－形ドリフト領域１は、より具体的には、図３及び図４に示すように、方向Ｄ２においてｐ形ベース領域２と並ぶ第１領域１Ｒと、ｐ形ベース領域２よりも下方に位置する第２領域２Ｒと、を含む。図示した例では、ゲート電極３０は、第１領域１Ｒの一部、ｐ形ベース領域２の一部、及びｎ＋形ソース領域３の一部の上に位置する。例えば、第１領域１Ｒのｎ形不純物濃度は、第２領域２Ｒのｎ形不純物濃度よりも高い。
【0015】
ゲート電極３０は、図２に示すように、第１電極部分３１を含む。複数の導電部２０は、方向Ｄ２において隣り合う一対の導電部２０を含む。第１電極部分３１の方向Ｄ２における位置は、一対の導電部２０の一方の方向Ｄ２における位置と、一対の導電部２０の他方の方向Ｄ２における位置と、の間にある。第１電極部分３１は、一対の導電部２０を結ぶ方向Ｄ２と交差する延在方向に延びている。換言すると、延在方向における第１電極部分３１の長さは、方向Ｄ２における第１電極部分３１の長さよりも長い。
【0016】
図４に示すように、ソース電極５０は、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びゲート電極３０の上に設けられ、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及び導電部２０と電気的に接続されている。ｐ形ベース領域２は、ｐ＋形コンタクト領域４を介して、ソース電極５０と電気的に接続されている。ゲート電極３０は、絶縁層３６により、ソース電極５０と電気的に分離されている。
【0017】
図示した例では、ソース電極５０は、第１延在部分５１及び第２延在部分５２を含む。第１延在部分５１は、絶縁層３６を貫通し、方向Ｄ１に沿って延びている。第１延在部分５１の下端は、ｎ＋形ソース領域３及びｐ＋形コンタクト領域４と接している。第２延在部分５２は、絶縁層３６を貫通し、方向Ｄ１に沿って延びている。第２延在部分５２の下端は、導電部２０と接している。第１延在部分５１の一部及び第２延在部分５２の一部は、方向Ｄ２において、ゲート電極３０同士の間に位置する。
【0018】
図５（ａ）は、実施形態に係る半導体装置の一部を示す平面図である。図５（ｂ）は、実施形態に係る半導体装置の一部を示す断面図である。
図５（ａ）及び図５（ｂ）を参照して、半導体装置１００の動作を説明する。なお、図５（ａ）では、ゲート電極３０が破線で示されている。
図５（ａ）及び図５（ｂ）を参照して、半導体装置１００の動作を説明する。なお、図５（ａ）では、ゲート電極３０が破線で示されている。
【0019】
ソース電極５０に対してドレイン電極４０に正の電圧が印加された状態で、ゲート電極３０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、図５（ａ）及び図５（ｂ）の矢印ａ１に示すように、ｐ形ベース領域２のチャネルを通ってソース電極５０からドレイン電極４０へ流れる。ゲート電極３０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２のチャネルが消滅し、半導体装置１００がオフ状態になる。
【0020】
半導体装置１００がオフ状態に切り替わると、ソース電極５０に対してドレイン電極４０に印加される正の電圧が増大していく。導電部２０の電位は、ソース電極５０の電位と実質的に同じである。ドレイン電極４０と電気的に接続されたｎ－形ドリフト領域１と、導電部２０と、の間の電位差により、ｎ－形ドリフト領域１と絶縁部１０との界面からｎ－形ドリフト領域１に向けて空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
【0021】
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料を含む。半導体材料として、シリコン、炭化シリコン、窒化ガリウム、又はガリウムヒ素を用いることができる。ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料を含む。半導体材料として、シリコン、炭化シリコン、窒化ガリウム、又はガリウムヒ素を用いることができる。ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
【0022】
絶縁部１０、ゲート絶縁層３５、及び絶縁層３６は、絶縁材料を含む。例えば、絶縁部１０、ゲート絶縁層３５、及び絶縁層３６は、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。導電部２０及びゲート電極３０は、ポリシリコンを含む。導電部２０及びゲート電極３０には、ｎ形又はｐ形の不純物が添加されても良い。ドレイン電極４０、ソース電極５０、ゲートパッド６０、及びゲート配線６１は、チタン、タングステン、又はアルミニウムなどの金属を含む。
【0023】
図６（ａ）～図８（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
まず、ｎ＋形半導体層５ａを含む半導体基板を用意する。ｎ＋形半導体層５ａの上に、半導体材料のエピタキシャル成長により、ｎ－形半導体層１ａを形成する。図６（ａ）に示すように、反応性イオンエッチング（ＲＩＥ）により、ｎ－形半導体層１ａに開口ＯＰ１を形成する。開口ＯＰ１は、方向Ｄ２及び方向Ｄ３において複数形成される。
まず、ｎ＋形半導体層５ａを含む半導体基板を用意する。ｎ＋形半導体層５ａの上に、半導体材料のエピタキシャル成長により、ｎ－形半導体層１ａを形成する。図６（ａ）に示すように、反応性イオンエッチング（ＲＩＥ）により、ｎ－形半導体層１ａに開口ＯＰ１を形成する。開口ＯＰ１は、方向Ｄ２及び方向Ｄ３において複数形成される。
【0024】
開口ＯＰ１の内面及びｎ－形半導体層１ａの上面に沿って、熱酸化又は化学気相堆積（ＣＶＤ）により、絶縁層１０ａを形成する。ＣＶＤにより、絶縁層１０ａの上に、導電層を形成する。ケミカルドライエッチング（ＣＤＥ）又はウェットエッチングにより、導電層の上面を後退させる。これにより、開口ＯＰ１の内部に、導電層２０ａが形成される。ＣＤＥ又はウェットエッチングによって、図６（ｂ）に示すように、絶縁層１０ａの上面を後退させ、ｎ－形半導体層１ａの上面を露出させる。
【0025】
熱酸化により、露出したｎ－形半導体層１ａの上面に絶縁層３５ａを形成する。ＣＶＤにより、絶縁層３５ａの上に導電層を形成する。ＲＩＥにより、この導電層をパターニングし、図７（ａ）に示すように導電層３０ａを形成する。
【0026】
ｎ－形半導体層１ａの上面に、ｐ形不純物及びｎ形不純物を順次イオン注入し、ｎ形半導体領域１ｂ、ｐ形半導体領域２ａ、及びｎ＋形半導体領域３ａを形成する。ＣＶＤにより、図７（ｂ）に示すように、導電層３０ａを覆う絶縁層３６ａを形成する。
【0027】
ＲＩＥにより、絶縁層３６ａの一部、絶縁層３５ａの一部、ｎ＋形半導体領域３ａの一部、及びｐ形半導体領域２ａの一部を除去し、開口ＯＰ２を形成する。開口ＯＰ２を通して、ｐ形半導体領域２ａ及びｎ＋形半導体領域３ａが露出する。開口ＯＰ２を通して、ｐ形半導体領域２ａにｐ形不純物をイオン注入し、ｐ＋形半導体領域４ａを形成する。図８（ａ）に示すように、ＲＩＥにより、絶縁層３６ａの別の一部を除去し、開口ＯＰ３を形成する。開口ＯＰ３を通して、導電層２０ａが露出する。
【0028】
ＣＶＤにより、開口ＯＰ２及びＯＰ３を埋め込むバリアメタル５０ａを形成する。バリアメタル５０ａは、例えば、窒化チタン層、チタン層、及びタングステン層の積層構造を有する。スパッタリングにより、バリアメタル５０ａの上にアルミニウム層５０ｂを形成する。バリアメタル５０ａ及びアルミニウム層５０ｂをパターニングする。ｎ＋形半導体層５ａが所定の厚さになるまで、ｎ＋形半導体層５ａの下面を研削する。図８（ｂ）に示すように、スパッタリングにより、ｎ＋形半導体層５ａの下面にアルミニウム層４０ａを形成する。以上により、半導体装置１００が製造される。
【0029】
図８（ｂ）に示すｎ－形半導体層１ａは、図１～図４に示すｎ－形ドリフト領域１の第２領域２Ｒに対応する。ｎ形半導体領域１ｂは、ｎ－形ドリフト領域１の第１領域１Ｒに対応する。ｐ形半導体領域２ａは、ｐ形ベース領域２に対応する。ｎ＋形半導体領域３ａは、ｎ＋形ソース領域３に対応する。ｐ＋形半導体領域４ａは、ｐ＋形コンタクト領域４に対応する。ｎ＋形半導体層５ａは、ｎ＋形ドレイン領域５に対応する。絶縁層１０ａは、絶縁部１０に対応する。導電層２０ａは、導電部２０に対応する。導電層３０ａは、ゲート電極３０に対応する。絶縁層３５ａは、ゲート絶縁層３５に対応する。絶縁層３６ａは、絶縁層３６に対応する。アルミニウム層４０ａは、ドレイン電極４０に対応する。パターニングされたバリアメタル５０ａ及びアルミニウム層５０ｂは、ソース電極５０、ゲートパッド６０、及びゲート配線６１に対応する。
【0030】
図９及び図１０は、参考例に係る半導体装置の一部を示す断面図である。
図９に示す半導体装置１００ｒ１では、ゲート電極３０ｒ１が、ゲート絶縁層３５ｒを介して半導体領域の中に設けられている。ゲート絶縁層３５ｒは、絶縁部１０から離れている。図１０に示す半導体装置１００ｒ２では、ゲート電極３０ｒ２が、絶縁部１０ｒの中に設けられている。ゲート電極３０ｒ２は、コンタクト部３７を介して、ゲート配線層３８と電気的に接続されている。ゲート配線層３８は、第１面に沿って設けられ、半導体領域とソース電極５０との間に位置する。
図９に示す半導体装置１００ｒ１では、ゲート電極３０ｒ１が、ゲート絶縁層３５ｒを介して半導体領域の中に設けられている。ゲート絶縁層３５ｒは、絶縁部１０から離れている。図１０に示す半導体装置１００ｒ２では、ゲート電極３０ｒ２が、絶縁部１０ｒの中に設けられている。ゲート電極３０ｒ２は、コンタクト部３７を介して、ゲート配線層３８と電気的に接続されている。ゲート配線層３８は、第１面に沿って設けられ、半導体領域とソース電極５０との間に位置する。
【0031】
半導体装置１００ｒ１及び１００ｒ２のいずれにおいても、導電部２０は、方向Ｄ２及びＤ３において複数設けられている。この構造によれば、導電部２０が一方向に延びている場合に比べて、ｎ－形ドリフト領域１の体積が大きくなる。オン状態のときの電流経路が増え、半導体装置１００ｒ１及び１００ｒ２のオン抵抗を低減できる。
【0032】
一方で、半導体装置１００ｒ１では、ｎ－形ドリフト領域１とゲート電極３０ｒ１とが対面している面積が大きく、ドレイン電極４０とゲート電極３０ｒ１との間の容量Ｃｇｄが増大する。半導体装置１００ｒ２では、ゲート電極３０ｒ２が絶縁部１０ｒの中に設けられており、半導体装置１００ｒ１に比べて、ｎ－形ドリフト領域１とゲート電極３０ｒ２とが対面している面積を小さくできる。しかし、半導体装置１００ｒ２では、ゲート電極３０ｒ２をゲート配線６１と電気的に接続するためのゲート配線層３８、ゲート電極３０ｒ２とゲート配線層３８とを接続するためのコンタクト部３７などが必要になる。このため、コンタクト部３７の位置ばらつきに対応するためのマージンが必要となり、且つ製造に必要な工程数が増加する。また、ゲート配線層３８が方向Ｄ１においてソース電極５０と対面することで、ゲート電極３０ｒ１とソース電極５０との間の容量Ｃｇｓも増加する。
【0033】
これらの課題について、実施形態に係る半導体装置１００では、複数の導電部２０が設けられるとともに、ゲート電極３０がｐ形ベース領域２の上にゲート絶縁層３５を介して設けられている。方向Ｄ２及びＤ３において複数の導電部２０が設けられることで、半導体装置１００ｒ１及び１００ｒ２と同様に、半導体装置１００のオン抵抗を低減できる。さらに、ゲート電極３０をｐ形ベース領域２の上に設けることで、半導体装置１００ｒ１に比べて、ｎ－形ドリフト領域１とゲート電極３０とが対面する面積を低減し、容量Ｃｇｄを低減できる。ゲート電極３０とゲート配線６１とを接続するための配線層等が不要であり、半導体装置１００ｒ２に比べて、製造に必要な工程数を少なくできる。また、コンタクト部３７が不要となるため、コンタクト部３７のマージンの分、導電部２０、ゲート電極３０などをより高密度に設けることができる。さらに、ゲート配線層３８が省略されることで、半導体装置１００ｒ２に比べて、容量Ｃｇｓを低減できる。
【0034】
実施形態によれば、上述した課題の発生を抑えつつ、半導体装置１００のオン抵抗を低減可能である。
【0035】
（第１変形例）
図１１は、実施形態の第１変形例に係る半導体装置の一部を示す平面図である。図１１では、絶縁層３６及びソース電極５０が省略されている。
第１変形例に係る半導体装置１１０では、図１１に示すように、第１面に沿って１つの導電部２０の周りに複数のｐ形ベース領域２及び複数のｎ＋形ソース領域３が設けられている。第１面に沿って１つの導電部２０の周りに、ｐ形ベース領域２と第１領域１Ｒが交互に設けられている。
図１１は、実施形態の第１変形例に係る半導体装置の一部を示す平面図である。図１１では、絶縁層３６及びソース電極５０が省略されている。
第１変形例に係る半導体装置１１０では、図１１に示すように、第１面に沿って１つの導電部２０の周りに複数のｐ形ベース領域２及び複数のｎ＋形ソース領域３が設けられている。第１面に沿って１つの導電部２０の周りに、ｐ形ベース領域２と第１領域１Ｒが交互に設けられている。
【0036】
より具体的には、方向Ｄ２において隣り合う導電部２０の間に、ｐ形ベース領域２、ｎ＋形ソース領域３、及び第１領域１Ｒが位置する。方向Ｄ３において隣り合う別の導電部２０の間に、別のｐ形ベース領域２、別のｎ＋形ソース領域３、及び別の第１領域１Ｒが位置する。方向Ｄ４において隣り合うさらに別の導電部２０の間に、さらに別のｐ形ベース領域２、さらに別のｎ＋形ソース領域３、及びさらに別の第１領域１Ｒが位置する。方向Ｄ４は、方向Ｄ１に垂直であり、方向Ｄ２及び方向Ｄ３と交差する方向である。各ｐ形ベース領域２の上には、ゲート絶縁層３５を介して第１電極部分３１がそれぞれ設けられている。
【0037】
【0038】
図１２は、実施形態の第１変形例に係る半導体装置の動作を示す模式図である。
図１２は、半導体装置１１０がオン状態のときの様子を示す。半導体装置１１０では、方向Ｄ２～Ｄ４のそれぞれにおいて、隣り合う導電部２０の間に、ｐ形ベース領域２が設けられている。このため、オン状態では、矢印ａ２で示すように、方向Ｄ２～Ｄ４のそれぞれに沿って、ｐ形ベース領域２から第１領域１Ｒへ電子が流れる。第１変形例によれば、半導体装置１００に比べて、単位面積あたりに形成されるチャネルの面積（チャネル密度）が大きく、半導体装置１１０のオン抵抗を低減できる。
図１２は、半導体装置１１０がオン状態のときの様子を示す。半導体装置１１０では、方向Ｄ２～Ｄ４のそれぞれにおいて、隣り合う導電部２０の間に、ｐ形ベース領域２が設けられている。このため、オン状態では、矢印ａ２で示すように、方向Ｄ２～Ｄ４のそれぞれに沿って、ｐ形ベース領域２から第１領域１Ｒへ電子が流れる。第１変形例によれば、半導体装置１００に比べて、単位面積あたりに形成されるチャネルの面積（チャネル密度）が大きく、半導体装置１１０のオン抵抗を低減できる。
【0039】
（第２変形例）
図１３及び図１４は、実施形態の第２変形例に係る半導体装置の一部を示す平面図である。図１３及び図１４では、絶縁層３６及びソース電極５０が省略されている。図１４では、ゲート電極３０が破線で示されている。
第２変形例に係る半導体装置１２０では、半導体装置１１０と比べて、図１３に示すように、ゲート電極３０が第２電極部分３２をさらに含む。第２電極部分３２は、第１電極部分３１の延在方向における一端と接続されている。第２電極部分３２は、方向Ｄ１から見たときに、第１電極部分３１の一端から導電部２０に向けて延びている。第１電極部分３１は、ゲート絶縁層３５を介して、ｐ形ベース領域２の一部、ｎ＋形ソース領域３の一部、及び第１領域１Ｒの一部の上に位置する。第２電極部分３２は、ゲート絶縁層３５を介して、ｐ形ベース領域２の別の一部、ｎ＋形ソース領域３の別の一部、及び第１領域１Ｒの別の一部の上に位置する。
図１３及び図１４は、実施形態の第２変形例に係る半導体装置の一部を示す平面図である。図１３及び図１４では、絶縁層３６及びソース電極５０が省略されている。図１４では、ゲート電極３０が破線で示されている。
第２変形例に係る半導体装置１２０では、半導体装置１１０と比べて、図１３に示すように、ゲート電極３０が第２電極部分３２をさらに含む。第２電極部分３２は、第１電極部分３１の延在方向における一端と接続されている。第２電極部分３２は、方向Ｄ１から見たときに、第１電極部分３１の一端から導電部２０に向けて延びている。第１電極部分３１は、ゲート絶縁層３５を介して、ｐ形ベース領域２の一部、ｎ＋形ソース領域３の一部、及び第１領域１Ｒの一部の上に位置する。第２電極部分３２は、ゲート絶縁層３５を介して、ｐ形ベース領域２の別の一部、ｎ＋形ソース領域３の別の一部、及び第１領域１Ｒの別の一部の上に位置する。
【0040】
図１５は、図１４の一部を拡大した平面図である。
具体例として、図１４に示すように、複数の導電部２０は、導電部２０－１～２０－３を含む。複数の第１電極部分３１は、第１電極部分３１－１～３１－３を含む。複数の第２電極部分３２は、第２電極部分３２－１～３２－９を含む。複数の第１領域１Ｒは、第１領域１Ｒａ～１Ｒｃを含む。
具体例として、図１４に示すように、複数の導電部２０は、導電部２０－１～２０－３を含む。複数の第１電極部分３１は、第１電極部分３１－１～３１－３を含む。複数の第２電極部分３２は、第２電極部分３２－１～３２－９を含む。複数の第１領域１Ｒは、第１領域１Ｒａ～１Ｒｃを含む。
【0041】
導電部２０－１と導電部２０－２は、方向Ｄ２において隣り合っている。第１電極部分３１－１の方向Ｄ２における位置は、導電部２０－１の方向Ｄ２における位置と、導電部２０－２の方向Ｄ２における位置と、の間にある。第１電極部分３１－１は、導電部２０－１と導電部２０－２とを結ぶ方向と交差する延在方向に延びている。第２電極部分３２－１～３２－４のそれぞれは、第１電極部分３１－１の延在方向の両端に接続されている。第２電極部分３２－１及び３２－２の方向Ｄ２における位置は、第１電極部分３１－１の方向Ｄ２における位置と、導電部２０－１の方向Ｄ２における位置と、の間にある。第２電極部分３２－３及び３２－４の方向Ｄ２における位置は、第１電極部分３１－１の方向Ｄ２における位置と、導電部２０－２の方向Ｄ２における位置と、の間にある。第１領域１Ｒａの方向Ｄ２における位置は、第１電極部分３１－１の方向Ｄ２における位置と、導電部２０－２の方向Ｄ２における位置と、の間にある。
【0042】
同様に、導電部２０－２と導電部２０－３は、方向Ｄ３において隣り合っている。第１電極部分３１－２の方向Ｄ３における位置は、導電部２０－２の方向Ｄ３における位置と、導電部２０－３の方向Ｄ３における位置と、の間にある。第１電極部分３１－２は、導電部２０－２と導電部２０－３とを結ぶ方向と交差する延在方向に延びている。第２電極部分３２－４～３２－７のそれぞれは、第１電極部分３１－２の延在方向の両端に接続されている。第１領域１Ｒｂの方向Ｄ３における位置は、第１電極部分３１－２の方向Ｄ３における位置と、導電部２０－３の方向Ｄ２における位置と、の間にある。導電部２０－１と導電部２０－３は、方向Ｄ４において隣り合っている。第１電極部分３１－３の方向Ｄ４における位置は、導電部２０－１の方向Ｄ４における位置と、導電部２０－３の方向Ｄ４における位置と、の間にある。第１電極部分３１－３は、導電部２０－１と導電部２０－３とを結ぶ方向と交差する延在方向に延びている。第２電極部分３２－２、３２－６、３２－８、及び３２－９のそれぞれは、第１電極部分３１－３の延在方向の両端に接続されている。第１領域１Ｒｃの方向Ｄ４における位置は、第１電極部分３１－３の方向Ｄ４における位置と、導電部２０－１の方向Ｄ４における位置と、の間にある。
【0043】
図１６は、実施形態の第２変形例に係る半導体装置の動作を示す模式図である。
図１６は、半導体装置１２０がオン状態のときの様子を示す。半導体装置１２０がオン状態のとき、第１電極部分３１及び第２電極部分３２によってｐ形ベース領域２にチャネルが形成される。オン状態では、矢印ａ３で示すように、第２電極部分３２によって形成されたチャネルを通ってｐ形ベース領域２から第１領域１Ｒへ電子が流れる。第２変形例によれば、半導体装置１１０に比べて、さらにチャネル密度が大きく、半導体装置１２０のオン抵抗をさらに低減できる。
図１６は、半導体装置１２０がオン状態のときの様子を示す。半導体装置１２０がオン状態のとき、第１電極部分３１及び第２電極部分３２によってｐ形ベース領域２にチャネルが形成される。オン状態では、矢印ａ３で示すように、第２電極部分３２によって形成されたチャネルを通ってｐ形ベース領域２から第１領域１Ｒへ電子が流れる。第２変形例によれば、半導体装置１１０に比べて、さらにチャネル密度が大きく、半導体装置１２０のオン抵抗をさらに低減できる。
【0044】
なお、第１変形例によれば、第２電極部分３２が設けられていないため、半導体装置１２０に比べて、ｐ＋形コンタクト領域４の面積を大きくできる。半導体装置においてアバランシェ降伏が発生した際、多量のキャリアが生成される。正孔は、ｐ形ベース領域２及びｐ＋形コンタクト領域４を通って、ソース電極５０に排出される。ｐ＋形コンタクト領域４の面積が大きいと、正孔に対する電気抵抗を低減できる。例えば、ｐ形ベース領域２の電位の変動を抑制し、ｎ－形ドリフト領域１、ｐ形ベース領域２、及びｎ＋形ソース領域３からなる寄生トランジスタの動作を抑制できる。このため、第１変形例によれば、半導体装置１２０に比べて、半導体装置１１０のアバランシェ耐量を向上できる。
【0045】
（第３変形例）
図１７は、実施形態の第３変形例に係る半導体装置の一部を示す平面図である。図１７では、絶縁層３６及びソース電極５０が省略され、ゲート電極３０が破線で示されている。
図１１～図１６に示す例では、複数の第１電極部分３１が正六角形状に配置されている。また、１つの第１電極部分３１と一対の第２電極部分３２とが、その第１電極部分３１の延在方向において並んでいる。第１電極部分３１同士の位置関係及び第１電極部分３１と第２電極部分３２の位置関係は、これらの図に示す例に限定されない。例えば、図１７に示す第３変形例に係る半導体装置１３０のように、方向Ｄ２～Ｄ４にそれぞれ延びる各第１電極部分３１の端部が、互いにずれていても良い。１つの第１電極部分３１と一対の第２電極部分３２とが、その第１電極部分３１の延在方向において、僅かにずれて並んでいても良い。図１７に示すように、方向Ｄ２～Ｄ４の２つ以上に沿って電流を流すことができれば、ゲート電極３０の具体的な形状は、適宜変更可能である。
図１７は、実施形態の第３変形例に係る半導体装置の一部を示す平面図である。図１７では、絶縁層３６及びソース電極５０が省略され、ゲート電極３０が破線で示されている。
図１１～図１６に示す例では、複数の第１電極部分３１が正六角形状に配置されている。また、１つの第１電極部分３１と一対の第２電極部分３２とが、その第１電極部分３１の延在方向において並んでいる。第１電極部分３１同士の位置関係及び第１電極部分３１と第２電極部分３２の位置関係は、これらの図に示す例に限定されない。例えば、図１７に示す第３変形例に係る半導体装置１３０のように、方向Ｄ２～Ｄ４にそれぞれ延びる各第１電極部分３１の端部が、互いにずれていても良い。１つの第１電極部分３１と一対の第２電極部分３２とが、その第１電極部分３１の延在方向において、僅かにずれて並んでいても良い。図１７に示すように、方向Ｄ２～Ｄ４の２つ以上に沿って電流を流すことができれば、ゲート電極３０の具体的な形状は、適宜変更可能である。
【0046】
（第４変形例）
図１８及び図１９は、実施形態の第４変形例に係る半導体装置の一部を示す平面図である。図２０は、図１８及び図１９のＡ１－Ａ２断面図である。図１８は、図２０のＢ１－Ｂ２断面図に相当する。図１９は、図２０のＣ１－Ｃ２断面図に相当する。図１８及び図１９では、絶縁層３６及びソース電極５０が省略されている。図１９では、ゲート電極３０がさらに省略されている。
第４変形例に係る半導体装置１４０では、図１８及び図１９に示すように、導電部２０の配列方向である方向Ｄ２及びＤ３が互いに直交する。また、半導体装置１４０では、半導体装置１００～１３０と比べて、ｐ形ベース領域２、ｎ＋形ソース領域３、絶縁部１０、ゲート電極３０などのＸ－Ｙ面における形状が異なる。ゲート電極３０の複数の第１電極部分３１は、格子状に設けられている。
図１８及び図１９は、実施形態の第４変形例に係る半導体装置の一部を示す平面図である。図２０は、図１８及び図１９のＡ１－Ａ２断面図である。図１８は、図２０のＢ１－Ｂ２断面図に相当する。図１９は、図２０のＣ１－Ｃ２断面図に相当する。図１８及び図１９では、絶縁層３６及びソース電極５０が省略されている。図１９では、ゲート電極３０がさらに省略されている。
第４変形例に係る半導体装置１４０では、図１８及び図１９に示すように、導電部２０の配列方向である方向Ｄ２及びＤ３が互いに直交する。また、半導体装置１４０では、半導体装置１００～１３０と比べて、ｐ形ベース領域２、ｎ＋形ソース領域３、絶縁部１０、ゲート電極３０などのＸ－Ｙ面における形状が異なる。ゲート電極３０の複数の第１電極部分３１は、格子状に設けられている。
【0047】
配列方向及び形状を除き、半導体装置１４０における各構成要素の位置関係は、半導体装置１００～１３０と実質的に同じである。例えば、図１８～図２０に示すように、隣り合う導電部２０の間には、ｐ形ベース領域２、ｎ＋形ソース領域３、及び第１領域１Ｒが設けられ、第１電極部分３１がこれらの上に位置する。第１電極部分３１は方向Ｄ２又はＤ３に沿って延び、第２電極部分３２は第１電極部分３１の一端から導電部２０に向けて延びている。Ｘ－Ｙ面において、１つの導電部２０の周りに、ｐ形ベース領域２と第１領域１Ｒが交互に設けられている。
【0048】
図２１は、実施形態の第４変形例に係る別の半導体装置の一部を示す平面図である。図２１では、絶縁層３６及びソース電極５０が省略されている。
矩形状の絶縁部１０、格子状の複数の第１電極部分３１等を有する半導体装置について、図２１に示すように、方向Ｄ３が方向Ｄ２に対して垂直でなくても良い。図２１に示す半導体装置１５０では、方向Ｄ３において隣り合う導電部２０について、各導電部２０の方向Ｄ２における位置が互いに異なる。方向Ｄ３において隣り合う第１電極部分３１について、各第１電極部分３１の方向Ｄ２における位置が互いに異なる。
矩形状の絶縁部１０、格子状の複数の第１電極部分３１等を有する半導体装置について、図２１に示すように、方向Ｄ３が方向Ｄ２に対して垂直でなくても良い。図２１に示す半導体装置１５０では、方向Ｄ３において隣り合う導電部２０について、各導電部２０の方向Ｄ２における位置が互いに異なる。方向Ｄ３において隣り合う第１電極部分３１について、各第１電極部分３１の方向Ｄ２における位置が互いに異なる。
【0049】
図１８～図２１に示すように、半導体装置の各構成要素の具体的な形状、配列方向などは、適宜変更可能である。いずれの形態においても、複数の導電部２０を互いに交差する２方向に配列し、ゲート電極３０をｐ形ベース領域２の上に設けることで、容量Ｃｇｄの増加又は製造工程数の増加を抑えつつ、半導体装置のオン抵抗を低減可能である。
【0050】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0051】
１：ｎ－形ドリフト領域、 １ａ：ｎ－形半導体層、 １ｂ：ｎ形半導体領域、 １Ｒ，１Ｒａ～１Ｒｃ：第１領域、 ２：ｐ形ベース領域、 ２ａ：ｐ形半導体領域、 ２Ｒ：第２領域、 ３：ｎ＋形ソース領域、 ３ａ：ｎ＋形半導体領域、 ４：ｐ＋形コンタクト領域、 ４ａ：ｐ＋形半導体領域、 ５：ｎ＋形ドレイン領域、 ５ａ：ｎ＋形半導体層、 １０：絶縁部、 １０ａ：絶縁層、 １０ｒ：絶縁部、 ２０，２０－１～２０－９：導電部、 ２０ａ：導電層、 ３０：ゲート電極、 ３０ａ：導電層、 ３０ｒ：ゲート電極、 ３０ｒ１：ゲート電極、 ３０ｒ２：ゲート電極、 ３１，３１－１～３１－３：第１電極部分、 ３２，３２－１～３２－９：第２電極部分、 ３５：ゲート絶縁層、 ３５ａ：絶縁層、 ３５ｒ：ゲート絶縁層、 ３６：絶縁層、 ３６ａ：絶縁層、 ３７：コンタクト部、 ３８：ゲート配線層、 ４０：ドレイン電極、 ４０ａ：アルミニウム層、 ５０：ソース電極、 ５０ａ：バリアメタル、 ５０ｂ：アルミニウム層、 ５１：第１延在部分、 ５２：第２延在部分、 ６０：ゲートパッド、 ６１：ゲート配線、 １００，１００ｒ１，１００ｒ２，１１０～１５０：半導体装置、 ＯＰ１～ＯＰ３：開口
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】