特開 2023-141100 ジャンクションバリアショットキーダイオード

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023141100

(43)【公開日】2023-10-05

(54)【発明の名称】ジャンクションバリアショットキーダイオード

(51)【国際特許分類】

   H01L 29/872 20060101AFI20230928BHJP

   H01L 29/861 20060101ALI20230928BHJP

   H01L 29/47 20060101ALI20230928BHJP

【ＦＩ】

H01L29/86 301D

H01L29/86 301F

H01L29/91 F

H01L29/91 K

H01L29/91 D

H01L29/48 D

H01L29/48 M

H01L29/48 F

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022047238

(22)【出願日】2022-03-23

(71)【出願人】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】100115738

【弁理士】

【氏名又は名称】鷲頭 光宏

(74)【代理人】

【識別番号】100121681

【弁理士】

【氏名又は名称】緒方 和文

(72)【発明者】

【氏名】有馬 潤

(72)【発明者】

【氏名】藤田 実

(72)【発明者】

【氏名】川崎 克己

(72)【発明者】

【氏名】平林 潤

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA01

4M104AA02

4M104AA03

4M104AA04

4M104AA05

4M104BB04

4M104BB05

4M104BB06

4M104BB07

4M104BB09

4M104BB14

4M104BB16

4M104CC01

4M104CC03

4M104DD96

4M104FF13

4M104GG02

4M104GG03

4M104HH17

4M104HH20

(57)【要約】

【課題】酸化ガリウムを用いたジャンクションバリアショットキーダイオードのサージ耐量を高める。
【解決手段】ジャンクションバリアショットキーダイオード１は、酸化ガリウムからなる半導体基板２０及びドリフト層３０と、ドリフト層３０と接するアノード電極４０と、半導体基板２０と接するカソード電極５０と、アノード電極４０及びドリフト層３０と接するｐ型半導体層６０とを備える。ｐ型半導体層６０は、アノード電極４０と接する第１のｐ型半導体層６１と、ドリフト層３０と接する第２のｐ型半導体層６２とを含み、第２のｐ型半導体層６２の価電子帯上端準位は、第１のｐ型半導体層６１の価電子帯上端準位よりも低い。このように、エネルギー準位の異なる２つのｐ型半導体層６１，６２を用いていることから、サージ耐量が高められる。
【選択図】図１

【特許請求の範囲】

【請求項1】

酸化ガリウムからなる半導体基板と、
前記半導体基板上に設けられた酸化ガリウムからなるドリフト層と、
前記ドリフト層と接するアノード電極と、
前記半導体基板と接するカソード電極と、
前記アノード電極及びドリフト層と接するｐ型半導体層と、を備え、
前記ｐ型半導体層は、前記アノード電極と接する第１のｐ型半導体層と、前記ドリフト層と接する第２のｐ型半導体層とを含み、
前記第２のｐ型半導体層の価電子帯上端準位は、前記第１のｐ型半導体層の価電子帯上端準位よりも低いことを特徴とするジャンクションバリアショットキーダイオード。

【請求項2】

前記第２のｐ型半導体層と前記第１のｐ型半導体層は、前記ドリフト層の平坦な上面にこの順に積層されていることを特徴とする請求項１に記載のジャンクションバリアショットキーダイオード。

【請求項3】

前記ドリフト層はトレンチを有し、前記ｐ型半導体層の少なくとも一部が前記トレンチに埋め込まれていることを特徴とする請求項１に記載のジャンクションバリアショットキーダイオード。

【請求項4】

フェルミレベルと前記第１のｐ型半導体層の価電子帯上端準位のエネルギー差は１ｅＶ以下であり、前記第２のｐ型半導体層の価電子帯上端準位と前記ドリフト層の価電子帯上端準位のエネルギー差が２ｅＶ以下であることを特徴とする請求項１乃至３のいずれか一項に記載のジャンクションバリアショットキーダイオード。

【請求項5】

前記ｐ型半導体層は、前記第１のｐ型半導体層と前記第２のｐ型半導体層の間に位置する第３のｐ型半導体層をさらに含み、
前記第３のｐ型半導体層の価電子帯上端準位は、前記第１のｐ型半導体層の価電子帯上端準位よりも低く、且つ、前記第２のｐ型半導体層の価電子帯上端準位よりも高いことを特徴とする請求項１乃至４のいずれか一項に記載のジャンクションバリアショットキーダイオード。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はジャンクションバリアショットキーダイオードに関し、特に、酸化ガリウムを用いたジャンクションバリアショットキーダイオードに関する。

【背景技術】

【0002】

ショットキーバリアダイオードは、金属と半導体の接合によって生じるショットキー障壁を利用した整流素子であり、ＰＮ接合を有する通常のダイオードに比べて順方向電圧が低く、且つ、スイッチング速度が速いという特徴を有している。このため、ショットキーバリアダイオードはパワーデバイス用のスイッチング素子として利用されることがある。

【0003】

ショットキーバリアダイオードをパワーデバイス用のスイッチング素子として用いる場合、十分な逆方向耐圧を確保する必要があることから、シリコン（Ｓｉ）の代わりに、よりバンドギャップの大きい炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）などが用いられることがある。中でも、酸化ガリウムは、バンドギャップが４．８～４．９ｅＶと非常に大きく、絶縁破壊電界も約８ＭＶ／ｃｍと大きいことから、酸化ガリウムを用いたショットキーバリアダイオードは、パワーデバイス用のスイッチング素子として非常に有望である。酸化ガリウムを用いたショットキーバリアダイオードの例は、特許文献１に記載されている。

【0004】

特許文献１には、酸化ガリウム層に設けられた複数のトレンチにｐ型の半導体材料を埋め込んだ構造を有するジャンクションバリアショットキーダイオードが開示されている。このように、酸化ガリウム層に複数のトレンチを設けるとともに、複数のトレンチにｐ型の半導体材料を埋め込めば、逆方向電圧が印加されるとトレンチ間に位置するメサ領域が空乏層となるため、ドリフト層のチャネル領域がピンチオフされる。これにより、逆方向電圧が印加された場合のリーク電流を大幅に抑制することができる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１９－０３６５９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１に記載されたジャンクションバリアショットキーダイオードは、ｐ型半導体層の材料として、価電子帯上端準位がフェルミレベルに近い材料を選択すると、ドリフト層の価電子帯上端準位とのエネルギー差が大きくなることから、ドリフト層に正孔を注入するのに必要なエネルギーが大きくなり、サージ耐量が悪化するという問題があった。逆に、ｐ型半導体層の材料として、価電子帯上端準位がドリフト層の価電子帯上端準位に近い材料を選択すると、フェルミレベルとのエネルギー差が大きくなることから、アノード電極とｐ型半導体層の接触抵抗が増加し、この場合もサージ耐量が悪化するという問題があった。

【0007】

したがって、本発明は、酸化ガリウムを用いたジャンクションバリアショットキーダイオードのサージ耐量を高めることを目的とする。

【課題を解決するための手段】

【0008】

本発明によるジャンクションバリアショットキーダイオードは、酸化ガリウムからなる半導体基板と、半導体基板上に設けられた酸化ガリウムからなるドリフト層と、ドリフト層と接するアノード電極と、半導体基板と接するカソード電極と、アノード電極及びドリフト層と接するｐ型半導体層とを備え、ｐ型半導体層は、アノード電極と接する第１のｐ型半導体層と、ドリフト層と接する第２のｐ型半導体層とを含み、第２のｐ型半導体層の価電子帯上端準位は、第１のｐ型半導体層の価電子帯上端準位よりも低いことを特徴とする。

【0009】

本発明によれば、エネルギー準位の異なる２つのｐ型半導体層を用いていることから、フェルミレベルとｐ型半導体層の価電子帯上端準位の差を低減するとともに、ｐ型半導体層の価電子帯上端準位とドリフト層の価電子帯上端準位の差を低減することが可能となる。

【0010】

本発明において、第２のｐ型半導体層と第１のｐ型半導体層は、ドリフト層の平坦な上面にこの順に積層されていても構わない。これによれば、簡単な製造プロセスにて作製することが可能となる。

【0011】

本発明において、ドリフト層はトレンチを有し、ｐ型半導体層の少なくとも一部がトレンチに埋め込まれていても構わない。これによれば、ｐ型半導体層とドリフト層の接触面積を拡大することが可能となる。

【0012】

本発明において、フェルミレベルと第１のｐ型半導体層の価電子帯上端準位のエネルギー差が１ｅＶ以下であり、第２のｐ型半導体層の価電子帯上端準位とドリフト層の価電子帯上端準位のエネルギー差が２ｅＶ以下であっても構わない。これによれば、アノード電極と第１のｐ型半導体層をオーミック接触させることができるとともに、ドリフト層に正孔を注入するのに必要なエネルギーを十分に低減することが可能となる。

【0013】

本発明において、ｐ型半導体層は、第１のｐ型半導体層と第２のｐ型半導体層の間に位置する第３のｐ型半導体層をさらに含み、第３のｐ型半導体層の価電子帯上端準位は、第１のｐ型半導体層の価電子帯上端準位よりも低く、且つ、第２のｐ型半導体層の価電子帯上端準位よりも高くても構わない。これによれば、サージ耐量をより高めることが可能となる。

【発明の効果】

【0014】

このように、本発明によれば、酸化ガリウムを用いたジャンクションバリアショットキーダイオードのサージ耐量を高めることが可能となる。

【図面の簡単な説明】

【0015】

【図1】図１（ａ）は、本発明の第１の実施形態によるジャンクションバリアショットキーダイオード１の構成を示す模式的な平面図である。また、図１（ｂ）は、図１（ａ）に示すＡ－Ａ線に沿った略断面図である。

【図2】図２は、ジャンクションバリアショットキーダイオード１のエネルギーバンド図であり、（ａ）は第１の電流パスＰ１におけるエネルギーバンドを示し、（ｂ）は第２の電流パスＰ２におけるエネルギーバンドを示している。

【図3】図３は、順方向電圧ＶＦと順方向電流ＩＦの関係を示すグラフである。

【図4】図４は、第１の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。

【図5】図５は、第２の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。

【図6】図６は、第３の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。

【図7】図７は、第４の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。

【図8】図８（ａ）は、第５の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。また、図８（ｂ）は、図８（ａ）に示すＡ－Ａ線に沿った略断面図である。

【図9】図９（ａ）は、第６の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。また、図９（ｂ）は、図９（ａ）に示すＡ－Ａ線に沿った略断面図である。

【図10】図１０（ａ）は、第７の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。また、図１０（ｂ）は、図１０（ａ）に示すＡ－Ａ線に沿った略断面図である。

【図11】図１１（ａ）は、本発明の第２の実施形態によるジャンクションバリアショットキーダイオード２の構成を示す模式的な平面図である。また、図１１（ｂ）は、図１１（ａ）に示すＡ－Ａ線に沿った略断面図である。

【図12】図１２は、第８の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な断面図である。

【図13】図１３は、本発明の第３の実施形態によるジャンクションバリアショットキーダイオード３の構成を示す模式的な断面図である。

【図14】図１４は、ジャンクションバリアショットキーダイオード３のエネルギーバンド図であり、第２の電流パスＰ２におけるエネルギーバンドを示している。

【図15】図１５は、ｐ型半導体層６０をｎ層構造とした場合の第１の例によるエネルギーバンド図である。

【図16】図１６は、ｐ型半導体層６０をｎ層構造とした場合の第２の例によるエネルギーバンド図である。

【発明を実施するための形態】

【0016】

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

【0017】

＜第１の実施形態＞
図１（ａ）は、本発明の第１の実施形態によるジャンクションバリアショットキーダイオード１の構成を示す模式的な平面図である。また、図１（ｂ）は、図１（ａ）に示すＡ－Ａ線に沿った略断面図である。

【0018】

図１に示すように、第１の実施形態によるジャンクションバリアショットキーダイオード１は、いずれも酸化ガリウム（β－Ｇａ_２Ｏ_３）からなる半導体基板２０及びドリフト層３０を備える。半導体基板２０及びドリフト層３０には、ｎ型ドーパントとしてシリコン（Ｓｉ）又はスズ（Ｓｎ）が導入されている。ドーパントの濃度は、ドリフト層３０よりも半導体基板２０の方が高く、これにより半導体基板２０はｎ^＋層、ドリフト層３０はｎ^－層として機能する。半導体基板２０の不純物濃度は例えば１×１０^１８ｃｍ^－３程度であり、ドリフト層３０の不純物濃度は例えば３×１０^１６ｃｍ^－３程度である。

【0019】

半導体基板２０は、融液成長法などを用いて形成されたバルク結晶を切断加工したものであり、その厚みは２５０μｍ程度である。半導体基板２０の平面サイズについては特に限定されないが、一般的に素子に流す電流量に応じて選択することになり、順方向の最大電流量が２０Ａ程度であれば、平面視で２．４ｍｍ×２．４ｍｍ程度とすればよい。

【0020】

半導体基板２０は、実装時において上面側に位置する上面２１と、上面２１の反対側であって、実装時において下面側に位置する裏面２２を有する。上面２１の全面にはドリフト層３０が形成されている。ドリフト層３０は、半導体基板２０の上面２１に反応性スパッタリング、ＰＬＤ法、ＭＢＥ法、ＭＯＣＶＤ法、ＨＶＰＥ法などを用いて酸化ガリウムをエピタキシャル成長させた薄膜である。ドリフト層３０の膜厚については特に限定されないが、一般的に素子の逆方向耐電圧に応じて選択することになり、６００Ｖ程度の耐圧を確保するためには、例えば７μｍ程度とすればよい。

【0021】

ドリフト層３０の上面３１には、ドリフト層３０とショットキー接触するアノード電極４０と、ドリフト層３０とｐｎ接合するｐ型半導体層６０が形成されている。アノード電極４０は、例えば白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、銅（Ｃｕ）等の金属からなる。アノード電極４０は、異なる金属膜を積層した多層構造、例えば、Ｐｔ／Ａｕ、Ｐｔ／Ａｌ、Ｐｄ／Ａｕ、Ｐｄ／Ａｌ、Ｐｔ／Ｔｉ／ＡｕまたはＰｄ／Ｔｉ／Ａｕであっても構わない。

【0022】

ｐ型半導体層６０は、第１のｐ型半導体層６１と第２のｐ型半導体層６２を含んでいる。ｐ型半導体層６０は平面視で二重のリング状に形成されており、ドリフト層３０の平坦な上面３１に第２のｐ型半導体層６２と第１のｐ型半導体層６１がこの順に積層されている。これにより、第１のｐ型半導体層６１はアノード電極４０と接し、第２のｐ型半導体層６２はドリフト層３０とｐｎ接合する。図１に示す例では、第２のｐ型半導体層６２の側面もアノード電極４０と接している。第１及び第２のｐ型半導体層６１，６２の材料としては、Ｓｉ、ＧａＡｓ、ＧａＮ、ＳｉＣ、Ｇｅ、ＺｎＳｅ、ＣｄＳ、ＩｎＰ、ＳｉＧｅ、ＡｌＮ、ＢＮ、ＡｌＧａＮ、ＮｉＯ、Ｃｕ_２Ｏ、Ｉｒ_２Ｏ_３、Ａｇ_２Ｏなどを用いることができるが、少なくとも、第２のｐ型半導体層６２の材料としては、価電子帯上端準位が第１のｐ型半導体層６１の価電子帯上端準位よりも低い材料を選択する必要がある。一例として、第１のｐ型半導体層６１としては不純物濃度が１×１０^１９ｃｍ^－３程度のＮｉＯを選択することができ、第２のｐ型半導体層６２としては不純物濃度が１×１０^１６ｃｍ^－３程度のＢＮを選択することができる。

【0023】

半導体基板２０の裏面２２には、半導体基板２０とオーミック接触するカソード電極５０が設けられる。カソード電極５０は、例えばチタン（Ｔｉ）等の金属からなる。カソード電極５０は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／ＡｕまたはＴｉ／Ａｌであっても構わない。

【0024】

本実施形態によるジャンクションバリアショットキーダイオード１に順方向電圧を印加すると、アノード電極４０からドリフト層３０へ向けて２つの電流パスが形成される。第１の電流パスは、図１（ｂ）において符号Ｐ１で示すように、ｐ型半導体層６０を経由することなく、アノード電極４０からドリフト層３０へ電流が直接流れるパスである。第２の電流パスは、図１（ｂ）において符号Ｐ２で示すように、ｐ型半導体層６０を経由するパスである。

【0025】

図２は、本実施形態によるジャンクションバリアショットキーダイオード１のエネルギーバンド図であり、（ａ）は第１の電流パスＰ１におけるエネルギーバンドを示し、（ｂ）は第２の電流パスＰ２におけるエネルギーバンドを示している。

【0026】

図２（ａ）に示すように、第１の電流パスＰ１においては、アノード電極４０とドリフト層３０がショットキー接触していることから、この部分はショットキーバリアダイオードとして機能する。このため、順方向電圧が低く、且つ、スイッチング速度が速いことから、順方向電圧を印加した場合に最初にオンする。アノード電極４０とドリフト層３０の間のショットキー障壁の高さはΦ_ｂ１である。ここで、Ｅ_Ｆはフェルミレベル、Ｅ_Ｃは伝導帯下端準位、Ｅ_Ｖは価電子帯上端準位、Ｅ_ｇはエネルギーバンドギャップを意味する。

【0027】

これに対し、図２（ｂ）に示すように、第２の電流パスＰ２においては、アノード電極４０とドリフト層３０の間にｐ型半導体層６０が介在する。このため、第１の電流パスＰ１に電流が流れた後、より高い順方向電圧が印加されると第２の電流パスＰ２がオンする。これにより、オン抵抗が大幅に低減される。

【0028】

図３は、順方向電圧ＶＦと順方向電流ＩＦの関係を示すグラフであり、符号Ａは本実施形態によるジャンクションバリアショットキーダイオード１の特性を示し、符号Ｂは一般的なショットキーバリアダイオードの特性を示している。図３に示すように、一般的なショットキーバリアダイオードにおいては、例えば１００Ａといった突発的な大電流（サージ電流）が流れた場合、約５０Ｖの電圧が発生し、大量の発熱によって焼損する。これに対し、本実施形態によるジャンクションバリアショットキーダイオード１では、１００Ａのサージ電流が流れた場合であっても、第２の電流パスＰ２がオンすることから、発生する電圧は約５Ｖ程度に抑えられる。

【0029】

しかも、本実施形態においては、アノード電極４０とドリフト層３０の間に第１のｐ型半導体層６１と第２のｐ型半導体層６２がこの順に配置されている。図２（ｂ）に示すように、フェルミレベルＥ_Ｆと第１のｐ型半導体層６１の価電子帯上端準位のエネルギー差はΦ_ｂ２、第１のｐ型半導体層６１の価電子帯上端準位と第２のｐ型半導体層６２の価電子帯上端準位のエネルギー差はΔＥ_Ｖ１、第２のｐ型半導体層６２の価電子帯上端準位とドリフト層３０の価電子帯上端準位のエネルギー差はΔＥ_Ｖ２である。また、第１のｐ型半導体層６１のバンドギャップはＥ_ｇ１、第２のｐ型半導体層６２のバンドギャップはＥ_ｇ２、ドリフト層３０のバンドギャップはＥ_ｇ３である。そして、本実施形態においては、第２のｐ型半導体層６２の価電子帯上端準位が第１のｐ型半導体層６１の価電子帯上端準位よりも低いことから、ｐ型半導体層６０の材料として単一の半導体材料を用いた場合と比べ、エネルギー差Φ_ｂ２及びΔＥ_Ｖ２が低減する。これにより、ドリフト層３０に正孔を注入するのに必要なエネルギーが低減されるとともに、アノード電極４０とｐ型半導体層６０の接触抵抗が低減することから、ｐ型半導体層６０の材料として単一の半導体材料を用いた場合と比べてサージ耐量が増加する。

【0030】

ここで、第１及び第２のｐ型半導体層６１，６２の材料としては、エネルギー差Φ_ｂ２が１ｅＶ以下となり、エネルギー差ΔＥ_Ｖ２が２ｅＶ以下となる材料を選択することが好ましい。例えば、第１のｐ型半導体層６１の材料としてＮｉＯを用い、第２のｐ型半導体層６２の材料としてＢＮを用いた場合、ＮｉＯのバンドギャップＥ_ｇ１は３．７ｅＶ程度、ＢＮのバンドギャップＥ_ｇ２は６．２ｅＶ程度であり、エネルギー差Φ_ｂ２は０．５ｅＶ以下となる。このため、アノード電極４０と第１のｐ型半導体層６１をオーミック接触させることが可能となる。また、エネルギー差はΔＥ_Ｖ２についても２ｅＶ以下となり、ドリフト層３０に正孔を注入するのに必要なエネルギーが十分に低減される。その他、エネルギー差Φ_ｂ２を１ｅＶ以下、エネルギー差ΔＥ_Ｖ２を２ｅＶ以下とするためには、第１のｐ型半導体層６１の材料としてＮｉＯを用い、第２のｐ型半導体層６２の材料としてＡｌＮを用いても構わないし、第１のｐ型半導体層６１の材料としてＣｕ_２Ｏを用い、第２のｐ型半導体層６２の材料としてＢＮを用いても構わないし、第１のｐ型半導体層６１の材料としてＣｕ_２Ｏを用い、第２のｐ型半導体層６２の材料としてＡｌＮを用いても構わないし、第１のｐ型半導体層６１の材料としてＧａＮを用い、第２のｐ型半導体層６２の材料としてＢＮを用いても構わないし、第１のｐ型半導体層６１の材料としてＡｌＧａＮを用い、第２のｐ型半導体層６２の材料としてＢＮを用いても構わないし、第１のｐ型半導体層６１の材料としてＣｕＧａＯ_２を用い、第２のｐ型半導体層６２の材料としてＢＮを用いても構わない。これに対し、ｐ型半導体層６０の材料として単一の半導体材料を用いた結果、アノード電極４０とｐ型半導体層６０との間でオーミック接触を確保することができない場合には、図３において特性Ｃで示すように、サージ電流によって比較的大きな電圧が発生するおそれがある。

【0031】

このように、本実施形態によるジャンクションバリアショットキーダイオード１は、ｐ型半導体層６０が第１及び第２のｐ型半導体層６１，６２の積層体によって構成されていることから、ｐ型半導体層６０の材料として単一の半導体材料を用いた場合と比べて大きなサージ耐量を得ることが可能となる。しかも、ｐ型半導体層６０をドリフト層３０の平坦な上面３１に形成していることから、簡単な製造プロセスにて作製することができる。

【0032】

ここで、ｐ型半導体層６０の平面的な形状については図１（ａ）に示す形状に限定されず、図４に示す第１の変形例のようにストライプ状であっても構わないし、図５に示す第２の変形例のようにドット状であっても構わないし、図６に示す第３の変形例のようにリングとストライプの組み合わせであっても構わないし、図７に示す第４の変形例のようにリングとドットの組み合わせであっても構わない。また、図８に示す第５の変形例のようにｐ型半導体層６０の一部がアノード電極４０で覆われていなくても構わないし、図９に示す第６の変形例のようにアノード電極４０の幅がｐ型半導体層６０よりも大きくても構わない。さらに、図１０に示す第７の変形例のように、ドリフト層３０の上面３１にフィールド絶縁膜７０を設け、アノード電極４０の端部をフィールド絶縁膜７０上に配置しても構わない。このようなフィールドプレート構造を採用すれば、ドリフト層３０に印加される電界を緩和することが可能となる。

【0033】

＜第２の実施形態＞
図１１（ａ）は、本発明の第２の実施形態によるジャンクションバリアショットキーダイオード２の構成を示す模式的な平面図である。また、図１１（ｂ）は、図１１（ａ）に示すＡ－Ａ線に沿った略断面図である。

【0034】

図１１に示すように、第２の実施形態によるジャンクションバリアショットキーダイオード２は、ドリフト層３０にトレンチ３２が設けられており、第２のｐ型半導体層６２がトレンチ３２に埋め込まれている点において、第１の実施形態によるジャンクションバリアショットキーダイオード１と相違している。その他の基本的な構成は、第１の実施形態によるジャンクションバリアショットキーダイオード１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

【0035】

トレンチ３２は、ドリフト層３０の上面３１から半導体基板２０に達しない深さを有しており、その内部に第２のｐ型半導体層６２が埋め込まれている。一例として、トレンチ３２の深さは３μｍ程度、トレンチ３２の幅は１．５μｍ程度とすることができる。第１のｐ型半導体層６１は、トレンチ３２の外部であって、第２のｐ型半導体層６２と接する位置に設けられている。このため、本実施形態においてはアノード電極４０と第２のｐ型半導体層６２は直接接しない。

【0036】

このように、第２の実施形態によるジャンクションバリアショットキーダイオード２においては、第２のｐ型半導体層６２がドリフト層３０に設けられたトレンチ３２に埋め込まれていることから、第２のｐ型半導体層６２とドリフト層３０の接触面積が増大する。これにより、第２の電流パスＰ２の抵抗値をより低減することが可能となる。

【0037】

また、図１１に示す例では、第２のｐ型半導体層６２の全体がトレンチ３２に埋め込まれているが、第２のｐ型半導体層６２の一部がトレンチ３２の外部に設けられていても構わないし、図１２に示す変形例のように、第１のｐ型半導体層６１を含むｐ型半導体層６０の全体がトレンチ３２に埋め込まれていても構わない。

【0038】

＜第３の実施形態＞
図１３は、本発明の第３の実施形態によるジャンクションバリアショットキーダイオード３の構成を示す模式的な断面図である。

【0039】

図１３に示すように、第３の実施形態によるジャンクションバリアショットキーダイオード３は、ｐ型半導体層６０に第３のｐ型半導体層６３が含まれている点において、第１の実施形態によるジャンクションバリアショットキーダイオード１と相違している。その他の基本的な構成は、第１の実施形態によるジャンクションバリアショットキーダイオード１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

【0040】

第３のｐ型半導体層６３は、第１のｐ型半導体層６１と第２のｐ型半導体層６２の間に位置する。そして、第３のｐ型半導体層６３の材料としては、価電子帯上端準位が第１のｐ型半導体層６１の価電子帯上端準位よりも低く、且つ、第２のｐ型半導体層６２の価電子帯上端準位よりも高い材料が選択される。

【0041】

図１４は、本実施形態によるジャンクションバリアショットキーダイオード３のエネルギーバンド図であり、第２の電流パスＰ２におけるエネルギーバンドを示している。

【0042】

図１４に示すように、本実施形態においては、ｐ型半導体層６０が３層構造を有していることから、フェルミレベルＥ_Ｆと第１のｐ型半導体層６１の価電子帯上端準位のエネルギー差Φ_ｂ２や、第２のｐ型半導体層６２の価電子帯上端準位とドリフト層３０の価電子帯上端準位のエネルギー差ΔＥ_Ｖ２をより低減することができる。これにより、ドリフト層３０に正孔を注入するのに必要なエネルギーがより低減されるとともに、アノード電極４０とｐ型半導体層６０の接触抵抗がより低減することから、サージ耐量をより増大させることが可能となる。

【0043】

本実施形態によるジャンクションバリアショットキーダイオード３が例示するように、ｐ型半導体層６０を３層構造とすれば、サージ耐量をより増大させることが可能となる。さらに、ｐ型半導体層６０を４層以上の層構造とすることも可能である。例えば、ｐ型半導体層をｎ層構造とした場合、図１５に示すように、隣接する２層のｐ型半導体層のうち、アノード電極４０側に位置するｐ型半導体層（図１５では第４ｐ層）の価電子帯上端準位がドリフト層３０側に位置するｐ型半導体層（図１５では第ｎｐ層）の価電子帯上端準位よりも低く組み合わせが一部に存在していても構わない。また、図１６に示すように、最もドリフト層３０側に位置するｐ型半導体層（図１５では第ｎｐ層）の価電子帯上端準位がドリフト層３０の価電子帯上端準位よりも低くても構わない。

【0044】

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

【符号の説明】

【0045】

１～３ ジャンクションバリアショットキーダイオード
２０ 半導体基板
２１ 半導体基板の上面
２２ 半導体基板の裏面
３０ ドリフト層
３１ 半導体基板の上面
３２ トレンチ
４０ アノード電極
５０ カソード電極
６０ ｐ型半導体層
６１ 第１のｐ型半導体層
６２ 第２のｐ型半導体層
６３ 第３のｐ型半導体層
７０ フィールド絶縁膜
Ｐ１ 第１の電流パス
Ｐ２ 第２の電流パス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】