特開 2023-141101 ジャンクションバリアショットキーダイオード

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023141101

(43)【公開日】2023-10-05

(54)【発明の名称】ジャンクションバリアショットキーダイオード

(51)【国際特許分類】

   H01L 29/872 20060101AFI20230928BHJP

   H01L 29/861 20060101ALI20230928BHJP

   H01L 29/47 20060101ALI20230928BHJP

【ＦＩ】

H01L29/86 301D

H01L29/86 301F

H01L29/91 H

H01L29/91 F

H01L29/91 K

H01L29/48 D

H01L29/48 M

H01L29/91 C

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022047239

(22)【出願日】2022-03-23

(71)【出願人】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】100115738

【弁理士】

【氏名又は名称】鷲頭 光宏

(74)【代理人】

【識別番号】100121681

【弁理士】

【氏名又は名称】緒方 和文

(72)【発明者】

【氏名】有馬 潤

(72)【発明者】

【氏名】藤田 実

(72)【発明者】

【氏名】川崎 克己

(72)【発明者】

【氏名】平林 潤

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA01

4M104AA02

4M104AA03

4M104AA04

4M104AA05

4M104AA07

4M104BB02

4M104BB04

4M104BB05

4M104BB06

4M104BB07

4M104BB09

4M104BB14

4M104BB16

4M104CC01

4M104CC03

4M104DD96

4M104FF03

4M104FF13

4M104GG02

4M104GG03

4M104HH15

4M104HH17

(57)【要約】

【課題】酸化ガリウムを用いたジャンクションバリアショットキーダイオードのオン抵抗を低減する。
【解決手段】ジャンクションバリアショットキーダイオード１は、酸化ガリウムからなる半導体基板２０及びドリフト層３０と、ドリフト層３０と接するアノード電極４０及びｐ型半導体層６０と、アノード電極４０及びドリフト層３０と接するｎ型半導体層７０と、ｎ型半導体層７０とｐ型半導体層６０の間に設けられた金属層８０と、半導体基板２０と接するカソード電極５０とを備える。これにより、ｎ型半導体層７０が電流パスとして機能することから、ｐｎ接合部分に順方向電流が流れるまでの間のオン抵抗が低減される。
【選択図】図１

【特許請求の範囲】

【請求項1】

酸化ガリウムからなる半導体基板と、
前記半導体基板上に設けられた酸化ガリウムからなるドリフト層と、
前記ドリフト層と接するアノード電極及びｐ型半導体層と、
前記アノード電極及び前記ドリフト層と接するｎ型半導体層と、
前記ｎ型半導体層と前記ｐ型半導体層の間に設けられた金属層と、
前記半導体基板と接するカソード電極とを備えることを特徴とするジャンクションバリアショットキーダイオード。

【請求項2】

前記金属層は、前記ｎ型半導体層とオーミック接触する第１の金属層と、前記ｐ型半導体層とオーミック接触する第２の金属層とを含むことを特徴とする請求項１に記載のジャンクションバリアショットキーダイオード。

【請求項3】

前記ｐ型半導体層と前記金属層は、前記ドリフト層の平坦な表面にこの順に積層されており、
前記ｎ型半導体層は、前記ｐ型半導体層及び金属層からなる積層体の表面を覆うように設けられていることを特徴とする請求項１又は２に記載のジャンクションバリアショットキーダイオード。

【請求項4】

前記ドリフト層はトレンチを有し、前記ｐ型半導体層の少なくとも一部が前記トレンチに埋め込まれていることを特徴とする請求項１又は２に記載のジャンクションバリアショットキーダイオード。

【請求項5】

前記ｎ型半導体層の少なくとも一部が前記トレンチに埋め込まれていることを特徴とする請求項４に記載のジャンクションバリアショットキーダイオード。

【請求項6】

前記ｐ型半導体層は、前記トレンチの内壁に沿って設けられ、
前記金属層は、前記ｐ型半導体層の内壁と前記ｎ型半導体層の外壁の間に設けられていることを特徴とする請求項５に記載のジャンクションバリアショットキーダイオード。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はジャンクションバリアショットキーダイオードに関し、特に、酸化ガリウムを用いたジャンクションバリアショットキーダイオードに関する。

【背景技術】

【0002】

ショットキーバリアダイオードは、金属と半導体の接合によって生じるショットキー障壁を利用した整流素子であり、ＰＮ接合を有する通常のダイオードに比べて順方向電圧が低く、且つ、スイッチング速度が速いという特徴を有している。このため、ショットキーバリアダイオードはパワーデバイス用のスイッチング素子として利用されることがある。

【0003】

ショットキーバリアダイオードをパワーデバイス用のスイッチング素子として用いる場合、十分な逆方向耐圧を確保する必要があることから、シリコン（Ｓｉ）の代わりに、よりバンドギャップの大きい炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）などが用いられることがある。中でも、酸化ガリウムは、バンドギャップが４．８～４．９ｅＶと非常に大きく、絶縁破壊電界も約８ＭＶ／ｃｍと大きいことから、酸化ガリウムを用いたショットキーバリアダイオードは、パワーデバイス用のスイッチング素子として非常に有望である。酸化ガリウムを用いたショットキーバリアダイオードの例は、特許文献１に記載されている。

【0004】

特許文献１には、酸化ガリウム層に設けられた複数のトレンチをｐ型の半導体材料で埋め込んだ構造を有するジャンクションバリアショットキーダイオードが開示されている。このように、酸化ガリウム層に複数のトレンチを設けるとともに、複数のトレンチをｐ型の半導体材料で埋め込めば、逆方向電圧が印加されるとトレンチ間に位置するメサ領域が空乏層となるため、ドリフト層のチャネル領域がピンチオフされる。これにより、逆方向電圧が印加された場合のリーク電流を大幅に抑制することができる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１９－０３６５９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１に記載されたジャンクションバリアショットキーダイオードは、ショットキーバリアダイオードとして機能する領域が少ないことから、ショットキーバリアダイオードがオンした後、ｐｎ接合部分に順方向電流が流れるまでの間のオン抵抗が高いという問題があった。

【0007】

したがって、本発明は、酸化ガリウムを用いたジャンクションバリアショットキーダイオードのオン抵抗を低減することを目的とする。

【課題を解決するための手段】

【0008】

本発明によるジャンクションバリアショットキーダイオードは、酸化ガリウムからなる半導体基板と、半導体基板上に設けられた酸化ガリウムからなるドリフト層と、ドリフト層と接するアノード電極及びｐ型半導体層と、アノード電極及びドリフト層と接するｎ型半導体層と、ｎ型半導体層とｐ型半導体層の間に設けられた金属層と、半導体基板と接するカソード電極とを備えることを特徴とする。

【0009】

本発明によれば、アノード電極及びドリフト層と接するｎ型半導体層が設けられていることから、ｎ型半導体層が電流パスとして機能する。これにより、ｐｎ接合部分に順方向電流が流れるまでの間のオン抵抗を低減することが可能となる。しかも、アノード電極とｐ型半導体層が直接接触するのではなく、両者間にｎ型半導体層と金属層が設けられていることから、ｐ型半導体層を経由する電流パスの抵抗値も低減される。

【0010】

本発明において、金属層は、ｎ型半導体層とオーミック接触する第１の金属層と、ｐ型半導体層とオーミック接触する第２の金属層とを含んでいても構わない。これによれば、金属層とｎ型半導体層及びｐ型半導体層との間の抵抗を低減することが可能となる。

【0011】

本発明において、ｐ型半導体層と金属層は、ドリフト層の平坦な表面にこの順に積層されており、ｎ型半導体層は、ｐ型半導体層及び金属層からなる積層体の表面を覆うように設けられていても構わない。これによれば、簡単な製造プロセスにて作製することが可能となる。

【0012】

本発明において、ドリフト層はトレンチを有し、ｐ型半導体層の少なくとも一部がトレンチに埋め込まれていても構わない。これによれば、ｐ型半導体層とドリフト層の接触面積を拡大することが可能となる。この場合、ｎ型半導体層の少なくとも一部がトレンチに埋め込まれていても構わない。これによれば、ｎ型半導体層とドリフト層の接触面積を拡大することが可能となる。さらにこの場合、ｐ型半導体層は、トレンチの内壁に沿って設けられ、金属層は、ｐ型半導体層の内壁とｎ型半導体層の外壁の間に設けられていても構わない。これによれば、金属層の表面積を拡大することが可能となる。

【発明の効果】

【0013】

このように、本発明によれば、酸化ガリウムを用いたジャンクションバリアショットキーダイオードのオン抵抗を低減することが可能となる。

【図面の簡単な説明】

【0014】

【図1】図１（ａ）は、本発明の第１の実施形態によるジャンクションバリアショットキーダイオード１の構成を示す模式的な平面図である。また、図１（ｂ）は、図１（ａ）に示すＡ－Ａ線に沿った略断面図である。

【図2】図２は、ジャンクションバリアショットキーダイオード１のエネルギーバンド図であり、（ａ）は第１の電流パスＰ１におけるエネルギーバンドを示し、（ｂ）は第２の電流パスＰ２におけるエネルギーバンドを示している。

【図3】図３は、順方向電圧ＶＦと順方向電流ＩＦの関係を示すグラフである。

【図4】図４は、第１の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。

【図5】図５は、第２の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。

【図6】図６は、第３の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。

【図7】図７（ａ）は、第４の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。また、図７（ｂ）は、図７（ａ）に示すＡ－Ａ線に沿った略断面図である。

【図8】図８は、本発明の第２の実施形態によるジャンクションバリアショットキーダイオード２の構成を示す略断面図である。

【図9】図９は、ジャンクションバリアショットキーダイオード２のエネルギーバンド図であり、第１の例における第２の電流パスＰ２のエネルギーバンドを示している。

【図10】図１０は、ジャンクションバリアショットキーダイオード２のエネルギーバンド図であり、第２の例における第２の電流パスＰ２のエネルギーバンドを示している。

【図11】図１１（ａ）は、本発明の第３の実施形態によるジャンクションバリアショットキーダイオード３の構成を示す模式的な平面図である。また、図１１（ｂ）は、図１１（ａ）に示すＡ－Ａ線に沿った略断面図である。

【図12】図１２は、第５の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。

【図13】図１３は、第６の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。

【図14】図１４（ａ）は、第７の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。また、図１４（ｂ）は、図１４（ａ）に示すＡ－Ａ線に沿った略断面図である。

【図15】図１５は、第８の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な断面図である。

【図16】図１６は、第９の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な断面図である。

【図17】図１７は、第１０の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な断面図である。

【図18】図１８は、第１１の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な断面図である。

【図19】図１９（ａ）は、第１２の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な平面図である。また、図１９（ｂ）は、図１９（ａ）に示すＡ－Ａ線に沿った略断面図である。

【図20】図２０は、第１３の変形例によるジャンクションバリアショットキーダイオードの構成を示す模式的な断面図である。

【発明を実施するための形態】

【0015】

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

【0016】

＜第１の実施形態＞
図１（ａ）は、本発明の第１の実施形態によるジャンクションバリアショットキーダイオード１の構成を示す模式的な平面図である。また、図１（ｂ）は、図１（ａ）に示すＡ－Ａ線に沿った略断面図である。

【0017】

図１に示すように、第１の実施形態によるジャンクションバリアショットキーダイオード１は、いずれも酸化ガリウム（β－Ｇａ_２Ｏ_３）からなる半導体基板２０及びドリフト層３０を備える。半導体基板２０及びドリフト層３０には、ｎ型ドーパントとしてシリコン（Ｓｉ）又はスズ（Ｓｎ）が導入されている。ドーパントの濃度は、ドリフト層３０よりも半導体基板２０の方が高く、これにより半導体基板２０はｎ^＋層、ドリフト層３０はｎ^－層として機能する。半導体基板２０の不純物濃度は例えば１×１０^１８ｃｍ^－３程度であり、ドリフト層３０の不純物濃度は例えば３×１０^１６ｃｍ^－３程度である。

【0018】

半導体基板２０は、融液成長法などを用いて形成されたバルク結晶を切断加工したものであり、その厚みは２５０μｍ程度である。半導体基板２０の平面サイズについては特に限定されないが、一般的に素子に流す電流量に応じて選択することになり、順方向の最大電流量が２０Ａ程度であれば、平面視で２．４ｍｍ×２．４ｍｍ程度とすればよい。

【0019】

半導体基板２０は、実装時において上面側に位置する上面２１と、上面２１の反対側であって、実装時において下面側に位置する裏面２２を有する。上面２１の全面にはドリフト層３０が形成されている。ドリフト層３０は、半導体基板２０の上面２１に反応性スパッタリング、ＰＬＤ法、ＭＢＥ法、ＭＯＣＶＤ法、ＨＶＰＥ法などを用いて酸化ガリウムをエピタキシャル成長させた薄膜である。ドリフト層３０の膜厚については特に限定されないが、一般的に素子の逆方向耐電圧に応じて選択することになり、６００Ｖ程度の耐圧を確保するためには、例えば７μｍ程度とすればよい。

【0020】

ドリフト層３０の上面３１には、この順に積層されたｐ型半導体層６０及び金属層８０と、ｐ型半導体層６０と金属層８０からなる積層体の表面を覆うｎ型半導体層７０と、ｎ型半導体層７０を覆い、ドリフト層３０とショットキー接触するアノード電極４０とが形成されている。アノード電極４０は、例えば白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、銅（Ｃｕ）等の金属からなる。アノード電極４０は、異なる金属膜を積層した多層構造、例えば、Ｐｔ／Ａｕ、Ｐｔ／Ａｌ、Ｐｄ／Ａｕ、Ｐｄ／Ａｌ、Ｐｔ／Ｔｉ／ＡｕまたはＰｄ／Ｔｉ／Ａｕであっても構わない。

【0021】

ｐ型半導体層６０と金属層８０は、平面視で二重のリング状に形成されており、ドリフト層３０の平坦な上面３１にｐ型半導体層６０と金属層８０がこの順に積層されている。これにより、ｐ型半導体層６０はドリフト層３０とｐｎ接合する。ｐ型半導体層６０の材料としては、Ｓｉ、ＧａＡｓ、ＧａＮ、ＳｉＣ、Ｇｅ、ＺｎＳｅ、ＣｄＳ、ＩｎＰ、ＳｉＧｅ、ＡｌＮ、ＢＮ、ＡｌＧａＮ、ＮｉＯ、Ｃｕ_２Ｏ、Ｉｒ_２Ｏ_３、Ａｇ_２Ｏなどを用いることができる。一例として、ｐ型半導体層６０としては不純物濃度が１×１０^１８ｃｍ^－３程度、厚さが２００ｎｍ程度であるｐ型のＳｉを選択することができる。

【0022】

ｎ型半導体層７０はアノード電極４０に対してショットキー接触するとともに、アノード電極４０とｐ型半導体層６０が直接接する場合に生じる接触抵抗を低減する役割を果たす。また、ｎ型半導体層７０はドリフト層３０とも直接接している。図１に示す例では、ｎ型半導体層７０は、ｐ型半導体層６０の側面と金属層８０の上面及び側面と接している。ｎ型半導体層７０の材料としては、バンドギャップが小さくｐｎ両方の導電型が得られる半導体材料、例えば、ｐ型半導体層６０と同様の材料にｎ型ドーパントが導入された材料を用いることができる。一例として、ｎ型半導体層７０としては、ｎ型のＧｅや、不純物濃度が１×１０^１５ｃｍ^－３程度、厚さが２００ｎｍ程度であるｎ型のＳｉを選択することができる。

【0023】

金属層８０は、ｐ型半導体層６０とｎ型半導体層７０の間に設けられ、ｐ型半導体層６０とｎ型半導体層７０が直接接触することによる空乏層の形成を防止する役割を果たす。金属層８０の材料としては、Ａｌ、Ｐｔ、Ｐｄ等を用いることができる。一例として、ｎ型半導体層７０がｎ型のＳｉからなり、ｐ型半導体層６０がｐ型のＳｉからなる場合、金属層８０としては、厚さが１００ｎｍ程度のＡｌを選択することができる。

【0024】

半導体基板２０の裏面２２には、半導体基板２０とオーミック接触するカソード電極５０が設けられる。カソード電極５０は、例えばチタン（Ｔｉ）等の金属からなる。カソード電極５０は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／ＡｕまたはＴｉ／Ａｌであっても構わない。

【0025】

本実施形態によるジャンクションバリアショットキーダイオード１に順方向電圧を印加すると、アノード電極４０からドリフト層３０へ向けて３つの電流パスが形成される。第１の電流パスは、図１（ｂ）において符号Ｐ１で示すように、ｐ型半導体層６０及びｎ型半導体層７０を経由することなく、アノード電極４０からドリフト層３０へ電流が直接流れるパスである。第２の電流パスは、図１（ｂ）において符号Ｐ２で示すように、ｎ型半導体層７０、金属層８０及びｐ型半導体層６０を経由するパスである。第３の電流パスは、図１（ｂ）において符号Ｐ３で示すように、ｐ型半導体層６０を経由することなくｎ型半導体層７０を経由するパスである。

【0026】

図２は、本実施形態によるジャンクションバリアショットキーダイオード１のエネルギーバンド図であり、（ａ）は第１の電流パスＰ１におけるエネルギーバンドを示し、（ｂ）は第２の電流パスＰ２におけるエネルギーバンドを示している。

【0027】

図２（ａ）に示すように、第１の電流パスＰ１においては、アノード電極４０とドリフト層３０がショットキー接触していることから、この部分はショットキーバリアダイオードとして機能する。このため、順方向電圧が低く、且つ、スイッチング速度が速いことから、順方向電圧を印加した場合に最初にオンする。アノード電極４０とドリフト層３０の間のショットキー障壁の高さはΦ_ｂ１である。ここで、Ｅ_Ｆはフェルミレベル、Ｅ_Ｃは伝導帯下端準位、Ｅ_Ｖは価電子帯上端準位、Ｅ_ｇはエネルギーバンドギャップを意味する。

【0028】

これに対し、図２（ｂ）に示すように、第２の電流パスＰ２においては、アノード電極４０とドリフト層３０の間にｎ型半導体層７０、金属層８０及びｐ型半導体層６０が介在する。このため、第１の電流パスＰ１に電流が流れた後、より高い順方向電圧が印加されると第２の電流パスＰ２がオンする。これにより、オン抵抗が大幅に低減される。ここで、Ｅ_Ｓは真空準位である。

【0029】

図３は、順方向電圧ＶＦと順方向電流ＩＦの関係を示すグラフであり、符号Ａは本実施形態によるジャンクションバリアショットキーダイオード１の特性を示し、符号Ｂは一般的なショットキーバリアダイオードの特性を示している。図３に示すように、一般的なショットキーバリアダイオードにおいては、例えば１００Ａといった突発的な大電流（サージ電流）が流れた場合、約５０Ｖの電圧が発生し、大量の発熱によって焼損する。これに対し、本実施形態によるジャンクションバリアショットキーダイオード１では、１００Ａのサージ電流が流れた場合であっても、第２の電流パスＰ２がオンすることから、発生する電圧は約５Ｖ程度に抑えられる。

【0030】

しかも、本実施形態においては、アノード電極４０とｐ型半導体層６０の間に、ｎ型半導体層７０と金属層８０がこの順に配置されている。図２（ｂ）に示すように、アノード電極４０とｎ型半導体層７０の真空準位のエネルギー差はΦ_ｂ２、ｎ型半導体層７０と金属層８０の真空準位のエネルギー差はΦ_ｂ３、金属層８０とｐ型半導体層６０の真空準位のエネルギー差はΦ_ｂ４、ｐ型半導体層６０の価電子帯上端準位とドリフト層３０の価電子帯上端準位のエネルギー差はΔＥ_Ｖである。そして、本実施形態においては、ｐ型半導体層６０がアノード電極４０と直接接触するのではなく、両者間にｎ型半導体層７０及び金属層８０が設けられていることから、アノード電極４０とｐ型半導体層６０の間の抵抗値が低減される。これにより、ｎ型半導体層７０及び金属層８０が存在しない場合と比べてサージ耐量が増加する。

【0031】

ここで、ｎ型半導体層７０の材料としてｎ型のＳｉを用い、金属層８０の材料としてＡｌを用い、ｐ型半導体層６０の材料としてｐ型のＳｉを用いた場合、エネルギー差Φ_ｂ２は０．９ｅＶ程度、エネルギー差Φ_ｂ３は０．１ｅＶ程度、エネルギー差Φ_ｂ４は０．８ｅＶ程度、エネルギー差ΔＥ_Ｖは４．３ｅＶ程度となる。したがって、ｎ型半導体層７０と金属層８０の接触や、金属層８０とｐ型半導体層６０の接触は、オーミック接触となる。これに対し、ｎ型半導体層７０及び金属層８０が設けられておらず、アノード電極４０とｐ型半導体層６０との間でオーミック接触を確保することができない場合には、図３において特性Ｃで示すように、サージ電流によって比較的大きな電圧が発生するおそれがある。

【0032】

さらに、図１（ｂ）に示すように、本実施形態によるジャンクションバリアショットキーダイオード１においては、第３の電流パスＰ３も存在する。第３の電流パスＰ３は、アノード電極４０からｎ型半導体層７０を経由してドリフト層３０に流れるパスであり、アノード電極４０とｎ型半導体層７０がショットキー接触していることから、第１の電流パスＰ１とほぼ同時にオンする。第３の電流パスＰ３にはｐ型半導体層６０が含まれていないため、その抵抗値は第１の電流パスＰ１と同等レベルである。

【0033】

このように、本実施形態によるジャンクションバリアショットキーダイオード１は、アノード電極４０とｐ型半導体層６０の間にｎ型半導体層７０及び金属層８０が介在していることから、アノード電極４０とｐ型半導体層６０の間の抵抗値が低減され、これにより大きなサージ耐量を得ることが可能となる。しかも、本実施形態においては、ｐ型半導体層６０を経由しない第３の電流パスＰ３も形成されることから、オン抵抗をより低減することが可能となる。さらに、ｐ型半導体層６０、金属層８０及びｎ型半導体層７０をドリフト層３０の平坦な上面３１に形成していることから、簡単な製造プロセスにて作製することができる。

【0034】

ここで、ｐ型半導体層６０の平面的な形状については図１（ａ）に示す形状に限定されず、図４に示す第１の変形例のようにストライプ状であっても構わないし、図５に示す第２の変形例のようにドット状であっても構わないし、図６に示す第３の変形例のようにリングとストライプの組み合わせであっても構わない。また、図７に示す第４の変形例のように、ドリフト層３０の上面３１にフィールド絶縁膜９０を設け、アノード電極４０の端部をフィールド絶縁膜９０上に配置しても構わない。このようなフィールドプレート構造を採用すれば、ドリフト層３０に印加される電界を緩和することが可能となる。

【0035】

＜第２の実施形態＞
図８は、本発明の第２の実施形態によるジャンクションバリアショットキーダイオード２の構成を示す略断面図である。

【0036】

図８に示すように、第２の実施形態によるジャンクションバリアショットキーダイオード２は、金属層８０が第１の金属層８１と第２の金属層８２からなる点において、第１の実施形態によるジャンクションバリアショットキーダイオード１と相違している。その他の基本的な構成は、第１の実施形態によるジャンクションバリアショットキーダイオード１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

【0037】

本実施形態においては、ｎ型半導体層７０の材料としてＳｉ、ＳｉＣ、ＧａＮ、Ｃ、Ｇｅ、ＧａＡｓ、ＢＮ、ＡｌＮなどを用いることができる。第１の金属層８１は、ｎ型半導体層７０とオーミック接触する仕事関数の低い材料が選択される。例えば、ｎ型半導体層７０がＳｉ又はＳｉＣからなる場合、第１の金属層８１の材料としてＡｌを用いることができ、ｎ型半導体層７０がＧａＮからなる場合、第１の金属層８１の材料としてＴｉを用いることができる。一方、第２の金属層８２は、ｐ型半導体層６０とオーミック接触する仕事関数の高い材料が選択される。第１の例として、ｎ型半導体層７０がｎ型のＳｉからなり、ｐ型半導体層６０がｐ型のＳｉからなる場合、第１の金属層８１としては厚さが１００ｎｍ程度のＡｌを選択し、第２の金属層８２としては厚さが１００ｎｍ程度のＰｔを選択することができる。第２の例として、ｎ型半導体層７０がｎ型のＳｉからなり、ｐ型半導体層６０がｐ型のＢＮからなる場合、第１の金属層８１としてはＡｌを選択し、第２の金属層８２としてはＰｄを選択することができる。上述した第１及び第２の例ともに、ｎ型半導体層７０としては不純物濃度が１×１０^１６ｃｍ^－３程度、厚さが２００ｎｍ程度のＳｉを選択することができる。

【0038】

図９及び図１０は、本実施形態によるジャンクションバリアショットキーダイオード２のエネルギーバンド図であり、それぞれ上述した第１及び第２の例における第２の電流パスＰ２のエネルギーバンドを示している。

【0039】

図９に示すように、第１の例においてはエネルギー差Φ_ｂ４が０．３ｅＶ程度に低減する。さらに、図１０に示すように、第２の例においてはエネルギー差Φ_ｂ４が０．１ｅＶ程度に低減する。第２の例においては、エネルギー差ΔＥ_Ｖは２．８ｅＶ程度である。このように、金属層８０を２層構造とし、第１の金属層８１の材料としてｎ型半導体層７０とオーミック接触する材料を選択し、第２の金属層８２の材料としてｐ型半導体層６０とオーミック接触する材料を選択すれば、第２の電流パスＰ２におけるオン抵抗がより一層低減する。

【0040】

＜第３の実施形態＞
図１１（ａ）は、本発明の第３の実施形態によるジャンクションバリアショットキーダイオード３の構成を示す模式的な平面図である。また、図１１（ｂ）は、図１１（ａ）に示すＡ－Ａ線に沿った略断面図である。

【0041】

図１１に示すように、第３の実施形態によるジャンクションバリアショットキーダイオード３は、ドリフト層３０にトレンチ３２が設けられており、ｐ型半導体層６０及び金属層８０がトレンチ３２に埋め込まれている点において、第２の実施形態によるジャンクションバリアショットキーダイオード２と相違している。その他の基本的な構成は、第２の実施形態によるジャンクションバリアショットキーダイオード２と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

【0042】

トレンチ３２は、ドリフト層３０の上面３１から半導体基板２０に達しない深さを有しており、平面視で二重のリング状に形成されている。一例として、トレンチ３２の深さは３μｍ程度、トレンチ３２の幅は１．５μｍ程度とすることができる。トレンチ３２の内部には、ｐ型半導体層６０及び金属層８０が埋め込まれている。ｎ型半導体層７０は、トレンチ３２の外部であって、第１の金属層８１及びドリフト層３０と接する位置に設けられている。

【0043】

このように、第３の実施形態によるジャンクションバリアショットキーダイオード３においては、ｐ型半導体層６０がドリフト層３０に設けられたトレンチ３２に埋め込まれていることから、ｐ型半導体層６０とドリフト層３０の接触面積が増大する。これにより、第２の電流パスＰ２の抵抗値をより低減することが可能となる。

【0044】

ここで、トレンチ３２の平面的な形状については図１１（ａ）に示す形状に限定されず、図１２に示す第５の変形例のようにストライプ状であっても構わないし、図１３に示す第６の変形例のようにリングとストライプの組み合わせであっても構わない。また、図１４に示す第７の変形例のように、ドリフト層３０の上面３１にフィールド絶縁膜９０を設け、アノード電極４０の端部をフィールド絶縁膜９０上に配置しても構わない。このようなフィールドプレート構造を採用すれば、ドリフト層３０に印加される電界を緩和することが可能となる。

【0045】

さらに、図１５に示す第８の変形例のようにｎ型半導体層７０の一部をトレンチ３２に埋め込んでも構わないし、図１６に示す第９の変形例のようにｎ型半導体層７０の全部をトレンチ３２に埋め込んでも構わない。このように、ｎ型半導体層７０の少なくとも一部をトレンチ３２に埋め込めば、ｎ型半導体層７０とドリフト層３０の接触面積が増大することから、第３の電流パスＰ３の抵抗値をより低減することが可能となる。また、図１７に示す第１０の変形例のように金属層８０とドリフト層３０の間に絶縁膜９１を設けても構わない。

【0046】

さらに、図１８に示す第１１の変形例のように、トレンチ３２の内壁に沿ってｐ型半導体層６０を設けるとともに、トレンチ３２に埋め込まれたｎ型半導体層７０の外壁とｐ型半導体層６０の内壁の間に金属層８０を設けても構わない。これによれば、ｐ型半導体層６０とドリフト層３０の接触面積が増大するとともに、金属層８０の表面積が拡大されることから、第２の電流パスＰ２の抵抗値をよりいっそう低減することが可能となる。

【0047】

さらに、図１９に示す第１２の変形例のように、トレンチ３２を囲む外周トレンチ３３をドリフト層３０に設け、アノード電極４０と接するｐ型半導体層６０を外周トレンチ３３に埋め込んでも構わない。或いは、図２０に示す第１３の変形例のように、外周トレンチ３３の内壁を絶縁膜９２で覆うとともに、アノード電極４０を外周トレンチ３３に埋め込んでも構わない。このような外周トレンチ３３を設ければ、トレンチ３２の底部に集中する電界を緩和することが可能となる。

【0048】

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

【符号の説明】

【0049】

１～３ ジャンクションバリアショットキーダイオード
２０ 半導体基板
２１ 半導体基板の上面
２２ 半導体基板の裏面
３０ ドリフト層
３１ 半導体基板の上面
３２ トレンチ
３３ 外周トレンチ
４０ アノード電極
５０ カソード電極
６０ ｐ型半導体層
７０ ｎ型半導体層
８０ 金属層
８１ 第１の金属層
８２ 第２の金属層
９０ フィールド絶縁膜
９１，９２ 絶縁膜
Ｐ１ 第１の電流パス
Ｐ２ 第２の電流パス
Ｐ３ 第３の電流パス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】