特開 2023-141222 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023141222

(43)【公開日】2023-10-05

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/06 20060101AFI20230928BHJP

   H01L 29/78 20060101ALI20230928BHJP

   H01L 29/739 20060101ALI20230928BHJP

   H01L 29/41 20060101ALI20230928BHJP

   H01L 21/768 20060101ALI20230928BHJP

   H01L 21/329 20060101ALI20230928BHJP

   H01L 29/861 20060101ALI20230928BHJP

【ＦＩ】

H01L29/06 301S

H01L29/06 301G

H01L29/06 301F

H01L29/06 301V

H01L29/78 653A

H01L29/78 655F

H01L29/78 652P

H01L29/78 652J

H01L29/78 655A

H01L29/44 Y

H01L21/90 M

H01L29/91 B

H01L29/91 D

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022047433

(22)【出願日】2022-03-23

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100120385

【弁理士】

【氏名又は名称】鈴木 健之

(72)【発明者】

【氏名】井上 絵美子

(72)【発明者】

【氏名】岸田 基也

(72)【発明者】

【氏名】早瀬 茂昭

(72)【発明者】

【氏名】前多 和詩

【テーマコード（参考）】

4M104

5F033

【Ｆターム（参考）】

4M104BB02

4M104BB36

4M104CC01

4M104EE05

4M104EE12

4M104EE17

4M104FF10

4M104FF35

4M104FF37

4M104GG02

4M104GG06

4M104GG09

4M104GG18

4M104HH18

5F033HH08

5F033HH32

5F033JJ01

5F033JJ08

5F033JJ32

5F033KK03

5F033KK08

5F033RR04

5F033RR06

5F033SS04

5F033SS11

5F033TT02

5F033VV09

5F033XX31

(57)【要約】

【課題】半絶縁性膜の導電率の上昇を抑制することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、半導体層と、導電膜と、第１絶縁膜と、第２絶縁膜と、を備える。半導体層は、半導体素子が設けられた素子領域および前記素子領域を囲む終端領域を有する。導電膜は、前記素子領域上および前記終端領域上に設けられている。第１絶縁膜は、前記終端領域上および前記終端領域に隣接する部分の前記素子領域上において前記導電膜上に設けられている。前記第２絶縁膜は、前記第１絶縁膜上に設けられ、前記第１絶縁膜の抵抗率よりも低く、かつ、前記導電膜の抵抗率よりも高い抵抗率を有する。
【選択図】図２Ａ

【特許請求の範囲】

【請求項1】

半導体素子が設けられた素子領域および前記素子領域を囲む終端領域を有する半導体層と、
前記素子領域上および前記終端領域上に設けられた導電膜と、
前記終端領域上および前記終端領域に隣接する部分の前記素子領域上において前記導電膜上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられ、前記第１絶縁膜の抵抗率よりも低く、かつ、前記導電膜の抵抗率よりも高い抵抗率を有する第２絶縁膜と、を備える半導体装置。

【請求項2】

前記素子領域側の前記第２絶縁膜の少なくとも一部を除く前記第２絶縁膜上に設けられた第３絶縁膜をさらに備え、
前記第２絶縁膜は、前記素子領域側の前記第２絶縁膜の側壁および前記第２絶縁膜の少なくとも一部の上面において前記導電膜と接続されている、請求項１に記載の半導体装置。

【請求項3】

前記素子領域側の前記第２絶縁膜の縁部の少なくとも一部を除く前記第２絶縁膜上に設けられた第３絶縁膜をさらに備え、
前記第２絶縁膜は、前記素子領域側の前記第２絶縁膜の側壁において前記導電膜と接続されている、請求項１に記載の半導体装置。

【請求項4】

前記導電膜は、前記素子領域上に設けられた第１電極を有する請求項１乃至３のいずれか１項に記載の半導体装置。

【請求項5】

前記第２絶縁膜は、前記第１絶縁膜上および前記第１絶縁膜よりも前記素子領域から離間した前記半導体層上に設けられ、
前記素子領域から離間した前記半導体層上において、前記第２絶縁膜は前記半導体層に接している、請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項6】

前記導電膜は、前記第１電極から離間して前記終端領域上に設けられ、前記素子領域に設けられた第２電極に接続された配線部を更に有する請求項４に記載の半導体装置。

【請求項7】

前記第１絶縁膜は、前記第１電極と、前記配線部と、前記第１電極と前記配線部との間の前記半導体層の上に設けられている、請求項６に記載の半導体装置。

【請求項8】

半導体層の素子領域上および終端領域上に第１導電膜を形成し、
電極の少なくとも一部が形成されるように前記第１導電膜を加工し、
前記加工された第１導電膜上に第１絶縁膜を形成し、
前記第１絶縁膜上に、前記第１絶縁膜の抵抗率よりも低く、かつ、前記第１導電膜の抵抗率よりも高い抵抗率を有する第２絶縁膜を形成し、
前記第１絶縁膜の一部および前記第２絶縁膜の一部を除去し、前記素子領域上の前記第１導電膜の一部を露出させる、ことを含む半導体装置の製造方法。

【請求項9】

前記第２絶縁膜上に第３絶縁膜を形成し、
前記素子領域側の前記第２絶縁膜の少なくとも一部において前記第２絶縁膜の上面を露出させるように前記第３絶縁膜を加工し、
前記素子領域側の前記第２絶縁膜の側壁および前記第３絶縁膜から露出した前記第２絶縁膜の上面と接し、かつ、前記素子領域上において前記第１導電膜に接するように第２導電膜を形成する、ことを更に含む、請求項８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

パワー半導体の終端構造では、耐圧性を確保するために電極および配線などの金属膜上に半絶縁性膜(SInSiN膜: Semi-Insulating Silicon Nitride膜)を設けることがある。しかしながら、半絶縁性膜の成膜時に金属膜中の金属と半絶縁性膜中のＳｉとが反応することで、半絶縁性膜の導電率が上昇して電極および配線の短絡が生じることが懸念される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５９２１７８４号

【発明の概要】

【発明が解決しようとする課題】

【0004】

半絶縁性膜の導電率の上昇を抑制することが可能な半導体装置および半導体装置の製造方法を提供する。

【課題を解決するための手段】

【0005】

一の実施形態によれば、半導体装置は、半導体層と、導電膜と、第１絶縁膜と、第２絶縁膜と、を備える。半導体層は、半導体素子が設けられた素子領域および前記素子領域を囲む終端領域を有する。導電膜は、前記素子領域上および前記終端領域上に設けられている。第１絶縁膜は、前記終端領域上および前記終端領域に隣接する部分の前記素子領域上において前記導電膜上に設けられている。第２絶縁膜は、前記第１絶縁膜上に設けられ、前記第１絶縁膜の抵抗率よりも低く、かつ、前記導電膜の抵抗率よりも高い抵抗率を有する。

【図面の簡単な説明】

【0006】

【図1】第１実施形態による半導体装置を示す平面図である。

【図2A】第１実施形態による半導体装置を示す断面図である。

【図2B】図２Ｂは、図２Ａの部分拡大断面図である。

【図3】第１実施形態による半導体装置の製造方法を示す断面図である。

【図4】図３に続く、第１実施形態による半導体装置の製造方法を示す断面図である。

【図5】図４に続く、第１実施形態による半導体装置の製造方法を示す断面図である。

【図6】図５に続く、第１実施形態による半導体装置の製造方法を示す断面図である。

【図7】図６に続く、第１実施形態による半導体装置の製造方法を示す断面図である。

【図8】図７に続く、第１実施形態による半導体装置の製造方法を示す断面図である。

【図9】第２実施形態による半導体装置を示す平面図である。

【図10】第２実施形態による半導体装置を示す断面図である。

【図11】第２実施形態による半導体装置の製造方法を示す断面図である。

【図12】第３実施形態による半導体装置を示す断面図である。

【発明を実施するための形態】

【0007】

（第１実施形態）
以下、本発明の第１実施形態を、図面を参照して説明する。図１は、第１実施形態による半導体装置１を示す平面図である。図２Ａは、第１実施形態による半導体装置１を示す断面図である。図２Ａは、図１のＩＩ－ＩＩ断面図である。

【0008】

以下、第１導電型がＮ型、第２導電型がＰ型である場合を例に説明する。また、以下の説明において、Ｎ－、Ｎ＋、Ｎ、Ｐ－、Ｐ＋、Ｐの表記は、各導電型における不純物濃度の相対的な関係を示す。すなわち＋はＮよりもＮ型の不純物濃度が相対的に高く、Ｎ－はＮよりもＮ型の不純物濃度が相対的に低いことを示す。また、Ｐ＋はＰよりもＰ型の不純物濃度が相対的に高く、Ｐ－はＰよりもＰ型の不純物濃度が相対的に低いことを示す。なお、Ｎ＋型、Ｎ－型を単にＮ型、Ｐ＋型、Ｐ－型を単にＰ型と記載する場合もある。

【0009】

第１実施形態による半導体装置１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用することができる。半導体装置１は、ＦＲＤ（Fast Recovery Diode）（図１２参照）に適用してもよい。図２Ａに示すように、半導体装置１は、半導体層２と、層間絶縁膜３と、導電膜４と、第１絶縁膜５と、ＳＩＮＳｉＮ膜（第２絶縁膜）６と、ＳｉＮ膜７（第３絶縁膜）と、コレクタ電極８とを備える。導電膜４は、エミッタ電極４１と、ゲート配線４２と、フィールドプレート４３とを有する。

【0010】

以下の説明において、コレクタ電極８から半導体層２に向かう方向をＺ方向（第１方向）とする。また、Ｚ方向と直交する方向をＸ方向（第２方向）、Ｘ方向及びＺ方向と直交する方向をＹ方向（第３方向）とする。図１に示す半導体装置１はＸ－Ｙ平面における断面図を示している。図２Ａ、及び図２Ｂに示す半導体装置１はＸ－Ｚ平面における断面図を示している。なお、Ｘ方向、Ｙ方向、及びＺ方向は本実施形態では直交関係で示しているが直交に限定されず、互いに交差する関係であればよい。以下、説明では、コレクタ電極８から半導体層２に向かう方向を「上」と言い、その反対方向を「下」と言う。

【0011】

図１に示すように、半導体層２は、半導体素子（第１実施形態においては、半導体層２と、後述するゲート電極２３と、エミッタ電極４１と、コレクタ電極８とを有するトランジスタ）が設けられた素子領域Ｒ１と、素子領域Ｒ１を囲む終端領域Ｒ２とを有する。半導体層２は、Ｎ型不純物を含む。図２Ａに示すように、半導体層２の素子領域Ｒ１の上には、半導体層２のＮ型不純物の濃度（Ｎ－）よりも高い濃度（Ｎ）のＮ型不純物を含む不純物層（バリア層）２１が設けられている。半導体層２よりもＮ型不純物濃度の高いバリア層２１を、エミッタ電極４１側に設けることにより、半導体装置１がオン状態の際に、半導体層２の中のホールがエミッタ電極４１への排出が制限される。したがって、半導体層２のエミッタ電極４１側のキャリア濃度が高くなる。よって、半導体装置１のオン抵抗が低減する。なお、本実施形態において、不純物層２１は設けなくても実施可能である。不純物層２１の上には、Ｐ型不純物を含むウエル層２２が設けられている。

【0012】

図２Ｂは、図２Ａの部分的拡大断面図である。図２Ｂにおいて、半導体層２および半導体層２に設けられた不純物領域には、それぞれの導電型が図示されている。図２Ｂに示すように、ウエル層２２の上には、Ｎ型不純物を含むエミッタ層２２１と、Ｐ型不純物を含むコンタクト層２２２とが選択的に設けられている。素子領域Ｒ１において、エミッタ層２２１およびコンタクト層２２２は、エミッタ電極４１とオーミック接触している。より具体的には、エミッタ層２２１およびコンタクト層２２２は、層間絶縁膜３を貫通するエミッタ電極４１のコンタクト４１ｃを介してエミッタ電極４１とオーミック接触している。また、半導体層２の素子領域Ｒ１には、半導体層２の上面からウエル層２２および不純物層２１を貫通して半導体層２内（すなわち、ドリフト領域）に達するまでゲート電極２３が設けられている。ゲート電極２３は、Ｘ方向に間隔を空けて複数設けられている。各ゲート電極２３は、Ｙ方向に延びている。ゲート電極２３の側面には、ゲート絶縁膜２３１が設けられている。すなわち、Ｘ方向において、ゲート電極２３はウエル層２２とゲート絶縁膜２３１を介して接している。図示した例では、ゲート電極２３は、エミッタ層２２１の一部、不純物層２１、及び半導体層２の一部ともゲート絶縁膜２３１を介して接している。ゲート電極２３は、ゲート絶縁膜２３１、及び後述する層間絶縁膜３によってエミッタ電極４１から電気的に絶縁されている。なお、図２Ａにおいては、ゲート絶縁膜２３１の図示を省略している。

【0013】

また、半導体層２の上には、素子領域Ｒ１の外縁から終端領域Ｒ２の内縁にわたって、Ｐ型不純物を含むガードリング２５が素子領域Ｒ１を囲むように設けられている。ガードリング２５のＰ型不純物の濃度（Ｐ＋）は、ウエル層２２のＰ型不純物の濃度（Ｐ）より高くてもよい。ガードリング２５が設けられていることで、最外周のゲート電極２３の底部に電界集中が生じることを抑制することができ、半導体装置１の耐圧を有効に保持することができる。

【0014】

また、半導体層２の上におけるガードリング２５の外側の終端領域Ｒ２には、ガードリング２５のＰ型不純物の濃度（Ｐ＋）よりも低い濃度（Ｐ－）のＰ型不純物を含むリサーフ領域２６が設けられている。リサーフ領域２６は、素子領域Ｒ１を囲むように設けられている。リサーフ領域２６は、ガードリング２５の外縁に接している。リサーフ領域２６が設けられていることで、ガードリング２５の外縁の電界を緩和することができ、半導体装置１の耐圧をより有効に保持することができる。

【0015】

また、半導体層２の下には、半導体層２のＮ型不純物の濃度（Ｎ－）よりも高い濃度（Ｎ）のＮ型不純物を含むバッファ層２８が設けられている。バッファ層２８は、半導体装置１のオフ状態の際に、空乏層の伸びを抑制する機能を有する。バッファ層２８の下には、Ｐ型不純物を含むコレクタ層２９が設けられている。コレクタ電極８は、コレクタ層２９に接するように半導体層２の下面に設けられている。コレクタ電極８は、コレクタ層２９と電気的に接続されている。

【0016】

層間絶縁膜３は、半導体層２の上面に接するように半導体層２上に部分的に設けられている。図２Ａに示される例において、層間絶縁膜３は、エミッタ電極４１のコンタクト４１ｃが設けれた位置、後述するフィールドプレート４３のコンタクト４３ａが設けられた位置、および、半導体層２の上面に直接接する部分のＳＩＮＳｉＮ膜６が設けられた位置を除いて、部分的に半導体層２上に設けられている。層間絶縁膜３は、例えば、シリコン酸化膜であってもよい。

【0017】

導電膜４は、エミッタ電極４１と、ゲート配線４２と、フィールドプレート４３とを有する。導電膜４は、層間絶縁膜３の上、及び半導体層２の上に設けられている。

【0018】

エミッタ電極４１は、素子領域Ｒ１において層間絶縁膜３上及び半導体層２に設けられている。エミッタ電極４１は、終端領域Ｒ２側に設けられた外縁部分４１ａと、素子領域Ｒ１側に設けられた中央部分４１ｂを有する。エミッタ電極４１の外縁部分４１ａは、層間絶縁膜３及び半導体層２と、後述する第１絶縁膜５との間に設けられている。エミッタ電極４１の中央部分４１ｂの一部は、終端領域Ｒ２側において、後述するＳｉＮ膜７の上に設けられている。なお、図２Ａに示すように、エミッタ電極４１の外縁部分４１ａは、エミッタ電極４１の中央部分４１ｂよりもＺ方向における厚みが薄い。エミッタ電極４１は、例えば、アルミニウム電極である。

【0019】

ゲート配線４２は、終端領域Ｒ２において層間絶縁膜３上に設けられている。ゲート配線４２は、エミッタ電極４１の外側にエミッタ電極４１から離間して設けられている。ゲート配線４２は、素子領域Ｒ１の外周縁に沿って素子領域Ｒ１を囲むように設けられている。ゲート配線４２は、ゲート電極２３のＹ方向の端部においてゲート電極２３と電気的に接続されている。ゲート配線４２は、不図示のゲートパッドに接続されている。ゲート配線４２は、層間絶縁膜３により、エミッタ電極４１と電気的に分離される。ゲート配線４２は、例えば、アルミニウム電極である。

【0020】

フィールドプレート４３は、終端領域Ｒ２においてゲート配線４２の外側にゲート配線４２から離間して設けられている。フィールドプレート４３は、素子領域Ｒ１の外周縁に沿って素子領域Ｒ１を囲むように設けられている。フィールドプレート４３は、層間絶縁膜３を貫通するコンタクト４３ａを介してガードリング２５に接している。フィールドプレート４３は、半導体層２の上面における空乏層の伸びを促進する。フィールドプレート４３は、例えば、アルミニウム電極である。

【0021】

第１絶縁膜５は、終端領域Ｒ２上および終端領域Ｒ２に隣接する部分の素子領域Ｒ１において導電膜４上に設けられている。すなわち、第１絶縁膜５は、終端領域Ｒ２上および素子領域Ｒ１の外縁上に設けられている。第１絶縁膜５は、例えば、シリコン酸化膜である。シリコン酸化膜は、オルトケイ酸テトラエチル膜（ＴＥＯＳ膜）であってもよい。

【0022】

ＳＩＮＳｉＮ膜６は、第１絶縁膜５上に設けられている。ＳＩＮＳｉＮ膜６は、第１絶縁膜５の抵抗率よりも低く、かつ、導電膜４の抵抗率よりも高い抵抗率を有する半絶縁性のシリコン窒化膜である。ＳＩＮＳｉＮ膜６の抵抗率は、半導体層２のドリフト領域よりも高くてもよい。素子領域Ｒ１側のＳＩＮＳｉＮ膜６の側壁６ａは、Ｘ方向においてエミッタ電極４１に接続されている（すなわち、接触している）。ＳＩＮＳｉＮ膜６は、導電膜４および第１絶縁膜５よりも外側にわたって終端領域Ｒ２上に設けられている。すなわち、ＳＩＮＳｉＮ膜６は、第１絶縁膜５上および第１絶縁膜５よりも素子領域Ｒ１から離間した部分の半導体層２上に設けられている。終端領域Ｒ２側のＳＩＮＳｉＮ膜６の端部は、例えば、不図示のＥＱＰＲ（Equipotential Ring）電極に接続されている。エミッタ電極４１と接続されていることで、ＳＩＮＳｉＮ膜６は、エミッタ電極４１と同電位に保持される。これにより、ＳＩＮＳｉＮ膜６は、電界集中を緩和して半導体装置１の耐圧をより有効に保持することができる。ＳＩＮＳｉＮ膜６は、素子領域Ｒ１から離間した第１絶縁膜５の外側の半導体層２上において、半導体層２の上面に接している。すなわち、第１絶縁膜５の外側のＳＩＮＳｉＮ膜６は、半導体層２の上面に直接接している。半導体層２にＳＩＮＳｉＮ膜６を直接接触させることで、半導体装置１の耐圧を安定的に保持することができる。

【0023】

ＳｉＮ膜７は、ＳＩＮＳｉＮ膜６上に設けられている。第１絶縁膜５、ＳＩＮＳｉＮ膜６及びＳｉＮ膜７は、素子領域側において、エミッタ電極４１の外縁部分４１ａとエミッタ電極４１の中央部分４１ｂの一部との間に設けられた縁部を有する。

【0024】

次に、第１実施形態による半導体装置１の駆動方法について説明する。素子領域Ｒ１において、コレクタ電極８に高電位が印加され、エミッタ電極４１に低電位が印加された状態で、ゲート電極２３に閾値以上の制御電圧が印加されると、ウエル層２２におけるゲート絶縁膜２３１との界面付近に反転層（ｎチャンネル）が形成される。反転層が形成されることで、電子がエミッタ層２２１から反転層を介して半導体層２内に注入され、トランジスタがオン状態となる。このとき、さらに、コレクタ層２９から半導体層２内に正孔が注入され、半導体層２の抵抗が低減される。これにより、コレクタ電極８からエミッタ電極４１に向かって電流が流れる。一方、制御電圧が閾値よりも低くなると、ウエル層２２におけるゲート絶縁膜２３１との界面付近に形成された反転層が消える。このため、エミッタ層２２１から半導体層２への電子の注入が止まり、コレクタ層２９から半導体層２内への正孔の注入も止まる。その後、電子のエミッタ層２２１から半導体層２への排出、および、正孔のコレクタ層２９から半導体層２内への排出は継続され、第１半導体層１１が空乏化される。これにより、半導体装置１はオフ状態に至る。

【0025】

次に、第１実施形態による半導体装置１の製造方法について説明する。なお、以下の説明では、半導体層２の上面側の構造の製造方法について説明し、下面側の構造の製造方法については説明を省略する。

【0026】

図３は、第１実施形態による半導体装置１の製造方法を示す断面図である。なお、図３においては、既に半導体層２、及び不純物領域が形成されている。先ず、図３に示すように、半導体層２の上面（すなわち、不純物層２２、２５、２６の上面）に層間絶縁膜３を成膜する。層間絶縁膜３の成膜は、例えば化学気相成長法（ＣＶＤ法）で行う。層間絶縁膜３を成膜した後、エミッタ層２２１一部、コンタクト層２２２の一部、及びガードリング２５の一部を露出させるように層間絶縁膜３を加工する。層間絶縁膜３の加工は、例えばフォトリソグラフィ法を用いてパターンが形成されたレジスト膜をマスクとしたエッチングで行う。層間絶縁膜３を加工した後、層間絶縁膜３の上、露出した半導体層２の上（すなわち、エミッタ層２２１一部、コンタクト層２２２の一部、およびガードリング２５の一部の上）に第１導電膜４０１を成膜する。第１導電膜４０１の成膜は、例えば、スパッタリングで行う。

【0027】

図４は、図３に続く、第１実施形態による半導体装置１の製造方法を示す断面図である。第１導電膜４０１を成膜した後、例えばフォトリソグラフィ法を用いてパターンが形成されたレジスト膜をマスクとしたエッチングが施される。具体的には、素子領域Ｒ１と終端領域Ｒ２の境界近傍に位置する第１導電膜４０１がエッチングされ、素子領域Ｒ１にエミッタ電極４１の一部が形成される。また、終端領域Ｒ２においても、第１導電膜４０１の一部がエッチングされ、素子領域Ｒ１から終端領域Ｒ２に向かう方向において、ゲート配線４２、フィールドプレート４３の順に並ぶように形成される。以上の工程により、図４に示すようなエミッタ電極４１の一部、ゲート配線４２、及びフィールドプレート４３が形成される。なお、最も終端領域Ｒ２に近いエミッタ電極４１の一部は外縁部分４１ａとなる。さらにまた、最外周、すなわちフィールドプレート４３よりも終端側に位置する第１導電膜４０１も層間絶縁膜３が露出するようにエッチングされ、後述するＳＩＮＳｉＮ膜６が直付けされる領域を形成する。

【0028】

図５は、図４に続く、第１実施形態による半導体装置１の製造方法を示す断面図である。第１導電膜４０１を加工した後、図５に示すように、第１導電膜４０１上および第１導電膜４０１から露出した層間絶縁膜３上に第１絶縁膜５を形成する。

【0029】

図６は、図５に続く、第１実施形態による半導体装置１の製造方法を示す断面図である。第１絶縁膜５を形成した後、図６に示すように、後述するＳＩＮＳｉＮ膜６の直付け部分に相当する範囲の半導体層２の上面（すなわち、フィールドプレート４３よりも終端側に位置する半導体層２の上面）が露出するように、層間絶縁膜３および第１絶縁膜５を加工する。具体的には、先ず、第１絶縁膜５上にレジスト膜１００を形成する。レジスト膜１００を形成した後、レジスト膜１００に、フォトリソグラフィ法を用いて後述するＳＩＮＳｉＮ膜６の直付け部分に相当する範囲の第１絶縁膜５を露出させるパターンを形成する。パターンを形成した後、パターンが形成されたレジスト膜１００をマスクとした第１絶縁膜５および層間絶縁膜３のエッチングを行う。

【0030】

図７は、図６に続く、第１実施形態による半導体装置１の製造方法を示す断面図である。層間絶縁膜３および第１絶縁膜５を加工した後、半導体層２を希フッ酸で洗浄する。半導体層２を洗浄した後、図７に示すように、第１絶縁膜５上および第１絶縁膜５から露出したリサーフ領域２６上及び半導体層２の上面上にＳＩＮＳｉＮ膜６を形成する。

【0031】

ＳＩＮＳｉＮ膜６を形成した後、ＳＩＮＳｉＮ膜６上にＳｉＮ膜７を形成する。

【0032】

図８は、図７に続く、第１実施形態による半導体装置の製造方法を示す断面図である。ＳｉＮ膜７を形成した後、図８に示すように、素子領域Ｒ１の外縁よりも内側の第１導電膜４０１を露出させるように、第１絶縁膜５、ＳＩＮＳｉＮ膜６およびＳｉＮ膜７を加工する。第１絶縁膜５、ＳＩＮＳｉＮ膜６およびＳｉＮ膜７を加工した後、図８に示すように、素子領域Ｒ１上の露出した第１導電膜４０１上に第２導電膜４０２を形成する。これにより、導電膜４が形成され、エミッタ電極４１が形成される。また、このとき、ＳＩＮＳｉＮ膜６の素子領域Ｒ１側の側壁６ａがエミッタ電極４１に接続される。

【0033】

次に、実施形態に係る半導体装置の利点を説明する。第１実施形態においては、ＳＩＮＳｉＮ膜６と第１導電膜４０１との間に第１絶縁膜５が設けられている。第１絶縁膜５が設けられていることで、ＳＩＮＳｉＮ膜６の成膜時に、ＳＩＮＳｉＮ膜６のＳｉが第１導電膜４０１の金属（例えば、アルミニウム）と反応してＳＩＮＳｉＮ膜６内に導電率が高い反応層が形成されることを防止することができる。ＳＩＮＳｉＮ膜６の導電率の上昇を防止できることで、導電膜４の短絡（例えば、エミッタ電極４１とゲート配線４２との短絡）を防止することができる。

【0034】

また、従来は、導電膜４の金属とＳＩＮＳｉＮ膜６のＳｉとの反応は、ＳＩＮＳｉＮ膜６の屈折率が大きく、また、ＳＩＮＳｉＮ膜６の成膜温度が高いほど促進されていた。しかるに、第１実施形態によれば、導電膜４とＳＩＮＳｉＮ膜６との間に第１絶縁膜５を設けることで、ＳＩＮＳｉＮ膜６の屈折率が大きく、また、ＳＩＮＳｉＮ膜６の成膜温度が高い場合においても、ＳＩＮＳｉＮ膜６の導電率の上昇を防止することができる。これにより、高屈折率（例えば、３．０以上）のＳＩＮＳｉＮ膜６を採用することができ、また、ＳＩＮＳｉＮ膜６の成膜温度またはＳＩＮＳｉＮ膜６の成膜以降の熱処理の温度として高い温度（例えば、３５０℃以上）を採用することができる。したがって、第１実施形態によれば、使用可能なＳＩＮＳｉＮ膜６の屈折率および熱処理温度の選択肢を増やすことができるので、半導体装置１の設計の自由度を向上させることができる。

【0035】

また、第１実施形態によれば、第１絶縁膜５は、エミッタ電極４１と、ゲート配線４２と、フィールドプレート４３と、エミッタ電極４１とゲート配線４２との間の半導体層２と、ゲート配線４２とフィールドプレート４３との間の半導体層２とを覆うように設けられている。これにより、導電膜４の短絡をさらに有効に防止することができる。

【0036】

（第２実施形態）
次に、ＳＩＮＳｉＮ膜６の上面をエミッタ電極４１に接続する第２実施形態による半導体装置１について説明する。

【0037】

図９は、第２実施形態による半導体装置１を示す平面図である。図１０は、第２実施形態による半導体装置１を示す図９のＸ－Ｘ断面図である。図１１は、第２実施形態による半導体装置１の製造方法を示す断面図である。

【0038】

図１１に示すように、第２実施形態において、ＳｉＮ膜７は、素子領域Ｒ１側のＳＩＮＳｉＮ膜６の縁部の一部を除くＳＩＮＳｉＮ膜６上に設けられている。ＳＩＮＳｉＮ膜６は、素子領域Ｒ１側の側壁６ａと、ＳＩＮＳｉＮ膜６の縁部の一部の上面６ｂとにおいてエミッタ電極４１に接続されている。なお、図９に示すように、ＳＩＮＳｉＮ膜６の縁部の一部の上面６ｂは、エミッタ電極４１の外周方向（すなわち、素子領域Ｒ１と終端領域Ｒ２との境界）に沿った溝形状を有する。なお、図１０に示される例において、ＳＩＮＳｉＮ膜６の縁部の一部の上面６ｂは、素子領域Ｒ１側のＳＩＮＳｉＮ膜６の側壁６ａから終端領域Ｒ２側に離れている。しかるに、図１０の例に限定されず、側壁６ａに連続する上面６ｂをエミッタ電極４１に接続させてもよい。このような構成は、素子領域Ｒ１側のＳｉＮ膜７の側壁が素子領域Ｒ１側のＳＩＮＳｉＮ膜６の側壁よりも終端領域Ｒ２側に位置するようにＳｉＮ膜７を形成することで得ることができる。

【0039】

第２実施形態の半導体装置１を製造するには、図１１に示すように、第２導電膜４０２を形成する前に、ＳＩＮＳｉＮ膜６の上面６ｂを部分的に露出させるようにＳｉＮ膜７を加工する。具体的には、先ず、半導体層２上にレジスト膜２００を形成する。レジスト膜２００を形成した後、レジスト膜２００に、フォトリソグラフィ法を用いてＳｉＮ膜７から露出させるべきＳＩＮＳｉＮ膜６の上面６ｂに相当する範囲（すなわち、ＳＩＮＳｉＮ膜６の縁部の一部）のＳｉＮ膜７を露出させるパターンを形成する。パターンを形成した後、パターンが形成されたレジスト膜２００をマスクとしたＳｉＮ膜７のエッチングを行う。

【0040】

第２実施形態によれば、ＳＩＮＳｉＮ膜６とエミッタ電極４１との接続面積を大きくすることができるので、より有効にＳＩＮＳｉＮ膜６をエミッタ電極４１と同電位に保持することができる。したがって、第２の実施形態によれば、より有効に半導体装置１の耐圧を保持することができる。

【0041】

（第３実施形態）
図１２は、第３実施形態による半導体装置１として、ＦＲＤへの適用例を示す。第１および第２実施形態と類似する構成部については、第１および第２実施形態と同一の符号を用いて詳細な説明は省略する。第３実施形態による半導体装置１において、Ｎ型不純物を含む半導体層２（Ｎ層）における素子領域Ｒ１の上には、Ｐ型不純物を含む不純物層２０１（Ｐ層）が設けられている。不純物層２０１は、導電膜４の少なくとも一部を構成するアノード電極４４にオーミック接触している。第１絶縁膜５は、終端領域Ｒ２に隣接する部分の素子領域Ｒ１においてアノード電極４４の一部上（すなわち、アノード電極４４の一部とＳＩＮＳｉＮ膜６との間）に設けられている。半導体層２の下端には、カソード電極８０が配置されている。カソード電極８０は、半導体層２と電気的に接続されている。すなわち、第３実施形態において、素子領域Ｒ１には、半導体素子として、半導体層２と、アノード電極４４と、カソード電極８０とを有するトランジスタが設けられている。その他の構成は、基本的に第１および第２実施形態と同様である。なお、第１および第２実施形態と同様に、終端領域Ｒ２上に、導電膜の一部を構成するフィールドプレート４３を設け、フィールドプレート４３とＳＩＮＳｉＮ膜６との間に第１導電膜５１を設けるようにしてもよい。第３実施形態による半導体装置１において、アノード電極４４とカソード電極８０との間に順方向電圧が印加されると、アノード電極４４からカソード電極８０に順方向電流が流れる。アノード電極４４とカソード電極８０との間に逆方向電圧が印加されると、カソード電極８０からアノード電極４４に流れる逆方向電流が抑制される。ＦＲＤは、通常のダイオードよりも逆回復時間が短くなるように半導体層２におけるＮ層が厚く形成されているため、逆方向電流を迅速に抑制することができる。第３実施形態の半導体装置１によれば、ＦＲＤに適用する場合にも、ＳＩＮＳｉＮ膜６の成膜中におけるＳＩＮＳｉＮ膜６の導電率の上昇を防止することができる。

【0042】

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

【符号の説明】

【0043】

１：半導体装置、２：半導体層、４：導電膜、５：絶縁膜、６：ＳＩＮＳｉＮ膜

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】