(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023141363
(43)【公開日】2023-10-05
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/34 20060101AFI20230928BHJP
H10B 43/27 20230101ALI20230928BHJP
H10B 43/40 20230101ALI20230928BHJP
H01L 21/336 20060101ALI20230928BHJP
G11C 16/04 20060101ALI20230928BHJP
【ＦＩ】
G11C16/34 140
H01L27/11582
H01L27/11573
H01L29/78 371
G11C16/04 170
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022047651
(22)【出願日】2022-03-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】畠山 みな
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA08
5B225BA19
5B225DB02
5B225DB08
5B225DB30
5B225EA05
5B225FA01
5B225FA07
5F083EP18
5F083EP24
5F083EP33
5F083EP34
5F083EP47
5F083EP48
5F083EP72
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083MA19
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に並ぶ第１導電層～第３導電層と、第１方向に並ぶ第４導電層～第６導電層と、第１導電層～第３導電層と、第４導電層～第６導電層と、の間に設けられ、第１方向に延伸する第１半導体層と、第１導電層～第３導電層と、第１半導体層と、の間に設けられた第１部分、及び、第４導電層～第６導電層と、第１半導体層と、の間に設けられた第２部分を備える電荷蓄積層と、を備える。第１導電層は、第２導電層及び第３導電層の間に設けられる。第４導電層は、第５導電層及び第６導電層の間に設けられる。第１ベリファイ動作において、第１導電層にはベリファイ電圧が、第４導電層にはベリファイ電圧よりも小さい第１電圧が、第２導電層及び第５導電層には読出パス電圧が、第３導電層又は第６導電層には、読出パス電圧よりも小さい第２電圧が供給される。
【選択図】図１０
【解決手段】半導体記憶装置は、第１方向に並ぶ第１導電層～第３導電層と、第１方向に並ぶ第４導電層～第６導電層と、第１導電層～第３導電層と、第４導電層～第６導電層と、の間に設けられ、第１方向に延伸する第１半導体層と、第１導電層～第３導電層と、第１半導体層と、の間に設けられた第１部分、及び、第４導電層～第６導電層と、第１半導体層と、の間に設けられた第２部分を備える電荷蓄積層と、を備える。第１導電層は、第２導電層及び第３導電層の間に設けられる。第４導電層は、第５導電層及び第６導電層の間に設けられる。第１ベリファイ動作において、第１導電層にはベリファイ電圧が、第４導電層にはベリファイ電圧よりも小さい第１電圧が、第２導電層及び第５導電層には読出パス電圧が、第３導電層又は第６導電層には、読出パス電圧よりも小さい第２電圧が供給される。
【選択図】図１０
【特許請求の範囲】
【請求項1】
第１方向に並ぶ第１導電層～第３導電層と、
前記第１方向に並び、前記第１方向と交差する第２方向において前記第１導電層～前記第３導電層から離間して配置された第４導電層～第６導電層と、
前記第１導電層～前記第３導電層と、前記第４導電層～前記第６導電層と、の間に設けられ、前記第１方向に延伸し、前記第１導電層～前記第６導電層と対向する第１半導体層と、
前記第１導電層～前記第３導電層と、前記第１半導体層と、の間に設けられた第１部分、及び、前記第４導電層～前記第６導電層と、前記第１半導体層と、の間に設けられた第２部分を備える電荷蓄積層と
を備え、
前記第１導電層は、前記第２導電層及び前記第３導電層の間に設けられ、
前記第４導電層は、前記第５導電層及び前記第６導電層の間に設けられ、
前記第１導電層は、前記第２方向において前記第４導電層と並び、
前記第２導電層は、前記第２方向において前記第５導電層と並び、
前記第３導電層は、前記第２方向において前記第６導電層と並び、
前記第１導電層に対応する第１書込動作を実行可能に構成され、
前記第１書込動作は、第１ベリファイ動作を含み、
前記第１ベリファイ動作において、
前記第１導電層に、ベリファイ電圧が供給され、
前記第４導電層に、前記ベリファイ電圧よりも小さい第１電圧が供給され、
前記第２導電層及び前記第５導電層に、前記ベリファイ電圧よりも大きい読出パス電圧が供給され、
前記第３導電層又は前記第６導電層に、前記読出パス電圧よりも小さい第２電圧が供給される
半導体記憶装置。
前記第１方向に並び、前記第１方向と交差する第２方向において前記第１導電層～前記第３導電層から離間して配置された第４導電層～第６導電層と、
前記第１導電層～前記第３導電層と、前記第４導電層～前記第６導電層と、の間に設けられ、前記第１方向に延伸し、前記第１導電層～前記第６導電層と対向する第１半導体層と、
前記第１導電層～前記第３導電層と、前記第１半導体層と、の間に設けられた第１部分、及び、前記第４導電層～前記第６導電層と、前記第１半導体層と、の間に設けられた第２部分を備える電荷蓄積層と
を備え、
前記第１導電層は、前記第２導電層及び前記第３導電層の間に設けられ、
前記第４導電層は、前記第５導電層及び前記第６導電層の間に設けられ、
前記第１導電層は、前記第２方向において前記第４導電層と並び、
前記第２導電層は、前記第２方向において前記第５導電層と並び、
前記第３導電層は、前記第２方向において前記第６導電層と並び、
前記第１導電層に対応する第１書込動作を実行可能に構成され、
前記第１書込動作は、第１ベリファイ動作を含み、
前記第１ベリファイ動作において、
前記第１導電層に、ベリファイ電圧が供給され、
前記第４導電層に、前記ベリファイ電圧よりも小さい第１電圧が供給され、
前記第２導電層及び前記第５導電層に、前記ベリファイ電圧よりも大きい読出パス電圧が供給され、
前記第３導電層又は前記第６導電層に、前記読出パス電圧よりも小さい第２電圧が供給される
半導体記憶装置。
【請求項2】
前記第６導電層に前記第２電圧が供給される
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記第３導電層に前記読出パス電圧が供給される
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項4】
前記第３導電層に、前記読出パス電圧よりも小さく、前記第２電圧よりも大きい第３電圧が供給される
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項5】
前記第３導電層に前記第２電圧が供給される
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項6】
前記第６導電層に前記読出パス電圧が供給される
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項7】
前記第６導電層に、前記読出パス電圧よりも小さく、前記第２電圧よりも大きい第３電圧が供給される
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項8】
前記第２電圧として、前記第１電圧が供給される
請求項１～７のいずれか１項記載の半導体記憶装置。
請求項１～７のいずれか１項記載の半導体記憶装置。
【請求項9】
前記第２電圧として、接地電圧が供給される
請求項１～７のいずれか１項記載の半導体記憶装置。
請求項１～７のいずれか１項記載の半導体記憶装置。
【請求項10】
前記第４導電層～前記第６導電層と共に前記第１方向に並ぶ第７導電層を備え、
前記第１半導体層は、前記第７導電層と対向し、
前記第４導電層は、前記第５導電層及び前記第７導電層の間に設けられ、
前記第１ベリファイ動作において、前記第７導電層に、前記読出パス電圧が供給される
請求項１～９のいずれか１項記載の半導体記憶装置。
前記第１半導体層は、前記第７導電層と対向し、
前記第４導電層は、前記第５導電層及び前記第７導電層の間に設けられ、
前記第１ベリファイ動作において、前記第７導電層に、前記読出パス電圧が供給される
請求項１～９のいずれか１項記載の半導体記憶装置。
【請求項11】
前記第７導電層は、前記第４導電層と前記第６導電層との間に設けられている
請求項１０記載の半導体記憶装置。
請求項１０記載の半導体記憶装置。
【請求項12】
前記第７導電層と前記第４導電層との間に設けられた第８導電層を備え、
前記第１ベリファイ動作において、前記第８導電層に、前記読出パス電圧が供給される
請求項１１記載の半導体記憶装置。
前記第１ベリファイ動作において、前記第８導電層に、前記読出パス電圧が供給される
請求項１１記載の半導体記憶装置。
【請求項13】
前記第７導電層と前記第４導電層との間に設けられた第８導電層を備え、
前記第１ベリファイ動作において、前記第８導電層に、前記第２電圧が供給される
請求項１１記載の半導体記憶装置。
前記第１ベリファイ動作において、前記第８導電層に、前記第２電圧が供給される
請求項１１記載の半導体記憶装置。
【請求項14】
前記第６導電層は、前記第４導電層と前記第７導電層との間に設けられている
請求項１０記載の半導体記憶装置。
請求項１０記載の半導体記憶装置。
【請求項15】
前記第６導電層と前記第４導電層との間に設けられた第９導電層を備え、
前記第１ベリファイ動作において、前記第９導電層に、前記第２電圧が供給される
請求項１４記載の半導体記憶装置。
前記第１ベリファイ動作において、前記第９導電層に、前記第２電圧が供給される
請求項１４記載の半導体記憶装置。
【請求項16】
前記第１導電層に対応する第１読出動作を実行可能に構成され、
前記第１読出動作において、
前記第１導電層に、前記第１電圧よりも大きく前記読出パス電圧よりも小さい読出電圧が供給され、
前記第４導電層に、前記第１電圧が供給され、
前記第２導電層、前記第３導電層、前記第５導電層及び前記第６導電層に、前記読出パス電圧が供給される
請求項１～１５のいずれか１項記載の半導体記憶装置。
前記第１読出動作において、
前記第１導電層に、前記第１電圧よりも大きく前記読出パス電圧よりも小さい読出電圧が供給され、
前記第４導電層に、前記第１電圧が供給され、
前記第２導電層、前記第３導電層、前記第５導電層及び前記第６導電層に、前記読出パス電圧が供給される
請求項１～１５のいずれか１項記載の半導体記憶装置。
【請求項17】
前記第２導電層に対応する第２書込動作と、
前記第３導電層に対応する第３書込動作と、
前記第１導電層～前記第３導電層に対応する第１消去動作と
を実行可能に構成され、
前記第１消去動作が一度実行されてから、もう一度実行されるまでの間において、
前記第１書込動作は、前記第２書込動作よりも後に実行可能であり、
前記第３書込動作は、前記第１書込動作よりも後に実行可能である
請求項１～１６のいずれか１項記載の半導体記憶装置。
前記第３導電層に対応する第３書込動作と、
前記第１導電層～前記第３導電層に対応する第１消去動作と
を実行可能に構成され、
前記第１消去動作が一度実行されてから、もう一度実行されるまでの間において、
前記第１書込動作は、前記第２書込動作よりも後に実行可能であり、
前記第３書込動作は、前記第１書込動作よりも後に実行可能である
請求項１～１６のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
以下に記載された実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に積層された複数のゲート電極と、これら複数のゲート電極に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許５７８１１０９号明細書
【特許文献2】特許４５１００６０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ第１導電層～第３導電層と、第１方向に並び、第１方向と交差する第２方向において第１導電層～第３導電層から離間して配置された第４導電層～第６導電層と、第１導電層～第３導電層と、第４導電層～第６導電層と、の間に設けられ、第１方向に延伸し、第１導電層～第６導電層と対向する第１半導体層と、第１導電層～第３導電層と、第１半導体層と、の間に設けられた第１部分、及び、第４導電層～第６導電層と、第１半導体層と、の間に設けられた第２部分を備える電荷蓄積層と、を備える。第１導電層は、第２導電層及び第３導電層の間に設けられる。第４導電層は、第５導電層及び第６導電層の間に設けられる。第１導電層は、第２方向において第４導電層と並ぶ。第２導電層は、第２方向において第５導電層と並ぶ。第３導電層は、第２方向において第６導電層と並ぶ。また、この実施形態に係る半導体記憶装置は、第１導電層に対応する第１書込動作を実行可能に構成される。第１書込動作は、第１ベリファイ動作を含む。第１ベリファイ動作において、第１導電層には、ベリファイ電圧が供給される。また、第４導電層には、ベリファイ電圧よりも小さい第１電圧が供給される。また、第２導電層及び第５導電層には、ベリファイ電圧よりも大きい読出パス電圧が供給される。また、第３導電層又は第６導電層には、読出パス電圧よりも小さい第２電圧が供給される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。
【図2】同半導体記憶装置の一部の構成を示す模式的な等価回路図である。
【図3】同半導体記憶装置の一部の構成を示す模式的な等価回路図である。
【図4】同半導体記憶装置の一部の構成を示す模式的な斜視図である。
【図5】同半導体記憶装置の一部の構成を示す模式的な平面図である。
【図6】複数ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
【図7】第１実施形態に係る読出動作について説明するための模式的な断面図である。
【図8】第１実施形態に係る書込動作について説明するための模式的なフローチャートである。
【図9】第１実施形態に係るプログラム動作について説明するための模式的な断面図である。
【図10】第１実施形態に係るベリファイ動作について説明するための模式的な断面図である。
【図11】比較例に係るベリファイ動作について説明するための模式的な断面図である。
【図12】第２実施形態に係るベリファイ動作について説明するための模式的な断面図である。
【図13】第３実施形態に係るベリファイ動作について説明するための模式的な断面図である。
【図14】第３実施形態に係るベリファイ動作について説明するための模式的な断面図である。
【図15】第４実施形態に係るベリファイ動作について説明するための模式的な断面図である。
【図16】第５実施形態に係るベリファイ動作について説明するための模式的な断面図である。
【図17】第６実施形態に係るベリファイ動作について説明するための模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶ場合がある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0015】
【0016】
図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
【0017】
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。メモリブロックＢＬＫは、複数のストリングユニットＳＵを備える。ストリングユニットＳＵは、例えば図２に示す様に、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵは、それぞれ、電気的に独立な２つのメモリストリングＭＳａ，ＭＳｂを備える。これらメモリストリングＭＳａ，ＭＳｂの一端は、それぞれドレイン側選択トランジスタＳＴＤに接続され、これらを介して共通のビット線ＢＬに接続される。メモリストリングＭＳａ，ＭＳｂの他端は、共通のソース側選択トランジスタＳＴＳに接続され、これを介して共通のソース線ＳＬに接続される。
【0018】
メモリストリングＭＳａ，ＭＳｂは、それぞれ、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体層と、ゲート絶縁層と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁層は、データを記憶可能な電荷蓄積層を備える。メモリセルＭＣのしきい値電圧は、電荷蓄積層中の電荷量に応じて変化する。メモリストリングＭＳａに対応する複数のメモリセルＭＣのゲート電極は、それぞれ、ワード線ＷＬａに接続されている。また、メモリストリングＭＳｂに対応する複数のメモリセルＭＣのゲート電極は、それぞれ、ワード線ＷＬｂに接続されている。ワード線ＷＬａ，ＷＬｂは、それぞれ、メモリブロックＢＬＫ中の全てのメモリユニットＭＵに接続されている。
【0019】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層と、ゲート絶縁層と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。メモリストリングＭＳａに対応するドレイン側選択トランジスタＳＴＤのゲート電極は、ドレイン側選択ゲート線ＳＧＤａに接続されている。メモリストリングＭＳｂに対応するドレイン側選択トランジスタＳＴＤのゲート電極は、ドレイン側選択ゲート線ＳＧＤｂに接続されている。ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｂは、ストリングユニットＳＵ中の全てのメモリユニットＭＵに接続されている。ソース側選択トランジスタＳＴＳのゲート電極は、ソース側選択ゲート線ＳＧＳに接続されている。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリユニットＭＵに接続されている。
【0020】
周辺回路ＰＣは、例えば図１に示す様に、メモリセルアレイＭＣＡに接続されたロウデコーダＲＤａ，ＲＤｂと、メモリセルアレイＭＣＡに接続されたセンスアンプモジュールＳＡＭと、ロウデコーダＲＤａ，ＲＤｂ及びセンスアンプモジュールＳＡＭに接続された電圧生成回路ＶＧと、を備える。また、周辺回路ＰＣは、図示しないシーケンサ、アドレスレジスタ、ステータスレジスタ等を備える。
【0021】
ロウデコーダＲＤａは、例えば図３に示す様に、ブロックデコーダＢＬＫＤａと、ワード線デコーダＷＬＤａと、ドライバ回路ＤＲＶａと、を備える。
【0022】
ブロックデコーダＢＬＫＤａは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応して設けられた複数のブロックデコードユニットｂｌｋｄａを備える。ブロックデコードユニットｂｌｋｄａは、メモリブロックＢＬＫ中の複数のワード線ＷＬａに対応して設けられた複数のトランジスタＴＢＬＫを備える。トランジスタＴＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＢＬＫのドレイン電極は、ワード線ＷＬａに接続されている。トランジスタＴＢＬＫのソース電極は、配線ＣＧに接続されている。配線ＣＧは、ブロックデコーダＢＬＫＤａ中の全てのブロックデコードユニットｂｌｋｄａに接続されている。トランジスタＴＢＬＫのゲート電極は、信号供給線ＢＬＫＳＥＬに接続されている。信号供給線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄａに対応して複数設けられている。また、信号供給線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄａ中の全てのトランジスタＴＢＬＫに接続されている。
【0023】
読出動作、書込動作等においては、例えば、図示しないアドレスレジスタ中のブロックアドレスに対応する一つの信号供給線ＢＬＫＳＥＬが“Ｈ”状態となり、その他の信号供給線ＢＬＫＳＥＬが“Ｌ”状態となる。例えば、一つの信号供給線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号供給線ＢＬＫＳＥＬに接地電圧ＶＳＳ等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬａが全ての配線ＣＧと導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬａがフローティング状態となる。
【0024】
ワード線デコーダＷＬＤａは、メモリストリングＭＳａ中の複数のメモリセルＭＣに対応して設けられた複数のワード線デコードユニットｗｌｄａを備える。図示の例において、ワード線デコードユニットｗｌｄａは、２つのトランジスタＴＷＬを備える。トランジスタＴＷＬは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＷＬのドレイン電極は、配線ＣＧに接続されている。トランジスタＴＷＬのソース電極は、配線ＣＧＳ又は配線ＣＧＵに接続されている。トランジスタＴＷＬのゲート電極は、信号供給線ＷＬＳＥＬＳ又は信号供給線ＷＬＳＥＬＵに接続されている。信号供給線ＷＬＳＥＬＳは、全てのワード線デコードユニットｗｌｄａに含まれる一方のトランジスタＴＷＬに対応して複数設けられている。信号供給線ＷＬＳＥＬＵは、全てのワード線デコードユニットｗｌｄａに含まれる他方のトランジスタＴＷＬに対応して複数設けられている。
【0025】
読出動作、書込動作等においては、例えば、図示しないアドレスレジスタ中のページアドレスに対応する一つのワード線デコードユニットｗｌｄａに対応する信号供給線ＷＬＳＥＬＳが“Ｈ”状態となり、これに対応するＷＬＳＥＬＵが“Ｌ”状態となる。また、それ以外のワード線デコードユニットｗｌｄａに対応する信号供給線ＷＬＳＥＬＳが“Ｌ”状態となり、これに対応するＷＬＳＥＬＵが“Ｈ”状態となる。また、配線ＣＧＳには、選択ワード線ＷＬａに対応する電圧が供給される。また、配線ＣＧＵには、非選択ワード線ＷＬａに対応する電圧が供給される。これにより、上記ページアドレスに対応する一つのワード線ＷＬａに、選択ワード線ＷＬａに対応する電圧が供給される。また、その他のワード線ＷＬａに、非選択ワード線ＷＬａに対応する電圧が供給される。尚、図示しないアドレスレジスタ中のページアドレスが、ワード線ＷＬａではなくワード線ＷＬｂに対応する場合には、全てのワード線ＷＬａに、非選択ワード線ＷＬａに対応する電圧が供給される場合もある。
【0026】
ドライバ回路ＤＲＶａは、例えば、配線ＣＧＳ及び配線ＣＧＵに対応して設けられた２つのドライバユニットｄｒｖａを備える。ドライバユニットｄｒｖａは、複数のトランジスタＴＤＲＶを備える。トランジスタＴＤＲＶは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＤＲＶのドレイン電極は、配線ＣＧＳ又は配線ＣＧＵに接続されている。トランジスタＴＤＲＶのソース電極は、電圧供給線ＬＶＧ又は電圧供給線ＬＰに接続されている。電圧供給線ＬＶＧは、電圧生成回路ＶＧの複数の出力端子のうちの一つに接続されている。電圧供給線ＬＰは、接地電圧ＶＳＳが供給されるボンディングパッド電極Ｐに接続されている。トランジスタＴＤＲＶのゲート電極は、信号供給線ＶＳＥＬに接続されている。
【0027】
読出動作、書込動作等においては、例えば、一つのドライバユニットｄｒｖａに対応する複数の信号供給線ＶＳＥＬのいずれかが“Ｈ”状態となり、その他の信号供給線ＶＳＥＬが“Ｌ”状態となる。
【0028】
ロウデコーダＲＤｂは、ロウデコーダＲＤａとほぼ同様に構成される。ただし、ロウデコーダＲＤｂ中のトランジスタＴＢＬＫ，ＴＷＬ，ＴＤＲＶ、配線ＣＧ，ＣＧＳ，ＣＧＵ等は、ワード線ＷＬａではなく、ワード線ＷＬｂに電気的に接続されている。
【0029】
電圧生成回路ＶＧは、例えば図３に示す様に、複数の電圧生成ユニットｖｇを備える。電圧生成ユニットｖｇは、読出動作、書込動作等において、所定の大きさの電圧を生成し、上記電圧供給線ＬＶＧを介して出力する。電圧生成ユニットｖｇは、例えば、チャージポンプ回路等の昇圧回路であっても良いし、レギュレータ等の降圧回路であっても良い。
【0030】
センスアンプモジュールＳＡＭ（図１）は、複数のビット線ＢＬ（図２）に対応して設けられた図示しない複数のセンスアンプユニットを備える。センスアンプユニットは、ビット線ＢＬに電気的に接続されたゲート電極を備えるセンストランジスタと、センストランジスタのドレイン電極に接続された複数のデータラッチ回路と、これら複数のデータラッチ回路のうちの一つのデータに応じてビット線ＢＬの電圧を調整する電圧調整回路と、を備える。
【0031】
次に、図４及び図５を参照して、本実施形態に係る半導体記憶装置の構成例を説明する。図４は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図５は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
【0032】
図４に示す様に、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。半導体基板１００は、例えば、ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板の上面には、ｎ型の不純物を含むｎ型ウェルと、ｐ型の不純物を含むｐ型ウェルと、が設けられている。尚、半導体基板１００の表面には、例えば、周辺回路ＰＣ（図１）の少なくとも一部を構成するトランジスタや配線等が設けられている。
【0033】
半導体基板１００の上方には、ストリングユニットＳＵが設けられている。
【0034】
ストリングユニットＳＵは、例えば図４に示す様に、Ｙ方向に並ぶ複数の積層体構造ＬＳと、これら複数の積層体構造ＬＳの間に設けられたトレンチ構造ＡＴと、を備える。積層体構造ＬＳは、Ｚ方向に積層された複数の導電層１１０を備える。トレンチ構造ＡＴは、Ｘ方向に並ぶ複数のメモリストリング構造ＭＳＳを備える。各メモリストリング構造ＭＳＳは、Ｚ方向に延伸する略有底円筒状の半導体層１２０と、積層体構造ＬＳ及び半導体層１２０の間に設けられたゲート絶縁層１３０と、半導体層１２０の中心部分に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１４０と、を備える。また、Ｘ方向に並ぶ複数のメモリストリング構造ＭＳＳの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１５０が設けられている。
【0035】
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜、又は、不純物が注入された多結晶シリコン（Ｓｉ）等の導電層である。一部の導電層１１０は、それぞれ、ワード線ＷＬａ又はワード線ＷＬｂ、及び、メモリセルＭＣ（図２）のゲート電極として機能する。また、これよりも上方に位置する一部の導電層１１０は、ドレイン側選択ゲート線ＳＧＤａ又はドレイン側選択ゲート線ＳＧＤｂ、及び、ドレイン側選択トランジスタＳＴＤ（図２）のゲート電極として機能する。
【0036】
複数の導電層１１０の下方には、例えば導電層１１０と同様の材料を含む導電層１１１が設けられている。導電層１１１は、ソース側選択ゲート線ＳＧＳ及びソース側選択トランジスタＳＴＳ（図２）のゲート電極として機能する。
【0037】
複数の導電層１１０の間、最下層の導電層１１０及び導電層１１１の間、並びに、導電層１１１及び半導体基板１００の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0038】
尚、図５の例では、導電層１１０のゲート絶縁層１３０との接触面１１３が、絶縁層１４０の中心軸を中心とする略円状の領域（例えば、円状、楕円状、長円状又はその他の形状の領域）の外周に沿って、曲線状に形成されている。また、導電層１１０の絶縁層１５０との接触面１１４は、Ｘ方向に延伸する直線状に形成されている。
【0039】
以下、Ｙ方向に並ぶ複数の積層体構造ＬＳのうち、Ｙ方向の一方側から数えて偶数番目又は奇数番目の積層体構造ＬＳに含まれる複数の導電層１１０を導電層１１０ａと呼ぶ場合がある。また、それ以外の積層体構造ＬＳに含まれる複数の導電層１１０を導電層１１０ｂと呼ぶ場合がある。
【0040】
導電層１１０ａは、メモリストリングＭＳａに含まれるメモリセルＭＣのゲート電極及びワード線ＷＬａ、又は、メモリストリングＭＳａに含まれるドレイン側選択トランジスタＳＴＤのゲート電極及びドレイン側選択ゲート線ＳＧＤａ等として機能する。
【0041】
導電層１１０ｂは、メモリストリングＭＳｂに含まれるメモリセルＭＣのゲート電極及びワード線ＷＬｂ、又は、メモリストリングＭＳｂに含まれるドレイン側選択トランジスタＳＴＤのゲート電極及びドレイン側選択ゲート線ＳＧＤｂ等として機能する。
【0042】
半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、上述の通り、略有底円筒状の形状を有する。尚、以下の説明では、半導体層１２０のうち、複数の導電層１１０ａと対向する領域を領域１２０ａ（図５）と呼び、複数の導電層１１０ｂと対向する領域を領域１２０ｂ（図５）と呼ぶ場合がある。領域１２０ａは、メモリストリングＭＳａ（図２）に含まれる複数のメモリセルＭＣ及びドレイン側選択トランジスタＳＴＤのチャネル領域として機能する。領域１２０ｂは、メモリストリングＭＳｂ（図２）に含まれる複数のメモリセルＭＣ及びドレイン側選択トランジスタＳＴＤのチャネル領域として機能する。
【0043】
半導体層１２０の下端には、半導体層１２１（図４）が接続されている。半導体層１２１は、Ｙ方向において隣り合う２つの導電層１１１に対向する。半導体層１２１は、単結晶シリコン（Ｓｉ）等の半導体層であり、ソース側選択トランジスタＳＴＳ（図２）のチャネル領域として機能する。半導体層１２１及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１２３が設けられる。
【0044】
尚、図４の例では、半導体基板１００がソース線ＳＬ（図２）の一部として機能し、半導体層１２０が半導体層１２１及び半導体基板１００を介して周辺回路ＰＣに電気的に接続されている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、半導体層１２１を省略し、メモリブロックＢＬＫの下方又は上方にソース線ＳＬ（図２）の一部として機能する配線等を設け、この配線等を介して半導体層１２０と周辺回路ＰＣとを電気的に接続しても良い。
【0045】
ゲート絶縁層１３０は、略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。ゲート絶縁層１３０は、半導体層１２０側から導電層１１０側にかけて設けられた、酸化シリコン（ＳｉＯ２）等のトンネル絶縁層１３１と、窒化シリコン（ＳｉＮ）等の電荷蓄積層１３２と、酸化シリコン（ＳｉＯ２）等のブロック絶縁層１３３と、を備える。
【0046】
尚、以下の説明では、電荷蓄積層１３２のうち、導電層１１０ａと半導体層１２０の領域１２０ａとの間に設けられた領域を領域１３２ａ（図５）と呼び、導電層１１０ｂと半導体層１２０の領域１２０ｂとの間に設けられた領域を領域１３２ｂ（図５）と呼ぶ場合がある。同様に、以下の説明では、トンネル絶縁層１３１のうち、上記領域１２０ａと領域１３２ａとの間に設けられた領域を領域１３１ａ（図５）と呼び、上記領域１２０ｂと領域１３２ｂとの間に設けられた領域を第２領域１３１ｂ（図５）と呼ぶ場合がある。
【0047】
［メモリセルＭＣのしきい値電圧］
次に、図６を参照して、メモリセルＭＣのしきい値電圧について説明する。
次に、図６を参照して、メモリセルＭＣのしきい値電圧について説明する。
【0048】
上述の通り、メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣに書込動作が実行された場合、これらメモリセルＭＣのしきい値電圧は複数通りのステートに制御される。
【0049】
図６は、複数ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬａ，ＷＬｂの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
【0050】
図６には、メモリセルＭＣのしきい値電圧の分布を３つ図示している。例えば、Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、読出遮断電圧ＶＯＦＦよりも大きく、読出電圧ＶＣＧＡＲより小さい。また、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、読出電圧ＶＣＧＡＲよりも大きく、読出電圧ＶＣＧＢＲよりも小さい。尚、Ａステートのしきい値分布に含まれる最も小さいしきい値電圧の大きさは、ベリファイ電圧ＶＶＦＹＡの大きさ程度である。また、Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、読出電圧ＶＣＧＢＲよりも大きい。尚、Ｂステートのしきい値分布に含まれる最も小さいしきい値電圧の大きさは、ベリファイ電圧ＶＶＦＹＢの大きさ程度である。また、全てのメモリセルＭＣのしきい値電圧は、読出パス電圧ＶＲＥＡＤよりも小さい。
【0051】
これらのしきい値分布には、それぞれ、１ビット又は複数ビットのデータが割り当てられる。
【0052】
例えばメモリセルＭＣに３ビットのデータが割り当てられる場合、メモリセルＭＣのしきい値電圧は、２３＝８通りのしきい値分布のいずれかに属する様に制御される。また、これら８通りのしきい値分布に、“０，０，０”，“０，０，１”，“０，１，０”，“０，１，１”，“１，０，０”，“１，０，１”，“１，１，０”，“１，１，１”のいずれかのデータが割り当てられる。
【0053】
また、例えばメモリセルＭＣに１ビットのデータが割り当てられる場合、メモリセルＭＣのしきい値電圧は、２１＝２通りのしきい値分布のいずれかに属する様に制御される。また、これら２通りのしきい値分布に、“０”，“１”のいずれかのデータが割り当てられる。
【0054】
［読出動作］
次に、図７を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図７は、同読出動作について説明するための模式的な断面図である。尚、本実施形態に係る読出動作は、指定されたメモリブロックＢＬＫ中の指定されたストリングユニットＳＵに含まれ、且つ、指定されたワード線ＷＬａ又はワード線ＷＬｂに接続された全てのメモリセルＭＣに対して一括して実行される。以下、この様な複数のメモリセルＭＣを含む構成を、ページ部と呼ぶ場合がある。図７では、メモリストリングＭＳａに対応するページ部に対して読出動作を実行する例について説明する。
次に、図７を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図７は、同読出動作について説明するための模式的な断面図である。尚、本実施形態に係る読出動作は、指定されたメモリブロックＢＬＫ中の指定されたストリングユニットＳＵに含まれ、且つ、指定されたワード線ＷＬａ又はワード線ＷＬｂに接続された全てのメモリセルＭＣに対して一括して実行される。以下、この様な複数のメモリセルＭＣを含む構成を、ページ部と呼ぶ場合がある。図７では、メモリストリングＭＳａに対応するページ部に対して読出動作を実行する例について説明する。
【0055】
尚、以下の説明では、非選択ワード線ＷＬａのうち、選択ワード線ＷＬａよりもビット線ＢＬ側に位置するものを、表面ドレイン側ワード線ＷＬａと呼ぶ場合がある。また、非選択ワード線ＷＬａのうち、選択ワード線ＷＬａよりもソース線ＳＬ側に位置するものを、表面ソース側ワード線ＷＬａと呼ぶ場合がある。
【0056】
また、以下の説明では、選択ワード線ＷＬａとＹ方向において隣り合うワード線ＷＬｂを、隣接ワード線ＷＬｂと呼ぶ場合がある。また、非選択ワード線ＷＬｂのうち、隣接ワード線ＷＬｂよりもビット線ＢＬ側に位置するものを、裏面ドレイン側ワード線ＷＬｂと呼ぶ場合がある。また、非選択ワード線ＷＬｂのうち、隣接ワード線ＷＬｂよりもソース線ＳＬ側に位置するものを、裏面ソース側ワード線ＷＬｂと呼ぶ場合がある。
【0057】
図７に示す様に、読出動作においては、選択ワード線ＷＬａに読出電圧ＶＣＧＸＲ（図６の読出電圧ＶＣＧＡＲ，ＶＣＧＢＲ又はその他の読出電圧）を供給し、非選択ワード線ＷＬａに読出パス電圧ＶＲＥＡＤを供給し、ドレイン側選択ゲート線ＳＧＤａに電圧ＶＳＧを供給する。また、隣接ワード線ＷＬｂに読出遮断電圧ＶＯＦＦを供給し、その他の非選択ワード線ＷＬｂに読出パス電圧ＶＲＥＡＤを供給し、ドレイン側選択ゲート線ＳＧＤｂに接地電圧ＶＳＳを供給する。また、ソース側選択ゲート線ＳＧＳに電圧ＶＳＧを供給し、半導体基板１００にソース電圧ＶＳＲＣを供給する。
【0058】
尚、電圧ＶＳＧは、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳがＯＮ状態となる程度の電圧であり、接地電圧ＶＳＳよりも大きい。ソース電圧ＶＳＲＣは、接地電圧ＶＳＳと同程度の大きさの電圧であり、接地電圧ＶＳＳよりも大きい。
【0059】
これにより、半導体層１２０に、ビット線ＢＬと選択メモリセルＭＣのチャネル領域とを導通させる電子のチャネル、及び、ソース線ＳＬと選択メモリセルＭＣのチャネル領域とを導通させる電子のチャネルが形成される。また、選択メモリセルＭＣの電荷蓄積層１３２に蓄積された電荷量に応じて、選択メモリセルＭＣがＯＮ状態又はＯＦＦ状態となる。周辺回路ＰＣ（図１）は、例えば、ビット線ＢＬの電圧の高低、又は、ビット線ＢＬに流れる電流の大小を検出することにより、メモリセルＭＣに記録されたデータを判定する。
【0060】
［書込動作］
次に、図８～図１０を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。図８は、同書込動作について説明するための模式的なフローチャートである。図９は、プログラム動作について説明するための模式的な断面図である。図１０は、ベリファイ動作について説明するための模式的な断面図である。尚、本実施形態に係る書込動作は、指定されたページ部内のメモリセルＭＣに対して一括して実行される。図９及び図１０では、メモリストリングＭＳａに対応するページ部に対して書込動作を実行する例について説明する。
次に、図８～図１０を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。図８は、同書込動作について説明するための模式的なフローチャートである。図９は、プログラム動作について説明するための模式的な断面図である。図１０は、ベリファイ動作について説明するための模式的な断面図である。尚、本実施形態に係る書込動作は、指定されたページ部内のメモリセルＭＣに対して一括して実行される。図９及び図１０では、メモリストリングＭＳａに対応するページ部に対して書込動作を実行する例について説明する。
【0061】
ステップＳ１０１（図８）では、ループ回数ｎＷを１に設定する。ループ回数ｎＷは、レジスタ等に記録される。
【0062】
ステップＳ１０２では、プログラム動作を実行する。
【0063】
プログラム動作に際しては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬ（図２）にソース電圧ＶＳＲＣを供給し、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬに電圧ＶＤＤを供給する。
【0064】
また、図９に示す様に、選択ワード線ＷＬａにプログラム電圧ＶＰＧＭを供給し、非選択ワード線ＷＬａ，ＷＬｂに書込パス電圧ＶＰＡＳＳを供給し、ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｂに電圧ＶＳＧＤを供給し、ソース側選択ゲート線ＳＧＳに接地電圧ＶＳＳを供給する。
【0065】
プログラム電圧ＶＰＧＭは、選択メモリセルＭＣの電荷蓄積層１３２に電子を蓄積させる程度の電圧であり、上述の読出パス電圧ＶＲＥＡＤよりも大きい。書込パス電圧ＶＰＡＳＳは、メモリセルＭＣに記録されたデータに拘わらずメモリセルＭＣがＯＮ状態となる程度の電圧であり、上述の読出パス電圧ＶＲＥＡＤと同じかそれよりも大きく、プログラム電圧ＶＰＧＭよりも小さい。電圧ＶＳＧＤは、ビット線ＢＬにソース電圧ＶＳＲＣが供給されている場合にはドレイン側選択トランジスタＳＴＤがＯＮ状態となり、ビット線ＢＬに所定の駆動電圧が供給されている場合にはドレイン側選択トランジスタＳＴＤがＯＦＦ状態となる程度の電圧である。電圧ＶＳＧＤは、接地電圧ＶＳＳよりも大きく、上述の電圧ＶＳＧよりも小さい。
【0066】
これにより、半導体層１２０に、ビット線ＢＬと選択メモリセルＭＣのチャネル領域とを導通させる電子のチャネルが形成される。また、選択メモリセルＭＣのチャネル領域の電子がトンネル絶縁層１３１をトンネルして電荷蓄積層１３２に蓄積される。
【0067】
ステップＳ１０３（図８）では、ベリファイ動作を実行する。
【0068】
図１０に示す様に、ベリファイ動作は、基本的には読出動作と同様に実行される。
【0069】
ただし、ベリファイ動作においては、選択ワード線ＷＬａに、読出電圧ＶＣＧＸＲではなく、ベリファイ電圧ＶＶＦＹＸ（図６のベリファイ電圧ＶＶＦＹＡ，ＶＶＦＹＢ又はその他のベリファイ電圧）を供給する。
【0070】
また、ベリファイ動作においては、隣接ワード線ＷＬｂ、及び、裏面ドレイン側ワード線ＷＬｂに読出遮断電圧ＶＯＦＦを供給し、裏面ソース側ワード線ＷＬｂに読出パス電圧ＶＲＥＡＤを供給する。
【0071】
ステップＳ１０４（図８）では、ベリファイ動作の結果を判定する。例えば、ベリファイ動作においてＯＮ状態として検出されたメモリセルＭＣの割合が一定数以上であった場合にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、ベリファイ動作においてＯＮ状態として検出されたメモリセルＭＣの割合が一定数未満であった場合にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
【0072】
ステップＳ１０５では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
【0073】
ステップＳ１０６では、ループ回数ｎＷに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。例えば、プログラム電圧ＶＰＧＭを出力する電圧生成ユニットｖｇ（図３）の出力電圧を、電圧ΔＶだけ増大させる。
【0074】
ステップＳ１０７では、図示しないステータスレジスタに、書込動作が正常に終了した旨のステータスデータを格納し、書込動作を終了する。
【0075】
ステップＳ１０８では、図示しないステータスレジスタに、書込動作が正常に終了しなかった旨のステータスデータを格納し、書込動作を終了する。
【0076】
［書込動作の対象となるページ部］
本実施形態に係る半導体記憶装置では、消去動作が、メモリブロックＢＬＫ内の全てのメモリセルＭＣに対して一括して実行される。これにより、消去動作直後のメモリブロックＢＬＫに含まれる全てのメモリセルＭＣは、図６を参照して説明したＥｒステートに制御される。以下、この様なメモリブロックＢＬＫを、消去済ブロックと呼ぶ場合がある。
本実施形態に係る半導体記憶装置では、消去動作が、メモリブロックＢＬＫ内の全てのメモリセルＭＣに対して一括して実行される。これにより、消去動作直後のメモリブロックＢＬＫに含まれる全てのメモリセルＭＣは、図６を参照して説明したＥｒステートに制御される。以下、この様なメモリブロックＢＬＫを、消去済ブロックと呼ぶ場合がある。
【0077】
消去済ブロックに対しては、例えば、下方に設けられたページ部から順に、書込動作が実行される。例えば、図１０の例では、消去動作が実行されてから最初に書込動作が実行されるページ部は、下方から数えて１番目の導電層１１０ａに対応するページ部である。次に書込動作が実行されるページ部は、下方から数えて１番目の導電層１１０ｂに対応するページ部である。以下、下方に設けられた導電層１１０ａ，１１０ｂに対応するページ部に対して、順に書込動作が実行される。以下、一部のページ部に対して書込動作が実行されたメモリブロックＢＬＫを、インプットブロックと呼ぶ場合がある。また、全てのページ部に書込動作が実行されたメモリブロックＢＬＫを、アクティブブロックと呼ぶ場合がある。
【0078】
【0079】
比較例に係るベリファイ動作では、図１１に示す様に、隣接ワード線ＷＬｂに読出遮断電圧ＶＯＦＦを供給し、その他の非選択ワード線ＷＬｂに読出パス電圧ＶＲＥＡＤを供給する。
【0080】
ここで、表面ソース側ワード線ＷＬａ及び裏面ソース側ワード線ＷＬｂに対応するページ部には、既にデータが書き込まれている。従って、これらのページ部に含まれるメモリセルＭＣは、図６を参照して説明したＥｒステート、Ａステート、Ｂステート又はその他のステートに制御されている。
【0081】
一方、表面ドレイン側ワード線ＷＬａ及び裏面ドレイン側ワード線ＷＬｂに対応するページ部には、データが書き込まれていない。従って、これらのページ部に含まれるメモリセルＭＣは、全て、図６を参照して説明したＥｒステートに制御されている。
【0082】
ここで、例えば、アクティブブロックに対して読出動作を実行する場合、表面ドレイン側ワード線ＷＬａ及び裏面ドレイン側ワード線ＷＬｂに対応するページ部には、全て、書込動作が実行されている。従って、これらのページ部に含まれるメモリセルＭＣのしきい値電圧は比較的大きく、読出動作に際してビット線ＢＬに流れる電流は、ベリファイ動作に際してビット線ＢＬに流れる電流よりも、小さくなってしまう場合がある。これにより、選択ワード線ＷＬａ，ＷＬｂに対応するメモリセルＭＣのしきい値電圧を好適に判定することが出来ず、誤読み出しが発生してしまう恐れがある。
【0083】
［効果］
図１０を参照して説明した様に、第１実施形態に係るベリファイ動作では、裏面ドレイン側ワード線ＷＬｂに、読出遮断電圧ＶＯＦＦを供給する。これにより、ベリファイ動作に際してビット線ＢＬに流れる電流と、読出動作に際してビット線ＢＬに流れる電流と、の大きさを近づけて、誤読み出しの発生を抑制することが可能である。
図１０を参照して説明した様に、第１実施形態に係るベリファイ動作では、裏面ドレイン側ワード線ＷＬｂに、読出遮断電圧ＶＯＦＦを供給する。これにより、ベリファイ動作に際してビット線ＢＬに流れる電流と、読出動作に際してビット線ＢＬに流れる電流と、の大きさを近づけて、誤読み出しの発生を抑制することが可能である。
【0084】
また、図３を参照して説明した様に、書込動作においては、電圧生成回路ＶＧに含まれる複数の電圧生成ユニットｖｇが、それぞれ、所定の大きさの電圧を生成して出力する。ここで、第１実施形態に係るベリファイ動作において、裏面ドレイン側ワード線ＷＬｂに供給する読出遮断電圧ＶＯＦＦは、隣接ワード線ＷＬｂに供給する電圧と等しい。従って、第１実施形態に係るベリファイ動作は、一度に供給される電圧の種類を増やすことなく実現可能であり、電圧生成回路ＶＧの回路面積を増大させることなく実現可能である。
【0085】
【0086】
図１０を参照して説明した様に、第１実施形態に係るベリファイ動作においては、裏面ドレイン側ワード線ＷＬｂに、読出遮断電圧ＶＯＦＦを供給する。しかしながら、この様な方法はあくまでも例示である。裏面ドレイン側ワード線ＷＬｂに供給する電圧は、読出パス電圧ＶＲＥＡＤよりも小さい電圧であればよい。
【0087】
例えば、図１２に示す様に、第２実施形態に係るベリファイ動作では、裏面ドレイン側ワード線ＷＬｂに、読出遮断電圧ＶＯＦＦではなく、接地電圧ＶＳＳが供給される。
【0088】
この様な方法によっても、ベリファイ動作に際してビット線ＢＬに流れる電流を抑制可能である。また、接地電圧ＶＳＳは、図３を参照して説明したボンディングパッド電極Ｐを介して供給可能であるため、電圧生成回路ＶＧの回路面積を増大させることなく利用可能である。
【0089】
【0090】
図１０及び図１２を参照して説明した様に、第１実施形態及び第２実施形態に係るベリファイ動作においては、全ての裏面ドレイン側ワード線ＷＬｂに、読出パス電圧ＶＲＥＡＤよりも低い電圧（例えば、読出遮断電圧ＶＯＦＦ又は接地電圧ＶＳＳ）を供給する。しかしながら、この様な方法はあくまでも例示である。例えば、一部の裏面ドレイン側ワード線ＷＬｂに読出パス電圧ＶＲＥＡＤを供給し、一部の裏面ドレイン側ワード線ＷＬｂに読出パス電圧ＶＲＥＡＤよりも低い電圧を供給してもよい。
【0091】
例えば、図１３に示す様に、第３実施形態に係るベリファイ動作では、複数の裏面ドレイン側ワード線ＷＬｂのうち、ある高さ位置よりも上方に設けられたものに読出パス電圧ＶＲＥＡＤを供給し、ある高さ位置よりも下方に設けられたものに読出パス電圧ＶＲＥＡＤよりも低い電圧（図１３の例では、読出遮断電圧ＶＯＦＦ）を供給する。
【0092】
例えば、第１実施形態又は第２実施形態に係るベリファイ動作において、ビット線ＢＬの電流が小さくなりすぎてしまう場合、裏面ドレイン側ワード線ＷＬｂに供給する電圧の大きさを調整することにより、ビット線ＢＬの電流を調整することも考えられる。しかしながら、この様な方法を採用した場合、一度に供給される電圧の種類が増えてしまい、電圧生成回路ＶＧの回路面積が増大してしまう場合がある。一方、第３実施形態に係るベリファイ動作によれば、他の配線に供給する電圧のみを利用して、ビット線ＢＬの電流を調整することが可能である。従って、この方法は、電圧生成回路ＶＧの回路面積を増大させることなく実現可能である。
【0093】
尚、図１３に示す様な方法は、あくまでも例示であり、具体的な方法は適宜調整可能である。
【0094】
例えば、図１４に示す様に、第３実施形態に係るベリファイ動作では、複数の裏面ドレイン側ワード線ＷＬｂのうち、ある高さ位置よりも下方に設けられたものに読出パス電圧ＶＲＥＡＤを供給し、ある高さ位置よりも上方に設けられたものに読出パス電圧ＶＲＥＡＤよりも低い電圧（図１４の例では、読出遮断電圧ＶＯＦＦ）を供給してもよい。
【0095】
【0096】
【0097】
図１３及び図１４を参照して説明した様に、第３実施形態に係るベリファイ動作においては、複数の裏面ドレイン側ワード線ＷＬｂのうち、ある高さ位置よりも上方に設けられたもの、及び、ある高さ位置よりも下方に設けられたものの、一方に読出パス電圧ＶＲＥＡＤを供給し、他方に読出パス電圧ＶＲＥＡＤよりも低い電圧（例えば、読出遮断電圧ＶＯＦＦ又は接地電圧ＶＳＳ）を供給する。しかしながら、この様な方法はあくまでも例示である。
【0098】
例えば、図１５に示す様に、第４実施形態に係るベリファイ動作では、複数の裏面ドレイン側ワード線ＷＬｂのうち、下方から数えて偶数番目に設けられたもの、及び、下方から数えて奇数番目に設けられたものの、一方に読出パス電圧ＶＲＥＡＤを供給し、他方に読出パス電圧ＶＲＥＡＤよりも低い電圧（例えば、読出遮断電圧ＶＯＦＦ又は接地電圧ＶＳＳ）を供給する。
【0099】
【0100】
図１０及び図１２～図１５を参照して説明した様に、第１実施形態～第４実施形態に係るベリファイ動作においては、表面ドレイン側ワード線ＷＬａに、読出パス電圧ＶＲＥＡＤを供給する。しかしながら、この様な方法はあくまでも例示である。
【0101】
例えば、図１６に示す様に、第５実施形態に係るベリファイ動作では、表面ドレイン側ワード線ＷＬａに、電圧ＶＤＩＭを供給する。電圧ＶＤＩＭは、図６を参照して説明した接地電圧ＶＳＳよりも大きく、読出パス電圧ＶＲＥＡＤよりも小さい。
【0102】
第５実施形態に係るベリファイ動作は、例えば、第１実施形態又は第２実施形態に係るベリファイ動作において、ビット線ＢＬの電流を十分に抑制できない場合に使用することが考えられる。
【0103】
尚、図１６には、裏面ドレイン側ワード線ＷＬｂに、第１実施形態に係るベリファイ動作と同様の電圧を供給する例を示した。しかしながら、第５実施形態に係るベリファイ動作では、裏面ドレイン側ワード線ＷＬｂに、第２実施形態～第４実施形態のいずれかに係るベリファイ動作と同様の電圧を供給してもよい。
【0104】
また、図１６には、全ての表面ドレイン側ワード線ＷＬａに、電圧ＶＤＩＭを供給する例を示した。しかしながら、第５実施形態に係るベリファイ動作では、一部の表面ドレイン側ワード線ＷＬａに電圧ＶＤＩＭを供給し、その他の表面ドレイン側ワード線ＷＬａには読出パス電圧ＶＲＥＡＤを供給してもよい。
【0105】
【0106】
図１０及び図１２～図１６を参照して説明した様に、第１実施形態～第５実施形態に係るベリファイ動作においては、裏面ドレイン側ワード線ＷＬｂの少なくとも一部に供給する電圧を、表面ドレイン側ワード線に供給する電圧よりも小さくする。しかしながら、この様な方法はあくまでも例示である。
【0107】
例えば、図１７に示す様に、第６実施形態に係るベリファイ動作では、表面ドレイン側ワード線ＷＬａの少なくとも一部に供給する電圧を、裏面ドレイン側ワード線に供給する電圧よりも小さくする。具体的には、表面ドレイン側ワード線に、読出パス電圧ＶＲＥＡＤよりも低い電圧（例えば、読出遮断電圧ＶＯＦＦ又は接地電圧ＶＳＳ）を供給する。また、裏面ドレイン側ワード線に、読出パス電圧ＶＲＥＡＤを供給する。
【0108】
ここで、第１実施形態～第５実施形態に係る半導体記憶装置では、一つのメモリブロックＢＬＫが、ワード線ＷＬａ及びワード線ＷＬｂの双方を含む。しかしながら、一つのメモリブロックＢＬＫは、ワード線ＷＬａ及びワード線ＷＬｂの一方のみを含んでいても良い。換言すれば、ワード線ＷＬａとワード線ＷＬｂとは、異なるメモリブロックＢＬＫに含まれていても良い。
【0109】
この様な場合、例えば、導電層１１０ａを含むメモリブロックＢＬＫが上述したインプットブロックであり、導電層１１０ｂを含むメモリブロックＢＬＫが上述したアクティブブロックである場合がある。この様な場合、導電層１１０ａに対応するページ部に対して書込動作を実行する場合であっても、裏面ドレイン側ワード線ＷＬｂに対応するメモリセルＭＣを介して電流を流した方が、ベリファイ動作におけるビット線ＢＬの電流と、読出動作におけるビット線ＢＬの電流とを、近づけられる場合がある。
【0110】
尚、図１７には、表面ドレイン側ワード線ＷＬａに、第１実施形態に係るベリファイ動作において裏面ドレイン側ワード線ＷＬｂに供給する電圧と、同様の電圧を供給する例を示した。しかしながら、第６実施形態に係るベリファイ動作では、表面ドレイン側ワード線ＷＬａに、第２実施形態～第５実施形態のいずれかに係るベリファイ動作において裏面ドレイン側ワード線ＷＬｂに供給する電圧と、同様の電圧を供給してもよい。
【0111】
また、図１７には、裏面ドレイン側ワード線ＷＬｂに、読出パス電圧ＶＲＥＡＤを供給する例を示した。しかしながら、第６実施形態に係るベリファイ動作では、裏面ドレイン側ワード線ＷＬｂに電圧ＶＤＩＭを供給してもよい。また、一部の裏面ドレイン側ワード線ＷＬｂに電圧ＶＤＩＭを供給し、その他の裏面ドレイン側ワード線ＷＬｂには読出パス電圧ＶＲＥＡＤを供給してもよい。
【0112】
［その他の実施形態］
以上、第１実施形態～第６実施形態に係る半導体記憶装置について例示した。しかしながら、以上の態様はあくまでも例示に過ぎず、具体的な態様等は適宜調整可能である。
以上、第１実施形態～第６実施形態に係る半導体記憶装置について例示した。しかしながら、以上の態様はあくまでも例示に過ぎず、具体的な態様等は適宜調整可能である。
【0113】
例えば、第１実施形態～第６実施形態に係る半導体記憶装置では、下方に設けられたページ部から順に、書込動作が実行される。しかしながら、この様な方法はあくまでも例示に過ぎない。例えば、上方に設けられたページ部から順に、書込動作が実行されてもよい。
【0114】
ここで、下方に設けられたページ部から順に書込動作が実行される場合、書込動作では、表面ソース側ワード線ＷＬａ及び裏面ソース側ワード線ＷＬｂに対応するページ部に含まれるメモリセルＭＣが、Ｅｒステート、Ａステート、Ｂステート又はその他のステートに制御されている。また、表面ドレイン側ワード線ＷＬａ及び裏面ドレイン側ワード線ＷＬｂに対応するページ部に含まれるメモリセルＭＣが全てＥｒステートである。従って、ベリファイ動作において、表面ドレイン側ワード線ＷＬａ及び裏面ドレイン側ワード線ＷＬｂの少なくとも一方の電圧を下げることにより、ベリファイ動作に際してビット線ＢＬに流れる電流と、読出動作に際してビット線ＢＬに流れる電流と、の大きさを近づけることが可能である。
【0115】
一方、上方に設けられたページ部から順に書込動作が実行される場合、書込動作では、表面ドレイン側ワード線ＷＬａ及び裏面ドレイン側ワード線ＷＬｂに対応するページ部に含まれるメモリセルＭＣが、Ｅｒステート、Ａステート、Ｂステート又はその他のステートに制御されている。また、表面ソース側ワード線ＷＬａ及び裏面ソース側ワード線ＷＬｂに対応するページ部に含まれるメモリセルＭＣが全てＥｒステートである。従って、ベリファイ動作において、表面ソース側ワード線ＷＬａ及び裏面ソース側ワード線ＷＬｂの少なくとも一方の電圧を下げることにより、ベリファイ動作に際してビット線ＢＬに流れる電流と、読出動作に際してビット線ＢＬに流れる電流と、の大きさを近づけることが可能である。
【0116】
従って、上方に設けられたページ部から順に書込動作が実行される場合、ベリファイ動作では、第１実施形態～第６実施形態に係るベリファイ動作において表面ドレイン側ワード線ＷＬａ及び裏面ドレイン側ワード線ＷＬｂに供給する電圧を、表面ソース側ワード線ＷＬａ及び裏面ソース側ワード線ＷＬｂに供給することが可能である。また、第１実施形態～第６実施形態に係るベリファイ動作において表面ソース側ワード線ＷＬａ及び裏面ソース側ワード線ＷＬｂに供給する電圧を、表面ドレイン側ワード線ＷＬａ及び裏面ドレイン側ワード線ＷＬｂに供給することが可能である。
【0117】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0118】
１００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁層、１３１…トンネル絶縁層、１３２…電荷蓄積層、１３３…ブロック絶縁層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
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【図15】
【図16】
【図17】