特開 2023-141376 メモリシステム及び不揮発性メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023141376

(43)【公開日】2023-10-05

(54)【発明の名称】メモリシステム及び不揮発性メモリ

(51)【国際特許分類】

   G11C 16/34 20060101AFI20230928BHJP

   G11C 16/04 20060101ALI20230928BHJP

   G06F 11/10 20060101ALI20230928BHJP

【ＦＩ】

G11C16/34 120

G11C16/04 170

G06F11/10 672

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2022047668

(22)【出願日】2022-03-24

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100176599

【弁理士】

【氏名又は名称】高橋 拓也

(74)【代理人】

【識別番号】100205095

【弁理士】

【氏名又は名称】小林 啓一

(74)【代理人】

【識別番号】100208775

【弁理士】

【氏名又は名称】栗田 雅章

(72)【発明者】

【氏名】岩井 克彦

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225BA19

5B225CA28

5B225DA03

5B225DB02

5B225DB07

5B225DE08

5B225DE14

5B225EA05

5B225FA01

(57)【要約】

【課題】本発明の一実施形態では、保持するデータの信頼性を向上させ、動作時間を短くすることができるメモリシステム及び不揮発性メモリを提供する。
【解決手段】本実施形態に係るメモリシステムは、不揮発性メモリと、メモリコントローラと、を備える。不揮発性メモリは、複数のワード線と、複数のビット線と、複数の記憶素子とを有する。メモリコントローラは、前記複数の記憶素子が保持するデータの誤りの検出及び訂正を行うＥＣＣ回路を有し、同一のワード線に接続されるページ単位の複数の記憶素子が保持するデータを第１読み出し電圧を用いて読み出して第１データを取得し、前記第１データを前記ＥＣＣ回路により訂正可能な場合に前記第１データを訂正した第２データを取得し、前記ページ単位の複数の記憶素子に前記第２データに基づいて書き込みを行う。
【選択図】図７

【特許請求の範囲】

【請求項1】

複数のワード線と、複数のビット線と、複数の記憶素子とを有する不揮発性メモリと、
前記複数の記憶素子が保持するデータの誤りの検出及び訂正を行うＥＣＣ回路を有し、同一のワード線に接続されるページ単位の複数の記憶素子が保持するデータを第１読み出し電圧を用いて読み出して第１データを取得し、前記第１データを前記ＥＣＣ回路により訂正可能な場合に前記第１データを訂正した第２データを取得し、前記ページ単位の複数の記憶素子に前記第２データに基づいて書き込みを行うメモリコントローラと、
を備えるメモリシステム。

【請求項2】

前記メモリコントローラは、前記ページ単位の複数の記憶素子に、第１書き込み電圧を印加して前記第２データを書き込む、
請求項１に記載のメモリシステム。

【請求項3】

前記メモリコントローラは、前記第１書き込み電圧を一回印加する、
請求項２に記載のメモリシステム。

【請求項4】

前記メモリコントローラは、前記第１書き込み電圧を印加した後にベリファイ動作を行わない、
請求項２に記載のメモリシステム。

【請求項5】

前記メモリコントローラは、
前記第１データと前記第２データの否定排他的論理和を取り、第３データを取得し、
前記ページ単位の複数の記憶素子に前記第３データを書き込む、
請求項１に記載のメモリシステム。

【請求項6】

前記ページ単位の複数の記憶素子は、前記第１データと前記第２データとが異なる第１記憶素子と、前記第１データと前記第２データとが同じ第２記憶素子と、を含み、
前記メモリコントローラは、前記第３データを書き込む際に、
前記第１記憶素子に、前記第１書き込み電圧を印加して書き込みを行い、
前記第２記憶素子に、前記第１書き込み電圧より高い第２書き込み電圧を印加して書き込みを禁止する、
請求項５に記載のメモリシステム。

【請求項7】

前記メモリコントローラは、
前記第１データと前記第２データの論理演算を行い第３データを取得し、
前記第３データに基づいて入力データを取得し、
前記ページ単位の複数の記憶素子に前記入力データを書き込む、
請求項１に記載のメモリシステム。

【請求項8】

前記メモリコントローラは、
前記第１データを前記ＥＣＣ回路により訂正可能でない場合、
前記ページ単位の複数の記憶素子が保持するデータを前記第１読み出し電圧より低い第２読み出し電圧を用いて読み出して第４データを取得し、
前記第１データと前記第４データの否定排他的論理和をとり第５データを取得し、
前記ページ単位の記憶素子に前記第５データを書き込む、
請求項１に記載のメモリシステム。

【請求項9】

前記ページ単位の複数の記憶素子は、前記第１データと前記第４データとが異なる第３記憶素子と、前記第１データと前記第４データとが同じ第４記憶素子と、を含み、
前記メモリコントローラは、
前記第５データを書き込む際に、
前記第３記憶素子に、第１書き込み電圧を印加して書き込みを行い、
前記第４記憶素子に、前記第１書き込み電圧より高い第２書き込み電圧を印加し書き込みを禁止する、
請求項８に記載のメモリシステム。

【請求項10】

前記メモリコントローラは、
前記第１データを前記ＥＣＣ回路により訂正できない場合、
前記ページ単位の複数の記憶素子が保持するデータを前記第１読み出し電圧より低い第２読み出し電圧を用いて読み出して第４データを取得し、
前記第１データと前記第４データの論理演算を行い第５データを取得し、
前記第５データに基づいて入力データを取得し、
前記ページ単位の記憶素子に前記入力データを書き込む、
請求項１に記載のメモリシステム。

【請求項11】

複数のワード線と、複数のビット線と、複数の記憶素子を有するメモリセルアレイと、
同一のワード線に接続されるページ単位の複数の記憶素子が保持するデータを第１読み出し電圧を用いて読み出して第１データを取得し、前記ページ単位の複数の記憶素子が保持するデータを第２読み出し電圧を用いて読み出して第４データを取得し、前記第１データと前記第４データの論理演算を行い第５データを取得し、前記ページ単位の複数の記憶素子に前記第５データに基づいて書き込みを行うシーケンサと、
を備える不揮発性メモリ。

【請求項12】

前記シーケンサは、前記第１データと前記第４データの否定排他的論理和をとり前記第５データを取得し、前記ページ単位の複数の記憶素子に前記第５データを書き込む請求項１１に記載の不揮発性メモリ。

【請求項13】

前記第１データを記憶する第１データラッチと、
前記第４データを記憶する第２データラッチと、
をさらに備える、
請求項１２に記載の不揮発性メモリ。

【請求項14】

前記ページ単位の複数の記憶素子は、前記第１データと前記第４データとが異なる第３記憶素子と、前記第１データと前記第４データとが同じ第４記憶素子と、を含み、
前記シーケンサは、
前記第５データを書き込む際に、
前記第３記憶素子に第１書き込み電圧を印加して書き込みを行い、
前記第４記憶素子に前記第１書き込み電圧より高い第２書き込み電圧を印加し書き込みを禁止する、
請求項１０に記載の不揮発性メモリ。

【請求項15】

前記シーケンサは、前記第１データと前記第４データの否定排他的論理和をとり前記第５データを取得し、前記第５データに基づいて入力データを取得し、前記ページ単位の複数の記憶素子に前記有力データを書き込む請求項１１に記載の不揮発性メモリ。

【請求項16】

前記第１データを記憶する第１データラッチと、
前記第４データを記憶する第２データラッチと、
前記第５データを記憶する第３データラッチと、
をさらに備える、
請求項１５に記載の不揮発性メモリ。

【請求項17】

請求１１乃至請求項１６のいずれか１項に記載の不揮発性メモリと、
前記不揮発性メモリの動作を制御するメモリコントローラと、
を備えるメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、メモリシステム及び不揮発メモリに関する。

【背景技術】

【0002】

不揮発性メモリと、外部のホストからの制御信号に基づいて不揮発性メモリの動作を制御するメモリコントローラとを含むメモリシステムが知られている。また、メモリセルアレイと、メモリセルアレイの動作を制御するシーケンサとを含む不揮発性メモリが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第１０６５０８８５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の一実施形態では、保持するデータの信頼性を向上させ、動作時間を短くすることができるメモリシステム及び不揮発性メモリを提供する。

【課題を解決するための手段】

【0005】

本実施形態に係るメモリシステムは、不揮発性メモリと、メモリコントローラと、を備える。不揮発性メモリは、複数のワード線と、複数のビット線と、複数の記憶素子とを有する。メモリコントローラは、前記複数の記憶素子が保持するデータの誤りの検出及び訂正を行うＥＣＣ回路を有し、同一のワード線に接続されるページ単位の複数の記憶素子が保持するデータを第１読み出し電圧を用いて読み出して第１データを取得し、前記第１データを前記ＥＣＣ回路により訂正可能な場合に前記第１データを訂正した第２データを取得し、前記ページ単位の複数の記憶素子に前記第２データに基づいて書き込みを行う。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係るメモリシステムの構成の一例を表すブロック図。

【図2】第１実施形態に係る不揮発性メモリの構成の一例を表すブロック図。

【図3】第１実施形態に係るメモリセルアレイの構成の一例を表す回路図。

【図4】第１実施形態に係るセンスアンプモジュールの構成の一例を表すブロック図。

【図5】第１実施形態に係る不揮発性メモリの閾値電圧分布の模式図。

【図6】第１実施形態に係る不揮発性メモリの閾値電圧分布の模式図。

【図7】第１実施形態に係る不揮発性メモリの閾値電圧分布の模式図。

【図8】第１実施形態に係る不揮発性メモリのリフレッシュプログラムのフローチャート。

【図9】比較例に係るメモリセルアレイを模式的に表した図。

【図10】第２実施形態に係る不揮発性メモリのリフレッシュプログラムのフローチャート。

【図11】変形例に係る不揮発性メモリのリフレッシュプログラムのフローチャート。

【図12】第３実施形態に係る不揮発性メモリの閾値電圧分布の模式図。

【図13】第３実施形態に係る不揮発性メモリの閾値電圧分布の模式図。

【図14】第３実施形態に係る不揮発性メモリのリフレッシュプログラムのフローチャート。

【図15】第４実施形態に係る不揮発性メモリのリフレッシュプログラムのフローチャート。

【図16】第５実施形態に係る不揮発性メモリのリフレッシュプログラムのフローチャート。

【図17】第６実施形態に係る不揮発性メモリのリフレッシュプログラムのフローチャート。

【発明を実施するための形態】

【0007】

以下、発明を実施するための実施形態について、図面を参照して説明する。なお、図面は模式的なものであり、例えば厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し、説明を省略する。

【0008】

（第１実施形態）
図１は、第１実施形態に係るメモリシステムの構成の一例を表すブロック図である。図１に示すように、メモリシステム１は、不揮発性メモリ１００及びメモリコントローラ２００を含む。メモリシステム１は、ホスト２により制御される。

【0009】

不揮発性メモリ１００は、例えば、ＮＡＮＤ型フラッシュメモリである。不揮発性メモリ１００の構成については、後述で図２乃至図４を用いて説明する。

【0010】

尚、不揮発性メモリ１００は、ＮＡＮＤ型フラッシュメモリに限らず、ＮＯＲ型フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であっても良い。

【0011】

メモリコントローラ２００は、ホスト２から命令を受け取り、受け取った命令に基づいて不揮発性メモリ１００の動作を制御する。メモリコントローラ２００は、例えば、ホストインターフェース回路（ホストＩ／Ｆ）２１０、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２２０、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路２３０、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２４０、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２５０、及びメモリインタフェース回路（メモリＩ／Ｆ）２６０を含む。メモリコントローラ２００は、例えば、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）として構成されても良い。

【0012】

ホストＩ／Ｆ２１０は、ホストバスを介してホスト２に接続される。ホストＩ／Ｆ２１０は、メモリコントローラ２００とホスト２との間の通信を司る。メモリＩ／Ｆ２６０は、メモリコントローラ２００と不揮発性メモリ１００との間で制御信号を送受信する。メモリＩ／Ｆ２６０は、メモリバスを介して不揮発性メモリ１００に接続される。メモリバスは、例えばＮＡＮＤインターフェースに準拠した信号の送受信を行うバスである。

【0013】

ＲＯＭ２５０は、例えば、ファームウェアを記憶する。ＲＡＭ２４０は、例えば、ＲＡＭ２４０から読み出されたファームウェアを保持可能である。ＲＡＭ２４０は、ＣＰＵ２２０の作業領域として使用される。ＲＡＭ２４０は、ホスト２から受信したデータや、不揮発性メモリ１００から読み出されたデータを一時的に保持し、バッファ及びキャッシュとして機能する。

【0014】

ＣＰＵ２２０は、メモリシステム１全体の動作を制御する。ＣＰＵ２２０は、例えば、ＲＯＭ２５０からＲＡＭ２４０に読み出したファームウェアを実行する。

【0015】

ＥＣＣ回路２３０は、データの誤りの検出及び訂正を行う。ＥＣＣ回路２３０は、例えば、データの書き込み時には、書き込みデータに対してエラー訂正符合を生成する。そして、生成したエラー訂正符合を書き込みデータに付加して、メモリＩ／Ｆ２６０に送る。
また、ＥＣＣ回路２３０は、例えば、データの読み出し時には、読み出しデータに対して読み出しデータに含まれるエラー訂正符合を用いてデータの誤り検出及び誤り訂正を行う。ＥＣＣ回路２３０は、メモリＩ／Ｆ２６０内に設けられていても良い。

【0016】

不揮発性メモリ１００の構成について、図２乃至図４を用いて説明する。図２は、第１実施形態に係る不揮発性メモリの構成の一例を表すブロック図である。図３は、第１実施形態に係るメモリセルアレイの構成の一例を表す回路図である。図４は、第１実施形態に係るセンスアンプモジュールの構成の一例を表すブロック図である。

【0017】

図２に示すように、不揮発性メモリ１００は、入出力回路１１０、ロジックコントローラ１２０、レジスタセット１３０、シーケンサ１４０、電圧生成回路１５０、ロウデコーダ１６０、センスアンプモジュール１７０、及びメモリセルアレイ１８０を含む。

【0018】

入出力回路１１０は、メモリコントローラ２００との間で信号を送受信する。信号は、例えば、データ、ステータス、アドレス、またはコマンドを含む。また、入出力回路１１０は、センスアンプモジュール１７０との間でデータを送受信する。

【0019】

ロジックコントローラ１２０は、メモリコントローラ２００から受信した制御信号に基づいて、入出力回路１１０及びシーケンサ１４０を制御する。

【0020】

レジスタセット１３０は、例えば、ステータスレジスタ、アドレスレジスタ、及びコマンドレジスタを含む。ステータスレジスタはステータスを記憶する。アドレスレジスタはアドレスを記憶する。コマンドレジスタは、コマンドを記憶する。

【0021】

シーケンサ１４０は、コマンドレジスタに保持されるコマンドに基づいて、不揮発性メモリ１００全体の動作を制御する。シーケンサ１４０は、ロウデコーダモジュール１６０、センスアンプモジュール１７０、及び電圧生成回路１５０を制御して、例えば、書き込み動作及び読み出し動作を実行する。

【0022】

電圧生成回路１５０は、シーケンサ１４０による制御に基づいて電圧を生成する。生成された電圧は、ロウデコーダ１６０、センスアンプモジュール１７０、及びメモリセルアレイ１８０に供給される。図３に示すように、電圧生成回路１５０は、例えば、書き込み動作、読み出し動作、及び消去動作でワード線ＷＬ０～ＷＬ７の中の動作対象、ビット線ＢＬ０～ＢＬｋの中の動作対象、及びソース線ＳＬに印加する電圧を生成する。電圧生成回路１５０は、生成したワード線に印加する電圧をロウデコーダ１６０に供給する。電圧生成回路１５０は、生成したビット線に印加する電圧をセンスアンプモジュール１７０に供給する。電圧生成回路１５０は、生成したソース線ＳＬに印加する電圧をソース線ＳＬに供給する。

【0023】

メモリセルアレイ１８０は、複数のブロックＢＬＫを有する。ブロックＢＬＫは、例えばデータの消去単位となる。図３に示すように、ブロックＢＬＫは、ビット線ＢＬ０～ＢＬｋ及びワード線ＷＬ０～ＷＬ７に関連付けられた複数の記憶素子を含む。本実施形態において記憶素子は、メモリセルトランジスタＭＴ００～ＭＴ７０である。

【0024】

ブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、ビット線ＢＬ０～ＢＬｋ（ｋは自然数）のうち対応するビット線に対応付けられる。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ００～ＭＴ７０ならびに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴ００～ＭＴ７０、ＭＴ０ｋ～ＭＴ７ｋは、制御ゲート及び電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２の各々は、動作時における、選択トランジスタＳＴ１及びＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。

【0025】

また、ブロックＢＬＫは、複数のページＰを含む。ページＰは、同一のワード線に共通して接続される複数のメモリセルトランジスタを含み、データの書き込み単位及びデータの読み出し単位として使用される。つまり、同一のワード線に共通して接続される複数のメモリセルトランジスタをデータの書き込み単位及びデータの読み出し単位とし、ページ単位でデータの書き込み及び読み出しを行う。例えば、ワード線ＷＬ５に接続される複数のメモリセルトランジスタＭＴ５０～ＭＴ５ｋをページ単位とし、複数のメモリセルトランジスタＭＴ５０～ＭＴ５ｋが保持するデータの読み出しを行う。

【0026】

ロウデコーダ１６０は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダモジュール１６０は、デコードの結果に基づいて、動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダモジュール１６０は、選択したブロックＢＬＫに、電圧生成回路１５０から供給される電圧を転送可能である。

【0027】

センスアンプモジュール１７０は、アドレスレジスタからカラムアドレスを受け取り、受け取ったカラムアドレスをデコードする。センスアンプモジュール１７０は、デコードの結果に基づいて、入出力回路１１０とメモリセルアレイ１８０との間でのデータの転送動作を実行する。

【0028】

センスアンプモジュール１７０は、図４に示すように、複数のビット線に対応する複数のセンスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、ビット線に接続されたセンスアンプＳＡと、データラッチＡＤＬ、ＢＤＬ、ＳＤＬ、ＸＤＬと、論理回路１７１とを含む。センスアンプＳＡ、データラッチＡＤＬ、ＢＤＬ、ＳＤＬ、ＸＤＬ、及び論理回路１７１はバスによって接続されている。

【0029】

データラッチＡＤＬ、ＢＤＬ、ＳＤＬ、ＸＤＬには、センスアンプＳＡ中のデータラッチに含まれるデータが適宜転送される。論理回路１７１は、例えば、データラッチＡＤＬ、ＢＤＬ、ＳＤＬ、ＸＤＬ中のデータに対して論理演算を行い、メモリセルトランジスタに記憶されていたデータを算出する。また、データラッチＸＤＬは、入出力回路１１０と接続している。また、データラッチＡＤＬ、ＢＤＬ、ＳＤＬ、ＸＤＬは、メモリセルトランジスタに書き込まれるデータ又はメモリセルトランジスタから読み出されたデータが記憶される。

【0030】

本実施形態に係る不揮発性メモリ１００において、リフレッシュプログラム（後述で図７及び図８を用いて説明する）が行われる前に生じるデータリテンションについて、図５及び図６を用いて説明する。図５は、第１実施形態に係る不揮発性メモリの閾値電圧分布の模式図である。図６は、第１実施形態に係る不揮発性メモリの閾値電圧分布の模式図である。

【0031】

メモリシステム１は、例えば、いくつかの動作方式を使用することができる。本実施形態において、動作方式として、ＭＬＣ（Ｍｕｌｔｉ－Ｌｅｖｅｌ Ｃｅｌｌ）方式を用いた場合の閾値電圧分布を説明する。

【0032】

図５に示すように、ＭＬＣ方式が用いられた場合、複数のメモリセルトランジスタの閾値電圧は４個の閾値電圧分布を形成する。この４個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ‘‘Ｅｒ’’状態、‘‘Ａ’’状態、‘‘Ｂ’’状態、‘‘Ｃ’’状態と称される。ＭＬＣ方式において‘‘Ｅｒ’’状態～‘‘Ｃ’’状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる２ビットデータが割り当てられる。例えば、‘‘Ｅｒ’’状態には１１が割り当てられる。‘‘Ａ’’状態には１０が割り当てられる。‘‘Ｂ’’状態には００が割り当てられる。‘‘Ｃ’’状態には０１が割り当てられる。

【0033】

また、隣り合う閾値電圧分布の間にそれぞれ読み出し電圧を設定できる。具体的には、‘‘Ｅｒ’’状態における最大の閾値電圧と、‘‘Ａ’’状態における最小の閾値電圧との間に、第１読み出し電圧Ｖ１ａが設定できる。同様に、‘‘Ａ’’状態及び‘‘Ｂ’’状態間に第１読み出し電圧Ｖ１ｂを設定できる。‘‘Ｂ’’状態及び‘‘Ｃ’’状態間に第１読み出し電圧Ｖ１ｃを設定できる。第１読出し電圧Ｖ１ａ、Ｖ１ｂ、Ｖ１ｃを区別しない場合、単に、第１読み出し電圧Ｖ１と記載する。第１読み出し電圧Ｖ１は、例えば、不揮発性メモリ１００の出荷時にあらかじめ設定された閾値電圧である。また、第１読み出し電圧Ｖ１を用いて、書き込み直後のデータを正しく読み出すことが可能である。

【0034】

本実施形態において、データリテンションは、例えば、時間経過、温度変化、及び衝撃によってメモリセルトランジスタに含まれる電荷蓄積層が保持している電荷を消失してしまうことである。図６の点線に示すように、データリテンションが生じると、メモリセルトランジスタの閾値電圧が変化してしまう可能性がある。閾値電圧が変化してしまうと、データを読み出す際に、書き込んだデータではないデータを示す。本実施形態において、書き込んだデータを第２データと称する。なお、データリテンションの影響を受けると、メモリセルトランジスタの閾値電圧は低くなる。

【0035】

第２データと異なるデータを示したメモリセルトランジスタは、ＥＣＣ回路２３０によって誤りとして検出される。例えば、データリテンションの影響が小さい場合は、第１読み出し電圧Ｖ１で読み出す際に、第２データではないデータを示すメモリセルトランジスタが少ない。そのため、ＥＣＣ回路２３０でデータの誤りを訂正し、第２データを得ることができる。一方で、データリテンションの影響が大きい場合は、第１読み出し電圧Ｖ１で読み出す際に、第２データではないデータを示すメモリセルトランジスタが多い。そのため、ＥＣＣ回路２３０でデータを訂正できず、第２データを得ることができない可能性がある。本実施形態に係る不揮発性メモリ１００は、第２データを保持するために、データを再度書き直すリフレッシュプログラムを行う。

【0036】

また、メモリセルトランジスタの閾値電圧が変化しているかどうかは、データを読み出さなければ発見することができない。本実施形態に係る不揮発性メモリ１００は、例えばブロックＢＬＫごとにデータリテンションの影響を受けているか確認するとする。

【0037】

本実施形態に係る不揮発性メモリ１００におけるリフレッシュプログラムについて、図７及び図８を用いて説明する。図７は、第１実施形態に係る不揮発性メモリの閾値電圧分布の模式図である。図８は、第１実施形態に係る不揮発性メモリのリフレッシュプログラムのフローチャートである。本実施形態において、リフレッシュプログラムとは、閾値電圧が変化してしまったメモリセルトランジスタを書き込み動作直後の閾値電圧に戻すことを目的とする書き込み動作を意味する。

【0038】

図７は、本実施形態におけるリフレッシュプログラムが行われた後の閾値電圧分布を表す。図７の点線は、図６の点線で示したデータリテンションの影響を受けた電荷である。
本実施形態では、任意のページＰ全てのメモリセルトランジスタに対してリフレッシュプログラムを行う。すなわち、閾値電圧が変化したメモリセルトランジスタと、閾値電圧が変化していないメモリセルトランジスタと、両方に対してリフレッシュプログラムを行う。

【0039】

図８に示すように、まずＣＰＵ２２０は、任意のページＰから第１読み出し電圧Ｖ１を用いて、データの読み出しを行う（Ｓ１１０）。第１読み出し電圧Ｖ１で読み出されたデータを第１データと称する。

【0040】

ＣＰＵ２２０は、ＥＣＣ回路２３０で第１データの誤り訂正可能か確認する（Ｓ１３０）。誤り訂正が可能でない場合（Ｓ１３０；ＮＯ）、リフレッシュプログラムを行わずに動作は完了する。誤り訂正可能な場合（Ｓ１３０；ＹＥＳ）、ＣＰＵ２２０は、第１データに基づいて第２データを取得することができる（Ｓ１５０）。すなわち、第２データは、ＥＣＣ回路２３０で第１データを訂正したデータである。

【0041】

ＣＰＵ２２０は、Ｓ１１０で読み出しを行った任意のページＰに第２データを書き込む。すなわち、第２データを入力値とするリフレッシュプログラムを実行する（Ｓ１７０）。第２データを入力値とすることは、任意のページＰ全てのメモリセルトランジスタを対象に、リフレッシュプログラムを実行することである。例えば、本実施形態のリフレッシュプログラムでは、任意のページＰ全てのメモリセルトランジスタに第１書き込み電圧を印加して書き込みを行う。また、第１書き込み電圧を印加する回数は一回である。なお、第１書き込み電圧を印加した後にベリファイ動作を行わない。

【0042】

尚、Ｓ１７０において、誤り訂正が可能でない場合（Ｓ１３０；ＮＯ）、リトライリードを行っても良い。リトライリードを行って得られた第２データに基づいてリフレッシュプログラムを行っても良い。

【0043】

また、Ｓ１７０において第２データを書き込む際に、第１書き込み電圧を印加するのは一回であるとした。しかし、異なる書き込み電圧を複数回に分けて印加して第２データを書き込んでも良い。また、ベリファイ動作は行わないとしたが、行っても良い。異なる書き込み電圧を複数回に分けて印加した場合は、書き込み電圧を印加する度にベリファイ動作を行っても良い。

【0044】

以上でリフレッシュプログラムが完了する。同じブロックＢＬＫに含まれる他のページＰに対しても同様に行う。

【0045】

（効果）
比較例として、ページＰａの複数のメモリセルトランジスタの閾値電圧が変化していることが確認された場合にトラッキングリードを行う方法を取り上げて、図９を用いて説明する。図９は、比較例に係るメモリセルアレイを模式的に表した図である。比較例において、ブロックＢＬＫａを対象としてデータリテンションの影響を受けているか確認する。

【0046】

ブロックＢＬＫａのページＰａの複数のメモリセルトランジスタにおいて閾値電圧が変化していることが確認された場合、リトライリードとして、トラッキングリードを行う。
トラッキングリードは、複数の読み出し電圧でデータを読み出し、最適な読み出し電圧を探索し、最適な読み出し電圧でデータを読み出す方法である。トラッキングリードにより、第２データの読み出しが可能となる。トラッキングリードは、読み出し動作を複数回行うため、動作の処理時間が長くなってしまう。

【0047】

また、トラッキングリードが行われた後に、ブロックＢＬＫｂのページＰｂに第２データをコピーする。これにより、データリテンションの影響をなくすことができる。一方で、ブロックＢＬＫａのページ全てに対して行われるため、読み出し動作及び書き込み動作の処理時間が長くなってしまう。

【0048】

本実施形態によれば、閾値電圧が変化していることが確認された場合、リトライリードを行わずに第２データを保持することができる。そのため、本実施形態において、トラッキングリードを行わないため動作の処理時間が短い。つまり、メモリシステム１の動作の処理時間を短縮しつつ、不揮発性メモリ１００の信頼性を向上させることができる。

【0049】

また、第１書き込み電圧を印加する回数は一回である。さらに、第１書き込み電圧を印加した後にベリファイ動作は行われない。したがって、メモリシステム１の動作の処理時間をより短くすることができる。

【0050】

（第２実施形態）
第２実施形態は、リフレッシュプログラムを行う対象が第１実施形態とは異なる。

【0051】

図１０は、第２実施形態に係る不揮発性メモリのリフレッシュプログラムのフローチャートである。本実施形態において、閾値電圧が変化したメモリセルトランジスタに対してリフレッシュプログラムを行う。すなわち、図６の点線に示すメモリセルトランジスタがリフレッシュプログラムの対象となる。

【0052】

ＣＰＵ２２０は、第１読み出し電圧Ｖ１で、任意のページＰからデータの読み出しを行う（Ｓ１１０）と、読み出した第１データを、例えばＲＡＭ２４０に保持する（Ｓ２２０）。

【0053】

ＣＰＵ２２０は、ＥＣＣ回路２３０で第１データの誤り訂正が可能か確認する（Ｓ１３０）。誤り訂正可能でない場合（Ｓ１３０；ＮＯ）、リフレッシュプログラムを行わずに動作は完了する。誤り訂正可能な場合（Ｓ１３０；ＹＥＳ）、ＣＰＵ２２０は、第１データに基づいて第２データを取得することができる（Ｓ１５０）。

【0054】

続いてＣＰＵ２２０は、第２データ及びＳ２２０で保持している第１データを用いて論理演算を行う。ＣＰＵ２２０は、第１データと第２データの否定排他的論理和をとり、第３データを取得する（Ｓ２６０）。閾値電圧が変化したメモリセルトランジスタは、第１データと第２データとが異なる。閾値電圧が変化していないメモリセルトランジスタは、第１データと第２データとが同じである。そのため、ＣＰＵ２２０は第１データ及び第２データの否定排他的論理和をとることで誤り箇所を表す第３データを取得することができる。なお、第１データと第２データとが異なるメモリセルトランジスタは、第１記憶素子の一例である。第１データと第２データとが同じであるメモリセルトランジスタは、第２記憶素子の一例である。

【0055】

尚、Ｓ１６０において、第１データと第２データとの否定排他的論理和をとって誤り箇所を表す第３データを取得したがこれに限定されない。例えば、‘‘Ｅｒ’’状態には００、‘‘Ａ’’状態には０１、‘‘Ｂ’’状態には１１、‘‘Ｃ’’状態には１０が割り当てられている場合、第１データと第２データとの排他的論理和をとって誤り箇所を表すデータを取得しても良い。この場合、第１データと第２データとの排他的論理和を第３データとする。すなわち、第３データは、第１データと第２データとの論理演算によって取得されるデータである。

【0056】

ＣＰＵ２２０は、Ｓ１１０で読み出した任意のページＰにＳ２６０で得られた第３データを書き込む。すなわち、第３データを入力値とするリフレッシュプログラムを実行する（Ｓ２７０）。第３データを入力値とすることは、閾値電圧が変化したメモリセルトランジスタを対象にリフレッシュプログラムを実行することである。具体的には、閾値電圧が変化したメモリセルトランジスタのビット線に第１書き込み電圧を印加し、閾値電圧を戻す。一方で、閾値電圧が変化していないメモリセルトランジスタのビット線に第２書き込み電圧を印加する。第２書き込み電圧は、メモリセルトランジスタに書き込みが起こらない電圧である。すなわち、閾値電圧が変化していないメモリセルトランジスタに対して書き込みが禁止される。第２書き込み電圧は、第１書き込み電圧より高い電圧である。

【0057】

以上でリフレッシュプログラムが完了する。

【0058】

本実施形態によれば、第１実施形態と同様の効果を得ることができる。さらに、閾値電圧が変化していないメモリセルトランジスタに対して書き込みが行われないため、第１実施形態と比較してメモリセルトランジスタが受けるダメージを抑えることができる。

【0059】

（変形例）
図１１は、変形例に係る不揮発性メモリのリフレッシュプログラムのフローチャートである。Ｓ１１０からＳ１５０は、第２実施形態と同様であるため省略する。

【0060】

ＣＰＵ２２０は、第２データ及びＳ２２０で保持している第１データを用いて論理演算を行う。ＣＰＵ２２０は、第１データと第２データの論理演算を行い第３データを取得する（Ｓ２５５）。例えば、ＣＰＵ２２０は、第１データと第２データの排他的論理和をとる。第３データにより、閾値電圧が変化したメモリセルトランジスタが判明する。なお、第３データによって閾値電圧が変化したメモリセルトランジスタがわかれば良く、論理演算は否定排他的論理和又は排他的論理和に限定されない。

【0061】

ＣＰＵ２２０は、第３データを基に入力データを取得する（Ｓ２６５）。入力データは、第３データにより判明した閾値電圧が変化したメモリセルトランジスタに対して書き込みが行われるデータである。

【0062】

ＣＰＵ２２０は、Ｓ１１０で読み出した任意のページＰにＳ２６５で得られた入力データを書き込む。すなわち、ＣＰＵ２２０は、入力データを入力値とするリフレッシュプログラムを実行する（Ｓ２７５）。以上でリフレッシュプログラムが完了する。

【0063】

（第３実施形態）
第３実施形態は、リフレッシュプログラムを行う対象が第１実施形態と異なる。

【0064】

図１２は、第３実施形態に係る不揮発性メモリの閾値電圧分布の模式図である。図１３は、第３実施形態に係る不揮発性メモリの閾値電圧分布の模式図である。

【0065】

図１２に示すように、‘‘Ｅｒ’’状態における最大の閾値電圧と、‘‘Ａ’’状態における最小の閾値電圧との間に、第１読み出し電圧Ｖ１ａより低い第２読み出し電圧Ｖ２ａが設定できる。‘‘Ａ’’状態及び‘‘Ｂ’’状態間に第１読み出し電圧Ｖ１ｂより低い第２読み出し電圧Ｖ２ｂを設定できる。‘‘Ｂ’’状態及び‘‘Ｃ’’状態間に第１読み出し電圧Ｖ１ｃより低い第２読み出し電圧Ｖ２ｃを設定できる。第２読み出し電圧Ｖ２ａ、Ｖ２ｂ、Ｖ２ｃを区別しない場合、単に、第２読み出し電圧Ｖ２と記載する。

【0066】

本実施形態において、図１２の点線で示される閾値が変化したメモリセルトランジスタのうち、第１読み出し電圧Ｖ１と第２読み出し電圧Ｖ２との間に示されるメモリセルトランジスタがリフレッシュプログラムの対象となる。図１２に示された第１読み出し電圧Ｖ１と第２読み出し電圧Ｖ２との間に示されるメモリセルトランジスタを対象にリフレッシュプログラムを実行すると、図１３に示すような閾値電圧分布となる。

【0067】

図１４は、第３実施形態に係る不揮発性メモリのリフレッシュプログラムのフローチャートである。

【0068】

Ｓ１１０からＳ１３０は第２実施形態と同様である。ＥＣＣ回路２３０で第１データの誤り訂正が可能な場合（Ｓ１３０；ＹＥＳ）、第１実施形態と同様にＳ１５０、Ｓ１７０を行う。尚、第２実施形態と同様にＳ１５０からＳ２７０を行っても良い。

【0069】

一方で、ＥＣＣ回路２３０で第１データの誤り訂正可能でない場合（Ｓ１３０；ＮＯ）、ＣＰＵ２２０は、Ｓ１１０で読み出した任意のページＰから第２読み出し電圧Ｖ２を用いてデータの読み出しを行う（Ｓ３５０）。第２読み出し電圧Ｖ２で読み出されたデータを第４データと称する。

【0070】

続いてＣＰＵ２２０は、第４データ及びＳ２２０で保持している第１データを用いて論理演算を行う。ＣＰＵ２２０は、第１データと第４データの否定排他的論理和を取り、第５データを取得する（Ｓ３６０）。第５データは、第１データと第４データの論理演算によって取得されるデータである。第１データと第４データとが異なるメモリセルトランジスタは、第１読み出し電圧Ｖ１と第２読み出し電圧Ｖ２との間に示されるメモリセルトランジスタである。第１データと第４データとが同じメモリセルトランジスタは、第１読み出し電圧Ｖ１と第２読み出し電圧Ｖ２との間に示されるメモリセルトランジスタ以外のメモリセルトランジスタである。なお、第１データと第４データとが異なるメモリセルトランジスタは、第３記憶素子の一例である。第１データと第４データとが同じメモリセルトランジスタは、第４記憶素子の一例である。

【0071】

ＣＰＵ２２０は、Ｓ１１０で読み出した任意のページＰにＳ３６０で得られた第５データを書き込む。すなわち、第５データを入力値とするリフレッシュプログラムを実行する（Ｓ３７０）。第５データを入力値とすることは、図１１の第１読み出し電圧Ｖ１と第２読み出し電圧Ｖ２との間に示されるメモリセルトランジスタを対象にリフレッシュプログラムを実行することである。具体的には、第１読み出し電圧Ｖ１と第２読み出し電圧Ｖ２との間に示されるメモリセルトランジスタに第１書き込み電圧を印加し、閾値電圧を戻す。一方で、第１読み出し電圧Ｖ１と第２読み出し電圧Ｖ２との間に示されるメモリセルトランジスタ以外のメモリセルトランジスタに第２書き込み電圧を印加する。これにより、第２データを保持することが可能となる。

【0072】

以上でリフレッシュプログラムが完了する。なお、ＣＰＵ２２０は、第１データと第４データの論理演算を行い第５データを取得した後、第５データに基づいて入力データを取得し、Ｓ１１０で読み出した任意のページＰに入力データを書き込んでも良い。

【0073】

本実施形態によれば、第１実施形態と同様の効果を得ることができる。また、閾値電圧が変化したメモリセルトランジスタが多く、誤り訂正ができない場合においても、リトライリードを行わずに第２データを保持することができる。すなわち、ＥＣＣ回路２３０での誤り訂正の可否にかかわらず、メモリシステム１の動作の処理時間を短くしつつ、不揮発性メモリ１００の信頼性を向上させることができる。

【0074】

（第４実施形態）
図１５は、第４実施形態に係る不揮発性メモリのリフレッシュプログラムのフローチャートである。第４実施形態は、ＥＣＣ回路２３０で誤り訂正可能でない場合再び第１実施形態と同様の処理を行う点が第１実施形態と異なる。

【0075】

Ｓ１１０からＳ１３０までは第１実施形態と同様である。また、ＥＣＣ回路２３０で第１データの誤り訂正が可能な場合（Ｓ１３０；ＹＥＳ）についてもＳ１５０からＳ１７０まで第１実施形態と同様である。

【0076】

ＥＣＣ回路２３０で第１データの誤り訂正ができない場合（Ｓ１３０；ＮＯ）、ＣＰＵ２２０は、Ｓ１１０で読み出された任意のページＰから第２読み出し電圧Ｖ２を用いて読み出し、第４データを取得する（Ｓ４１０）。

【0077】

続いて、ＣＰＵ２２０は、ＥＣＣ回路２３０で第４データの誤り訂正が可能か確認する（Ｓ４３０）。誤り訂正可能でない場合（Ｓ４３０；ＮＯ）、リフレッシュプログラムを行わずに動作は完了する。誤り訂正が可能な場合（Ｓ４３０；ＹＥＳ）、ＣＰＵ２２０は、第４データに基づいて第２データを取得することができる（Ｓ４５０）。すなわち、第２データは、第４データをＥＣＣ回路２３０で訂正したデータである。

【0078】

ＣＰＵ２２０は、Ｓ１１０で読み出した任意のページＰに第２データを書き込む。すなわち、第２データを入力値とするリフレッシュプログラムを実行する（Ｓ２７０）。第２データを入力値とすることは、任意のページＰ全てのメモリセルトランジスタを対象に、リフレッシュプログラムを実行することである。例えば、本実施形態のリフレッシュプログラムでは、メモリセルトランジスタのビット線に第１書き込み電圧を印加して書き込みを行う。また、第１書き込み電圧を印加する回数は一回である。なお、第１書き込み電圧を印加した後にベリファイ動作は行われない。

【0079】

以上でリフレッシュプログラムが完了する。同じブロックＢＬＫに含まれる他のデータに対しても同様に行う。

【0080】

本実施形態によれば、第１実施形態と同様の効果を得ることができる。

【0081】

（第５実施形態）
図１６は、第５実施形態に係る不揮発性メモリのリフレッシュプログラムのフローチャートである。第５実施形態は、ＥＣＣ回路２３０で誤り訂正が可能でない場合再び第２実施形態と同様の処理を行う点が第２実施形態と異なる。

【0082】

Ｓ１１０からＳ１３０までは第２実施形態と同様である。また、ＥＣＣ回路２３０で第１データの誤り訂正が可能な場合（Ｓ１３０；ＹＥＳ）についてもＳ１５０からＳ１７０まで第１実施形態と同様である。ＥＣＣ回路２３０で第１データの誤り訂正できない場合（Ｓ１３０；ＮＯ）については、Ｓ４１０からＳ４５０までは第４実施形態と同様である。

【0083】

ＣＰＵ２２０は、第２データ及びＳ２２０で保持している第１データを用いて論理演算を行う。ＣＰＵ２２０は、第１データと第２データの否定排他的論理和をとり、第３データを取得する（Ｓ５６０）。閾値電圧が変化したメモリセルトランジスタは、第１データと第２データとが異なる。閾値電圧が変化していないメモリセルトランジスタは、第１データと第２データとが同じである。そのため、例えば、ＣＰＵ２２０は第１データと第２データとの否定排他的論理和をとることで、誤り箇所を表す第３データを取得することができる。

【0084】

ＣＰＵ２２０は、Ｓ１１０で読み出した任意のページＰにＳ５６０で得られた第３データを書き込む。すなわち、ＣＰＵ２２０は、第３データを入力値とするリフレッシュプログラムを実行する（Ｓ５７０）。第３データを入力値とすることは、閾値電圧が変化したメモリセルトランジスタを対象にリフレッシュプログラムを実行することである。具体的には、閾値電圧が変化したメモリセルトランジスタに第１書き込み電圧を印加し、閾値電圧を戻す。一方で、閾値電圧が変化していないメモリセルトランジスタに第２書き込み電圧を印加する。

【0085】

以上でリフレッシュプログラムが完了する。

【0086】

本実施形態によれば、第２実施形態と同様の効果を得ることができる。

【0087】

（第６実施形態）
図１７は、第６実施形態に係る不揮発性メモリのリフレッシュプログラムのフローチャートである。第６実施形態は、不揮発性メモリ１００内でリフレッシュプログラムが実行される点が第１実施形態と異なる。

【0088】

不揮発性メモリ１００は、メモリコントローラ２００からリフレッシュプログラムを命令するコマンドを受信する。不揮発性メモリ１００は、リフレッシュプログラムを命令するコマンドを受信したことに応じて、リフレッシュプログラムを実行する。

【0089】

まず、シーケンサ１４０は、任意のページＰから第１読み出し電圧Ｖ１を用いてデータの読み出しを行う（Ｓ６１０）。シーケンサ１４０は、読み出した第１データを、例えばデータラッチＸＤＬに保持する（Ｓ６２０）。データラッチＸＤＬは、第１データラッチの一例である。

【0090】

続いて、シーケンサ１４０は、Ｓ６１０で読み出した任意のページＰから第２読み出し電圧Ｖ２を用いてデータの読み出しを行う（Ｓ６３０）。シーケンサ１４０は、読み出した第４データを、例えばデータラッチＳＤＬに保持する（Ｓ６４０）。データラッチＳＤＬは、第２データラッチの一例である。

【0091】

シーケンサ１４０は、データラッチＸＤＬで保持している第１データ及びデータラッチＳＤＬで保持している第４データを用いて第５データを取得する。シーケンサ１４０は、例えば、第１データ及び第４データの否定排他的論理和を取り、第５データを取得する（Ｓ６５０）。シーケンサ１４０は、得られた第５データを、例えば、データラッチＸＤＬに保持する。すなわち、データラッチＸＤＬに保持されているデータは、第１データから第５データに変わる。

【0092】

シーケンサ１４０は、Ｓ６１０で読み出した任意のページＰにデータラッチＸＤＬに保持されている第５データを書き込む。すなわち、第５データを入力値とするリフレッシュプログラムを実行する（Ｓ６６０）。第５データを入力値とすることは、図１１の第１読み出し電圧Ｖ１と第２読み出し電圧Ｖ２との間に示されるメモリセルトランジスタを対象にリフレッシュプログラムを実行することである。具体的には、第１読み出し電圧Ｖ１と第２読み出し電圧Ｖ２との間に示されるメモリセルトランジスタに第１書き込み電圧を印加し、閾値電圧を戻す。一方で、第１読み出し電圧Ｖ１と第２読み出し電圧Ｖ２との間に示されるメモリセルトランジスタ以外のメモリセルトランジスタに第２書き込み電圧を印加する。これにより、第２データを保持することが可能となる。

【0093】

以上でリフレッシュプログラムが完了する。なお、シーケンサ１４０は、第１データと第４データの論理演算を行い第５データを取得した後、第５データに基づいて入力データを取得し、Ｓ６１０で読み出した任意のページＰに入力データを書き込んでも良い。この場合、例えば、シーケンサ１４０は、データラッチＡＤＬに第５データを保持する。シーケンサ１４０は、データラッチＡＤＬに保持された第５データに基づいて入力データを取得し、入力データをデータラッチＸＤＬに保持する。データラッチＡＤＬは、第３データラッチの一例である。

【0094】

（効果）
本実施形態によれば、第１実施形態と同様の効果を得ることができる。また、本実施形態は不揮発性メモリ１００内でリフレッシュプログラムを実行することができるため、メモリコントローラ２００に第１データ及び第４データを送信する必要がない。第５データをメモリコントローラ２００から不揮発性メモリ１００に送信する必要もない。さらに、ＥＣＣ回路２３０にデータを通さないため、データの誤り検出や訂正を行わずに済む。つまり、第１実施形態と比較して、より動作時間を短くすることができる。

【0095】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0096】

１・・・メモリシステム、２・・・ホスト、１００・・・不揮発性メモリ、１１０・・・入出力回路、１２０・・・ロジックコントローラ、１３０・・・レジスタセット、１４０・・・シーケンサ、１５０・・・電圧生成回路、１６０・・・ロウデコーダ、１７０・・・センスアンプモジュール、１７１・・・論理回路、１８０・・・メモリセルアレイ、２００・・・メモリコントローラ、２１０・・・ホストＩ／Ｆ、２２０・・・ＣＰＵ、２３０・・・ＥＣＣ回路、２４０・・・ＲＡＭ、２５０・・・ＲＯＭ、２６０・・・メモリＩ／Ｆ、ＷＬ０～ＷＬ７・・・ワード線、ＢＬ０～ＢＬｋ・・・ビット線、ＭＴ００～ＭＴ７０、ＭＴ０ｋ～ＭＴ７ｋ・・・メモリセルトランジスタ（記憶素子）、ＢＬＫ・・・ブロック、Ｐ、Ｐａ、Ｐｂ・・・ページ、ＮＳ・・・ＮＡＮＤストリング、ＡＤＬ、ＢＤＬ、ＳＤＬ、ＸＤＬ・・・データラッチ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】