(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023141561
(43)【公開日】2023-10-05
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/08 20060101AFI20230928BHJP
H10B 41/27 20230101ALI20230928BHJP
H10B 43/27 20230101ALI20230928BHJP
H01L 21/336 20060101ALI20230928BHJP
G11C 16/04 20060101ALI20230928BHJP
G11C 5/04 20060101ALI20230928BHJP
【ＦＩ】
G11C16/08 120
H01L27/11556
H01L27/11582
H01L29/78 371
G11C16/04 170
G11C5/04 210
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022047942
(22)【出願日】2022-03-24
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】片岡 秀之
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225CA04
5B225DA04
5B225DA09
5B225DE20
5B225EA05
5B225EB10
5B225FA02
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA05
5F083GA10
5F083JA04
5F083JA19
5F083JA20
5F083JA35
5F083JA36
5F083JA39
5F083JA53
5F083KA01
5F083KA05
5F083KA11
5F083LA03
5F083LA10
5F083MA06
5F083MA16
5F083MA19
5F083ZA01
5F101BA01
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BD35
5F101BE02
5F101BE05
5F101BE06
5F101BH21
(57)【要約】
【課題】動作電流を削減可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１読み出し動作は、第１導電層に読み出しパス電圧を供給する第１読み出しパス電圧供給動作と、第１導電層に読み出しパス電圧よりも小さい読み出し電圧を供給する第１読み出し電圧供給動作と、第１導電層に読み出しパス電圧を供給する第２読み出しパス電圧供給動作とを含む。第２読み出し動作は、第１導電層と同一又は異なる第２導電層に、読み出し電圧を供給する第２読み出し電圧供給動作と、第２導電層に読み出しパス電圧を供給する第３読み出しパス電圧供給動作とを含む。第１読み出し動作及び第２読み出し動作が連続して実行され、第２読み出しパス電圧供給動作の実行中から、第３読み出しパス電圧供給動作が終了するまでの間に、第１導電層又は第２導電層と異なる複数の第１非選択導電層の電圧を、読み出しパス電圧に維持する。
【選択図】図２４
【解決手段】半導体記憶装置は、第１読み出し動作は、第１導電層に読み出しパス電圧を供給する第１読み出しパス電圧供給動作と、第１導電層に読み出しパス電圧よりも小さい読み出し電圧を供給する第１読み出し電圧供給動作と、第１導電層に読み出しパス電圧を供給する第２読み出しパス電圧供給動作とを含む。第２読み出し動作は、第１導電層と同一又は異なる第２導電層に、読み出し電圧を供給する第２読み出し電圧供給動作と、第２導電層に読み出しパス電圧を供給する第３読み出しパス電圧供給動作とを含む。第１読み出し動作及び第２読み出し動作が連続して実行され、第２読み出しパス電圧供給動作の実行中から、第３読み出しパス電圧供給動作が終了するまでの間に、第１導電層又は第２導電層と異なる複数の第１非選択導電層の電圧を、読み出しパス電圧に維持する。
【選択図】図２４
【特許請求の範囲】
【請求項1】
直列に接続された複数のメモリトランジスタを有するメモリストリングと、
前記複数のメモリトランジスタのゲート電極に接続された複数の導電層と
を備え、
第１コマンドセットの入力に応じて第１読み出し動作を実行し、
第２コマンドセットの入力に応じて第２読み出し動作を実行し、
前記第１読み出し動作は、
前記複数の導電層のうちの一つである第１導電層に読み出しパス電圧を供給する第１読み出しパス電圧供給動作と、
前記第１読み出しパス電圧供給動作の実行後、前記第１導電層に前記読み出しパス電圧よりも小さい読み出し電圧を供給する第１読み出し電圧供給動作と、
前記第１読み出し電圧供給動作の実行後、前記第１導電層に前記読み出しパス電圧を供給する第２読み出しパス電圧供給動作と
を含み、
前記第２読み出し動作は、
前記第１読み出し動作の実行後、前記複数の導電層のうちの一つであり、前記第１導電層と同一の、又は、前記第１導電層と異なる第２導電層に、前記読み出し電圧を供給する第２読み出し電圧供給動作と、
前記第２読み出し電圧供給動作の実行後、前記第２導電層に前記読み出しパス電圧を供給する第３読み出しパス電圧供給動作と
を含み、
前記第１読み出し動作及び前記第２読み出し動作が連続して実行され、前記第２読み出しパス電圧供給動作の実行中から、前記第３読み出しパス電圧供給動作が終了するまでの間に、前記複数の導電層のうち、前記第１導電層と異なる第１非選択導電層及び前記第２導電層と異なる第２非選択導電層の電圧を、前記読み出しパス電圧に維持する
半導体記憶装置。
前記複数のメモリトランジスタのゲート電極に接続された複数の導電層と
を備え、
第１コマンドセットの入力に応じて第１読み出し動作を実行し、
第２コマンドセットの入力に応じて第２読み出し動作を実行し、
前記第１読み出し動作は、
前記複数の導電層のうちの一つである第１導電層に読み出しパス電圧を供給する第１読み出しパス電圧供給動作と、
前記第１読み出しパス電圧供給動作の実行後、前記第１導電層に前記読み出しパス電圧よりも小さい読み出し電圧を供給する第１読み出し電圧供給動作と、
前記第１読み出し電圧供給動作の実行後、前記第１導電層に前記読み出しパス電圧を供給する第２読み出しパス電圧供給動作と
を含み、
前記第２読み出し動作は、
前記第１読み出し動作の実行後、前記複数の導電層のうちの一つであり、前記第１導電層と同一の、又は、前記第１導電層と異なる第２導電層に、前記読み出し電圧を供給する第２読み出し電圧供給動作と、
前記第２読み出し電圧供給動作の実行後、前記第２導電層に前記読み出しパス電圧を供給する第３読み出しパス電圧供給動作と
を含み、
前記第１読み出し動作及び前記第２読み出し動作が連続して実行され、前記第２読み出しパス電圧供給動作の実行中から、前記第３読み出しパス電圧供給動作が終了するまでの間に、前記複数の導電層のうち、前記第１導電層と異なる第１非選択導電層及び前記第２導電層と異なる第２非選択導電層の電圧を、前記読み出しパス電圧に維持する
半導体記憶装置。
【請求項2】
２回目の前記第２コマンドセットの入力に応じて、前記第２読み出し動作の実行後、２回目の前記第２読み出し動作を連続して実行し、
２回目の前記第２読み出し電圧供給動作は、
前記第２読み出し動作の実行後、前記複数の導電層のうちの一つであり、前記第２導電層と同一の、又は、前記第２導電層と異なる第３導電層に、前記読み出し電圧を供給し、
２回目の前記第３読み出しパス電圧供給動作は、
前記２回目の第２読み出し電圧供給動作の実行後、前記第３導電層に前記読み出しパス電圧を供給し、
前記第２読み出し電圧供給動作の実行中から、前記２回目の前記第３読み出しパス電圧供給動作が終了するまでの間に、前記複数の導電層のうち、前記第２非選択導電層及び前記第３導電層と異なる第３非選択導電層の電圧を、前記読み出しパス電圧に維持する
請求項１記載の半導体記憶装置。
２回目の前記第２読み出し電圧供給動作は、
前記第２読み出し動作の実行後、前記複数の導電層のうちの一つであり、前記第２導電層と同一の、又は、前記第２導電層と異なる第３導電層に、前記読み出し電圧を供給し、
２回目の前記第３読み出しパス電圧供給動作は、
前記２回目の第２読み出し電圧供給動作の実行後、前記第３導電層に前記読み出しパス電圧を供給し、
前記第２読み出し電圧供給動作の実行中から、前記２回目の前記第３読み出しパス電圧供給動作が終了するまでの間に、前記複数の導電層のうち、前記第２非選択導電層及び前記第３導電層と異なる第３非選択導電層の電圧を、前記読み出しパス電圧に維持する
請求項１記載の半導体記憶装置。
【請求項3】
前記第２読み出しパス電圧供給動作の直前に、前記第１読み出し電圧供給動作において供給される前記読み出し電圧を第１読み出し電圧とし、
前記第３読み出しパス電圧供給動作の直前に、前記第２読み出し電圧供給動作において供給される前記読み出し電圧を第２読み出し電圧とすると、
前記第１読み出し電圧は、前記第２読み出し電圧より低く、
前記第２読み出しパス電圧供給動作の実行時間は、前記第３読み出しパス電圧供給動作の実行時間より長い
請求項１又は２記載の半導体記憶装置。
前記第３読み出しパス電圧供給動作の直前に、前記第２読み出し電圧供給動作において供給される前記読み出し電圧を第２読み出し電圧とすると、
前記第１読み出し電圧は、前記第２読み出し電圧より低く、
前記第２読み出しパス電圧供給動作の実行時間は、前記第３読み出しパス電圧供給動作の実行時間より長い
請求項１又は２記載の半導体記憶装置。
【請求項4】
前記第２コマンドセットの入力は、前記第２読み出しパス電圧供給動作の開始前に完了する
請求項１～３のいずれか１項記載の半導体記憶装置。
請求項１～３のいずれか１項記載の半導体記憶装置。
【請求項5】
２回目の前記第２コマンドセットの入力が、前記第３読み出しパス電圧供給動作の開始前に終了し、１回目の前記第２読み出し電圧供給動作の実行中から２回目の前記第３読み出しパス電圧供給動作が終了するまでの間に、複数の前記第２非選択導電層の電圧を、前記読み出しパス電圧に維持する
請求項１～４のいずれか１項記載の半導体記憶装置。
請求項１～４のいずれか１項記載の半導体記憶装置。
【請求項6】
前記第２コマンドセットは、任意の回数入力可能である、
請求項１～５のいずれか１項記載の半導体記憶装置。
請求項１～５のいずれか１項記載の半導体記憶装置。
【請求項7】
２回目の第２コマンドセットの入力は、１回目の前記第３読み出しパス電圧供給動作の開始後に終了し、
前記２回目の第２コマンドセットの入力に応じて、前記１回目の前記第３読み出しパス電圧供給動作の実行後、前記第１読み出し動作が実行される
請求項１記載の半導体記憶装置。
前記２回目の第２コマンドセットの入力に応じて、前記１回目の前記第３読み出しパス電圧供給動作の実行後、前記第１読み出し動作が実行される
請求項１記載の半導体記憶装置。
【請求項8】
前記読み出しパス電圧は、前記第１読み出し動作又は前記第２読み出し動作が実行される際に非選択導電層に印加される複数の電圧値の範囲内の電圧である
請求項１～７のいずれか１項記載の半導体記憶装置。
請求項１～７のいずれか１項記載の半導体記憶装置。
【請求項9】
複数のメモリブロックと、
電源供給端子と
を備え、
第１コマンドセットの入力に応じて第１読み出し動作を実行し、
第２コマンドセットの入力に応じて第２読み出し動作を実行し、
前記第１読み出し動作及び前記第２読み出し動作が連続して実行され、
前記第２コマンドセットの入力は、前記第１読み出し動作が実行される期間内である所定の期間内に終了し、
前記第１読み出し動作の実行中に前記電源供給端子に流れる電流の最大値を第１の電流値とし、
、前記第２読み出し動作の実行中に前記電源供給端子に流れる電流の最大値を第２の電流値とすると、
前記第２の電流値は、前記第１の電流値よりも小さい
半導体記憶装置。
電源供給端子と
を備え、
第１コマンドセットの入力に応じて第１読み出し動作を実行し、
第２コマンドセットの入力に応じて第２読み出し動作を実行し、
前記第１読み出し動作及び前記第２読み出し動作が連続して実行され、
前記第２コマンドセットの入力は、前記第１読み出し動作が実行される期間内である所定の期間内に終了し、
前記第１読み出し動作の実行中に前記電源供給端子に流れる電流の最大値を第１の電流値とし、
、前記第２読み出し動作の実行中に前記電源供給端子に流れる電流の最大値を第２の電流値とすると、
前記第２の電流値は、前記第１の電流値よりも小さい
半導体記憶装置。
【請求項10】
２回目の前記第２コマンドセットの入力に応じて、前記第２読み出し動作の実行後、２回目の前記第２読み出し動作を連続して実行し、
前記２回目の第２コマンドセットの入力は、前記第２読み出し動作が実行される期間内である所定の期間内に終了し、
前記２回目の前記第２読み出し動作の実行中に前記電源供給端子に流れる電流の最大値を第３の電流値とすると、
前記第３の電流値は、前記第１の電流値よりも小さい
請求項９記載の半導体記憶装置。
前記２回目の第２コマンドセットの入力は、前記第２読み出し動作が実行される期間内である所定の期間内に終了し、
前記２回目の前記第２読み出し動作の実行中に前記電源供給端子に流れる電流の最大値を第３の電流値とすると、
前記第３の電流値は、前記第１の電流値よりも小さい
請求項９記載の半導体記憶装置。
【請求項11】
前記第１コマンドセットは、第１アドレスデータを含み、
前記第２コマンドセットは、第２アドレスデータを含み、
前記第１アドレスデータ及び前記第２アドレスデータは、前記複数のメモリブロックのうちの、同一のメモリブロックを指定するデータを含む
請求項９記載の半導体記憶装置。
前記第２コマンドセットは、第２アドレスデータを含み、
前記第１アドレスデータ及び前記第２アドレスデータは、前記複数のメモリブロックのうちの、同一のメモリブロックを指定するデータを含む
請求項９記載の半導体記憶装置。
【請求項12】
コマンドセットを受け付け可能か否かを示すレディ／ビジー信号を出力可能に構成され、
前記第２コマンドセットは、前記レディ／ビジー信号が、前記コマンドセットを受付可能でないビジー状態のときに受け付け可能に構成される
請求項９～１１のいずれか１項記載の半導体記憶装置。
前記第２コマンドセットは、前記レディ／ビジー信号が、前記コマンドセットを受付可能でないビジー状態のときに受け付け可能に構成される
請求項９～１１のいずれか１項記載の半導体記憶装置。
【請求項13】
コマンドセットを受け付け可能か否かを示すレディ／ビジー信号を出力可能に構成され、
前記第２コマンドセットは、前記レディ／ビジー信号が、前記コマンドセットを受付可能でレディ状態のときに入力される
請求項９～１１のいずれか１項記載の半導体記憶装置。
前記第２コマンドセットは、前記レディ／ビジー信号が、前記コマンドセットを受付可能でレディ状態のときに入力される
請求項９～１１のいずれか１項記載の半導体記憶装置。
【請求項14】
前記レディ／ビジー信号は、前記コマンドセットの入力に応じてビジー状態となり、前記ビジー状態中の読み出し動作の完了に応じてレディ状態に戻る
請求項１２又は１３記載の半導体記憶装置。
請求項１２又は１３記載の半導体記憶装置。
【請求項15】
前記第１読み出し動作が開始されてから終了するまでの時間を第１時間とし、
前記第２読み出し動作が開始されてから終了するまでの時間を第２時間とすると、
前記第２時間は、前記第１時間よりも短い
請求項９～１４のいずれか１項記載の半導体記憶装置。
前記第２読み出し動作が開始されてから終了するまでの時間を第２時間とすると、
前記第２時間は、前記第１時間よりも短い
請求項９～１４のいずれか１項記載の半導体記憶装置。
【請求項16】
前記第１コマンドセット及び前記第２コマンドセットは、
第１コマンドデータと、
前記第１コマンドデータよりも後に入力されるアドレスデータと、
前記アドレスデータよりも後に入力される第２コマンドデータと
を含み、
前記第２コマンドセットは、前記第１コマンドデータよりも前に入力されるプリフィックスデータを含み、
前記第１コマンドセットは、前記プリフィックスデータを含まない
請求項９～１５のいずれか１項記載の半導体記憶装置。
第１コマンドデータと、
前記第１コマンドデータよりも後に入力されるアドレスデータと、
前記アドレスデータよりも後に入力される第２コマンドデータと
を含み、
前記第２コマンドセットは、前記第１コマンドデータよりも前に入力されるプリフィックスデータを含み、
前記第１コマンドセットは、前記プリフィックスデータを含まない
請求項９～１５のいずれか１項記載の半導体記憶装置。
【請求項17】
複数のプレーンを備え、
前記複数のプレーンは、それぞれ、
前記複数のメモリブロックを備え、
前記複数のプレーンは、それぞれ、
前記第１コマンドセットの入力に応じて前記第１読み出し動作を実行し、
前記第２コマンドセットの入力に応じて前記第２読み出し動作を実行し、
前記複数のプレーンで実行される前記第２読み出し動作の動作期間は一部重複する
請求項９～１６のいずれか１項記載の半導体記憶装置。
前記複数のプレーンは、それぞれ、
前記複数のメモリブロックを備え、
前記複数のプレーンは、それぞれ、
前記第１コマンドセットの入力に応じて前記第１読み出し動作を実行し、
前記第２コマンドセットの入力に応じて前記第２読み出し動作を実行し、
前記複数のプレーンで実行される前記第２読み出し動作の動作期間は一部重複する
請求項９～１６のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
メモリストリングと、メモリストリングに電気的に接続された複数の第１配線と、を備え、メモリストリングが直列に接続された複数のメモリトランジスタを備え、これら複数のメモリトランジスタのゲート電極が上記複数の第１配線に接続された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１２－３８３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
動作電流を削減可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、直列に接続された複数のメモリトランジスタを有するメモリストリングと、複数のメモリトランジスタのゲート電極に接続された複数の導電層とを備える。第１コマンドセットの入力に応じて第１読み出し動作を実行し、第２コマンドセットの入力に応じて第２読み出し動作を実行する。第１読み出し動作は、複数の導電層のうちの一つである第１導電層に読み出しパス電圧を供給する第１読み出しパス電圧供給動作と、第１読み出しパス電圧供給動作の実行後、第１導電層に読み出しパス電圧よりも小さい読み出し電圧を供給する第１読み出し電圧供給動作と、第１読み出し電圧供給動作の実行後、第１導電層に読み出しパス電圧を供給する第２読み出しパス電圧供給動作とを含む。第２読み出し動作は、第１読み出し動作の実行後、複数の導電層のうちの一つであり、第１導電層と同一の、又は、第１導電層と異なる第２導電層に、読み出し電圧を供給する第２読み出し電圧供給動作と、第２読み出し電圧供給動作の実行後、第２導電層に読み出しパス電圧を供給する第３読み出しパス電圧供給動作とを含む。第１読み出し動作及び第２読み出し動作が連続して実行され、第２読み出しパス電圧供給動作の実行中から、第３読み出しパス電圧供給動作が終了するまでの間に、複数の導電層のうち、第１導電層と異なる第１非選択導電層及び第２導電層と異なる第２非選択導電層の電圧を、読み出しパス電圧に維持する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
【図2】メモリシステム１０の構成例を示す模式的な側面図である。
【図3】メモリシステム１０の構成例を示す模式的な平面図である。
【図4】第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。
【図5】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図6】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図7】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図8】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図9】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図10】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図11】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図12】本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
【図13】チップＣＭの構成例を示す模式的な底面図である。
【図14】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図15】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図16】チップＣＭの一部の構成を示す模式的な底面図である。
【図17】チップＣＭの一部の構成を示す模式的な断面図である。
【図18】メモリセルＭＣに記録されるデータについて説明するための模式的な図である。
【図19】コマンドセットＣＳＲ１の受信時の動作について説明するためのタイミングチャートである。
【図20】コマンドセットＣＳＲ２の受信時の動作について説明するためのタイミングチャートである。
【図21】読み出し電圧供給動作について説明するための模式的な断面図である。
【図22】キャッシュリードの読み出し動作について説明するためのタイミングチャートである。
【図23】キャッシュリードの読み出し動作における、コマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲに保持されるコマンドデータＤＣＭＤ及びアドレスデータＤＡＤＤの例を示す図である。
【図24】第１実施形態に係る接続リードの読み出し動作について説明するためのタイミングチャートである。
【図25】第１実施形態に係る接続リードの読み出し動作における、コマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲに保持されるコマンドデータＤＣＭＤ及びアドレスデータＤＡＤＤの例を示す図である。
【図26】第３実施形態に係る接続リードの読み出し動作について説明するためのタイミングチャートである。
【図27】第３実施形態に係る接続リードの読み出し動作における、コマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲに保持されるコマンドデータＤＣＭＤ及びアドレスデータＤＡＤＤの例を示す図である。
【図28】第４実施形態に係る接続リードの読み出し動作について説明するためのタイミングチャートである。
【図29】第５実施形態に係る接続リードの読み出し動作について説明するための模式的なタイミングチャートである。
【図30】第６実施形態に係る接続リードの読み出し動作について説明するためのタイミングチャートである。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
【0010】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0011】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0012】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0013】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0014】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0015】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0016】
【0017】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。
【0018】
メモリダイＭＤは、ユーザデータを記憶する。メモリダイＭＤは、複数のメモリブロックＢＬＫを備える。メモリブロックＢＬＫは、複数のページＰＧを備える。メモリブロックＢＬＫは、消去動作の実行単位であっても良い。ページＰＧは、読み出し動作及び書き込み動作の実行単位であっても良い。
【0019】
コントローラダイＣＤは、図１に示す様に、複数のメモリダイＭＤ及びホストコンピュータ２０に接続される。コントローラダイＣＤは、例えば、論物変換テーブル２１、ＦＡＴ（File Allocation Table）２２、消去回数保持部２３、ＥＣＣ回路２４、及び、ＭＰＵ（Micro Processor Unit）２５を備える。
【0020】
論物変換テーブル２１は、ホストコンピュータ２０から受信した論理アドレスと、メモリダイＭＤ中のページＰＧに割り当てられた物理アドレスと、を対応付けて保持する。論物変換テーブル２１は、例えば、図示しないＲＡＭ（Random Access Memory）等によって実現される。
【0021】
ＦＡＴ２２は、各ページＰＧの状態を示すＦＡＴ情報を保持する。この様なＦＡＴ情報としては、例えば、「有効」、「無効」、「消去済」を示す情報がある。例えば、「有効」であるページＰＧは、ホストコンピュータ２０からの命令に応じて読み出される有効なデータを記憶している。また、「無効」であるページＰＧは、ホストコンピュータ２０からの命令に応じて読み出されない無効なデータを記憶している。また、「消去済」であるページＰＧには、消去処理が実行されてからデータが記憶されていない。ＦＡＴ２２は、例えば、図示しないＲＡＭ等によって実現される。
【0022】
消去回数保持部２３は、メモリブロックＢＬＫに対応する物理アドレスと、メモリブロックＢＬＫに対して実行された消去動作の回数と、を対応付けて保持する。消去回数保持部２３は、例えば、図示しないＲＡＭ等によって実現される。
【0023】
ＥＣＣ回路２４は、メモリダイＭＤから読み出されたデータの誤りを検出し、可能な場合にはデータの訂正を行う。
【0024】
ＭＰＵ２５は、論物変換テーブル２１、ＦＡＴ２２、消去回数保持部２３及びＥＣＣ回路２４を参照して、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
【0025】
【0026】
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐｘが設けられる。実装基板ＭＳＢの上面のうち、Ｙ方向の端部以外の領域は、接着剤等を介してメモリダイＭＤの下面に接着される。複数のメモリダイＭＤは、実装基板ＭＳＢに積層される。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐｘが設けられる。メモリダイＭＤの上面のうち、Ｙ方向の端部以外の領域は、接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着される。コントローラダイＣＤは、メモリダイＭＤに積層される。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐｘが設けられる。
【0027】
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐｘを備える。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐｘは、それぞれ、ボンディングワイヤＢを介してお互いに接続される。
【0028】
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層される。また、メモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢによって接続される。また、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されても良い。
【0029】
【0030】
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含む。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含む。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0031】
図４に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
【0032】
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図５に示す様に、上述した複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図５に示す様に、上述した複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0033】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、ソース側選択トランジスタＳＴＳｂと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
【0034】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0035】
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳｂは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0036】
［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図４）は、例えば図６に示す様に、複数の電圧生成ユニットｖｇ１～ｖｇ３を備える。電圧生成ユニットｖｇ１～ｖｇ３は、読み出し動作、書き込み動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線ＬＶＧ（ＬＶＧ１～ＬＶＧ３）を介して出力する。例えば、電圧生成ユニットｖｇ１は、書き込み動作において使用されるプログラム電圧を出力する。また、電圧生成ユニットｖｇ２は、読み出し動作において、後述する読み出しパス電圧ＶＲＥＡＤ等を出力する。また、電圧生成ユニットｖｇ２は、書き込み動作において使用される書き込みパス電圧を出力する。また、電圧生成ユニットｖｇ３は、読み出し動作において、後述する読み出し電圧を出力する。また、電圧生成ユニットｖｇ３は、書き込み動作において、後述するベリファイ電圧を出力する。電圧生成ユニットｖｇ１～ｖｇ３は、例えば、チャージポンプ回路等の昇圧回路でも良いし、レギュレータ等の降圧回路でも良い。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線ＬＰに接続される。電圧供給線ＬＰには、電源電圧ＶＣＣ又は接地電圧ＶＳＳ（図４）が供給される。これらの電圧供給線ＬＰは、例えば、図２、図３を参照して説明したパッド電極Ｐｘに接続される。電圧生成回路ＶＧから出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
電圧生成回路ＶＧ（図４）は、例えば図６に示す様に、複数の電圧生成ユニットｖｇ１～ｖｇ３を備える。電圧生成ユニットｖｇ１～ｖｇ３は、読み出し動作、書き込み動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線ＬＶＧ（ＬＶＧ１～ＬＶＧ３）を介して出力する。例えば、電圧生成ユニットｖｇ１は、書き込み動作において使用されるプログラム電圧を出力する。また、電圧生成ユニットｖｇ２は、読み出し動作において、後述する読み出しパス電圧ＶＲＥＡＤ等を出力する。また、電圧生成ユニットｖｇ２は、書き込み動作において使用される書き込みパス電圧を出力する。また、電圧生成ユニットｖｇ３は、読み出し動作において、後述する読み出し電圧を出力する。また、電圧生成ユニットｖｇ３は、書き込み動作において、後述するベリファイ電圧を出力する。電圧生成ユニットｖｇ１～ｖｇ３は、例えば、チャージポンプ回路等の昇圧回路でも良いし、レギュレータ等の降圧回路でも良い。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線ＬＰに接続される。電圧供給線ＬＰには、電源電圧ＶＣＣ又は接地電圧ＶＳＳ（図４）が供給される。これらの電圧供給線ＬＰは、例えば、図２、図３を参照して説明したパッド電極Ｐｘに接続される。電圧生成回路ＶＧから出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0037】
電圧生成回路ＶＧ中のチャージポンプ回路３２（図７）は、電圧出力回路３２ａと、分圧回路３２ｂと、コンパレータ３２ｃと、を備える。電圧出力回路３２ａは、電圧供給線ＬＶＧに電圧ＶＯＵＴを出力する。分圧回路３２ｂは、電圧供給線ＬＶＧに接続される。コンパレータ３２ｃは、分圧回路３２ｂから出力される電圧ＶＯＵＴ´と参照電圧ＶＲＥＦとの大小関係に応じて、電圧出力回路３２ａにフィードバック信号ＦＢを出力する。
【0038】
電圧出力回路３２ａは、図８に示す様に、複数のトランジスタ３２ａ２ａ，３２ａ２ｂを備える。複数のトランジスタ３２ａ２ａ，３２ａ２ｂは、電圧供給線ＬＶＧ及び電圧供給線ＬＰの間に交互に接続される。図示の電圧供給線ＬＰには、電源電圧ＶＣＣが供給される。直列に接続された複数のトランジスタ３２ａ２ａ，３２ａ２ｂのゲート電極は、それぞれのドレイン電極及びキャパシタ３２ａ３に接続される。また、電圧出力回路３２ａは、ＡＮＤ回路３２ａ４と、レベルシフタ３２ａ５ａと、レベルシフタ３２ａ５ｂと、を備える。ＡＮＤ回路３２ａ４は、クロック信号ＣＬＫ及びフィードバック信号ＦＢの論理和を出力する。レベルシフタ３２ａ５ａは、ＡＮＤ回路３２ａ４の出力信号を昇圧して出力する。レベルシフタ３２ａ５ａの出力端子は、キャパシタ３２ａ３を介してトランジスタ３２ａ２ａのゲート電極に接続される。レベルシフタ３２ａ５ｂは、ＡＮＤ回路３２ａ４の出力信号の反転信号を昇圧して出力する。レベルシフタ３２ａ５ｂの出力端子は、キャパシタ３２ａ３を介してトランジスタ３２ａ２ｂのゲート電極に接続される。
【0039】
フィードバック信号ＦＢが“Ｈ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力される。これに伴い、電圧供給線ＬＶＧから電圧供給線ＬＰに電子が移送され、電圧供給線ＬＶＧの電圧が増大する。一方、フィードバック信号ＦＢが“Ｌ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力されない。従って、電圧供給線ＬＶＧの電圧は増大しない。
【0040】
分圧回路３２ｂは、図７に示す様に、抵抗素子３２ｂ２と、可変抵抗素子３２ｂ４と、を備える。抵抗素子３２ｂ２は、電圧供給線ＬＶＧ及び分圧端子３２ｂ１の間に接続される。可変抵抗素子３２ｂ４は、分圧端子３２ｂ１及び電圧供給線ＬＰの間に直列に接続される。この電圧供給線ＬＰには、接地電圧ＶＳＳが供給される。可変抵抗素子３２ｂ４の抵抗値は、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。従って、分圧端子３２ｂ１の電圧ＶＯＵＴ´の大きさは、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。
【0041】
可変抵抗素子３２ｂ４は、図９に示す様に、複数の電流経路３２ｂ５を備える。複数の電流経路３２ｂ５は、分圧端子３２ｂ１及び電圧供給線ＬＰの間に並列に接続される。複数の電流経路３２ｂ５は、それぞれ、直列に接続された抵抗素子３２ｂ６及びトランジスタ３２ｂ７を備える。各電流経路３２ｂ５に設けられた抵抗素子３２ｂ６の抵抗値は、お互いに異なっても良い。トランジスタ３２ｂ７のゲート電極には、それぞれ、動作電圧制御信号ＶＣＴＲＬの異なるビットが入力される。また、可変抵抗素子３２ｂ４は、トランジスタ３２ｂ７を含まない電流経路３２ｂ８を有しても良い。
【0042】
コンパレータ３２ｃは、図７に示す様に、フィードバック信号ＦＢを出力する。フィードバック信号ＦＢは、例えば、分圧端子３２ｂ１の電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより大きい場合に“Ｌ”状態となる。また、フィードバック信号ＦＢは、例えば、電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより小さい場合に“Ｈ”状態となる。
【0043】
［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤは、例えば図６に示す様に、ブロックデコーダＢＬＫＤと、ワード線デコーダＷＬＤと、ドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。
ロウデコーダＲＤは、例えば図６に示す様に、ブロックデコーダＢＬＫＤと、ワード線デコーダＷＬＤと、ドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。
【0044】
ブロックデコーダＢＬＫＤは、複数のブロックデコードユニットｂｌｋｄを備える。複数のブロックデコードユニットｂｌｋｄは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応する。ブロックデコードユニットｂｌｋｄは、複数のトランジスタＴＢＬＫを備える。複数のトランジスタＴＢＬＫは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応する。トランジスタＴＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＢＬＫのドレイン電極は、ワード線ＷＬに接続される。トランジスタＴＢＬＫのソース電極は、配線ＣＧに接続される。配線ＣＧは、ブロックデコーダＢＬＫＤ中の全てのブロックデコードユニットｂｌｋｄに接続される。トランジスタＴＢＬＫのゲート電極は、信号線ＢＬＫＳＥＬに接続される。信号線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄに対応して複数設けられる。また、信号線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴＢＬＫに接続される。
【0045】
読み出し動作、書き込み動作等においては、例えば、アドレスレジスタＡＤＲ（図４）中のブロックアドレスに対応する一つの信号線ＢＬＫＳＥＬの電圧が“Ｈ”状態となり、その他の信号線ＢＬＫＳＥＬの電圧が“Ｌ”状態となる。例えば、一つの信号線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号線ＢＬＫＳＥＬに接地電圧ＶＳＳ等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬが全ての配線ＣＧと導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬがフローティング状態となる。
【0046】
ワード線デコーダＷＬＤは、複数のワード線デコードユニットｗｌｄを備える。複数のワード線デコードユニットｗｌｄは、メモリストリングＭＳ中の複数のメモリセルＭＣに対応する。図示の例において、ワード線デコードユニットｗｌｄは、２つのトランジスタＴＷＬＳ，ＴＷＬＵを備える。トランジスタＴＷＬＳ，ＴＷＬＵは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＷＬＳ，ＴＷＬＵのドレイン電極は、配線ＣＧに接続される。トランジスタＴＷＬＳのソース電極は、配線ＣＧＳに接続される。トランジスタＴＷＬＵのソース電極は、配線ＣＧＵに接続される。トランジスタＴＷＬＳのゲート電極は、信号線ＷＬＳＥＬＳに接続される。トランジスタＴＷＬＵのゲート電極は、信号線ＷＬＳＥＬＵに接続される。信号線ＷＬＳＥＬＳは、全てのワード線デコードユニットｗｌｄに含まれる一方のトランジスタＴＷＬＳに対応して複数設けられる。信号線ＷＬＳＥＬＵは、全てのワード線デコードユニットｗｌｄに含まれる他方のトランジスタＴＷＬＵに対応して複数設けられる。
【0047】
読み出し動作、書き込み動作等においては、例えば、アドレスレジスタＡＤＲ（図４）中のページアドレスに対応する一つのワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬＳの電圧が“Ｈ”状態となり、これに対応するＷＬＳＥＬＵの電圧が“Ｌ”状態となる。また、それ以外のワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬＳの電圧が“Ｌ”状態となり、これに対応するＷＬＳＥＬＵの電圧が“Ｈ”状態となる。また、配線ＣＧＳには、選択ワード線ＷＬＳに対応する電圧が供給される。また、配線ＣＧＵには、非選択ワード線ＷＬＵに対応する電圧が供給される。これにより、上記ページアドレスに対応する一つのワード線ＷＬに、選択ワード線ＷＬＳに対応する電圧が供給される。また、その他のワード線ＷＬに、非選択ワード線ＷＬＵに対応する電圧が供給される。
【0048】
ドライバ回路ＤＲＶは、例えば、６つのトランジスタＴＤＲＶ１～ＴＤＲＶ６を備える。トランジスタＴＤＲＶ１～ＴＤＲＶ６は、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＤＲＶ１～ＴＤＲＶ４のドレイン電極は、配線ＣＧＳに接続される。トランジスタＴＤＲＶ５，ＴＤＲＶ６のドレイン電極は、配線ＣＧＵに接続される。トランジスタＴＤＲＶ１のソース電極は、電圧供給線ＬＶＧ１を介して、電圧生成ユニットｖｇ１の出力端子に接続される。トランジスタＴＤＲＶ２，ＴＤＲＶ５のソース電極は、電圧供給線ＬＶＧ２を介して、電圧生成ユニットｖｇ２の出力端子に接続される。トランジスタＴＤＲＶ３のソース電極は、電圧供給線ＬＶＧ３を介して、電圧生成ユニットｖｇ３の出力端子に接続される。トランジスタＴＤＲＶ４，ＴＤＲＶ６のソース電極は、電圧供給線ＬＰを介して、図２、図３を参照して説明したパッド電極Ｐｘに接続される。トランジスタＴＤＲＶ１～ＴＤＲＶ６のゲート電極には、それぞれ、信号線ＶＳＥＬ１～ＶＳＥＬ６が接続される。
【0049】
読み出し動作、書き込み動作等においては、例えば、配線ＣＧＳに対応する複数の信号線ＶＳＥＬ１～ＶＳＥＬ４のうちの一つの電圧が“Ｈ”状態となり、その他の電圧が“Ｌ”状態となる。また、配線ＣＧＵに対応する２つの信号線ＶＳＥＬ５，ＶＳＥＬ６の一方の電圧が“Ｈ”状態となり、他方の電圧が“Ｌ”状態となる。
【0050】
図示しないアドレスデコーダは、例えば、シーケンサＳＱＣ（図４）からの制御信号に従って順次アドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを参照する。ロウアドレスＲＡは、上述したブロックアドレス及びページアドレスを含む。アドレスデコーダは、上記信号線ＢＬＫＳＥＬ，ＷＬＳＥＬＳ，ＷＬＳＥＬＵの電圧を“Ｈ”状態又は“Ｌ”状態に制御する。
【0051】
尚、図６の例において、ロウデコーダＲＤには、１つのメモリブロックＢＬＫについて１つずつブロックデコードユニットｂｌｋｄが設けられる。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロックデコードユニットｂｌｋｄが設けられても良い。
【0052】
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図４）は、例えば図１０に示す様に、複数のセンスアンプユニットＳＡＵを備える。複数のセンスアンプユニットＳＡＵは、複数のビット線ＢＬに対応する。センスアンプユニットＳＡＵは、それぞれ、センスアンプＳＡと、配線ＬＢＵＳと、ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎＬ（ｎＬは自然数）と、を備える。配線ＬＢＵＳには、プリチャージ用の充電トランジスタ５５（図１１）が接続される。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続される。
センスアンプモジュールＳＡＭ（図４）は、例えば図１０に示す様に、複数のセンスアンプユニットＳＡＵを備える。複数のセンスアンプユニットＳＡＵは、複数のビット線ＢＬに対応する。センスアンプユニットＳＡＵは、それぞれ、センスアンプＳＡと、配線ＬＢＵＳと、ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎＬ（ｎＬは自然数）と、を備える。配線ＬＢＵＳには、プリチャージ用の充電トランジスタ５５（図１１）が接続される。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続される。
【0053】
センスアンプＳＡは、図１１に示す様に、センストランジスタ４１を備える。センストランジスタ４１は、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電する。センストランジスタ４１のソース電極は接地電圧ＶＳＳが供給される電圧供給線に接続される。ドレイン電極は、スイッチトランジスタ４２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ４３、ノードＣＯＭ、クランプトランジスタ４４及び耐圧トランジスタ４５を介してビット線ＢＬに接続される。尚、センスノードＳＥＮは、キャパシタ４８を介して内部制御信号線ＣＬＫＳＡに接続される。
【0054】
また、センスアンプＳＡは、電圧転送回路を備える。電圧転送回路は、ラッチ回路ＳＤＬにラッチされたデータに応じて、ノードＣＯＭ及びセンスノードＳＥＮを、電圧ＶＤＤが供給される電圧供給線又は電圧ＶＳＲＣが供給される電圧供給線と選択的に導通させる。電圧転送回路は、ノードＮ１と、充電トランジスタ４６と、充電トランジスタ４９と、充電トランジスタ４７と、放電トランジスタ５０と、を備える。充電トランジスタ４６は、ノードＮ１及びセンスノードＳＥＮの間に接続される。充電トランジスタ４９は、ノードＮ１及びノードＣＯＭの間に接続される。充電トランジスタ４７は、ノードＮ１及び電圧ＶＤＤが供給される電圧供給線の間に接続される。放電トランジスタ５０は、ノードＮ１及び電圧ＶＳＲＣが供給される電圧供給線の間に接続される。尚、充電トランジスタ４７及び放電トランジスタ５０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに共通に接続される。
【0055】
尚、センストランジスタ４１、スイッチトランジスタ４２、放電トランジスタ４３、クランプトランジスタ４４、充電トランジスタ４６、充電トランジスタ４９及び放電トランジスタ５０は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ４５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ４７は、例えば、ＰＭＯＳトランジスタである。
【0056】
また、スイッチトランジスタ４２のゲート電極は、信号線ＳＴＢに接続される。放電トランジスタ４３のゲート電極は、信号線ＸＸＬに接続される。クランプトランジスタ４４のゲート電極は、信号線ＢＬＣに接続される。耐圧トランジスタ４５のゲート電極は、信号線ＢＬＳに接続される。充電トランジスタ４６のゲート電極は、信号線ＨＬＬに接続される。充電トランジスタ４９のゲート電極は、信号線ＢＬＸに接続される。これらの信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸは、シーケンサＳＱＣに接続される。
【0057】
ラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓ，ＩＮＶ＿Ｓと、インバータ５１と、インバータ５２と、スイッチトランジスタ５３と、スイッチトランジスタ５４と、を備える。インバータ５１は、ノードＬＡＴ＿Ｓに接続された出力端子及びノードＩＮＶ＿Ｓに接続された入力端子を備える。インバータ５２は、ノードＬＡＴ＿Ｓに接続された入力端子及びノードＩＮＶ＿Ｓに接続された出力端子を備える。スイッチトランジスタ５３は、ノードＬＡＴ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５４は、ノードＩＮＶ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５３，５４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ５３のゲート電極は、信号線ＳＴＬを介してシーケンサＳＱＣに接続される。スイッチトランジスタ５４のゲート電極は、信号線ＳＴＩを介してシーケンサＳＱＣに接続される。
【0058】
ラッチ回路ＤＬ０～ＤＬｎＬは、ラッチ回路ＳＤＬとほぼ同様に構成される。ただし、上述の通り、ラッチ回路ＳＤＬのノードＩＮＶ＿ＳはセンスアンプＳＡ中の充電トランジスタ４７及び放電トランジスタ５０のゲート電極と導通している。ラッチ回路ＤＬ０～ＤＬｎＬは、この点においてラッチ回路ＳＤＬと異なる。
【0059】
スイッチトランジスタＤＳＷは、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷは、配線ＬＢＵＳ及び配線ＤＢＵＳの間に接続される。スイッチトランジスタＤＳＷのゲート電極は、信号線ＤＢＳを介してシーケンサＳＱＣに接続される。
【0060】
尚、図１０に例示する様に、上述の信号線ＳＴＢ，ＨＬＬ，ＸＸＬ，ＢＬＸ，ＢＬＣ，ＢＬＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。また、上述の電圧ＶＤＤが供給される電圧供給線及び電圧ＶＳＲＣが供給される電圧供給線は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。また、ラッチ回路ＳＤＬの信号線ＳＴＩ及び信号線ＳＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。同様に、ラッチ回路ＤＬ０～ＤＬｎＬ中の信号線ＳＴＩ及び信号線ＳＴＬに対応する信号線ＴＩ０～ＴＩｎＬ，ＴＬ０～ＴＬｎＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。一方、上述の信号線ＤＢＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに対応して複数設けられる。
【0061】
［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図４）は、図１０に示す様に、複数のラッチ回路ＸＤＬを備える。複数のラッチ回路ＸＤＬは、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路ＸＤＬに含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
キャッシュメモリＣＭ（図４）は、図１０に示す様に、複数のラッチ回路ＸＤＬを備える。複数のラッチ回路ＸＤＬは、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路ＸＤＬに含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
【0062】
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続される。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢ（図４）と導通させる。
【0063】
［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
【0064】
また、シーケンサＳＱＣは、レディ／ビジー信号ＲＢを生成し、端子ＲＢｎに出力する。レディ／ビジー信号ＲＢは、コントローラダイＣＤからのコマンドを受け付け可能なレディ状態であるか、コマンドを受け付けないビジー状態であるかを、コントローラダイＣＤに通知する信号である。端子ＲＢｎの電圧が“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＢｎの電圧が“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＢｎは、例えば、図２、図３を参照して説明したパッド電極Ｐｘによって実現される。
【0065】
［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される端子に接続される。
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される端子に接続される。
【0066】
データ信号入出力端子ＤＱ０～ＤＱ７、トグル信号入出力端子ＤＱＳ，／ＤＱＳ及び電源電圧ＶＣＣが供給される端子は、例えば、図２、図３を参照して説明したパッド電極Ｐｘによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
【0067】
複数の入力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳの双方に接続されたコンパレータを含む。複数の出力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳのいずれかに接続されたＯＣＤ（Off Chip Driver）回路を含む。
【0068】
［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図４）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥは、例えば、図２、図３を参照して説明したパッド電極Ｐｘによって実現される。
論理回路ＣＴＲ（図４）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥは、例えば、図２、図３を参照して説明したパッド電極Ｐｘによって実現される。
【0069】
［メモリダイＭＤの構造］
図１２は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図１２に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣＭと、周辺回路ＰＣ側のチップＣＰと、を備える。
図１２は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図１２に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣＭと、周辺回路ＰＣ側のチップＣＰと、を備える。
【0070】
チップＣＭの上面には、図示しないボンディングワイヤに接続可能な複数のパッド電極Ｐｘが設けられている。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数のパッド電極Ｐｘが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
【0071】
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。
【0072】
尚、図１２の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
【0073】
図１３は、チップＣＭの構成例を示す模式的な底面図である。図１３では、貼合電極ＰＩ１等の一部の構成を省略している。図１４及び図１５は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図１６は、チップＣＭの一部の構成を示す模式的な底面図である。図１７は、チップＣＭの一部の構成を示す模式的な断面図である。図１７は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図１７と同様の構造が観察される。
【0074】
［チップＣＭの構造］
図１３の例において、チップＣＭは、Ｘ方向に並ぶ４つのメモリプレーンＭＰＬ０，ＭＰＬ１，ＭＰＬ２，ＭＰＬ３を備える。４つのメモリプレーンＭＰＬ０～ＭＰＬ３は、それぞれ、メモリセルアレイＭＣＡ（図５）に対応する。また、これら４つのメモリプレーンＭＰＬ０～ＭＰＬ３は、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図１３の例において、複数のメモリブロックＢＬＫは、それぞれ、Ｘ方向の両端部に設けられたフックアップ領域ＲＨＵと、これらの間に設けられたメモリホール領域ＲＭＨと、を備える。また、チップＣＭは、４つのメモリプレーンＭＰＬ０～ＭＰＬ３よりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
図１３の例において、チップＣＭは、Ｘ方向に並ぶ４つのメモリプレーンＭＰＬ０，ＭＰＬ１，ＭＰＬ２，ＭＰＬ３を備える。４つのメモリプレーンＭＰＬ０～ＭＰＬ３は、それぞれ、メモリセルアレイＭＣＡ（図５）に対応する。また、これら４つのメモリプレーンＭＰＬ０～ＭＰＬ３は、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図１３の例において、複数のメモリブロックＢＬＫは、それぞれ、Ｘ方向の両端部に設けられたフックアップ領域ＲＨＵと、これらの間に設けられたメモリホール領域ＲＭＨと、を備える。また、チップＣＭは、４つのメモリプレーンＭＰＬ０～ＭＰＬ３よりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
【0075】
尚、図示の例では、フックアップ領域ＲＨＵがメモリセルアレイ領域ＲＭＣＡのＸ方向の両端部に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域ＲＨＵは、メモリセルアレイ領域ＲＭＣＡのＸ方向の両端部でなく、Ｘ方向の一端部に設けられていても良い。また、フックアップ領域ＲＨＵは、メモリセルアレイ領域ＲＭＣＡのＸ方向の中央位置又は中央近傍の位置に設けられていても良い。
【0076】
チップＣＭは、例えば図１４に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられた複数の配線層ＣＨ，Ｍ０，Ｍ１，ＭＢと、を備える。
【0077】
［チップＣＭの基体層ＬＳＢの構造］
例えば図１４に示す様に、基体層ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０２と、を備える。
例えば図１４に示す様に、基体層ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０２と、を備える。
【0078】
導電層１００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、タングステンシリサイド（ＷＳｉ）等のシリサイドを含んでいても良い。
【0079】
導電層１００は、ソース線ＳＬ（図５）の一部として機能する。導電層１００は、４つのメモリプレーンＭＰＬ０～ＭＰＬ３（図１３）に対応して４つ設けられている。メモリプレーンＭＰＬ０～ＭＰＬ３のＸ方向及びＹ方向の端部には、導電層１００を含まない領域ＶＺが設けられている。
【0080】
絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0081】
裏面配線層ＭＡは、複数の配線ｍａを含む。これら複数の配線ｍａは、例えば、アルミニウム（Ａｌ）等を含んでいても良い。
【0082】
複数の配線ｍａのうちの一部は、ソース線ＳＬ（図５）の一部として機能する。この配線ｍａは、４つのメモリプレーンＭＰＬ０～ＭＰＬ３（図１３）に対応して４つ設けられている。この配線ｍａは、それぞれ、導電層１００に電気的に接続されている。
【0083】
また、複数の配線ｍａのうちの一部は、パッド電極Ｐｘとして機能する。この配線ｍａは、周辺領域ＲＰに設けられている。この配線ｍａは、導電層１００を含まない領域ＶＺにおいてメモリセルアレイ層ＬＭＣＡ中のビアコンタクト電極ＣＣに接続されている。また、配線ｍａの一部は、絶縁層１０２に設けられた開口ＴＶを介してメモリダイＭＤの外部に露出する。
【0084】
絶縁層１０２は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。
【0085】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのメモリホール領域ＲＭＨにおける構造］
図１３を参照して説明した様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図１４に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
図１３を参照して説明した様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図１４に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
【0086】
メモリブロックＢＬＫは、例えば図１４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、図１７に示す様に、複数の導電層１１０及び複数の半導体層１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。
【0087】
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁層１１１が設けられている。
【0088】
複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース側選択トランジスタＳＴＳ（図５）のゲート電極及びソース側選択ゲート線ＳＧＳとして機能する（図１４参照）。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0089】
また、これよりも下方に位置する複数の導電層１１０は、メモリセルＭＣ（図５）のゲート電極及びワード線ＷＬとして機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0090】
また、これよりも下方に位置する一又は複数の導電層１１０は、ドレイン側選択トランジスタＳＴＤのゲート電極及びドレイン側選択ゲート線ＳＧＤとして機能する。例えば図１６に示す様に、これら複数の導電層１１０のＹ方向の幅ＹＳＧＤは、ワード線ＷＬとして機能する導電層１１０のＹ方向の幅ＹＷＬよりも小さい。また、Ｙ方向に隣り合う２つの導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層ＳＨＥが設けられている。
【0091】
半導体層１２０は、例えば図１６に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図１２）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。半導体層１２０の外周面は、それぞれ複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
【0092】
また、半導体層１２０の上端には、図示しない不純物領域が設けられている。この不純物領域は、上記導電層１００に接続されている（図１４参照）。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。
【0093】
また、半導体層１２０の下端には、図示しない不純物領域が設けられている。この不純物領域は、ビアコンタクト電極ｃｈ及びビアコンタクト電極Ｖｙを介してビット線ＢＬに接続される。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物を含む。
【0094】
ゲート絶縁膜１３０は、例えば図１６に示す様に、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１７に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と導電層１００との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
【0095】
尚、図１７には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0096】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのフックアップ領域ＲＨＵにおける構造］
図１５に示す様に、フックアップ領域ＲＨＵには、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、それぞれ、Ｚ方向に延伸し、上端において導電層１１０に接続されている。
図１５に示す様に、フックアップ領域ＲＨＵには、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、それぞれ、Ｚ方向に延伸し、上端において導電層１１０に接続されている。
【0097】
［チップＣＭのメモリセルアレイ層ＬＭＣＡの周辺領域ＲＰにおける構造］
周辺領域ＲＰには、例えば図１４に示す様に、パッド電極Ｐｘに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、上端においてパッド電極Ｐｘに接続されている。
周辺領域ＲＰには、例えば図１４に示す様に、パッド電極Ｐｘに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、上端においてパッド電極Ｐｘに接続されている。
【0098】
［チップＣＭの配線層ＣＨ，Ｍ０，Ｍ１，ＭＢの構造］
配線層ＣＨ，Ｍ０，Ｍ１，ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
配線層ＣＨ，Ｍ０，Ｍ１，ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0099】
配線層ＣＨは、複数の配線として、複数のビアコンタクト電極ｃｈを含む。これら複数のビアコンタクト電極ｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビアコンタクト電極ｃｈは、複数の半導体層１２０に対応して設けられ、複数の半導体層１２０の下端に接続されている。
【0100】
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば図１６に示す様に、Ｘ方向に並びＹ方向に延伸する。
【0101】
配線層Ｍ１は、例えば図１４に示す様に、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0102】
配線層ＭＢは、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0103】
［チップＣＰの構造］
チップＣＰは、例えば図１４に示す様に、半導体基板２００と、半導体基板２００の上方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢと、を備える。
チップＣＰは、例えば図１４に示す様に、半導体基板２００と、半導体基板２００の上方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢと、を備える。
【0104】
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｎ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｎ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
【0105】
［チップＣＰの電極層ＧＣの構造］
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
【0106】
半導体基板２００のＮ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0107】
電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0108】
ビアコンタクト電極ＣＳは、Ｚ方向に延伸し、下端において半導体基板２００又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳと半導体基板２００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0109】
［チップＣＰの配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢの構造］
例えば図１４に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
例えば図１４に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0110】
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0111】
配線層Ｄ３，Ｄ４は、それぞれ、複数の配線ｄ３，ｄ４を含む。これら複数の配線ｄ３，ｄ４は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0112】
配線層ＤＢは、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0113】
［メモリセルＭＣのしきい値電圧］
次に、図１８を参照して、メモリセルＭＣのしきい値電圧について説明する。図１８（ａ）は、メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１８（ｂ）は、メモリセルＭＣのしきい値電圧及びメモリセルＭＣに記録されるデータの一例である。
次に、図１８を参照して、メモリセルＭＣのしきい値電圧について説明する。図１８（ａ）は、メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１８（ｂ）は、メモリセルＭＣのしきい値電圧及びメモリセルＭＣに記録されるデータの一例である。
【0114】
上述の通り、メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣに書き込み動作が行われた場合、これらメモリセルＭＣのしきい値電圧は複数通りのステートに制御される。図１８（ａ）には、８通りのステートに制御されたメモリセルＭＣのしきい値電圧の分布を示している。例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、図１８（ａ）の読み出し電圧ＶＣＧＡＲより大きく、読み出し電圧ＶＣＧＢＲより小さい。また、全てのメモリセルＭＣのしきい値電圧は、図１８（ａ）の複数の読み出しパス電圧ＶＲＥＡＤ，ＶＲＥＡＤＫ，ＶＲＥＡＤＬより小さい。
【0115】
尚、複数の読み出しパス電圧ＶＲＥＡＤ，ＶＲＥＡＤＫ，ＶＲＥＡＤＬは、読み出し動作が実行される際に非選択ワード線ＷＬＵに印加される複数の電圧値の範囲内の電圧である（図２１参照）。図１８（ａ）の例では、読み出しパス電圧ＶＲＥＡＤＫは、読み出しパス電圧ＶＲＥＡＤよりも大きく、読み出しパス電圧ＶＲＥＡＤは、読み出しパス電圧ＶＲＥＡＤＬよりも大きい。しかしながら、これら読み出しパス電圧ＶＲＥＡＤ，ＶＲＥＡＤＫ，ＶＲＥＡＤＬの電圧値の大小関係は一例であって、この様な電圧値に限定されない。
【0116】
本実施形態においては、メモリセルＭＣを８通りのステートに調整することにより、各メモリセルＭＣに３ビットのデータを記録する。
【0117】
例えば、Ｅｒステートは、最も低いしきい値電圧（消去状態のメモリセルＭＣのしきい値電圧）に対応している。Ｅｒステートに対応するメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
【0118】
また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ａステートに対応するメモリセルＭＣには、例えば、データ“１１０”が割り当てられる。
【0119】
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｂステートに対応するメモリセルＭＣには、例えば、データ“１００”が割り当てられる。
【0120】
以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらの分布に対応するメモリセルＭＣには、例えば、データ“０００”，“０１０”，“０１１”，“００１”，“１０１”が割り当てられる。
【0121】
尚、図１８（ｂ）に例示した様な割り当ての場合、下位ビット（下位ページ：ＬＰ：Lower Page）のデータは２つの読み出し電圧ＶＣＧＡＲ，ＶＣＧＥＲによって判別可能であり、中位ビット（中位ページ：ＭＰ：Middle Page）のデータは３つの読み出し電圧ＶＣＧＢＲ，ＶＣＧＤＲ，ＶＣＧＦＲによって判別可能であり、上位ビット（上位ページ：ＵＰ：Upper Page）のデータは２つの読み出し電圧ＶＣＧＣＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、２－３－２コードと呼ぶ場合がある。
【0122】
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
【0123】
［読み出し動作のモードの種類］
次に、本実施形態に係る読み出し動作のモードの種類について説明する。本実施形態に係る読み出し動作のモードの種類として、ノーマルリードのモード、キャッシュリードのモード、及び接続リードのモードがある。
次に、本実施形態に係る読み出し動作のモードの種類について説明する。本実施形態に係る読み出し動作のモードの種類として、ノーマルリードのモード、キャッシュリードのモード、及び接続リードのモードがある。
【0124】
［ノーマルリードのモード］
ノーマルリードのモードは、ノーマルリードの読み出し動作を実行するモードである。ノーマルリードにおいては、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されているときに、コントローラダイＣＤからノーマルリードを指示するコマンドセット（後述する図３０のコマンドセットＣＳＲ３を参照）を入力すると、読み出し動作が開始されると共に、レディ／ビジー信号ＲＢが“Ｌ”状態（ビジー状態）に制御される。
ノーマルリードのモードは、ノーマルリードの読み出し動作を実行するモードである。ノーマルリードにおいては、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されているときに、コントローラダイＣＤからノーマルリードを指示するコマンドセット（後述する図３０のコマンドセットＣＳＲ３を参照）を入力すると、読み出し動作が開始されると共に、レディ／ビジー信号ＲＢが“Ｌ”状態（ビジー状態）に制御される。
【0125】
ノーマルリードの読み出し動作が終了すると、レディ／ビジー信号ＲＢが“Ｌ”状態（ビジー状態）から“Ｈ”状態（レディ状態）に制御され、ノーマルリードを指示するコマンドセットを受け付け可能な状態になる。ノーマルリードのモードでは、レディ／ビジー信号ＲＢの状態は“True busy”と一致している。“True busy”は、センスアンプモジュールＳＡＭへのアクセスが禁止されている、又はメモリセルアレイＭＣＡに対して書き込み動作、読み出し動作、消去動作等が実行中である状態を示している。
【0126】
［キャッシュリードのモード］
キャッシュリードのモードは、キャッシュリードの読み出し動作を実行するモードである。キャッシュリードにおいては、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されているときに、キャッシュリードを指示するコマンドセット（後述する図１９のコマンドセットＣＳＲ１を参照）を受け付けると、読み出し動作が開始されると共に、レディ／ビジー信号ＲＢが一時的に“Ｈ”状態（レディ状態）から“Ｌ”状態（ビジー状態）に制御され、直ぐに“Ｌ”状態（ビジー状態）から“Ｈ”状態（レディ状態）に制御される。この様にレディ／ビジー信号ＲＢが“Ｈ”状態、“Ｌ”状態、“Ｈ”状態の順に変化することにより、メモリダイＭＤがキャッシュリードのモードであることをコントローラダイＣＤに通知する。
キャッシュリードのモードは、キャッシュリードの読み出し動作を実行するモードである。キャッシュリードにおいては、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されているときに、キャッシュリードを指示するコマンドセット（後述する図１９のコマンドセットＣＳＲ１を参照）を受け付けると、読み出し動作が開始されると共に、レディ／ビジー信号ＲＢが一時的に“Ｈ”状態（レディ状態）から“Ｌ”状態（ビジー状態）に制御され、直ぐに“Ｌ”状態（ビジー状態）から“Ｈ”状態（レディ状態）に制御される。この様にレディ／ビジー信号ＲＢが“Ｈ”状態、“Ｌ”状態、“Ｈ”状態の順に変化することにより、メモリダイＭＤがキャッシュリードのモードであることをコントローラダイＣＤに通知する。
【0127】
レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されている場合、キャッシュリードの読み出し動作が終了していない場合であっても、次の読み出し動作としてキャッシュリードを指示するコマンドセットの受け付けが可能である。キャッシュリードの読み出し動作が連続する場合は、ｉ番目（例えばｉは１以上の整数）のキャッシュリードの読み出し動作が終了した後に、ｉ＋１番目のキャッシュリードの読み出し動作が開始される。この場合、ｉ＋１番目のキャッシュリードを指示するコマンドセットが受け付けられた後、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）から“Ｌ”状態（ビジー状態）になる。ｉ＋１番目のキャッシュリードの読み出し動作が開始されると、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に戻る。キャッシュリードのモードでは、レディ／ビジー信号ＲＢの状態は“True busy”と一致していない。
【0128】
［接続リードのモード］
接続リードのモードは、接続リードの読み出し動作を実行するモードである。本実施形態に係る半導体記憶装置は、ノーマルリード及びキャッシュリードのモードに加え、接続リードのモードを実行可能に構成されている。接続リードは、基本的には、キャッシュリードと同様に実行される。ただし、接続リードにおいては、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されている場合だけでなく、レディ／ビジー信号ＲＢが“Ｌ”状態（ビジー状態）に制御されている場合にも、接続リードを指示するコマンドセット（後述する図２０のコマンドセットＣＳＲ２、図３０のコマンドセットＣＳＲ４を参照）を受け付ける場合がある。また、接続リードの読み出し動作が連続する場合は、ｉ番目（例えばｉは１以上の整数）の読み出し動作と、ｉ＋１番目の読み出し動作とが、途切れることなく連続して実行される（後述する図２４参照）。
接続リードのモードは、接続リードの読み出し動作を実行するモードである。本実施形態に係る半導体記憶装置は、ノーマルリード及びキャッシュリードのモードに加え、接続リードのモードを実行可能に構成されている。接続リードは、基本的には、キャッシュリードと同様に実行される。ただし、接続リードにおいては、レディ／ビジー信号ＲＢが“Ｈ”状態（レディ状態）に制御されている場合だけでなく、レディ／ビジー信号ＲＢが“Ｌ”状態（ビジー状態）に制御されている場合にも、接続リードを指示するコマンドセット（後述する図２０のコマンドセットＣＳＲ２、図３０のコマンドセットＣＳＲ４を参照）を受け付ける場合がある。また、接続リードの読み出し動作が連続する場合は、ｉ番目（例えばｉは１以上の整数）の読み出し動作と、ｉ＋１番目の読み出し動作とが、途切れることなく連続して実行される（後述する図２４参照）。
【0129】
［読み出し動作用のコマンドセット］
次に、読み出し動作用のコマンドセットの受信時の動作について説明する。図１９は、コマンドセットＣＳＲ１の受信時の動作について説明するためのタイミングチャートである。図２０は、コマンドセットＣＳＲ２の受信時の動作について説明するためのタイミングチャートである。
次に、読み出し動作用のコマンドセットの受信時の動作について説明する。図１９は、コマンドセットＣＳＲ１の受信時の動作について説明するためのタイミングチャートである。図２０は、コマンドセットＣＳＲ２の受信時の動作について説明するためのタイミングチャートである。
【0130】
尚、以下の説明では、８つのデータ信号入出力端子ＤＱ０～ＤＱ７に入力される８ビットのデータを、２桁の１６進数を使用して表現する場合がある。例えば、８つのデータ信号入出力端子ＤＱ０～ＤＱ７に“０，０，０，０，０，０，０，０”が入力される場合、このデータを、データ００ｈ等と表現する場合がある。また、“１，１，１，１，１，１，１，１”が入力される場合、このデータを、データＦＦｈ等と表現する場合がある。
【0131】
［コマンドセットＣＳＲ１の受信時の動作］
図１９には、キャッシュリードの読み出し動作に際してメモリダイＭＤに入力されるコマンドセットＣＳＲ１を例示している。このコマンドセットＣＳＲ１に対応する動作を“第１読み出し動作”と呼ぶ場合がある。第１読み出し動作は、後述する様に、第１読み出しパス電圧供給動作、第１読み出し電圧供給動作、及び第２読み出しパス電圧供給動作を含む。このコマンドセットＣＳＲ１は、上述したキャッシュリードを指示するコマンドセットである。ただし、キャッシュリードの読み出し動作だけでなく、接続リードの読み出し動作に際しても、コマンドセットＣＳＲ１がメモリダイＭＤに入力される（図２３参照）。
図１９には、キャッシュリードの読み出し動作に際してメモリダイＭＤに入力されるコマンドセットＣＳＲ１を例示している。このコマンドセットＣＳＲ１に対応する動作を“第１読み出し動作”と呼ぶ場合がある。第１読み出し動作は、後述する様に、第１読み出しパス電圧供給動作、第１読み出し電圧供給動作、及び第２読み出しパス電圧供給動作を含む。このコマンドセットＣＳＲ１は、上述したキャッシュリードを指示するコマンドセットである。ただし、キャッシュリードの読み出し動作だけでなく、接続リードの読み出し動作に際しても、コマンドセットＣＳＲ１がメモリダイＭＤに入力される（図２３参照）。
【0132】
コマンドセットＣＳＲ１は、データ００ｈ，Ａ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５，３１ｈを含む。このコマンドセットＣＳＲ１に含まれるデータのうち、データＡ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５の部分を、データＡｄｄと呼ぶ場合がある。このデータＡｄｄは、アドレスレジスタＡＤＲに入力されるデータである。
【0133】
タイミングｔ１０１において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤ（図４）としてデータ００ｈを入力する。即ち、データ信号入出力端子ＤＱ０～ＤＱ７の電圧をデータ００ｈの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力する。この状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データ００ｈは、読み出し動作の開始時に入力されるコマンドである。
【0134】
タイミングｔ１０２において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤ（図４）としてデータＡ１０１を入力する。即ち、データ信号入出力端子ＤＱ０～ＤＱ７の電圧をデータＡ１０１の各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力する。この状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データＡ１０１は、カラムアドレスＣＡの一部である。
【0135】
タイミングｔ１０３において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤ（図４）としてデータＡ１０２を入力する。データＡ１０２は、カラムアドレスＣＡの一部である。
【0136】
タイミングｔ１０４において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤ（図４）としてデータＡ１０３を入力する。データＡ１０３は、ロウアドレスＲＡの一部である。データＡ１０３は、例えば、ブロックアドレスと、ページアドレスと、を含む。ブロックアドレスは、メモリブロックＢＬＫを特定するデータである。ページアドレスは、ストリングユニットＳＵ及びワード線ＷＬを特定するデータである。
【0137】
タイミングｔ１０５において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤ（図４）としてデータＡ１０４を入力する。データＡ１０４は、ロウアドレスＲＡの一部である。データＡ１０４は、例えば、ブロックアドレス及びページアドレスを含む。
【0138】
タイミングｔ１０６において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤＡＤＤ（図４）としてデータＡ１０５を入力する。データＡ１０５は、チップアドレス及びプレーンアドレスを含む。チップアドレスは、コントローラダイＣＤによって制御される複数のメモリダイＭＤから一のメモリダイＭＤを特定するデータである。プレーンアドレスは、コントローラダイＣＤによって制御される複数のメモリプレーンＭＰＬ０～ＭＰＬ３から一のメモリプレーンを特定するデータである。
【0139】
タイミングｔ１０７において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤ（図４）としてデータ３１ｈを入力する。データ３１ｈは、読み出し動作に関するコマンドセットＣＳＲ１の入力が終了したことを示すコマンドである。
【0140】
タイミングｔ１０８において、端子ＲＢｎの電圧（レディ／ビジー信号ＲＢ）が“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて読み出し動作が実行される。
【0141】
［コマンドセットＣＳＲ２の受信時の動作］
図２０には、接続リードの読み出し動作に際してメモリダイＭＤに入力されるコマンドセットＣＳＲ２を例示している。このコマンドセットＣＳＲ２に対応する動作を“第２読み出し動作”と呼ぶ場合がある。第２読み出し動作は、後述する様に、第２読み出し電圧供給動作及び第３読み出しパス電圧供給動作を含む。このコマンドセットＣＳＲ２は、上述した接続リードを指示するコマンドセットである。このコマンドセットＣＳＲ２は、データＸＸｈ，００ｈ，Ａ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５，３１ｈを含む。コマンドセットＣＳＲ２におけるデータＸＸｈ以外の部分は、コマンドセットＣＳＲ１と同様である。即ち、コマンドセットＣＳＲ１の先頭にデータＸＸｈが付加されたコマンドセットが、コマンドセットＣＳＲ２である。データＸＸｈは、プリフィックスコマンドである。図中、プリフィックスコマンドを“Ｐｒｅ”と記す。
図２０には、接続リードの読み出し動作に際してメモリダイＭＤに入力されるコマンドセットＣＳＲ２を例示している。このコマンドセットＣＳＲ２に対応する動作を“第２読み出し動作”と呼ぶ場合がある。第２読み出し動作は、後述する様に、第２読み出し電圧供給動作及び第３読み出しパス電圧供給動作を含む。このコマンドセットＣＳＲ２は、上述した接続リードを指示するコマンドセットである。このコマンドセットＣＳＲ２は、データＸＸｈ，００ｈ，Ａ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５，３１ｈを含む。コマンドセットＣＳＲ２におけるデータＸＸｈ以外の部分は、コマンドセットＣＳＲ１と同様である。即ち、コマンドセットＣＳＲ１の先頭にデータＸＸｈが付加されたコマンドセットが、コマンドセットＣＳＲ２である。データＸＸｈは、プリフィックスコマンドである。図中、プリフィックスコマンドを“Ｐｒｅ”と記す。
【0142】
尚、データＸＸｈを構成する８ビットのデータは、それぞれ、“０”でも良いし“１”でも良い。また、データＸＸｈを構成する８ビットのデータのうち、１ビット目から４ビット目までのデータと、５ビット目から８ビット目までのデータとは、一致していても良いし、異なっていても良い。
【0143】
尚、図１９及び図２０の例では、コマンドセットＣＳＲ１及びコマンドセットＣＳＲ２におけるデータＡｄｄは、いずれも、データＡ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５としている。しかしながら、このデータＡｄｄは、同一のアドレスという意味ではなく、異なるアドレスであっても良い。
【0144】
タイミングｔ２００において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤＣＭＤ（図４）としてデータＸＸｈを入力する。即ち、データ信号入出力端子ＤＱ０～ＤＱ７の電圧をデータＸＸｈの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力する。この状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データＸＸｈは、メモリダイＭＤに接続リードの読み出し動作を通知するコマンドである。
【0145】
タイミングｔ２０１～タイミングｔ２０７におけるデータＡ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５，３１ｈの受信時の動作は、図１９で説明したタイミングｔ１０１～タイミングｔ１０７における動作と同様である。従って、重複する説明を省略する。
【0146】
［読み出し電圧供給動作］
次に、ノーマルリード、キャッシュリード及び接続リードの読み出し電圧供給動作（第１読み出し電圧供給動作及び第２読み出し電圧供給動作）について説明する。
次に、ノーマルリード、キャッシュリード及び接続リードの読み出し電圧供給動作（第１読み出し電圧供給動作及び第２読み出し電圧供給動作）について説明する。
【0147】
図２１は、読み出し電圧供給動作について説明するための模式的な断面図である。尚、以下に説明する読み出し電圧供給動作は、ノーマルリード、キャッシュリード及び接続リードのいずれの場合も共通する。
【0148】
尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読み出し電圧供給動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。
【0149】
読み出し電圧供給動作においては、例えば、ビット線ＢＬに、電圧ＶＤＤを供給する。例えば、図１１のラッチ回路ＤＬ０に“Ｈ”をラッチさせ、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｈ，Ｈ”とする。これにより、ビット線ＢＬ及びセンスノードＳＥＮに電圧ＶＤＤが供給される。また、ソース線ＳＬに、電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、接地電圧ＶＳＳより大きくても良いし、接地電圧ＶＳＳと等しくても良い。電圧ＶＤＤは、電圧ＶＳＲＣよりも大きい。
【0150】
また、読み出し電圧供給動作においては、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＤＤよりも大きい。また、電圧ＶＳＧと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤのしきい値電圧よりも大きい。従って、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
【0151】
また、読み出し電圧供給動作においては、ソース側選択ゲート線ＳＧＳ、ＳＧＳｂに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧと電圧ＶＳＲＣとの電圧差は、ソース側選択トランジスタＳＴＳ，ＳＴＳｂのしきい値電圧よりも大きい。従って、ソース側選択トランジスタＳＴＳ，ＳＴＳｂのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0152】
また、読み出し電圧供給動作においては、Ｚ方向に選択ワード線ＷＬＳと隣り合う２つの非選択ワード線ＷＬＵ（以下、非選択ワード線ＷＬＵ１という場合がある。）に読み出しパス電圧ＶＲＥＡＤＫを供給する。また、非選択ワード線ＷＬＵ１よりもソース線ＳＬ側の非選択ワード線ＷＬＵ（以下、非選択ワード線ＷＬＵ２という場合がある。）に読み出しパス電圧ＶＲＥＡＤＬを供給する。また、非選択ワード線ＷＬＵ１よりもビット線ＢＬ側の非選択ワード線ＷＬＵ（以下、非選択ワード線ＷＬＵ３という場合がある。）に読み出しパス電圧ＶＲＥＡＤを供給する。読み出しパス電圧ＶＲＥＡＤ，ＶＲＥＡＤＫ，ＶＲＥＡＤＬは、いずれも、電圧ＶＤＤ，ＶＳＲＣよりも大きい。また、読み出しパス電圧ＶＲＥＡＤ，ＶＲＥＡＤＫ，ＶＲＥＡＤＬと電圧ＶＤＤ，ＶＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣのしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、選択メモリセルＭＣに、電圧ＶＤＤ，ＶＳＲＣが転送される。
【0153】
また、読み出し電圧供給動作においては、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＲを供給する。読み出し電圧ＶＣＧＲは、読み出しパス電圧ＶＲＥＡＤ，ＶＲＥＡＤＫ，ＶＲＥＡＤＬよりも小さい。読み出し電圧ＶＣＧＲは、図１８を参照して説明した読み出し電圧ＶＣＧＡＲ～ＶＣＧＧＲのいずれかである。読み出し電圧ＶＣＧＲと電圧ＶＳＲＣとの電圧差は、一部のデータが記録されたメモリセルＭＣのしきい値電圧よりも大きい。従って、一部のデータが記録されたメモリセルＭＣはＯＮ状態となる。従って、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れる。一方、読み出し電圧ＶＣＧＲと電圧ＶＳＲＣとの電圧差は、一部のデータが記録されたメモリセルＭＣのしきい値電圧よりも小さい。従って、一部のデータが記録されたメモリセルＭＣはＯＦＦ状態となる。従って、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れない。
【0154】
また、読み出し電圧供給動作においては、センスアンプＳＡ（図１１）によって、ビット線ＢＬに電流が流れるか否かを検出し、これによってメモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。以下、この様な動作を、「センス動作」と呼ぶ。センス動作では、例えば、ビット線ＢＬに電圧ＶＤＤを供給している状態において、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｈ，Ｈ，Ｈ，Ｌ，Ｌ”とする。これにより、センスアンプＳＡ（図１１）のセンスノードＳＥＮをビット線ＢＬと導通させる。また、一定期間の経過後、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｌ，Ｌ”とする。これにより、センスアンプＳＡ（図１１）のセンスノードＳＥＮを、ビット線ＢＬから電気的に切り離す。センス動作の実行後には、信号線ＳＴＢの状態を、一時的に“Ｈ”とする。これにより、センストランジスタ４１が配線ＬＢＵＳ（図１１）と導通し、配線ＬＢＵＳの電荷が放電又は維持される。また、センスアンプユニットＳＡＵ内のいずれかのラッチ回路が配線ＬＢＵＳと導通し、このラッチ回路によって配線ＬＢＵＳのデータがラッチされる。
【0155】
また、読み出し電圧供給動作においては、必要に応じて、上記メモリセルＭＣの状態を示すデータにＡＮＤ、ＯＲ等の演算処理が実行され、これによってメモリセルＭＣに記録されていたデータが算出される。また、このデータは、配線ＬＢＵＳ（図１１）、スイッチトランジスタＤＳＷ及び配線ＤＢＵＳを介してキャッシュメモリＣＭ（図４）内のラッチ回路に転送される。
【0156】
［キャッシュリードの読み出し動作］
次に、キャッシュリードの読み出し動作について説明する。
次に、キャッシュリードの読み出し動作について説明する。
【0157】
図２２は、キャッシュリードの読み出し動作について説明するためのタイミングチャートである。図２３は、キャッシュリードの読み出し動作における、コマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲに保持されるコマンドデータＤＣＭＤ及びアドレスデータＤＡＤＤの例を示す図である。尚、以下の説明では、各メモリセルＭＣに図１８（ｂ）を参照して説明した様な方法でデータが割り当てられており、下位ページ（ＬＰ）及び中位ページ（ＭＰ）のデータを読み出す例について説明する。
【0158】
キャッシュリードの読み出し動作を開始する際に、コントローラダイＣＤは、キャッシュリードの読み出し動作を指示するコマンドセットＣＳＲ１（１）を、データ信号入出力端子ＤＱ０～ＤＱ７を介してメモリダイＭＤに出力する。コマンドセットＣＳＲ１（１）は、図２２に示す様に、データ００ｈ，Ａｄｄ，３１ｈを含む。尚、複数のコマンドセットＣＳＲ１を区別するために、コマンドセットＣＳＲ１に数字を付している。
【0159】
タイミングｔ４０１において、コマンドセットＣＳＲ１（１）が入力されると、コマンドセットＣＳＲ１（１）のデータ００ｈ及び３１ｈがコマンドデータＤＣＭＤとしてコマンドレジスタＣＭＲに保持され、コマンドセットＣＳＲ１（１）のデータＡｄｄがアドレスデータＤＡＤＤとしてアドレスレジスタＡＤＲに保持される（図２３）。
【0160】
シーケンサＳＱＣは、コマンドセットＣＳＲ１（１）の入力に応じて、端子ＲＢｎ（レディ／ビジー信号ＲＢ）を“Ｈ”状態から“Ｌ”状態に制御する。これに伴い、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて読み出し動作が実行される。また、読み出し動作が開始された時点で、“True busy”が“Ｈ”状態から“Ｌ”状態となる。
【0161】
タイミングｔ４０２～タイミングｔ４０４にかけて、選択されたメモリブロックＢＬＫに含まれる選択ワード線ＷＬＳの電圧を、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。また、選択されたメモリブロックＢＬＫに含まれる非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３の電圧を、それぞれ、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤまで充電する。また、選択されたメモリブロックＢＬＫに含まれるビット線ＢＬ及びソース線ＳＬに、電圧ＶＳＲＣを供給する。
【0162】
ここで、選択されたメモリブロックＢＬＫに含まれる全てのワード線ＷＬを複数の読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤに充電する際に、電圧生成ユニットｖｇ２（図６）として機能し、又は、電圧生成ユニットｖｇ２（図６）に電圧を供給するチャージポンプ回路３２に正電荷が供給される。これにより、図２２に示す様に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0163】
タイミングｔ４０３において、シーケンサＳＱＣは、端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。この様に端子ＲＢｎが“Ｈ”状態、“Ｌ”状態、“Ｈ”状態の順に変化することにより、メモリダイＭＤがキャッシュリードのモードであることをコントローラダイＣＤに通知する。
【0164】
図２２のタイミングｔ４０２～タイミングｔ４０４の動作が第１読み出しパス電圧供給動作に相当する。
【0165】
また、タイミングｔ４０４において、ビット線ＢＬを電圧ＶＤＤに充電する。ビット線ＢＬを電圧ＶＤＤに充電する際に、ビット線ＢＬに電圧を供給する図示しないチャージポンプ回路３２に正電荷が供給される。これにより、図２２に示す様に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0166】
また、タイミングｔ４０４において、選択ワード線ＷＬＳに、読み出し電圧ＶＣＧＥＲより低い電圧を供給した後、読み出し電圧ＶＣＧＥＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｄステートに対応するメモリセルＭＣはＯＮ状態となり、Ｅステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。以下、「選択ワード線ＷＬＳに読み出し電圧ＶＣＧＲを供給する」という説明は、「選択ワード線ＷＬＳに、読み出し電圧ＶＣＧＲより低い電圧を供給した後、読み出し電圧ＶＣＧＲを供給する」ことを意味するものとする。
【0167】
タイミングｔ４０５において、センス動作（図２２中の“sense”）を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＥＲに対応する読み出しデータを取得する。センス動作を実行する際に、センスノードＳＥＮ等の充電に必要な電荷量が増加する。そして、図２２に示す様に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0168】
次に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＡＲを供給する。これにより、図１８（ａ）のＥｒステートに対応するメモリセルＭＣはＯＮ状態となり、Ａステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0169】
タイミングｔ４０６において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＡＲに対応する読み出しデータを取得する。このときも、図２２に示す様に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0170】
タイミングｔ４０４～タイミングｔ４０７の動作が、図２１を参照して説明した読み出し電圧供給動作（第１読み出し電圧供給動作）に相当する。図２１及び図２２に示す様に、読み出し電圧供給動作中、非選択ワード線ＷＬＵ１には読み出しパス電圧ＶＲＥＡＤＫが供給されている。また、非選択ワード線ＷＬＵ２には読み出しパス電圧ＶＲＥＡＤＬが供給されている。また、非選択ワード線ＷＬＵ３には読み出しパス電圧ＶＲＥＡＤが供給されている。
【0171】
タイミングｔ４０７からタイミングｔ４０８までの期間において、選択ワード線ＷＬＳに読み出しパス電圧ＶＲＥＡＤを供給する。タイミングｔ４０７からタイミングｔ４０８までの期間をチャネルクリーン期間（Channel Clean）と呼ぶ場合がある。チャネルクリーン期間は、選択ワード線ＷＬＳに対して読み出し電圧ＶＣＧＲに下げた電圧を、読み出しパス電圧ＶＲＥＡＤまで上げる期間である。尚、チャネルクリーン期間において、選択ワード線ＷＬＳに、読み出しパス電圧ＶＲＥＡＤではなく、読み出しパス電圧ＶＲＥＡＤＫ又はＶＲＥＡＤＬを供給しても良い。また、チャネルクリーン期間において、非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３には、それぞれ、読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤが供給されている。
【0172】
また、タイミングｔ４０７において、ビット線ＢＬに供給されている電圧を電圧ＶＤＤから電圧ＶＳＲＣに変更する。
【0173】
尚、図２２に示す様に、チャネルクリーン期間において動作電流ＩＣＣが発生している。チャネルクリーン期間において、選択ワード線ＷＬＳに対して読み出しパス電圧ＶＲＥＡＤが充電されるからである。
【0174】
図２２のタイミングｔ４０７～タイミングｔ４０８の動作が第２読み出しパス電圧供給動作に相当する。
【0175】
タイミングｔ４０８において、選択ワード線ＷＬＳに接地電圧ＶＳＳを供給する。また、非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３に接地電圧ＶＳＳを供給する。
【0176】
シーケンサＳＱＣは、コントローラダイＣＤからのコマンドセットＣＳＲ１（２）の入力に応じて（タイミングｔ４０９）、端子ＲＢｎを“Ｈ”状態から“Ｌ”状態に制御する。尚、図２３に示す様に、タイミングｔ４０１～タイミングｔ４０９の動作が、コマンドセットＣＳＲ１（１）に対応する読み出し動作（第１読み出し動作）である。その後、コマンドセットＣＳＲ１（２）に対応する読み出し動作が実行される。
【0177】
タイミングｔ４１０～タイミングｔ４１２にかけて、選択されたメモリブロックＢＬＫに含まれる選択ワード線ＷＬＳの電圧を、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。また、選択されたメモリブロックＢＬＫに含まれる非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３の電圧を、それぞれ、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤまで充電する。これにより、図２２に示す様に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0178】
タイミングｔ４１１において、シーケンサＳＱＣは、端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。
【0179】
図２２のタイミングｔ４１０～タイミングｔ４１２の動作が第１読み出しパス電圧供給動作に相当する。
【0180】
タイミングｔ４１２において、ビット線ＢＬに電圧ＶＤＤを供給する。また、選択ワード線ＷＬＳに、読み出し電圧ＶＣＧＦＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｅステートに対応するメモリセルＭＣはＯＮ状態となり、Ｆステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0181】
タイミングｔ４１３において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＦＲに対応する読み出しデータを取得する。上述した様に、センス動作を実行する際に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0182】
次に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＤＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｃステートに対応するメモリセルＭＣはＯＮ状態となり、Ｄステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0183】
また、タイミングｔ４１４において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＤＲに対応する読み出しデータを取得する。このときも、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0184】
次に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＢＲを供給する。これにより、図１８（ａ）のＥｒステート～Ａステートに対応するメモリセルＭＣはＯＮ状態となり、Ｂステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0185】
また、タイミングｔ４１５において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＢＲに対応する読み出しデータを取得する。このときも、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0186】
タイミングｔ４１２～タイミングｔ４１６の動作が、図２１を参照して説明した読み出し電圧供給動作（第１読み出し電圧供給動作）に相当する。図２１及び図２２に示す様に、読み出し電圧動作中、非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３には、それぞれ、電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤが供給されている。
【0187】
タイミングｔ４１６からタイミングｔ４１７までのチャネルクリーン期間において、選択ワード線ＷＬＳに読み出しパス電圧ＶＲＥＡＤを供給する。尚、チャネルクリーン期間において、非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３には、それぞれ、電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤが供給されている。
【0188】
また、タイミングｔ４１６において、ビット線ＢＬに供給されている電圧を電圧ＶＤＤから電圧ＶＳＲＣに変更する。
【0189】
図２２のタイミングｔ４１６～タイミングｔ４１７の動作が第２読み出しパス電圧供給動作に相当する。
【0190】
タイミングｔ４１７において、選択ワード線ＷＬＳに接地電圧ＶＳＳを供給する。また、非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３に接地電圧ＶＳＳを供給する。
【0191】
シーケンサＳＱＣは、コントローラダイＣＤからのコマンドセットＣＳＲ１（３）の入力に応じて（タイミングｔ４１８）、端子ＲＢｎを“Ｈ”状態から“Ｌ”状態に制御する。尚、図２３に示す様に、タイミングｔ４０９～タイミングｔ４１８の動作が、コマンドセットＣＳＲ１（２）に対応する読み出し動作（第１読み出し動作）である。その後、コマンドセットＣＳＲ１（３）に対応する読み出し動作が実行される。
【0192】
尚、図２２の例では、下位ビット及び中位ビットの読み出し動作を例示したが、上位ビットの読み出し動作も実行可能である。上位ビットの読み出し動作は、基本的には、下位ビット及び中位ビットの読み出し動作と同様に行われる。ただし、上位ビットの読み出し動作では、まず、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＧＲが供給され、センス動作が行われる。次に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＣＲが供給され、センス動作が行われる。
【0193】
［接続リードの読み出し動作］
次に、第１実施形態に係る接続リードの読み出し動作について説明する。
次に、第１実施形態に係る接続リードの読み出し動作について説明する。
【0194】
図２４は、第１実施形態に係る接続リードの読み出し動作について説明するためのタイミングチャートである。図２５は、第１実施形態に係る接続リードの読み出し動作における、コマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲに保持されるコマンドデータＤＣＭＤ及びアドレスデータＤＡＤＤの例を示す図である。尚、以下の説明では、図２２で説明した場合と同様、各メモリセルＭＣに図１８（ｂ）を参照して説明した様な方法でデータが割り当てられており、下位ページ（ＬＰ）、中位ページ（ＭＰ）、及び上位ページ（ＵＰ）のデータを読み出す例について説明する。
【0195】
接続リードの読み出し動作を開始する際に、コントローラダイＣＤは、キャッシュリードの読み出し動作を指示するコマンドセットＣＳＲ１を、データ信号入出力端子ＤＱ０～ＤＱ７を介してメモリダイＭＤに出力する。コマンドセットＣＳＲ１は、図２４に示す様に、データ００ｈ，Ａｄｄ，３１ｈを含む。
【0196】
データＡｄｄは、例えば、動作対象の下位ページ（ＬＰ）、メモリプレーンＭＰＬｘ、メモリブロックＢＬＫｙ、ワード線ＷＬｍ、及びメモリストリングＭＳｎを特定するデータであるものとする。
【0197】
タイミングｔ３０１において、コマンドセットＣＳＲ１が入力されると、コマンドセットＣＳＲ１のデータ００ｈ及び３１ｈがコマンドデータＤＣＭＤとしてコマンドレジスタＣＭＲに保持され、コマンドセットＣＳＲ１（１）のデータＡｄｄがアドレスデータＤＡＤＤとしてアドレスレジスタＡＤＲに保持される。図２５に示す様に、コマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲは、「現在実行中の動作のレジスタ」と、「次に実行する動作のレジスタ」と、を備えている。コマンドセットＣＳＲ１のデータ００ｈ、Ａｄｄ及び３１ｈは、「現在実行中の動作のレジスタ」に保持される。
【0198】
シーケンサＳＱＣは、コマンドセットＣＳＲ１の入力に応じて、端子ＲＢｎ（レディ／ビジー信号ＲＢ）を“Ｈ”状態から“Ｌ”状態に制御する。これに伴い、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて読み出し動作が実行される。また、読み出し動作が開始された時点で、“True busy”が“Ｈ”状態から“Ｌ”状態となる。
【0199】
タイミングｔ３０２～タイミングｔ３０４にかけて、選択されたメモリブロックＢＬＫに含まれる選択ワード線ＷＬＳの電圧を、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤまで充電する。また、選択されたメモリブロックＢＬＫに含まれる非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３の電圧を、それぞれ、接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤまで充電する。また、選択されたメモリブロックＢＬＫに含まれるビット線ＢＬ及びソース線ＳＬに、電圧ＶＳＲＣを供給する。
【0200】
【0201】
タイミングｔ３０３において、シーケンサＳＱＣは、端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。
【0202】
図２４のタイミングｔ３０２～タイミングｔ３０４の動作が第１読み出しパス電圧供給動作に相当する。
【0203】
また、タイミングｔ３０４において、ビット線ＢＬを電圧ＶＤＤに充電する。図２２のタイミングｔ４０４において説明した場合と同様に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0204】
また、タイミングｔ３０４において、選択ワード線ＷＬＳに、読み出し電圧ＶＣＧＥＲより低い電圧を供給した後、読み出し電圧ＶＣＧＥＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｄステートに対応するメモリセルＭＣはＯＮ状態となり、Ｅステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。以下、「選択ワード線ＷＬＳに読み出し電圧ＶＣＧＲを供給する」という説明は、「選択ワード線ＷＬＳに、読み出し電圧ＶＣＧＲより低い電圧を供給した後、読み出し電圧ＶＣＧＲを供給する」ことを意味するものとする。
【0205】
シーケンサＳＱＣは、接続リードの読み出し動作を指示するコマンドセットＣＳＲ２（１）の入力に応じて（タイミングｔ３０５）、端子ＲＢｎを“Ｈ”状態から“Ｌ”状態に制御する。尚、複数のコマンドセットＣＳＲ２を区別するために、コマンドセットＣＳＲ２に数字を付している。
【0206】
コマンドセットＣＳＲ２（１）は、図２４に示す様に、データＸＸｈ（Ｐｒｅ），００ｈ，Ａｄｄ，３１ｈを含む。シーケンサＳＱＣは、コマンドセットＣＳＲ２（１）にデータＰｒｅ（ＸＸｈ）が付加されていることによって、接続リードのモードであることを認識する。
【0207】
コマンドセットＣＳＲ２（１）が入力されると、コマンドセットＣＳＲ２（１）のデータＸＸｈ（Ｐｒｅ）、００ｈ及び３１ｈがコマンドデータＤＣＭＤとしてコマンドレジスタＣＭＲに保持され、コマンドセットＣＳＲ２（１）のデータＡｄｄがアドレスデータＤＡＤＤとしてアドレスレジスタＡＤＲに保持される。図２５に示す様に、コマンドセットＣＳＲ２（１）のデータＸＸｈ（Ｐｒｅ）、００ｈ、Ａｄｄ及び３１ｈは、「次に実行する動作のレジスタ」に保持される。
【0208】
コマンドセットＣＳＲ２（１）に含まれるデータＡｄｄは、例えば、動作対象の中位ページ（ＭＰ）、メモリプレーンＭＰＬｘ、メモリブロックＢＬＫｙ、ワード線ＷＬｍ、及びメモリストリングＭＳｎを特定するデータであるものとする。
【0209】
コマンドセットＣＳＲ１に含まれるアドレスデータＤＡＤＤと、コマンドセットＣＳＲ２（１）に含まれるアドレスデータＤＡＤＤとは、メモリプレーン（ＭＰｘ）、メモリブロック（ＢＬＫｙ）、ワード線（ＷＬｍ）及びメモリストリング（ＭＳｎ）が共通である。
【0210】
タイミングｔ３０６において、センス動作（図２４中の“sense”）を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＥＲに対応する読み出しデータを取得する。このとき、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0211】
次に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＡＲを供給する。これにより、図１８（ａ）のＥｒステートに対応するメモリセルＭＣはＯＮ状態となり、Ａステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0212】
タイミングｔ３０７において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＡＲに対応する読み出しデータを取得する。このときも、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。センスアンプモジュールＳＡＭは、センス動作によって取得された読み出しデータをキャッシュメモリＣＭに転送する。キャッシュメモリＣＭは、センスアンプモジュールＳＡＭから転送された読み出しデータがラッチ回路ＸＤＬに格納されると、その旨を示す信号をシーケンサＳＱＣに出力する。
【0213】
タイミングｔ３０４～タイミングｔ３０８の動作が、図２１を参照して説明した読み出し電圧供給動作（第１読み出し電圧供給動作）に相当する。図２１及び図２４に示す様に、読み出し電圧供給動作中、非選択ワード線ＷＬＵ１には読み出しパス電圧ＶＲＥＡＤＫが供給されている。また、非選択ワード線ＷＬＵ２には読み出しパス電圧ＶＲＥＡＤＬが供給されている。また、非選択ワード線ＷＬＵ３には読み出しパス電圧ＶＲＥＡＤが供給されている。
【0214】
タイミングｔ３０８からタイミングｔ３０９までの期間において、選択ワード線ＷＬＳに読み出しパス電圧ＶＲＥＡＤを供給する。タイミングｔ３０８からタイミングｔ３０９までの期間は、図２２のタイミングｔ４０７からタイミングｔ４０８までの期間と同様、チャネルクリーン期間（Channel Clean）である。尚、チャネルクリーン期間において、非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３には、それぞれ、読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤが供給されている。
【0215】
また、チャネルクリーン期間において、ソース線ＳＬに電圧ＶＤＤを供給する。これにより、ビット線ＢＬ及びソース線ＳＬが同電位となる。チャネルクリーン期間では、ブロックＢＬＫｙの全てのワード線ＷＬに複数の読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤが供給されているので、これらのワード線ＷＬに接続されている全てのメモリセルＭＣはＯＮ状態となっている。従って、ビット線ＢＬ及びソース線ＳＬ間において電位差があると、ビット線ＢＬ及びソース線ＳＬ間に貫通電流が流れてしまう。そこで、ビット線ＢＬ及びソース線ＳＬを同じ電圧ＶＤＤにすることで、貫通電流が流れるのを防止している。
【0216】
接続リードにおいては、チャネルクリーン期間におけるワード線ＷＬ（選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３）に対する読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤの供給が、次の読み出し動作におけるワード線ＷＬ（特に非選択ワード線ＷＬＵ）に対する読み出しパス電圧ＶＲＥＡＤの充電を兼ねる。即ち、接続リードにおいては、チャネルクリーン期間におけるワード線ＷＬに対して供給される読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤを放電せずに、次の読み出し動作におけるワード線ＷＬに対する読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤの充電用の電圧として再利用する。従って、ワード線ＷＬに対する読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤの充電時における動作電流ＩＣＣが発生しない。
【0217】
尚、図２４に示す様に、チャネルクリーン期間において動作電流ＩＣＣが発生している。チャネルクリーン期間において、選択ワード線ＷＬＳに対して読み出しパス電圧ＶＲＥＡＤが充電されるからである。しかしながら、チャネルクリーン期間の動作電流ＩＣＣは、全てのワード線ＷＬに対する複数の読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤの充電時における動作電流ＩＣＣ（タイミングｔ３０２からタイミングｔ３０４までの期間の動作電流ＩＣＣ）よりも小さい。タイミングｔ３０２からタイミングｔ３０４までの期間においては、選択されたメモリブロックＢＬＫ内の全てのワード線ＷＬを接地電圧ＶＳＳから読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤまで充電するのに対し、チャネルクリーン期間（タイミングｔ３０８からタイミングｔ３０９までの期間）においては、選択ワード線ＷＬＳだけを読み出し電圧ＶＣＧＡＲから読み出しパス電圧ＶＲＥＡＤまで充電するからである。
【0218】
また、接続リードにおいては、一つ前に実行される読み出し動作（例えばタイミングｔ３０１～タイミングｔ３０９の第１読み出し動作）と、メモリプレーンＭＰＬ及びメモリブロックＢＬＫが同一であることを条件に、接続リードにおいて実行される読み出し動作における選択ワード線ＷＬＳに対する読み出しパス電圧ＶＲＥＡＤの充電を省略することができる。第１読み出し動作（例えばタイミングｔ３０１～タイミングｔ３０９の動作）及び第２読み出し動作（例えばタイミングｔ３０９～タイミングｔ３１６の動作）を連続して実行する場合、動作対象のメモリプレーンＭＰＬ及びメモリブロックＢＬＫが同一であれば、第１読み出し動作の対象であるメモリブロックＢＬＫ内における全てのワード線ＷＬに対して読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤが供給されている。この場合、メモリブロックＢＬＫ内における複数のワード線ＷＬのいずれが選択ワード線ＷＬＳとして選択されても、第２読み出し動作において、１回目の読み出しパス電圧供給動作を省略することができる。
【0219】
尚、コマンドセットＣＳＲ２（１）を入力したときに、そのコマンドセットＣＳＲ２（１）のデータＡｄｄで特定されるメモリプレーンＭＰＬ又はメモリブロックＢＬＫが、前の読み出し動作におけるメモリプレーンＭＰＬ又はメモリブロックＢＬＫと異なる場合、キャッシュリードの読み出し動作（第１読み出し動作）が実行される（図２２参照）。
【0220】
図２４のタイミングｔ３０８～タイミングｔ３１０の動作が第２読み出しパス電圧供給に相当する。
【0221】
タイミングｔ３０９において、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＦＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｅステートに対応するメモリセルＭＣはＯＮ状態となり、Ｆステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。この様に、接続リードの読み出し動作（第２読み出し動作）においては、キャッシュリードの読み出し動作（第１読み出し動作）における第１読み出しパス電圧供給動作に相当する動作が省略されている。また、ソース線ＳＬに電圧ＶＳＲＣを供給する。このとき、ビット線ＢＬの電圧は電圧ＶＤＤに維持される。
【0222】
タイミングｔ３１０において、シーケンサＳＱＣは、キャッシュメモリＣＭからの信号（読み出しデータがラッチ回路ＸＤＬに格納されたことを示す信号）を入力されたことに応じて、端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。また、タイミングｔさ３１１において、シーケンサＳＱＣは、コマンドセットＣＳＲ２（２）の入力に応じて（タイミングｔ３１１）、端子ＲＢｎを“Ｈ”状態から“Ｌ”状態に制御する。尚、図２５に示す様に、タイミングｔ３０１～タイミングｔ３１０の動作が、コマンドセットＣＳＲ１に対応する読み出し動作（第１読み出し動作）である。その後、コマンドセットＣＳＲ２（１）に対応する読み出し動作が実行される。
【0223】
シーケンサＳＱＣは、コマンドセットＣＳＲ２（２）にデータＰｒｅ（ＸＸｈ）が付加されていることによって、接続リードのモードであることを認識する。
【0224】
コマンドセットＣＳＲ２（２）が入力されると、コマンドセットＣＳＲ２（２）のデータＸＸｈ（Ｐｒｅ）、００ｈ及び３１ｈがコマンドデータＤＣＭＤとしてコマンドレジスタＣＭＲに保持され、コマンドセットＣＳＲ２（２）のデータＡｄｄがアドレスデータＤＡＤＤとしてアドレスレジスタＡＤＲに保持される。図２５に示す様に、コマンドセットＣＳＲ２（２）のデータＸＸｈ（Ｐｒｅ）、００ｈ、Ａｄｄ及び３１ｈは、「次に実行する動作のレジスタ」に保持される。
【0225】
コマンドセットＣＳＲ２（２）に含まれるデータＡｄｄは、例えば、動作対象の上位ページ（ＵＰ）、メモリプレーンＭＰＬｘ、メモリブロックＢＬＫｙ、ワード線ＷＬｍ、及びメモリストリングＭＳｎを特定するデータであるものとする。
【0226】
コマンドセットＣＳＲ２（１）に含まれるアドレスデータＤＡＤＤと、コマンドセットＣＳＲ２（２）に含まれるアドレスデータＤＡＤＤとは、メモリプレーン（ＭＰｘ）、メモリブロック（ＢＬＫｙ）、ワード線（ＷＬｍ）及びメモリストリング（ＭＳｎ）が共通である。
【0227】
タイミングｔ３１２において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＦＲに対応する読み出しデータを取得する。上述した様に、センス動作を実行する際に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0228】
次に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＤＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｃステートに対応するメモリセルＭＣはＯＮ状態となり、Ｄステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0229】
また、タイミングｔ３１３において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＤＲに対応する読み出しデータを取得する。このときも、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0230】
次に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＢＲを供給する。これにより、図１８（ａ）のＥｒステート～Ａステートに対応するメモリセルＭＣはＯＮ状態となり、Ｂステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0231】
また、タイミングｔ３１４において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＢＲに対応する読み出しデータを取得する。このときも、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。センスアンプモジュールＳＡＭは、センス動作によって取得された読み出しデータをキャッシュメモリＣＭに転送する。キャッシュメモリＣＭは、センスアンプモジュールＳＡＭから転送された読み出しデータがラッチ回路ＸＤＬに格納されると、その旨を示す信号をシーケンサＳＱＣに出力する。
【0232】
タイミングｔ３０９～タイミングｔ３１５の動作が、図２１を参照して説明した読み出し電圧供給動作（第２読み出し電圧供給動作）に相当する。図２１及び図２４に示す様に、読み出し電圧動作中、非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３には、それぞれ、電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤが供給されている。
【0233】
タイミングｔ３１５からタイミングｔ３１６までのチャネルクリーン期間は、タイミングｔ３０８からタイミングｔ３０９までのチャネルクリーン期間と同様の動作が実行される。即ち、チャネルクリーン期間において、選択ワード線ＷＬＳに読み出しパス電圧ＶＲＥＡＤを供給する。尚、チャネルクリーン期間において、非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３には、それぞれ、電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤが供給されている。
【0234】
また、チャネルクリーン期間において、ソース線ＳＬに電圧ＶＤＤを供給する。これにより、ビット線ＢＬ及びソース線ＳＬが同電位となり、貫通電流が流れるのが防止される。また、チャネルクリーン期間において、全てのワード線ＷＬに対して供給される複数の読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤを放電せずに、次の読み出し動作における選択ワード線ＷＬＳに対する読み出しパス電圧ＶＲＥＡＤの充電用の電圧として再利用する。
【0235】
また、次に実行される接続リードの読み出し動作（例えばタイミングｔ３１６～タイミングｔ３２２の第２読み出し動作）においては、一つ前に実行される接続リードの読み出し動作（例えばタイミングｔ３０９～タイミングｔ３１６の第２読み出し動作）と、メモリプレーンＭＰＬ及びメモリブロックＢＬＫが同一であることを条件に、選択ワード線ＷＬＳに対する読み出しパス電圧ＶＲＥＡＤの充電を省略することができる。第２読み出し動作を２回連続して実行する場合、動作対象のメモリプレーンＭＰＬ及びメモリブロックＢＬＫが同一であれば、一つ前に実行される第２読み出し動作の対象であるメモリブロックＢＬＫ内における全てのワード線ＷＬに対して読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤが供給されている。この場合、メモリブロックＢＬＫ内における複数のワード線ＷＬのいずれが選択ワード線ＷＬＳとして選択されても、次の第２読み出し動作において、１回目の読み出しパス電圧供給動作を省略することができる。
【0236】
図２４のタイミングｔ３１５～タイミングｔ３１６の動作が第３読み出しパス電圧供給に相当する。
【0237】
タイミングｔ３１６において、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＧＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｆステートに対応するメモリセルＭＣはＯＮ状態となり、Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。また、ソース線ＳＬに電圧ＶＳＲＣを供給する。このとき、ビット線ＢＬの電圧は電圧ＶＤＤに維持される。
【0238】
タイミングｔ３１７において、シーケンサＳＱＣは、キャッシュメモリＣＭからの信号（読み出しデータがラッチ回路ＸＤＬに格納されたことを示す信号）を入力されたことに応じて、端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。また、シーケンサＳＱＣは、コマンドセットＣＳＲ２（３）の入力に応じて（タイミングｔ３１８）、端子ＲＢｎを“Ｈ”状態から“Ｌ”状態に制御する。尚、図２５に示す様に、タイミングｔ３１０～タイミングｔ３１７の動作が、コマンドセットＣＳＲ２（１）に対応する読み出し動作（第２読み出し動作）である。その後、コマンドセットＣＳＲ２（２）に対応する読み出し動作（タイミングｔ３１７～タイミングｔ３２３の動作）が実行される。
【0239】
シーケンサＳＱＣは、コマンドセットＣＳＲ２（３）にデータＰｒｅ（ＸＸｈ）が付加されていることによって、接続リードのモードであることを認識する。
【0240】
コマンドセットＣＳＲ２（３）が入力されると、コマンドセットＣＳＲ２（３）のデータＸＸｈ（Ｐｒｅ）、００ｈ及び３１ｈがコマンドデータＤＣＭＤとしてコマンドレジスタＣＭＲに保持され、コマンドセットＣＳＲ２（３）のデータＡｄｄがアドレスデータＤＡＤＤとしてアドレスレジスタＡＤＲに保持される。図２５に示す様に、コマンドセットＣＳＲ２（３）のデータＸＸｈ（Ｐｒｅ）、００ｈ、Ａｄｄ及び３１ｈは、「次に実行する動作のレジスタ」に保持される。
【0241】
図２４には示していないが、コマンドセットＣＳＲ２（３）に含まれるデータＡｄｄは、例えば、動作対象の上位ページ（ＵＰ）、メモリプレーンＭＰＬｘ、メモリブロックＢＬＫｙ、ワード線ＷＬｍ、及びメモリストリングＭＳｎを特定するデータであるものとする。
【0242】
タイミングｔ３１９において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＧＲに対応する読み出しデータを取得する。上述した様に、センス動作を実行する際に、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。
【0243】
次に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＣＲを供給する。これにより、図１８（ａ）のＥｒステート～Ｂステートに対応するメモリセルＭＣはＯＮ状態となり、Ｃステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
【0244】
また、タイミングｔ３２０において、センス動作を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＣＲに対応する読み出しデータを取得する。このときも、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増加する。センスアンプモジュールＳＡＭは、センス動作によって取得された読み出しデータをキャッシュメモリＣＭに転送する。キャッシュメモリＣＭは、センスアンプモジュールＳＡＭから転送された読み出しデータがラッチ回路ＸＤＬに格納されると、その旨を示す信号をシーケンサＳＱＣに出力する。
【0245】
タイミングｔ３１６～タイミングｔ３２１の動作が、図２１を参照して説明した読み出し電圧供給動作（第２読み出し電圧供給動作）に相当する。図２１及び図２４に示す様に、読み出し電圧動作中、非選択ワード線ＷＬＵ１，ＷＬＵ２，ＷＬＵ３には、それぞれ、電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤが供給されている。
【0246】
タイミングｔ３２１からタイミングｔ３２２までのチャネルクリーン期間は、タイミングｔ３０８からタイミングｔ３０９までのチャネルクリーン期間及びタイミングｔ３１５からタイミングｔ３１６までのチャネルクリーン期間と同様の動作が実行される。
【0247】
図２４のタイミングｔ３２１～タイミングｔ３２２の動作が第３読み出しパス電圧供給動作に相当する。
【0248】
タイミングｔ３２３において、シーケンサＳＱＣは、キャッシュメモリＣＭからの信号（読み出しデータがラッチ回路ＸＤＬに格納されたことを示す信号）を入力されたことに応じて、端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。これにより、コマンドセットの受け付けが可能となる。
【0249】
［効果］
半導体記憶装置の高集積化に伴い、Ｚ方向に積層された導電層１１０（図１４、図１５）の数が増大しつつある。これに伴い、ワード線ＷＬ（特に非選択ワード線ＷＬ）の充電に必要な電荷量が増大し、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増大しつつある。これに伴い、消費電力及び発熱量が増大してしまう場合がある。この様な動作電流ＩＣＣを削減するためには、例えば、図２２のタイミングｔ４１０～タイミングｔ４１２の時間を長くして、単位時間当たりに移動する電荷量を削減することも可能である。しかしながら、この様な場合には、複数のページの読み出し動作に要する時間が長くなってしまう場合がある。
半導体記憶装置の高集積化に伴い、Ｚ方向に積層された導電層１１０（図１４、図１５）の数が増大しつつある。これに伴い、ワード線ＷＬ（特に非選択ワード線ＷＬ）の充電に必要な電荷量が増大し、電源電圧ＶＣＣが供給されるパッド電極Ｐｘに流れる動作電流ＩＣＣが増大しつつある。これに伴い、消費電力及び発熱量が増大してしまう場合がある。この様な動作電流ＩＣＣを削減するためには、例えば、図２２のタイミングｔ４１０～タイミングｔ４１２の時間を長くして、単位時間当たりに移動する電荷量を削減することも可能である。しかしながら、この様な場合には、複数のページの読み出し動作に要する時間が長くなってしまう場合がある。
【0250】
本実施形態においては、チャネルクリーン期間におけるワード線ＷＬに対して供給される読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤを放電せずに、次の読み出し動作におけるワード線ＷＬに対する読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤの充電用の電圧として再利用する。従って、ワード線ＷＬ（特に非選択ワード線ＷＬＵ）に対する読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤの充電時における動作電流ＩＣＣを削減することができる。
【0251】
また、本実施形態においては、メモリプレーンＭＰＬ及びメモリブロックＢＬＫが同一であることを条件に、読み出し動作における選択ワード線ＷＬＳに対する読み出しパス電圧ＶＲＥＡＤの充電を省略することができる。従って、複数のページの読み出し動作に要する時間を短縮することができる。
【0252】
尚、図２５に示した「次に実行する動作のレジスタ」には、接続リードを指示するコマンドセットＣＳＲ２のデータだけでなく、キャッシュリードを指示するコマンドセットＣＳＲ１のデータが保持される場合もある。例えば、現在実行中の第１読み出し動作又は第２読み出し動作のプレーンアドレス又はブロックアドレスと、次に実行する読み出し動作のプレーンアドレス又はブロックアドレスと、が異なる場合がある。この場合、上述した様に、接続リードの読み出し動作（第２読み出し動作）を実行することができないので、キャッシュリードを指示するコマンドセットＣＳＲ１が入力される。そして、そのコマンドセットＣＳＲ１を「次に実行する動作のレジスタ」に保持される。ただし、「次に実行する動作のレジスタ」は、コマンドセットＣＳＲ２のみ保持される専用のレジスタであっても良い。
【0253】
尚、図２３の「現在実行中の動作のレジスタ」であるアドレスレジスタＡＤＲ及びコマンドレジスタＣＭＲに空きがない場合は、メモリダイＭＤはどのようなコマンドセットでも受け付けはできず、そのコマンドセットに基づく動作も実行しない。また、図２５の「現在実行中の動作のレジスタ」及び「次に実行する動作のレジスタ」である２組のアドレスレジスタＡＤＲ及びコマンドレジスタＣＭＲに空きがない場合は、メモリダイＭＤはどのようなコマンドセットでも受け付けはできず、そのコマンドセットに基づく動作も実行しない。
【0254】
［第２実施形態］
第２実施形態に係る接続リードでは、チャネルクリーン期間の直前に選択ワード線ＷＬＳに供給される読み出し電圧ＶＣＧＲのレベルに応じて、チャネルクリーン期間の長さを変更する。
第２実施形態に係る接続リードでは、チャネルクリーン期間の直前に選択ワード線ＷＬＳに供給される読み出し電圧ＶＣＧＲのレベルに応じて、チャネルクリーン期間の長さを変更する。
【0255】
上記図２４に示す様に、チャネルクリーン期間（タイミングｔ３０８～タイミングｔ３０９）の直前に、選択ワード線ＷＬＳに供給される読み出し電圧ＶＣＧＲは、Ａステートに対応する読み出し電圧ＶＣＧＡＲである。この場合、チャネルクリーン期間（タイミングｔ３０８～タイミングｔ３０９）の長さは、時間Ｔ１である。また、チャネルクリーン期間（タイミングｔ３１５～タイミングｔ３１６）の直前に、選択ワード線ＷＬＳに供給される読み出し電圧ＶＣＧＲは、Ｂステートに対応する読み出し電圧ＶＣＧＢＲである。この場合、チャネルクリーン期間（タイミングｔ３１５～タイミングｔ３１６）の長さは、時間Ｔ２である。また、チャネルクリーン期間（タイミングｔ３２１～タイミングｔ３２２）の直前に、選択ワード線ＷＬＳに供給される読み出し電圧ＶＣＧＲは、Ｃステートに対応する読み出し電圧ＶＣＧＣＲである。この場合、チャネルクリーン期間（タイミングｔ３２１～タイミングｔ３２２）の長さは、時間Ｔ３である。
【0256】
選択ワード線ＷＬＳに供給される電圧を、読み出し電圧ＶＣＧＡＲから読み出しパス電圧ＶＲＥＡＤまで上昇させるのに必要な時間、読み出し電圧ＶＣＧＢＲから読み出しパス電圧ＶＲＥＡＤまで上昇させるのに必要な時間、読み出し電圧ＶＣＧＣＲから読み出しパス電圧ＶＲＥＡＤまで上昇させるのに必要な時間が、それぞれ異なる。そこで、第２実施形態では、チャネルクリーン期間の直前に選択ワード線ＷＬＳに供給される読み出し電圧ＶＣＧＲのレベルに応じて、チャネルクリーン期間の長さを変更している。
【0257】
図２４の例では、読み出し電圧ＶＣＧＡＲの方が読み出し電圧ＶＣＧＢＲよりも小さい。このため、読み出し電圧ＶＣＧＡＲから読み出しパス電圧ＶＲＥＡＤまで上昇させる時間の方が、読み出し電圧ＶＣＧＢＲから読み出しパス電圧ＶＲＥＡＤまで上昇させる時間よりも長くかかる。従って、チャネルクリーン期間の時間Ｔ１は、時間Ｔ２よりも長くしている。
【0258】
また、読み出し電圧ＶＣＧＢＲの方が読み出し電圧ＶＣＧＣＲよりも小さい。このため、読み出し電圧ＶＣＧＢＲから読み出しパス電圧ＶＲＥＡＤまで上昇させる時間の方が、読み出し電圧ＶＣＧＣＲから読み出しパス電圧ＶＲＥＡＤまで上昇させる時間よりも長くかかる。従って、チャネルクリーン期間の時間Ｔ２は、時間Ｔ３よりも長くしている。
【0259】
第２実施形態の構成によれば、読み出し電圧ＶＣＧＲのレベルに応じてチャネルクリーン期間の長さを適宜調整することができる。
【0260】
［第３実施形態］
第３実施形態に係る接続リードでは、コマンドセットＣＳＲ２を入力した後に別のコマンドセットＣＳＲ２´を入力した場合、コマンドセットＣＳＲ２を別のコマンドセットＣＳＲ２´に置き換える。
第３実施形態に係る接続リードでは、コマンドセットＣＳＲ２を入力した後に別のコマンドセットＣＳＲ２´を入力した場合、コマンドセットＣＳＲ２を別のコマンドセットＣＳＲ２´に置き換える。
【0261】
図２６は、第３実施形態に係る接続リードの読み出し動作について説明するためのタイミングチャートである。図２７は、第３実施形態に係る接続リードの読み出し動作における、コマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲに保持されるコマンドデータＤＣＭＤ及びアドレスデータＤＡＤＤの例を示す図である。尚、図２６のタイミング３０１～タイミングｔ３２３（タイミングｔ３０Ｘを除く。）の動作は、図２４を参照して説明した動作と同様であるため、重複する説明を省略する。
【0262】
上記第１実施形態と同様、接続リードを指示するコマンドセットＣＳＲ２（１）が入力される。第３実施形態では、コマンドセットＣＳＲ２（１）が入力された後、図２６のタイミングｔ３０Ｘにおいて新たにコマンドセットＣＳＲ２（１）´が入力された場合、既に入力されているコマンドセットＣＳＲ２（１）が、新たに入力されたコマンドセットＣＳＲ２（１）´に置き換えられる。例えば、図２７に示す様に、「次に実行する動作のレジスタ」に保持されているコマンドセットＣＳＲ２（１）のデータが、コマンドセットＣＳＲ２（１）´のデータに上書きされる。この場合、図２７に示す様に、タイミングｔ３１０～タイミングｔ３１１及びタイミングｔ３１１～タイミングｔ３１７の動作は、コマンドセットＣＳＲ２（１）´のデータで指定された動作が実行される。
【0263】
端子ＲＢｎの状態（レディ／ビジー信号ＲＢ）は、コマンドセットを受け付け可能か否かを示す。上述した様に、本来、端子ＲＢｎが“Ｈ”状態のとき（レディ期間）はコマンドセットを受け付け可能であり、端子ＲＢｎが“Ｈ”状態のとき（ビジー期間）はコマンドセットを受け付け不可能であることを示す。しかしながら、データＰｒｅ（ＸＸｈ）は、ビジー期間であってもメモリダイＭＤが受け付け可能であることを示す特殊コマンドを意味する。メモリダイＭＤは、コマンドセットＣＳＲ２にプリフィックスコマンド（データＸＸｈ（Ｐｒｅ））が付加されていることにより、特別なコマンドセットであると認識して、ビジー期間であっても例外的にその様なコマンドセットを入力し、受け付けする。
【0264】
ただし、メモリダイＭＤは、端子ＲＢｎ（レディ／ビジー信号ＲＢ）が“Ｌ”状態（ビジー状態）のときに、プリフィックスコマンド（データＸＸｈ（Ｐｒｅ））が付加されていないコマンドセットを入力しても、そのコマンドセットに基づく動作を実行しない。
【0265】
置き換えられるコマンドセットＣＳＲ２（１）´が入力可能な期間は、第１読み出し電圧供給動作が終了するタイミング（チャネルクリーン期間が開始されるタイミング：ｔ３０８）までの期間である。チャネルクリーン期間が開始された後に、コマンドセットＣＳＲ２（１）´が入力されても、接続リードの読み出し動作を実行することができないからである。
【0266】
尚、図２７に示した「次に実行する動作のレジスタ」には、接続リードを指示するコマンドセットＣＳＲ２のデータだけでなく、キャッシュリードを指示するコマンドセットＣＳＲ１のデータが保持される場合もある。ただし、「次に実行する動作のレジスタ」は、コマンドセットＣＳＲ２のみ保持される専用のレジスタであっても良い。
【0267】
第３実施形態の構成によれば、コントローラダイＣＤがコマンドセットＣＳＲ２（１）を出力した後に、例えばコマンドセットＣＳＲ２（１）で指定されたアドレスとは異なるアドレスのデータを先に読み出す必要が生じた場合等であっても、別のコマンドセットＣＳＲ２（１）´を出力することで、レジスタに保持されるコマンドセットＣＳＲ２（１）のデータを、別のコマンドセットＣＳＲ２（１）´のデータに置き換えることができる。
【0268】
［第４実施形態］
上記第１実施形態に係る接続リードでは、選択ワード線ＷＬＳに供給する読み出し電圧ＶＣＧＲを、高いレベルの読み出し電圧から低いレベルの読み出し電圧に切り替えていた。これに対し、第４実施形態に係る接続リードでは、選択ワード線ＷＬＳに供給する読み出し電圧ＶＣＧＲを、低いレベルの読み出し電圧から高いレベルの読み出し電圧に切り替える。
上記第１実施形態に係る接続リードでは、選択ワード線ＷＬＳに供給する読み出し電圧ＶＣＧＲを、高いレベルの読み出し電圧から低いレベルの読み出し電圧に切り替えていた。これに対し、第４実施形態に係る接続リードでは、選択ワード線ＷＬＳに供給する読み出し電圧ＶＣＧＲを、低いレベルの読み出し電圧から高いレベルの読み出し電圧に切り替える。
【0269】
図２８は、第４実施形態に係る接続リードの読み出し動作について説明するためのタイミングチャートである。
【0270】
上記第１実施形態に係る接続リードの読み出し電圧供給動作では、図２４に示す様に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＥＲ，ＶＣＧＡＲの順に供給し、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＦＲ，ＶＣＧＤＲ，ＶＣＧＢＲの順に供給し、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＧＲ，ＶＣＧＣＲの順に供給していた。これに対し、第４実施形態に係る接続リードの読み出し電圧供給動作では、図２８に示す様に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＡＲ，ＶＣＧＥＲの順に供給し、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＢＲ，ＶＣＧＤＲ，ＶＣＧＦＲの順に供給し、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＣＲ，ＶＣＧＧＲの順に供給する。それ以外の構成については、図２４を参照して説明した内容と同様であるため、重複する説明を省略する。
【0271】
この様な構成においても、ワード線ＷＬ（特に非選択ワード線ＷＬＵ）に対する読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤの充電時における動作電流ＩＣＣを削減することができると共に、複数のページの読み出し動作に要する時間を短縮することができる。
【0272】
［第５実施形態］
次に、図２９を参照して、第５実施形態に係る複数のメモリプレーンＭＰＬにおける接続リードについて説明する。図２９は、第５実施形態に係る接続リードの読み出し動作について説明するための模式的なタイミングチャートである。
次に、図２９を参照して、第５実施形態に係る複数のメモリプレーンＭＰＬにおける接続リードについて説明する。図２９は、第５実施形態に係る接続リードの読み出し動作について説明するための模式的なタイミングチャートである。
【0273】
図１３を参照して説明した様に、メモリダイＭＤ（チップＣＭ）は、４つのメモリプレーンＭＰＬ０～ＭＰＬ３を備える。第５実施形態に係る半導体記憶装置は、お互いに異なるメモリプレーンＭＰＬ０～ＭＰＬ３に含まれる複数の選択ページＰＧに対して、同時に接続リードの読み出し動作を実行したり、独立したタイミングで並行して接続リードの読み出し動作を実行したりすることが可能である。この様な機能をＡＩＰＲ機能（Asynchronous Independent Plane Read）と呼ぶ場合がある。
【0274】
尚、図２９において、“Read Operation”は、例えば図２４のタイミングｔ３０４～タイミングｔ３０８、タイミングｔ３０９～タイミングｔ３１５、及びタイミングｔ３１６～タイミングｔ３２１の動作に対応する。また、“Ch- Clean”は、例えば図２４のタイミングｔ３０８～タイミングｔ３０９、タイミングｔ３１５～タイミングｔ３１６、及びタイミングｔ３３２１～タイミングｔ３２２のチャネルクリーン期間に対応する。
【0275】
４つのメモリプレーンＭＰＬ０～ＭＰＬ３は、それぞれ、読み出し動作の実行中は“True Busy”が“Ｌ”状態となる。また、４つのメモリプレーンＭＰＬ０～ＭＰＬ３は、それぞれ、端子ＲＢｎからレディ／ビジー信号ＲＢを出力する。また、４つのメモリプレーンＭＰＬ０～ＭＰＬ３は、それぞれ、コマンドセットＣＳＲ１，ＣＳＲ２を入力し、コマンドセットＣＳＲ１，ＣＳＲ２に応じた動作を実行する。４つのメモリプレーンＭＰＬ０～ＭＰＬ３の動作に応じた動作電流ＩＣＣがそれぞれ発生する。
【0276】
メモリダイＭＤのレディ／ビジー信号ＲＢは、各メモリプレーンＭＰＬ０～ＭＰＬ３のレディ／ビジー信号ＲＢのＯＲ条件として出力される。また、コントローラダイＣＤは、複数のコマンドセットＣＳＲ１，ＣＳＲ２を同時に出力することができない。従って、コントローラダイＣＤは、各メモリプレーンＭＰＬ０～ＭＰＬ３に対するコマンドセットＣＳＲ１，ＣＳＲ２の出力タイミングが重ならない様に、各メモリプレーンＭＰＬ０～ＭＰＬ３に対してコマンドセットＣＳＲ１，ＣＳＲ２を出力する。また、メモリダイＭＤにおける動作電流ＩＣＣは、各メモリプレーンＭＰＬ０～ＭＰＬ３の動作電流ＩＣＣを足し合わせたものである。
【0277】
第５実施形態の構成によれば、各メモリプレーンＭＰＬ０～ＭＰＬ３において、ワード線ＷＬ（特に非選択ワード線ＷＬＵ）に対する読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤの充電時における動作電流ＩＣＣを削減することができ、その結果、メモリダイＭＤにおける動作電流ＩＣＣを一層削減することができる。
【0278】
［第６実施形態］
次に、図３０を参照して、第６実施形態に係るノーマルリード後における接続リードについて説明する。図３０は、第６実施形態に係る接続リードの読み出し動作について説明するためのタイミングチャートである。
次に、図３０を参照して、第６実施形態に係るノーマルリード後における接続リードについて説明する。図３０は、第６実施形態に係る接続リードの読み出し動作について説明するためのタイミングチャートである。
【0279】
第１実施形態（図２４）においては、タイミングｔ３０３において、端子ＲＢｎが“Ｌ”状態から“Ｈ”状態に制御され、タイミングｔ３０５において、端子ＲＢｎが“Ｈ”状態から“Ｌ”状態に制御されていた。これに対し、第６実施形態（図３０）においては、タイミングｔ３０３～タイミングｔ３０５において、端子ＲＢｎが“Ｌ”状態に維持されている。
【0280】
また、第１実施形態（図２４）においては、メモリダイＭＤは、コントローラダイＣＤからキャッシュリードを指示するコマンドセットＣＳＲ１を最初に入力し、その後、コントローラダイＣＤから接続リードを指示するコマンドセットＣＳＲ２を入力していた。これに対し、第６実施形態（図３０）においては、コントローラダイＣＤからノーマルリードを指示するコマンドセットＣＳＲ３を最初に入力し、その後、コントローラダイＣＤから接続リードを指示するコマンドセットＣＳＲ４を入力する。
【0281】
コマンドセットＣＳＲ３に対応する読み出し動作を第１読み出し動作と呼び、コマンドセットＣＳＲ４に対応する読み出し動作を第２読み出し動作と呼ぶ場合がある。コマンドセットＣＳＲ３は、図３０に示した様に、データ００ｈ，Ａｄｄ，３０ｈを含む。コマンドセットＣＳＲ４は、図３０に示した様に、データＰｒｅ（ＸＸｈ），００ｈ，Ａｄｄ，３０ｈを含む。
【0282】
上述した様に、データＰｒｅ（ＸＸｈ）は、ビジー期間であってもメモリダイＭＤが受け付け可能であることを示す特殊コマンドを意味する。メモリダイＭＤは、コマンドセットＣＳＲ４にプリフィックスコマンド（データＸＸｈ（Ｐｒｅ））が付加されていることにより、特別なコマンドセットであると認識して、ビジー期間であっても例外的にその様なコマンドセットを入力し、受け付けする。
【0283】
ただし、メモリダイＭＤは、端子ＲＢｎ（レディ／ビジー信号ＲＢ）が“Ｌ”状態（ビジー状態）のときに、プリフィックスコマンド（データＸＸｈ（Ｐｒｅ））が付加されていないコマンドセットを入力しても、そのコマンドセットに基づく動作を実行しない。
【0284】
コマンドセットＣＳＲ４（１）が入力可能な期間は、第１読み出し電圧供給動作が終了するタイミング（チャネルクリーン期間が開始されるタイミング：ｔ３０８）までの期間である。チャネルクリーン期間が開始された後に、コマンドセットＣＳＲ４（１）が入力されても、接続リードの読み出し動作を実行することができないからである。図３０の例では、タイミングｔ３０Ｙにおいて、コマンドセットＣＳＲ４（１）が入力されている。
【0285】
尚、図３０のコマンドセットＣＳＲ４（２）、ＣＳＲ４（３）は、図２４等のコマンドセットＣＳＲ２（２）、ＣＳＲ２（３）とレディ期間中の同じタイミングで入力されている。しかしながら、図３０のコマンドセットＣＳＲ４（２）、ＣＳＲ４（３）は、ビジー期間中に入力されても良い。この場合も、コマンドセットＣＳＲ４（２）、ＣＳＲ４（３）が入力可能な期間は、第１読み出し電圧供給動作が終了するタイミング（チャネルクリーン期間が開始されるタイミング）までの期間である。
【0286】
この様な構成においても、ワード線ＷＬ（特に非選択ワード線ＷＬＵ）に対する読み出しパス電圧ＶＲＥＡＤＫ，ＶＲＥＡＤＬ，ＶＲＥＡＤの充電時における動作電流ＩＣＣを削減することができると共に、複数のページの読み出し動作に要する時間を短縮することができる。
【0287】
［その他の実施形態］
以上、第１実施形態～第６実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した半導体記憶装置はあくまでも例示に過ぎず、動作、構成等は、適宜調整可能である。
以上、第１実施形態～第６実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した半導体記憶装置はあくまでも例示に過ぎず、動作、構成等は、適宜調整可能である。
【0288】
例えば、第１実施形態～第６実施形態に係る半導体記憶装置においては、例えば図１６を参照して説明した様に、各メモリセルＭＣに３ビットのデータを記録させていた。しかしながら、メモリセルＭＣに記録されるデータは、１ビットでも良いし、２ビットでも良いし、４ビット以上でも良い。
【0289】
また、例えば、図２４等においては、チャネルクリーン期間（タイミングｔ３０８～タイミングｔ３０９等）にソース線ＳＬに電圧ＶＤＤを供給していた。しかしながら、チャネルクリーン期間（タイミングｔ３０８～タイミングｔ３０９等）にビット線ＢＬに電圧ＶＳＲＣを供給しても良い。この様な構成であっても、チャネルクリーン期間においてビット線ＢＬ及びソース線ＳＬを同電位にすることができる。
【0290】
また、コントローラダイＣＤは、接続リードを指示するコマンドセットＣＳＲ２を出力可能な期間に出力することが出来ない場合は、キャッシュリードを指示するコマンドセットＣＳＲ１を出力しても良い。
【0291】
また、接続リードを指示するコマンドセットＣＳＲ２は、任意の回数入力可能である。また、コマンドセットＣＳＲ２に対応する第２読み出し動作は、任意の回数、連続して実行可能である。
【0292】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0293】
１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、ＷＬ…ワード線、ＷＬＳ…選択ワード線（第１導電層、第２導電層、第３導電層）、ＷＬＵ…非選択ワード線（第１非選択導電層、第２非選択導電層、第３非選択導電層）、ＭＣ…メモリセル、ＭＳ…メモリストリング、ＳＵ…ストリングユニット、ＢＬＫ…メモリブロック、ＭＣＡ…メモリセルアレイ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】