(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023141616
(43)【公開日】2023-10-05
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
H10B 43/27 20230101AFI20230928BHJP
H10B 43/40 20230101ALI20230928BHJP
H10B 43/50 20230101ALI20230928BHJP
H01L 21/336 20060101ALI20230928BHJP
H01L 21/3205 20060101ALI20230928BHJP
H01L 25/07 20060101ALI20230928BHJP
H01L 21/60 20060101ALI20230928BHJP
【ＦＩ】
H01L27/11582
H01L27/11573
H01L27/11575
H01L29/78 371
H01L21/88 S
H01L21/88 T
H01L21/88 Z
H01L25/08 C
H01L21/60 311Q
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022048021
(22)【出願日】2022-03-24
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】川西 絢子
(72)【発明者】
【氏名】荒井 伸也
【テーマコード（参考）】
5F033
5F044
5F083
5F101
【Ｆターム（参考）】
5F033HH08
5F033HH11
5F033HH19
5F033KK08
5F033KK11
5F033KK19
5F033MM01
5F033MM12
5F033MM13
5F033MM21
5F033NN30
5F033QQ48
5F033RR04
5F033RR06
5F033RR22
5F033TT04
5F033VV01
5F033VV07
5F033VV16
5F033WW01
5F033XX01
5F044RR03
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA09
5F083GA10
5F083GA30
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA36
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083MA19
5F083PR03
5F083PR21
5F083PR40
5F083ZA28
5F083ZA29
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH04
5F101BH14
5F101BH23
(57)【要約】
【課題】歩留りを向上させる。
【解決手段】一実施形態のメモリデバイスは第１領域ＡＲ，ＩＤＲ、第１領域を囲む第２領域ＤＣＲ、及び第２領域を囲む第３領域ＯＤＲに分けられる面で接する第１及び第２チップを備える。第１チップは第１及び第２拡散領域が設けられた基板、第２領域で第１領域を囲む第１及び第２電極部ＢＰｄ＿２，ＢＰｄ＿３を含む。第２チップは配線層、第２領域で第１領域を囲み第１電極部と接する第３電極部ＢＰｄ＿２、第２領域で第１領域を囲み第２電極部と接する第４電極部ＢＰｄ＿３、配線層に接し第１領域を囲み第１拡散領域と電気的に接続される第１壁部、及び配線層に接し第１領域を囲み第２拡散領域と電気的に接続される第２壁部を含む。第１及び第３電極部、並びに第１壁部は連続した１個の導電体を含む。第１及び第２電極部、並びに第３及び第４電極部が第２領域に占める面積の第１及び第２割合の各々は３％以上４０％以下である。
【選択図】図４
【解決手段】一実施形態のメモリデバイスは第１領域ＡＲ，ＩＤＲ、第１領域を囲む第２領域ＤＣＲ、及び第２領域を囲む第３領域ＯＤＲに分けられる面で接する第１及び第２チップを備える。第１チップは第１及び第２拡散領域が設けられた基板、第２領域で第１領域を囲む第１及び第２電極部ＢＰｄ＿２，ＢＰｄ＿３を含む。第２チップは配線層、第２領域で第１領域を囲み第１電極部と接する第３電極部ＢＰｄ＿２、第２領域で第１領域を囲み第２電極部と接する第４電極部ＢＰｄ＿３、配線層に接し第１領域を囲み第１拡散領域と電気的に接続される第１壁部、及び配線層に接し第１領域を囲み第２拡散領域と電気的に接続される第２壁部を含む。第１及び第３電極部、並びに第１壁部は連続した１個の導電体を含む。第１及び第２電極部、並びに第３及び第４電極部が第２領域に占める面積の第１及び第２割合の各々は３％以上４０％以下である。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１領域、前記第１領域を囲む第２領域、及び前記第２領域を囲む第３領域に分けられる第１面で接する第１チップ及び第２チップを備え、
前記第１チップは、
第１導電型の第１拡散領域及び前記第１導電型と異なる第２導電型の第２拡散領域が設けられる基板と、
前記第２領域で前記第１領域を囲む連続した１個の導電体を含む第１電極部と、
前記第２領域で前記第１電極部と離れて前記第１領域を囲む第２電極部と、
を含み、
前記第２チップは、
第１配線層と、
前記第２領域で前記第１領域を囲む連続した１個の導電体を含み、前記第１電極部と接する第３電極部と、
前記第２領域で前記第３電極部と離れて前記第１領域を囲み、前記第２電極部と接する第４電極部と、
前記第１配線層に接し、前記第１領域を囲む連続した１個の導電体を含み、前記第３電極部及び前記第１電極部を介して前記第１拡散領域と電気的に接続される第１壁部と、
前記第１配線層に接し、前記第１壁部と離れて前記第１領域を囲み、前記第４電極部及び前記第２電極部を介して前記第２拡散領域と電気的に接続される第２壁部と、
を含み、
前記第１電極部及び前記第２電極部が前記第２領域に占める面積の第１割合、並びに前記第３電極部及び前記第４電極部が前記第２領域に占める面積の第２割合の各々は、３％以上４０％以下である、
メモリデバイス。
前記第１チップは、
第１導電型の第１拡散領域及び前記第１導電型と異なる第２導電型の第２拡散領域が設けられる基板と、
前記第２領域で前記第１領域を囲む連続した１個の導電体を含む第１電極部と、
前記第２領域で前記第１電極部と離れて前記第１領域を囲む第２電極部と、
を含み、
前記第２チップは、
第１配線層と、
前記第２領域で前記第１領域を囲む連続した１個の導電体を含み、前記第１電極部と接する第３電極部と、
前記第２領域で前記第３電極部と離れて前記第１領域を囲み、前記第２電極部と接する第４電極部と、
前記第１配線層に接し、前記第１領域を囲む連続した１個の導電体を含み、前記第３電極部及び前記第１電極部を介して前記第１拡散領域と電気的に接続される第１壁部と、
前記第１配線層に接し、前記第１壁部と離れて前記第１領域を囲み、前記第４電極部及び前記第２電極部を介して前記第２拡散領域と電気的に接続される第２壁部と、
を含み、
前記第１電極部及び前記第２電極部が前記第２領域に占める面積の第１割合、並びに前記第３電極部及び前記第４電極部が前記第２領域に占める面積の第２割合の各々は、３％以上４０％以下である、
メモリデバイス。
【請求項2】
前記第１チップは、前記第３領域に設けられる第５電極部を更に含み、
前記第２チップは、前記第３領域に設けられ、前記第５電極部と接する第６電極部を更に含み、
前記第５電極部及び前記第６電極部は、前記基板から電気的に絶縁される、
請求項１記載のメモリデバイス。
前記第２チップは、前記第３領域に設けられ、前記第５電極部と接する第６電極部を更に含み、
前記第５電極部及び前記第６電極部は、前記基板から電気的に絶縁される、
請求項１記載のメモリデバイス。
【請求項3】
前記第５電極部が前記第３領域に占める面積の第３割合、及び前記第６電極部が前記第３領域に占める面積の第４割合の各々は、３％以上２０％以下である、
請求項２記載のメモリデバイス。
請求項２記載のメモリデバイス。
【請求項4】
前記第５電極部が前記第３領域に占める面積の第３割合は、前記第１割合の１／３以上２／３以下であり、
前記第６電極部が前記第３領域に占める面積の第４割合は、前記第２割合の１／３以上２／３以下である、
請求項２記載のメモリデバイス。
前記第６電極部が前記第３領域に占める面積の第４割合は、前記第２割合の１／３以上２／３以下である、
請求項２記載のメモリデバイス。
【請求項5】
第１領域、前記第１領域を囲む第２領域、及び前記第２領域を囲む第３領域に分けられる第１面で接する第１チップ及び第２チップを備え、
前記第１チップは、
第１導電型の第１拡散領域及び前記第１導電型と異なる第２導電型の第２拡散領域を有する基板と、
前記第２領域で前記第１領域を囲む第１電極部と、
前記第２領域で前記第１電極部と離れて前記第１領域を囲む第２電極部と、
を含み、
前記第２チップは、
第１配線層と、
前記第２領域で前記第１領域を囲み、前記第１電極部と接する第３電極部と、
前記第２領域で前記第３電極部と離れて前記第１領域を囲み、前記第２電極部と接する第４電極部と、
前記第１配線層に接し、前記第１領域を囲み、前記第３電極部及び前記第１電極部を介して前記第１拡散領域と電気的に接続される第１壁部と、
前記第１配線層に接し、前記第１壁部と離れて前記第１領域を囲み、前記第４電極部及び前記第２電極部を介して前記第２拡散領域と電気的に接続される第２壁部と、
を含み、
前記第３電極部と前記第４電極部との間の距離は、前記第１壁部と前記第２壁部との間の距離より長い、
メモリデバイス。
前記第１チップは、
第１導電型の第１拡散領域及び前記第１導電型と異なる第２導電型の第２拡散領域を有する基板と、
前記第２領域で前記第１領域を囲む第１電極部と、
前記第２領域で前記第１電極部と離れて前記第１領域を囲む第２電極部と、
を含み、
前記第２チップは、
第１配線層と、
前記第２領域で前記第１領域を囲み、前記第１電極部と接する第３電極部と、
前記第２領域で前記第３電極部と離れて前記第１領域を囲み、前記第２電極部と接する第４電極部と、
前記第１配線層に接し、前記第１領域を囲み、前記第３電極部及び前記第１電極部を介して前記第１拡散領域と電気的に接続される第１壁部と、
前記第１配線層に接し、前記第１壁部と離れて前記第１領域を囲み、前記第４電極部及び前記第２電極部を介して前記第２拡散領域と電気的に接続される第２壁部と、
を含み、
前記第３電極部と前記第４電極部との間の距離は、前記第１壁部と前記第２壁部との間の距離より長い、
メモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。ＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／０２６５３１４号明細書
【特許文献2】特開２０２０－９２１４６号公報
【特許文献3】米国特許第１０９７８５０５号明細書
【特許文献4】米国特許出願公開第２０２１／０２６５２９３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの歩留りを向上させる。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、第１面で接する第１チップ及び第２チップを備える。上記第１面は、第１領域、上記第１領域を囲む第２領域、及び上記第２領域を囲む第３領域に分けられる。上記第１チップは、基板と、第１電極部と、第２電極部と、を含む。上記基板には、第１導電型の第１拡散領域及び上記第１導電型と異なる第２導電型の第２拡散領域が設けられる。上記第１電極部は、上記第２領域で上記第１領域を囲む連続した１個の導電体を含む。上記第２電極部は、上記第２領域で上記第１電極部と離れて上記第１領域を囲む。上記第２チップは、第１配線層と、第３電極部と、第４電極部と、第１壁部と、第２壁部と、を含む。上記第３電極部は、上記第２領域で上記第１領域を囲む連続した１個の導電体を含み、上記第１電極部と接する。上記第４電極部は、上記第２領域で上記第３電極部と離れて上記第１領域を囲み、上記第２電極部と接する。上記第１壁部は、上記第１配線層に接し、上記第１領域を囲む連続した１個の導電体を含み、上記第３電極部及び上記第１電極部を介して上記第１拡散領域と電気的に接続される。上記第２壁部は、上記第１配線層に接し、上記第１壁部と離れて上記第１領域を囲み、上記第４電極部及び上記第２電極部を介して上記第２拡散領域と電気的に接続される。上記第１電極部及び上記第２電極部が上記第２領域に占める面積の第１割合、並びに上記第３電極部及び上記第４電極部が上記第２領域に占める面積の第２割合の各々は、３％以上４０％以下である。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
【図3】第１実施形態に係るメモリデバイスの貼合構造の概要を示す斜視図。
【図4】第１実施形態に係るメモリデバイスの貼合パッドの平面レイアウトの一例を示す平面図。
【図5】第１実施形態に係るメモリデバイスの放電用パッド領域における貼合パッドの平面レイアウトの一例を示す平面図。
【図6】第１実施形態に係るメモリデバイスの外側ダミーパッド領域における貼合パッドの平面レイアウトの一例を示す平面図。
【図7】第１実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
【図8】第１実施形態に係るメモリデバイスの放電用パッド領域における壁構造の一部及び貼合パッドの平面レイアウトの一例を示す平面図。
【図9】第１実施形態に係るメモリデバイスの貼合パッドの断面構造の一例を示す断面図。
【図10】第１実施形態に係るメモリデバイスのメモリセルアレイの断面構造の一例を示す断面図。
【図12】第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第１例を示す断面図。
【図13】第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第２例を示す断面図。
【図14】第３実施形態に係るメモリデバイスの放電用パッド領域における壁構造の一部及び貼合パッドの平面レイアウトの第１例を示す平面図。
【図15】第３実施形態に係るメモリデバイスの放電用パッド領域における貼合パッドの平面レイアウトの第１例を示す平面図。
【図16】第３実施形態に係るメモリデバイスの放電用パッド領域における壁構造の一部及び貼合パッドの平面レイアウトの第２例を示す平面図。
【図17】第３実施形態に係るメモリデバイスの放電用パッド領域における貼合パッドの平面レイアウトの第２例を示す平面図。
【図18】第１変形例に係るメモリデバイスの貼合パッドの平面レイアウトの一例を示す平面図。
【図19】第１変形例に係るメモリデバイスの断面構造の一例を示す断面図。
【図20】第２変形例に係るメモリデバイスの断面構造の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【0008】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【0009】
１． 第１実施形態
１．１ 構成
１．１．１ メモリシステムの構成
図１は、第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、外部のホスト機器（図示せず）に接続されるように構成された記憶装置である。メモリシステム１は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
１．１ 構成
１．１．１ メモリシステムの構成
図１は、第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、外部のホスト機器（図示せず）に接続されるように構成された記憶装置である。メモリシステム１は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
【0010】
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホスト機器からの要求に基づいて、メモリデバイス３を制御する。具体的には、例えば、メモリコントローラ２は、ホスト機器から書込みを要求されたデータをメモリデバイス３に書き込む。また、メモリコントローラ２は、ホスト機器から読出しを要求されたデータをメモリデバイス３から読み出してホスト機器に送信する。
【0011】
メモリデバイス３は、不揮発性メモリである。メモリデバイス３は、例えば、ＮＡＮＤフラッシュメモリである。メモリデバイス３は、不揮発にデータを記憶する。
【0012】
メモリコントローラ２とメモリデバイス３との通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
【0013】
１．１．２ メモリデバイスの構成
引き続き、図１に示すブロック図を参照して、第１実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス３は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備える。
引き続き、図１に示すブロック図を参照して、第１実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス３は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備える。
【0014】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。メモリセルアレイ１０に含まれるブロックＢＬＫの数は、１個でもよい。ブロックＢＬＫは、複数のメモリセルの集合である。ブロックＢＬＫは、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
【0015】
コマンドレジスタ１１は、メモリデバイス３がメモリコントローラ２から受信したコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
【0016】
アドレスレジスタ１２は、メモリデバイス３がメモリコントローラ２から受信したアドレス情報ＡＤＤを記憶する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0017】
シーケンサ１３は、メモリデバイス３全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、消去動作等を実行する。
【0018】
ドライバモジュール１４は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に記憶されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0019】
ロウデコーダモジュール１５は、アドレスレジスタ１２に記憶されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0020】
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0021】
１．１．３ メモリセルアレイの回路構成
図２は、第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含む。
図２は、第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含む。
【0022】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ビット線ＢＬの数は、１本でもよい。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積部を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0023】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0024】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ４内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
【0025】
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0026】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0027】
なお、第１実施形態に係るメモリデバイス３が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
【0028】
１．１．４ メモリデバイスの貼合構造
次に、第１実施形態に係るメモリデバイスの貼合構造の概要について説明する。
次に、第１実施形態に係るメモリデバイスの貼合構造の概要について説明する。
【0029】
１．１．４．１ 貼合構造の概要
図３は、第１実施形態に係るメモリデバイスの貼合構造の概要を示す斜視図である。
図３は、第１実施形態に係るメモリデバイスの貼合構造の概要を示す斜視図である。
【0030】
図３に示すように、メモリデバイス３は、メモリチップ１００及びＣＭＯＳチップ２００を備える。メモリチップ１００は、メモリセルアレイ１０に対応する構造を含む。ＣＭＯＳチップ２００は、例えば、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６に対応する構造を含む。
【0031】
また、メモリチップ１００及びＣＭＯＳチップ２００の各々は、複数の貼合パッドＢＰを含む。メモリデバイス３は、メモリチップ１００とＣＭＯＳチップ２００とが、複数の貼合パッドＢＰを介して貼り合わされて形成される。
【0032】
以下では、メモリチップ１００及びＣＭＯＳチップ２００が貼り合わされる面（貼合面）をＸＹ面とする。ＸＹ面において互いに直交する方向をＸ方向及びＹ方向とする。また、ＸＹ平面に略垂直であり、メモリチップ１００からＣＭＯＳチップ２００に向かう方向をＺ１方向とする。ＸＹ平面に略垂直であり、ＣＭＯＳチップ２００からメモリチップ１００に向かう方向をＺ２方向とする。Ｚ１方向及びＺ２方向のいずれかを限定しない場合は、Ｚ方向と表記する。
【0033】
１．１．４．２ 貼合パッドの平面レイアウト
次に、第１実施形態に係るメモリデバイスの貼合パッドの平面レイアウトについて説明する。図４は、第１実施形態に係るメモリデバイスの貼合パッドの平面レイアウトの一例を示す平面図である。
次に、第１実施形態に係るメモリデバイスの貼合パッドの平面レイアウトについて説明する。図４は、第１実施形態に係るメモリデバイスの貼合パッドの平面レイアウトの一例を示す平面図である。
【0034】
図４に示すように、メモリデバイス３のメモリチップ１００とＣＭＯＳチップ２００の貼合面は、例えばアクティブパッド領域ＡＲ、内側ダミーパッド領域ＩＤＲ、放電用パッド領域ＤＣＲ、外側ダミーパッド領域ＯＤＲ、及びカーフ領域ＫＲに分けられる。また、貼合パッドＢＰは、配置されている貼合面の領域に応じて、貼合パッドＢＰａ、ＢＰｉ、ＢＰｄ、及びＢＰｏに分類される。貼合パッドＢＰｄは、貼合パッドＢＰｄ＿２及びＢＰｄ＿３を含む。
【0035】
アクティブパッド領域ＡＲは、Ｚ方向に見てメモリデバイス３の中央部に位置する矩形状の領域である。アクティブパッド領域ＡＲの個数及び形状は、任意に設計され得る。アクティブパッド領域ＡＲには、貼合パッドＢＰａが配置される。貼合パッドＢＰａは、メモリデバイス３を動作させる際に、信号又は電源の経路として機能する導電体である。貼合パッドＢＰａは、例えば、各々が矩形状の複数の電極を含む。貼合パッドＢＰａに含まれる複数の電極は、例えば、正方格子状に配置される。
【0036】
内側ダミーパッド領域ＩＤＲは、Ｚ方向に見て放電用パッド領域ＤＣＲの内側に位置し、かつアクティブパッド領域ＡＲの外周を囲む四角環状の領域である。内側ダミーパッド領域ＩＤＲには、貼合パッドＢＰｉが配置される。貼合パッドＢＰｉは、放電用パッド領域ＤＣＲの内側に位置し、かつメモリデバイス３を動作させる際に、信号及び電源のいずれの経路としても機能しない導電体である。貼合パッドＢＰｉは、例えば、各々が矩形状の複数の電極を含む。貼合パッドＢＰｉに含まれる複数の電極は、例えば、正方格子とは異なるパターンで配置される。
【0037】
放電用パッド領域ＤＣＲは、Ｚ方向に見て内側ダミーパッド領域ＩＤＲの外周を囲む四角環状の領域である。放電用パッド領域ＤＣＲには、貼合パッドＢＰｄ＿２及びＢＰｄ＿３が配置される。貼合パッドＢＰｄ＿２及びＢＰｄ＿３の各々は、メモリチップ１００側に発生する静電気をＣＭＯＳチップ２００側に逃がすための放電経路として機能する導電体である。貼合パッドＢＰｄ＿２及びＢＰｄ＿３の各々は、例えば、連続した１個の電極を含む。貼合パッドＢＰｄ＿２に含まれる１個の電極は、貼合パッドＢＰａ及びＢＰｉを囲む四角環状の形状を有する。貼合パッドＢＰｄ＿３に含まれる１個の電極は、貼合パッドＢＰｄ＿２と離間しつつ、貼合パッドＢＰｄ＿２を囲む四角環状の形状を有する。
【0038】
外側ダミーパッド領域ＯＤＲは、Ｚ方向に見て放電用パッド領域ＤＣＲの外周を囲む四角環状の領域である。外側ダミーパッド領域ＯＤＲには、貼合パッドＢＰｏが配置される。貼合パッドＢＰｏは、放電用パッド領域ＤＣＲの外側に位置し、かつメモリデバイス３を動作させる際に、信号及び電源のいずれの経路としても機能しない導電体である。貼合パッドＢＰｏは、例えば、各々が矩形状の複数の電極を含む。貼合パッドＢＰｏに含まれる複数の電極は、例えば、正方格子とは異なるパターンで配置される。なお、貼合パッドＢＰｏに含まれる複数の電極の配置パターンは、貼合パッドＢＰｉに含まれる複数の電極の配置パターンと同等でもよいし、異なっていてもよい。
【0039】
カーフ領域ＫＲは、Ｚ方向に見て外側ダミーパッド領域ＯＤＲの外周を囲む四角環状の領域である。カーフ領域ＫＲは、半導体基板の最外周と接する。カーフ領域ＫＲには、貼合パッドが設けられない。カーフ領域ＫＲには、例えばメモリデバイス３の製造時に使用されるアライメントマーク等が設けられる。カーフ領域ＫＲ内の構造体の部分は、ウエハ上に複数形成されたメモリデバイス３をチップ毎に切り分けるダイシング工程によって除去されても良い。
【0040】
１．１．４．３ 貼合パッドの被覆率
次に、第１実施形態に係るメモリデバイスの貼合パッドの被覆率について説明する。貼合面の或る領域における貼合パッドＢＰの被覆率は、当該領域内に配置された貼合パッドＢＰが当該領域に占める面積の割合である。
次に、第１実施形態に係るメモリデバイスの貼合パッドの被覆率について説明する。貼合面の或る領域における貼合パッドＢＰの被覆率は、当該領域内に配置された貼合パッドＢＰが当該領域に占める面積の割合である。
【0041】
１．１．４．３．１ 放電用パッド領域における被覆率
図５は、第１実施形態に係るメモリデバイスの放電用パッド領域における貼合パッドの平面レイアウトの一例を示す平面図である。図５では、図４に示された放電用パッド領域ＤＣＲに配置された貼合パッドＢＰｄ＿２及びＢＰｄ＿３の一部が示される。
図５は、第１実施形態に係るメモリデバイスの放電用パッド領域における貼合パッドの平面レイアウトの一例を示す平面図である。図５では、図４に示された放電用パッド領域ＤＣＲに配置された貼合パッドＢＰｄ＿２及びＢＰｄ＿３の一部が示される。
【0042】
図５に示すように、貼合パッドＢＰｄ＿２及びＢＰｄ＿３はそれぞれ、幅Ｄ２及びＤ３を有する。幅Ｄ２及びＤ３は、等しくてもよいし、互いに異なっていてもよい。幅Ｄ２及びＤ３は、例えば、０．１マイクロメートル（μｍ）以上１．０マイクロメートル以下である。
【0043】
放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３の被覆率は、例えば、単位領域ＵＤＣＲの面積に占める貼合パッドＢＰｄ＿２及びＢＰｄ＿３の面積の割合として算出される。単位領域ＵＤＣＲは、例えば、貼合パッドＢＰｄ＿２の幅Ｄ２の中心線と、貼合パッドＢＰｄ＿３の幅Ｄ３の中心線と、を対向する２辺として有する矩形領域である。単位領域ＵＤＣＲにおける貼合パッドＢＰｄ＿２の幅Ｄ２の中心と貼合パッドＢＰｄ＿３の幅Ｄ３の中心とを結ぶ辺の長さは、距離Ｐとして定義される。図５に示されるように、貼合パッドＢＰｄ＿２及びＢＰｄ＿３の各々が四角環状の形状を有する場合、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３の被覆率は、例えば、（Ｄ２／２＋Ｄ３／２）／Ｐのように表される。放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３の被覆率は、例えば、３％以上４０％以下となるように設計される。放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３の被覆率が３％未満の場合、メモリチップ１００側に発生する静電気をＣＭＯＳチップ２００側に逃がすための放電経路としての機能が不十分となり得るため、好ましくない。放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３の被覆率が４０％を超える場合、メモリチップ１００とＣＭＯＳチップ２００との貼合工程において貼合不良が十分に抑制できない可能性があるため、好ましくない。
【0044】
１．１．４．３．２ 外側ダミーパッド領域における被覆率
図６は、第１実施形態に係るメモリデバイスの外側ダミーパッド領域における貼合パッドの平面レイアウトの一例を示す平面図である。図６では、図４に示された外側ダミーパッド領域ＯＤＲに配置された貼合パッドＢＰｏに含まれる複数の電極の一部が示される。また、図６では、説明の便宜上、外側ダミーパッド領域ＯＤＲを、一辺がＬの正方格子状のマスに分割して示している。
図６は、第１実施形態に係るメモリデバイスの外側ダミーパッド領域における貼合パッドの平面レイアウトの一例を示す平面図である。図６では、図４に示された外側ダミーパッド領域ＯＤＲに配置された貼合パッドＢＰｏに含まれる複数の電極の一部が示される。また、図６では、説明の便宜上、外側ダミーパッド領域ＯＤＲを、一辺がＬの正方格子状のマスに分割して示している。
【0045】
図６に示すように、外側ダミーパッド領域ＯＤＲにおいて、貼合パッドＢＰｏに含まれる１個の電極は、１マスに対応して配置される。なお、貼合パッドＢＰｏに含まれる１個の電極の面積は、１マスの面積（＝Ｌ２）と等しくてもよいし、異なっていてもよい。
【0046】
外側ダミーパッド領域ＯＤＲにおいて、貼合パッドＢＰｏに含まれる複数の電極は、例えば、所定のパターンにしたがって配置される。図６の例では、１５×１５マスの単位領域ＵＯＤＲ内に、１５個の電極が配置されるパターンが示される。この場合、基準となる電極が配置されたマスに対して、Ｘ方向及びＹ方向にそれぞれ４マス及び１マス離れたマス、及びＸ方向及びＹ方向にそれぞれ１マス及び４マス離れたマスに、更なる電極が配置される。
【0047】
外側ダミーパッド領域ＯＤＲにおける貼合パッドＢＰｏの被覆率は、例えば、単位領域ＵＯＤＲの面積に占める貼合パッドＢＰｏの面積の割合として算出される。図６の例では、外側ダミーパッド領域ＯＤＲにおける貼合パッドＢＰｏの被覆率は、例えば、３％以上２０％以下となるように設計される。また、外側ダミーパッド領域ＯＤＲにおける貼合パッドＢＰｏの被覆率は、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３の被覆率の１／３以上２／３以下となるように設計されることが望ましい。上記条件が満たされない場合、メモリチップ１００とＣＭＯＳチップ２００との貼合工程において貼合不良が十分に抑制できない可能性があるため、好ましくない。
【0048】
１．１．４．３．３ アクティブパッド領域及び内側ダミーパッド領域における被覆率
アクティブパッド領域ＡＲにおける貼合パッドＢＰａの被覆率の各々は、例えば、２５％以下（より具体的には、例えば、１６％）に設計される。
アクティブパッド領域ＡＲにおける貼合パッドＢＰａの被覆率の各々は、例えば、２５％以下（より具体的には、例えば、１６％）に設計される。
【0049】
内側ダミーパッド領域ＩＤＲにおける貼合パッドＢＰｉの被覆率は、例えば、アクティブパッド領域ＡＲにおける貼合パッドＢＰａの被覆率と、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３の被覆率との間の大きさであることが望ましい。
【0050】
１．１．５ メモリデバイスの断面構造
次に、第１実施形態に係るメモリデバイスの断面構造について説明する。図７は、第１実施形態に係るメモリデバイスの断面構造の一例を示す断面図である。
次に、第１実施形態に係るメモリデバイスの断面構造について説明する。図７は、第１実施形態に係るメモリデバイスの断面構造の一例を示す断面図である。
【0051】
図７に示すように、メモリチップ１００は、半導体層１０１、絶縁層１０２、１１１、１１２、１１３、１１４、１１５、１１７、１１８、及び１２１、配線層１０３、１０６、１０８、及び１１６、導電体１０４、１０５、１０７、１０９、及び１２０、電極１１０、表面保護層１１９、並びにメモリピラーＭＰを含む。電極１１０は、電極１１０ａ、１１０ｉ、１１０ｄ、及び１１０ｏを含む。ＣＭＯＳチップ２００は、半導体基板２０１、Ｎ型不純物拡散領域ＮＷ、Ｐ型不純物拡散領域ＰＷ、トランジスタＴＲ、ゲート絶縁膜２０２、ゲート電極２０３、導電体２０４、２０６、２０８、及び２１０、配線層２０５、２０７、及び２０９、電極２１１、並びに絶縁層２１２及び２１３を含む。電極２１１は、電極２１１ａ、２１１ｉ、２１１ｄ、及び２１１ｏを含む。
【0052】
１．１．５．１ メモリチップの断面構造
まず、メモリチップ１００の構造について説明する。
まず、メモリチップ１００の構造について説明する。
【0053】
１．１．５．１．１ アクティブパッド領域の構造
メモリチップ１００のアクティブパッド領域ＡＲについて説明する。メモリチップ１００のアクティブパッド領域ＡＲには、メモリセルアレイ１０、及びメモリセルアレイ１０とＣＭＯＳチップ２００とを接続するための各種配線が設けられる。すなわち、メモリチップ１００のアクティブパッド領域ＡＲは、メモリセルアレイ１０が設けられるメモリ領域を含む。
メモリチップ１００のアクティブパッド領域ＡＲについて説明する。メモリチップ１００のアクティブパッド領域ＡＲには、メモリセルアレイ１０、及びメモリセルアレイ１０とＣＭＯＳチップ２００とを接続するための各種配線が設けられる。すなわち、メモリチップ１００のアクティブパッド領域ＡＲは、メモリセルアレイ１０が設けられるメモリ領域を含む。
【0054】
半導体層１０１は、Ｘ方向及びＹ方向に延びる。アクティブパッド領域ＡＲに設けられた半導体層１０１は、ソース線ＳＬとして機能する。例えば、半導体層１０１は、シリコンを含む。アクティブパッド領域ＡＲでは、Ｚ１方向における半導体層１０１の上面上に、複数の絶縁層１０２と複数の配線層１０３とが一層ずつ交互に積層されている。図７の例では、１０層の絶縁層１０２と１０層の配線層１０３とが１層ずつ交互に積層されている。換言すれば、ＣＭＯＳチップ２００と半導体層１０１との間に、Ｚ方向に離れて積層された複数の配線層１０３が設けられている。配線層１０３は、Ｘ方向に延びる。配線層１０３は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳとして機能する。絶縁層１０２は、絶縁材料として、酸化シリコン（ＳｉＯ）を含む。配線層１０３は、例えば、導電材料としてタングステン（Ｗ）を含む。
【0055】
アクティブパッド領域ＡＲには、複数のメモリピラーＭＰが設けられる。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、例えば、Ｚ方向に延びる円柱形状を有する。メモリピラーＭＰは、複数の絶縁層１０２及び複数の配線層１０３を貫通（通過）する。メモリピラーＭＰのＺ２方向の端部（底面）は、半導体層１０１に達する。メモリピラーＭＰは、半導体層を含む。メモリピラーＭＰ内の半導体層の一部は、半導体層１０１と接する。メモリピラーＭＰの構造の詳細については、後述する。
【0056】
Ｚ１方向におけるメモリピラーＭＰの上面上には、導電体１０４が設けられる。導電体１０４は、例えば、Ｚ方向に延びる円柱形状を有する。Ｚ１方向における導電体１０４の上面上には、導電体１０５が設けられる。アクティブパッド領域ＡＲに設けられた導電体１０５は、例えば、Ｚ方向に延びる円柱形状を有する。更に、Ｚ１方向における導電体１０５の上面上には、配線層１０６が設けられる。アクティブパッド領域ＡＲには、例えば、Ｘ方向に並び、各々がＹ方向に延びる複数の配線層１０６が設けられる。複数のメモリピラーＭＰの各々は、導電体１０４及び１０５を介して、複数の配線層１０６のいずれかに電気的に接続される。メモリピラーＭＰが接続された配線層１０６は、ビット線ＢＬとして機能する。導電体１０４は、例えば、タングステンを含む。導電体１０５及び配線層１０６は、例えば、銅（Ｃｕ）を含む。
【0057】
Ｚ１方向における配線層１０６の上面上には、導電体１０７が設けられる。アクティブパッド領域ＡＲに設けられた導電体１０７は、例えば、Ｚ方向に延びる円柱形状を有する。Ｚ１方向における導電体１０７の上面上には、配線層１０８が設けられる。Ｚ１方向における配線層１０８の上面上には、導電体１０９が設けられる。アクティブパッド領域ＡＲに設けられた導電体１０９は、例えば、Ｚ方向に延びる円柱形状を有する。アクティブパッド領域ＡＲにおいて、Ｚ１方向における導電体１０９の上面上には、電極１１０ａが設けられる。電極１１０ａは、ＣＭＯＳチップ２００の電極２１１ａと電気的に接続される。電極１１０ａ及び２１１ａは、貼合パッドＢＰａとして機能する。
【0058】
アクティブパッド領域ＡＲにおける複数の配線層１０６の各々は、導電体１０７、配線層１０８、及び導電体１０９を介して、いずれかの電極１１０ａに電気的に接続される。導電体１０７及び１０９、配線層１０８、並びに電極１１０ａは、例えば、導電材料として銅を含む。なお、配線層１０６と電極１１０ａとの間に設けられる配線層の層数は、任意である。
【0059】
なお、図７では図示が省略されているが、アクティブパッド領域ＡＲには、上述した電極１１０ａ以外にも、配線層１０３とＣＭＯＳチップ２００との間を電気的に接続する電極１１０ａ、及び外部機器とＣＭＯＳチップ２００との間を電気的に接続する電極１１０ａ等が設けられる。
【0060】
絶縁層１１１は、絶縁層１０２、配線層１０３、メモリピラーＭＰ、導電体１０４、導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を覆うように、設けられる。Ｚ１方向における絶縁層１１１の上面上には、絶縁層１１２が設けられる。絶縁層１１２と同層には、複数の電極１１０ａが設けられる。絶縁層１１２は、ＣＭＯＳチップ２００の絶縁層２１３に接する。
【0061】
Ｚ２方向における半導体層１０１の上面上には、絶縁層１１３及び１１４が積層される。そして、半導体層１０１並びに絶縁層１１３及び１１４を覆うように、絶縁層１１５が設けられる。絶縁層１１３及び１１５は、例えば、絶縁材料として、酸化シリコンを含む。絶縁層１１４には、金属（例えば銅）の酸化防止機能を有する絶縁材料が用いられる。絶縁層１１４は、例えば、炭窒化シリコン（ＳｉＣＮ）又は窒化シリコン（ＳｉＮ）を含む。なお、絶縁層１１４は、省略されてもよい。
【0062】
Ｚ２方向における絶縁層１１５の上面上には、配線層１１６が設けられる。アクティブパッド領域ＡＲに設けられた配線層１１６は、半導体層１０１上の絶縁層１１３～１１５が除去された領域において、半導体層１０１と接する。アクティブパッド領域ＡＲに設けられた配線層１１６は、半導体層１０１に接することにより、半導体層１０１（ソース線ＳＬ）とＣＭＯＳチップ２００とを電気的に接続する配線層の一部として機能する。配線層１１６は、例えば、アルミニウム（Ａｌ）を含む。
【0063】
Ｚ２方向における配線層１１６の上面上には、絶縁層１１７が設けられる。Ｚ２方向における絶縁層１１７の上面上には、絶縁層１１８が設けられる。そして、Ｚ２方向における絶縁層１１８の上面上には、表面保護層１１９が設けられる。絶縁層１１７は、例えば、絶縁材料として、酸化シリコンを含む。絶縁層１１８は、例えば、透水性の低い絶縁材料として、窒化シリコンを含む。表面保護層１１９は、例えば、ポリイミド等の樹脂材料を含む。
【0064】
１．１．５．１．２ 内側ダミーパッド領域の構造
続いて、メモリチップ１００の内側ダミーパッド領域ＩＤＲについて説明する。
続いて、メモリチップ１００の内側ダミーパッド領域ＩＤＲについて説明する。
【0065】
内側ダミーパッド領域ＩＤＲにおいて、絶縁層１１２と同層に、複数の電極１１０ｉが設けられる。複数の電極１１０ｉはそれぞれ、対応するＣＭＯＳチップ２００の電極２１１ｉに接する。電極１１０ｉ及び２１１ｉは、貼合パッドＢＰｉとして機能する。複数の電極１１０ｉは、メモリチップ１００内のメモリセルアレイ１０及び各種配線、並びにＣＭＯＳチップ２００内の半導体基板２０１及び各種配線に対して電気的に絶縁される。
【0066】
内側ダミーパッド領域ＩＤＲに設けられる半導体層１０１の内部には、絶縁層１２１が設けられる。内側ダミーパッド領域ＩＤＲに設けられる半導体層１０１は、ソース線ＳＬとしては機能しない。
【0067】
１．１．５．１．３ 放電用パッド領域の構造
続いて、メモリチップ１００の放電用パッド領域ＤＣＲについて説明する。
続いて、メモリチップ１００の放電用パッド領域ＤＣＲについて説明する。
【0068】
放電用パッド領域ＤＣＲには、壁構造Ｗ、及び壁構造ＷとＣＭＯＳチップ２００とを接続するための各種配線が設けられる。壁構造Ｗは、例えば、壁構造Ｗ＿１、Ｗ＿２、Ｗ＿３、及びＷ＿４を含む。壁構造Ｗ＿１～Ｗ＿４はそれぞれ、導電体１２０＿１～１２０＿４を含む。
【0069】
導電体１２０＿１は、Ｚ方向に見て、アクティブパッド領域ＡＲ及び内側ダミーパッド領域ＩＤＲを囲む四角環状の形状を有する。導電体１２０＿２は、Ｚ方向に見て、導電体１２０＿１を囲む四角環状の形状を有する。導電体１２０＿３は、Ｚ方向に見て、導電体１２０＿２を囲む四角環状の形状を有する。導電体１２０＿４は、Ｚ方向に見て、導電体１２０＿３を囲む四角環状の形状を有する。
【0070】
導電体１２０＿１～１２０＿４の各々は、Ｚ方向に延びる。導電体１２０＿１及び１２０＿４の各々のＺ２方向の端部は、例えば、絶縁層１１５に接する。導電体１２０＿１及び１２０＿４のＺ２方向の端部は、半導体層１０１又は配線層１１６に接してもよいし、絶縁層１１１内部にあってもよい。導電体１２０＿２及び１２０＿３の各々のＺ２方向の端部は、例えば、半導体層１０１及び絶縁層１１３～１１５が除去された領域において配線層１１６に接する。
【0071】
なお、放電用パッド領域ＤＣＲに設けられた配線層１１６は、アクティブパッド領域ＡＲに設けられた配線層１１６及び内側ダミーパッド領域ＩＤＲに設けられた配線層１１６とは電気的に絶縁される。放電用パッド領域ＤＣＲに設けられた配線層１１６は、表面保護層１１９等によって覆われる。
【0072】
導電体１２０＿１及び１２０＿４の各々のＺ１方向の端部は、導電体１０５に接続されない。導電体１２０＿２のＺ１方向の端部、及び導電体１２０＿３のＺ１方向の端部は、異なる導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、及び電極１１０ｄを介して、ＣＭＯＳチップ２００の電極２１１ｄにそれぞれ電気的に接続される。
【0073】
以下、導電体１２０＿２と電気的に接続された配線層１０８、並びに電極１１０ｄ及び２１１ｄを特定する場合、配線層１０８＿２、並びに電極１１０ｄ＿２及び２１１ｄ＿２とそれぞれ表記する。導電体１２０＿３と電気的に接続された配線層１０８、並びに電極１１０ｄ及び２１１ｄを特定する場合、配線層１０８＿３、並びに電極１１０ｄ＿３及び２１１ｄ＿３とそれぞれ表記する。
【0074】
電極２１１ｄ＿２と電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８＿２、導電体１０９、及び電極１１０ｄ＿２は、例えば、Ｚ方向に見て、アクティブパッド領域ＡＲ及び内側ダミーパッド領域ＩＤＲを囲む四角環状の形状を有する。また、例えば、Ｚ方向に見て環状の形状を有する配線層１０８＿２の幅は、同様に環状の形状を有する配線層１０６の幅よりも大きい。電極２１１ｄ＿３に電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８＿３、導電体１０９、及び電極１１０ｄ＿３はそれぞれ、例えば、Ｚ方向に見て、電極２１１ｄ＿２に電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８＿２、導電体１０９、及び電極１１０ｄ＿２を囲む四角環状の形状を有する。また、例えば、Ｚ方向に見て環状の形状を有する配線層１０８＿３の幅は、同様に環状の形状を有する配線層１０６の幅よりも大きい。電極１１０ｄ＿２及び２１１ｄ＿２は、貼合パッドＢＰｄ＿２として機能する。電極１１０ｄ＿３及び２１１ｄ＿３は、貼合パッドＢＰｄ＿３として機能する。
【0075】
配線層１０８＿２のうち導電体１０９が接続される部分は、配線層１０８＿２のうち導電体１０７が接続される部分に対して、内側ダミーパッド領域ＩＤＲ側に位置する。このように、配線層１０８＿２の上下面に接続される導電体１０７及び導電体１０９は、Ｚ方向に見て、互いに重なり合わない。これにより、貼合パッドＢＰｄ＿２は、導電体１２０＿２よりも、内側ダミーパッド領域ＩＤＲ側に位置する。一方、配線層１０８＿３のうち導電体１０９が接続される部分は、配線層１０８＿３のうち導電体１０７が接続される部分に対して、外側ダミーパッド領域ＯＤＲ側に位置する。このように、配線層１０８＿３の上下面に接続される導電体１０７及び導電体１０９は、Ｚ方向に見て、互いに重なり合わない。これにより、貼合パッドＢＰｄ＿３は、導電体１２０＿３よりも、外側ダミーパッド領域ＯＤＲ側に位置する。このため、貼合パッドＢＰｄ＿２と貼合パッドＢＰｄ＿３との間の距離Ｐは、導電体１２０＿２と導電体１２０＿３との間の距離Ｐ０よりも長い。
【0076】
図８は、第１実施形態に係るメモリデバイスの放電用パッド領域における壁構造の一部及び貼合パッドの平面レイアウトの一例を示す平面図である。図８では、壁構造Ｗ＿２（導電体１２０＿２）及びＷ＿３（導電体１２０＿３）と、貼合パッドＢＰｄ＿２及びＢＰｄ＿３の平面レイアウトの一例が示される。
【0077】
図８に示すように、壁構造Ｗ＿２は、Ｚ方向に見て、貼合パッドＢＰｄ＿２を囲むように設けられる。壁構造Ｗ＿３は、Ｚ方向に見て、壁構造Ｗ＿２を囲むように設けられる。貼合パッドＢＰｄ＿３は、Ｚ方向に見て、壁構造Ｗ＿３を囲むように設けられる。このように、壁構造Ｗ＿２と壁構造Ｗ＿３との間の距離Ｐ０よりも貼合パッドＢＰｄ＿２と貼合パッドＢＰｄ＿３との間の距離Ｐを長くすることにより、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及び貼合パッドＢＰｄ＿３の被覆率を、低減させることができる。なお、放電用パッド領域ＤＣＲにおいて、配線層１０６の幅を配線層１０８の幅よりも大きくして、その上下面に接続される導電体１０５及び導電体１０７の位置を異ならせることで、貼合パッドＢＰｄ＿２と貼合パッドＢＰｄ＿３との間の距離Ｐが、導電体１２０＿２と導電体１２０＿３との間の距離Ｐ０より長くされてもよい。
【0078】
１．１．５．１．４ 外側ダミーパッド領域の構造
続いて、再び図７を参照して、メモリチップ１００の外側ダミーパッド領域ＯＤＲについて説明する。
続いて、再び図７を参照して、メモリチップ１００の外側ダミーパッド領域ＯＤＲについて説明する。
【0079】
外側ダミーパッド領域ＯＤＲにおいて、絶縁層１１２と同層に、複数の電極１１０ｏが設けられる。複数の電極１１０ｏはそれぞれ、対応するＣＭＯＳチップ２００の電極２１１ｏに接する。電極１１０ｏ及び２１１ｏは、貼合パッドＢＰｏとして機能する。複数の電極１１０ｏは、メモリチップ１００内の各種配線、及びＣＭＯＳチップ２００内の各種配線に対して電気的に絶縁される。
【0080】
外側ダミーパッド領域ＯＤＲに設けられた半導体層１０１は、アクティブパッド領域ＡＲに設けられた半導体層１０１及び内側ダミーパッド領域ＩＤＲに設けられた半導体層１０１とは電気的に絶縁される。以下、外側ダミーパッド領域ＯＤＲに設けられた半導体層１０１を特定する場合、半導体層１０１＿１と表記する。半導体層１０１＿１の少なくとも一部は、表面保護層１１９によって覆われて（保護されて）いない。すなわち、半導体層１０１＿１の少なくとも一部は、Ｚ方向において、ＣＭＯＳチップ２００と表面保護層１１９との間に設けられていない。
【0081】
Ｚ２方向における半導体層１０１＿１の上面上には、Ｚ２方向に延びる複数の突出部分ＰＴが設けられる。突出部分ＰＴは、例えば、絶縁層１１３を貫通する。Ｚ２方向における突出部分ＰＴの上面は、絶縁層１１４に接する。半導体層１０１＿１の内部に設けられた絶縁層１２１のうち、Ｚ方向に見て突出部分ＰＴと重なる部分は、半導体層１０１＿１によって分断される。突出部分ＰＴは、メモリチップ１００の製造工程において、半導体層１０１をメモリチップ１００の基板（図示せず）に接地し、例えば、ドライエッチング時における半導体層１０１のチャージアップによるアーキングの抑制に使用される。なお、突出部分ＰＴは、設けられていなくてもよい。
【0082】
１．１．５．１．５ カーフ領域の構造
続いて、メモリチップ１００のカーフ領域ＫＲについて説明する。
続いて、メモリチップ１００のカーフ領域ＫＲについて説明する。
【0083】
カーフ領域ＫＲには、電極１１０は設けられない。また、カーフ領域ＫＲには、半導体層１０１及び配線層１１６、並びにこれらを保護する表面保護層１１９は設けられない。
【0084】
１．１．５．２ ＣＭＯＳチップの断面構造
次に、ＣＭＯＳチップ２００の断面構造について説明する。
次に、ＣＭＯＳチップ２００の断面構造について説明する。
【0085】
アクティブパッド領域ＡＲでは、Ｚ２方向における半導体基板２０１の上面上に複数のトランジスタＴＲが設けられる。トランジスタＴＲは、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６内の素子として用いられる。トランジスタＴＲは、ゲート絶縁膜２０２、ゲート電極２０３、半導体基板２０１に形成された図示せぬソース及びドレインを含む。ゲート絶縁膜２０２は、Ｚ２方向における半導体基板２０１の上面上に設けられる。ゲート電極２０３は、Ｚ２方向におけるゲート絶縁膜２０２の上面上に設けられる。
【0086】
内側ダミーパッド領域ＩＤＲ、放電用パッド領域ＤＣＲ、及び外側ダミーパッド領域ＯＤＲには、ゲート絶縁膜２０２、及びゲート電極２０３は設けられない。一方、カーフ領域ＫＲには、トランジスタＴＲの一部として機能しないゲート絶縁膜２０２、及びゲート電極２０３が設けられる。カーフ領域ＫＲにおけるトランジスタＴＲの一部として機能しないゲート絶縁膜２０２、及びゲート電極２０３は、例えば、アライメントマークの形成に使用される。トランジスタＴＲの一部として機能しないゲート電極２０３の端部は、カーフ領域ＫＲと外側ダミーパッド領域ＯＤＲとの間の境界を規定する場合がある。
【0087】
アクティブパッド領域ＡＲでは、ゲート電極２０３、ソース、及びドレインのＺ２方向における上面上に、導電体２０４が設けられる。アクティブパッド領域ＡＲに設けられた導電体２０４は、Ｚ方向に延伸する円柱形状を有する。放電用パッド領域ＤＣＲでは、半導体基板２０１に設けられたＮ型不純物拡散領域ＮＷ、及び半導体基板２０１に設けられたＰ型不純物拡散領域ＰＷのＺ２方向における上面上に、導電体２０４が設けられる。
【0088】
Ｚ２方向における導電体２０４の上面上には、配線層２０５が設けられる。Ｚ２方向における配線層２０５の上面上には、導電体２０６が設けられる。Ｚ２方向における導電体２０６の上面上には、配線層２０７が設けられる。Ｚ２方向における配線層２０７の上面上には、導電体２０８が設けられる。Ｚ２方向における導電体２０８の上面上には、配線層２０９が設けられる。Ｚ２方向における配線層２０９の上面上には、導電体２１０が設けられる。アクティブパッド領域ＡＲに設けられた導電体２０４、２０６、２０８、及び２１０は、例えば、Ｚ方向に延伸する円柱形状を有する。放電用パッド領域ＤＣＲに設けられた導電体２０４、２０６、２０８、及び２１０、並びに配線層２０５、２０７、２０９は、例えば、Ｚ方向に見て、アクティブパッド領域ＡＲ及び内側ダミーパッド領域ＩＤＲを囲む四角環状の形状を有する。放電用パッド領域ＤＣＲに設けられたＮ型不純物拡散領域ＮＷ及びＰ型不純物拡散領域ＰＷについては、これらと同様に四角環状の形状を有していてもよいし、アクティブパッド領域ＡＲ及び内側ダミーパッド領域ＩＤＲを囲むように、四角環状の形状に沿って互いに離れて並ぶ複数の領域を有するように設けられてもよい。なお、ＣＭＯＳチップ２００に設けられる配線層の層数は、任意である。
【0089】
Ｚ２方向における半導体基板２０１の上面上には、絶縁層２１２が設けられる。絶縁層２１２は、トランジスタＴＲ、導電体２０４、配線層２０５、導電体２０６、配線層２０７、導電体２０８、配線層２０９、及び導電体２１０を覆うように設けられる。Ｚ２方向における絶縁層２１２の上面上には絶縁層２１３が設けられる。
【0090】
アクティブパッド領域ＡＲに設けられた導電体２１０のＺ２方向における上面上には、絶縁層２１３の同層に電極２１１ａが設けられる。内側ダミーパッド領域ＩＤＲにおいて、絶縁層２１３と同層に電極２１１ｉが設けられる。外側ダミーパッド領域ＯＤＲにおいて、絶縁層２１３と同層に電極２１１ｏが設けられる。複数の電極２１１ｉ及び２１１ｏは、メモリチップ１００内の各種配線、及びＣＭＯＳチップ２００内の各種配線に対して電気的に絶縁される。放電用パッド領域ＤＣＲに設けられた導電体２１０のＺ２方向における上面上には、絶縁層２１３と同層に電極２１１ｄ＿２及び２１１＿３が設けられる。電極２１１ｄ＿２は、Ｚ方向に見て、アクティブパッド領域ＡＲ及び内側ダミーパッド領域ＩＤＲを囲む四角環状の形状を有する。電極２１１ｄ＿３は、Ｚ方向に見て、電極２１１ｄ＿２を囲む四角環状の形状を有する。
【0091】
ゲート電極２０３、導電体２０４、２０６、２０８、及び２１０、配線層２０５、２０７、及び２０９、並びに電極２１１ａ、２１１ｉ、２１１ｄ、及び２１１ｏは、導電材料により構成され、金属材料、ｐ型半導体、またはｎ型半導体等を含み得る。電極２１１ａ、２１１ｉ、２１１ｄ、及び２１１ｏは、例えば、銅を含む。ゲート絶縁膜２０２、絶縁層２１２、及び絶縁層２１３は、例えば、絶縁材料として、酸化シリコンを含む。
【0092】
図７の例では、メモリチップ１００の導電体１２０＿２は、電極１１０ｄ＿２及び２１１ｄ＿２を介して、ＣＭＯＳチップ２００の半導体基板２０１のＰ型不純物拡散領域ＰＷに電気的に接続される。メモリチップ１００の導電体１２０＿３は、電極１１０ｄ＿３及び２１１ｄ＿３を介して、ＣＭＯＳチップ２００の半導体基板２０１のＮ型不純物拡散領域ＮＷに電気的に接続される。なお、導電体１２０＿３がＰ型不純物拡散領域ＰＷに電気的に接続され、導電体１２０＿２がＮ型不純物拡散領域ＮＷに電気的に接続されてもよい。
【0093】
１．１．６ 貼合パッドの断面構造
次に、貼合パッドＢＰの断面構造について説明する。
次に、貼合パッドＢＰの断面構造について説明する。
【0094】
図９は、第１実施形態に係るメモリデバイスの貼合パッドの断面構造の一例を示す断面図である。図９の例では、放電用パッド領域ＤＣＲの貼合パッドＢＰｄに含まれる電極１１０ｄ及び２１１ｄ（すなわち、電極１１０ｄ＿２及び２１１ｄ＿２、又は電極１１０ｄ＿３及び２１１ｄ＿３）が示される。なお、以下の貼合パッドＢＰｄに関する説明は、貼合パッドＢＰａ、ＢＰｉ、及びＢＰｏについても、同様に成り立つ。
【0095】
図９に示すように、メモリチップ１００とＣＭＯＳチップ２００との貼合工程において、電極１１０ｄは、電極２１１ｄに接続される。図９の例では、貼合面における電極１１０ｄの面積と電極２１１ｄの面積とは、略等しい。このような場合、電極１１０ｄと電極２１１ｄとに銅を用いると、電極１１０ｄの銅と電極２１１ｄの銅とが一体化して、互いの銅の境界の確認が困難となり得る。但し、貼り合わせの位置ずれによる電極１１０ｄと電極２１１ｄとを貼り合わせた形状の歪み、銅のバリアメタルの位置ずれ（側面における不連続箇所の発生）により貼り合わせが確認できる。
【0096】
また、電極１１０ｄ及び２１１ｄをダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、電極１１０ｄと電極２１１ｄとを貼り合わせた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。
【0097】
また、電極１１０ｄと電極２１１ｄとを貼り合わせた場合、これらを形成する銅の底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、銅を用いた一般的な配線層では、銅の上面に銅の酸化防止機能を有する絶縁層（窒化シリコンまたは炭窒化シリコン等）が設けられ、バリアメタルは設けられていない。このため、貼り合わせの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0098】
１．１．７ メモリセルアレイの断面構造
図１０は、第１実施形態に係るメモリデバイスのメモリセルアレイの断面構造の一例を示す断面図である。図１０では、メモリセルアレイ１０に含まれる２個のメモリピラーＭＰが示される。
図１０は、第１実施形態に係るメモリデバイスのメモリセルアレイの断面構造の一例を示す断面図である。図１０では、メモリセルアレイ１０に含まれる２個のメモリピラーＭＰが示される。
【0099】
図１０に示すように、半導体層１０１は、例えば、３層の半導体層１０１ａ、１０１ｂ、１０１ｃを含む。Ｚ１方向における半導体層１０１ａの上面上に、半導体層１０１ｂが設けられる。Ｚ１方向における半導体層１０１ｂの上面上に、半導体層１０１ｃが設けられる。半導体層１０１ｂは、例えば、半導体層１０１ａと半導体層１０１ｃとの間に設けられた絶縁層１２１を置き換えることにより形成される。半導体層１０１ａ～１０１ｃは、例えば、シリコンを含む。また、半導体層１０１ａ～１０１ｃは、例えば、半導体の不純物としてリン（Ｐ）を含む。
【0100】
Ｚ１方向における半導体層１０１の上面上には、１０層の絶縁層１０２と１０層の配線層１０３とが１層ずつ交互に積層されている。図１０の例では、１０層の配線層１０３は、半導体層１０１に近い側から順に、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤとして機能する。なお、選択ゲート線ＳＧＳ及びＳＧＤとして機能する配線層１０３は、複数設けられてもよい。例えば、配線層１０３の導電材料として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられ得る。この場合、ＴｉＮは、タングステンを覆うように形成される。窒化チタンは、例えばＣＶＤ（chemical vapor deposition）によりタングステンを成膜する際、タングステンの酸化を抑制するためのバリア層、あるいはタングステンの密着性を向上させるための密着層としての機能を有する。また、配線層１０３は、酸化アルミニウム（ＡｌＯ）等の高誘電率材料を含み得る。この場合、高誘電率材料は、導電材料を覆うように形成される。例えば、配線層１０３の各々において、配線層１０３の上下に設けられた絶縁層１０２及びメモリピラーＭＰの側面と接するように高誘電率材料が設けられる。そして、高誘電率材料と接するように窒化チタンが設けられる。そして、窒化チタンと接し、配線層１０３の内部を埋め込むようにタングステンが設けられる。
【0101】
Ｚ１方向における選択ゲート線ＳＧＤとして機能する配線層１０３の上面上には、絶縁層１１１が設けられる。
【0102】
メモリセルアレイ１０内には、複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、Ｚ方向に延びる略円柱形状を有している。メモリピラーＭＰは、１０層の配線層１０３を貫通する。メモリピラーＭＰの底面は、半導体層１０１に達する。なお、メモリピラーＭＰは、Ｚ方向に複数のピラーが連結された構造であってもよい。
【0103】
次に、メモリピラーＭＰの内部構成について説明する。メモリピラーＭＰは、ブロック絶縁膜１４０、電荷蓄積膜１４１、トンネル絶縁膜１４２、半導体膜１４３、コア膜１４４、及びキャップ膜１４５を含む。
【0104】
メモリピラーＭＰの側面の一部及びＺ２方向の底面には、外側から順に、ブロック絶縁膜１４０、電荷蓄積膜１４１、及びトンネル絶縁膜１４２が積層される。より具体的には、半導体層１０１ｂの同層及びその近傍において、メモリピラーＭＰの側面のブロック絶縁膜１４０、電荷蓄積膜１４１、及びトンネル絶縁膜１４２が除去される。トンネル絶縁膜１４２の側面及び底面、並びに半導体層１０１ｂに接するように半導体膜１４３が設けられる。半導体膜１４３は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。半導体膜１４３の内部は、コア膜１４４により埋め込まれる。Ｚ１方向におけるメモリピラーＭＰの上部では、半導体膜１４３及びコア膜１４４の上端に、キャップ膜１４５が設けられる。キャップ膜１４５の側面は、トンネル絶縁膜１４２に接する。キャップ膜１４５は、例えば、シリコンを含む。Ｚ１方向におけるキャップ膜１４５の上面上には、導電体１０４が設けられる。Ｚ１方向における導電体１０４の上面上には、導電体１０５が設けられる。導電体１０５は、配線層１０６に接続されている。
【0105】
図１１は、第１実施形態に係るメモリデバイスのメモリピラーの断面構造の一例を示す、図１０のＸＩ－ＸＩ線に沿った断面図である。より具体的には、図１１は、配線層１０３を含む層におけるメモリピラーＭＰの断面構造を示す。
【0106】
配線層１０３を含む断面において、コア膜１４４は、例えば、メモリピラーＭＰの中央部に設けられる。半導体膜１４３は、コア膜１４４の側面を囲む。トンネル絶縁膜１４２は、半導体膜１４３の側面を囲む。電荷蓄積膜１４１は、トンネル絶縁膜１４２の側面を囲む。ブロック絶縁膜１４０は、電荷蓄積膜１４１の側面を囲む。配線層１０３は、ブロック絶縁膜１４０の側面を囲む。
【0107】
半導体膜１４３は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜１４２及びブロック絶縁膜１４０のそれぞれは、例えば、酸化シリコンを含む。電荷蓄積膜１４１は、電荷を蓄積する機能を有する。電荷蓄積膜１４１は、例えば、窒化シリコンを含む。
【0108】
メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７として機能する配線層１０３が組み合わされることにより、メモリセルトランジスタＭＴ０～ＭＴ７が構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤとして機能する配線層１０３とが組み合わされることにより、選択トランジスタＳＴ１が構成される。メモリピラーＭＰと、選択ゲート線ＳＧＳとして機能する配線層１０３とが組み合わされることにより、選択トランジスタＳＴ２が構成される。これにより、各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能し得る。
【0109】
１．２ 第１実施形態に係る効果
第１実施形態によれば、メモリデバイス３の歩留りを向上させることができる。本効果について以下に説明する。
第１実施形態によれば、メモリデバイス３の歩留りを向上させることができる。本効果について以下に説明する。
【0110】
メモリチップ１００とＣＭＯＳチップ２００との貼合面は、アクティブパッド領域ＡＲ、内側ダミーパッド領域ＩＤＲ、放電用パッド領域ＤＣＲ、外側ダミーパッド領域ＯＤＲ、及びカーフ領域ＫＲに分けられる。放電用パッド領域ＤＣＲには、壁構造Ｗ＿２とＰ型不純物拡散領域ＰＷとの間を電気的に接続する貼合パッドＢＰｄ＿２、及び壁構造Ｗ＿３とＮ型不純物拡散領域ＮＷとの間を電気的に接続する貼合パッドＢＰｄ＿３が設けられる。貼合パッドＢＰｄ＿２及び壁構造Ｗ＿２の各々は、内側ダミーパッド領域ＩＤＲ及びアクティブパッド領域ＡＲを囲む、連続した１個の導電体を含む。貼合パッドＢＰｄ＿３及び壁構造Ｗ＿３の各々は、貼合パッドＢＰｄ＿２及び壁構造Ｗ＿２を囲む、連続した１個の導電体を含む。放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３の被覆率は、３％以上４０％以下に設計される。これにより、放電用パッド領域ＤＣＲの被覆率と近傍の領域の被覆率との差が過大になることを抑制できる。このため、メモリチップ１００及びＣＭＯＳチップ２００の各々における貼合面の形成工程においてＣＭＰ（Chemical Mechanical Polishing）等の処理を行った際、放電用パッド領域ＤＣＲにおけるエロージョンによる段差の発生を抑制できる。したがって、メモリチップ１００及びＣＭＯＳチップ２００の貼合工程における貼合不良の発生を低減できる。
【0111】
具体的には、貼合パッドＢＰｄ＿２と貼合パッドＢＰｄ＿３との間の距離Ｐは、導電体１２０＿２と導電体１２０＿３との間の距離Ｐ０よりも長い。これにより、壁構造Ｗ＿１～Ｗ＿４の制約を満たしつつ、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３の被覆率を、距離Ｐが距離Ｐ０と同等の長さとなる場合よりも低減することができる。
【0112】
補足すると、壁構造Ｗ＿２は、配線層１１６とＰ型不純物拡散領域ＰＷとの間を電気的に接続する導電体１２０＿２を含む。壁構造Ｗ＿３は、配線層１１６とＮ型不純物拡散領域ＮＷとの間を電気的に接続する導電体１２０＿３を含む。導電体１２０＿２及び１２０＿３は、Ｚ方向に長い（深い）構造を有する。十分な精度の長さの導電体１２０＿２及び１２０＿３を形成するためには、導電体１２０＿２及び１２０＿３を挟むように配置される、導電体１２０＿１を含む壁構造Ｗ＿１及び導電体１２０＿４を含む壁構造Ｗ＿４を同時に形成することが望まれる。
【0113】
しかしながら、壁構造Ｗ＿１～Ｗ＿４の形成に割り当てられる領域は、限られる。このため、距離Ｐが距離Ｐ０と同等の場合、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３の被覆率は、貼合不良の発生を十分に抑制できない可能性がある。一方、ＣＭＯＳチップ２００側のＰ型不純物拡散領域ＰＷ及びＮ型不純物拡散領域ＮＷの形成に割り当てられる領域には、比較的余裕がある。
【0114】
第１実施形態によれば、Ｚ方向に見て、配線層１０８＿２の貼合パッドＢＰｄ＿２と重なり合う部分は、導電体１２０＿２と重なり合う部分よりも内側ダミーパッド領域ＩＤＲ側に位置する。Ｚ方向に見て、配線層１０８＿３の貼合パッドＢＰｄ＿３と重なり合う部分は、導電体１２０＿３と重なり合う部分よりも外側ダミーパッド領域ＯＤＲ側に位置する。これにより、壁構造Ｗ＿１１～Ｗ＿４に関する制約を満たしつつ、距離Ｐを、距離Ｐ０よりも長くすることができる。
【0115】
また、外側ダミーパッド領域ＯＤＲには、半導体基板２０１から電気的に絶縁される貼合パッドＢＰｏが形成される。外側ダミーパッド領域ＯＤＲにおける貼合パッドＢＰｏの被覆率は、３％以上２０％以下に設計される。又は、メモリチップ１００及びＣＭＯＳチップ２００の各々において、外側ダミーパッド領域ＯＤＲにおける貼合パッドＢＰｏの被覆率は、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３の被覆率の１／３以上２／３以下に設計される。これにより、被覆率が０％であるカーフ領域ＫＲと、被覆率が比較的大きい放電用パッド領域ＤＣＲとの間の被覆率の勾配をなだらかにすることができる。このため、放電用パッド領域ＤＣＲ、外側ダミーパッド領域ＯＤＲ、及びカーフ領域ＫＲにおけるエロージョンによる段差の発生を抑制できる。したがって、メモリチップ１００及びＣＭＯＳチップ２００の貼合工程における貼合不良の発生を低減できる。
【0116】
２． 第２実施形態
次に、第２実施形態に係るメモリデバイス３について説明する。第２実施形態に係るメモリデバイス３では、貼合パッドＢＰの面積がメモリチップ１００側とＣＭＯＳチップ２００側とで異なる点において、第１実施形態に係るメモリデバイス３と異なる。以下の説明では、第１実施形態と同等の構成については説明を省略し、第１実施形態と異なる構成について主に説明する。
次に、第２実施形態に係るメモリデバイス３について説明する。第２実施形態に係るメモリデバイス３では、貼合パッドＢＰの面積がメモリチップ１００側とＣＭＯＳチップ２００側とで異なる点において、第１実施形態に係るメモリデバイス３と異なる。以下の説明では、第１実施形態と同等の構成については説明を省略し、第１実施形態と異なる構成について主に説明する。
【0117】
２．１ 貼合パッドの断面構造
図１２は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第１例を示す断面図である。図１３は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第２例を示す断面図である。図１２及び図１３は、第１実施形態における図９に対応する。図１２の例では、放電用パッド領域ＤＣＲの貼合パッドＢＰｄ’に含まれる電極１１０ｄ及び２１１ｄ’（すなわち、電極１１０ｄ＿２及び２１１ｄ＿２’、又は電極１１０ｄ＿３及び２１１ｄ＿３’）が示される。図１３の例では、放電用パッド領域ＤＣＲの貼合パッドＢＰｄ’に含まれる電極１１０ｄ’及び２１１ｄ（すなわち、電極１１０ｄ＿２’及び２１１ｄ＿２、又は電極１１０ｄ＿３’及び２１１ｄ＿３）が示される。
図１２は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第１例を示す断面図である。図１３は、第２実施形態に係るメモリデバイスの貼合パッドの断面構造の第２例を示す断面図である。図１２及び図１３は、第１実施形態における図９に対応する。図１２の例では、放電用パッド領域ＤＣＲの貼合パッドＢＰｄ’に含まれる電極１１０ｄ及び２１１ｄ’（すなわち、電極１１０ｄ＿２及び２１１ｄ＿２’、又は電極１１０ｄ＿３及び２１１ｄ＿３’）が示される。図１３の例では、放電用パッド領域ＤＣＲの貼合パッドＢＰｄ’に含まれる電極１１０ｄ’及び２１１ｄ（すなわち、電極１１０ｄ＿２’及び２１１ｄ＿２、又は電極１１０ｄ＿３’及び２１１ｄ＿３）が示される。
【0118】
図１２に示される第１例では、電極２１１ｄに代えて、電極２１１ｄ’が設けられる。電極２１１ｄ’の貼合面における面積は、電極１１０ｄの貼合面における面積に対して小さい。
【0119】
図１３に示される第２例では、電極１１０ｄに代えて、電極１１０ｄ’が設けられる。電極１１０ｄ’の貼合面における面積は、電極２１１ｄの貼合面における面積に対して小さい。
【0120】
２．２ 第２実施形態に係る効果
第２実施形態によれば、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ’の貼合面における面積は、メモリチップ１００側とＣＭＯＳチップ２００側とで、異なる。これにより、貼合工程の際にメモリチップ１００とＣＭＯＳチップ２００との間で位置ずれが発生しても、貼合面における面積の小さな電極が、面積の大きな電極からはみ出すことが抑制される。
第２実施形態によれば、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ’の貼合面における面積は、メモリチップ１００側とＣＭＯＳチップ２００側とで、異なる。これにより、貼合工程の際にメモリチップ１００とＣＭＯＳチップ２００との間で位置ずれが発生しても、貼合面における面積の小さな電極が、面積の大きな電極からはみ出すことが抑制される。
【0121】
また、放電用パッド領域ＤＣＲにおける貼合面における面積を小さくした電極の被覆率を、より小さくすることができる。これにより、放電用パッド領域ＤＣＲにおけるエロージョンによる段差の発生を抑制できる。したがって、メモリチップ１００及びＣＭＯＳチップ２００の貼合工程における貼合不良の発生を低減できる。
【0122】
３． 第３実施形態
次に、第３実施形態に係るメモリデバイス３について説明する。第３実施形態に係るメモリデバイス３では、放電用パッド領域ＤＣＲに設けられる貼合パッドの少なくとも一方が四角環状でない点において、第１実施形態に係るメモリデバイス３と異なる。以下の説明では、第１実施形態と同等の構成については説明を省略し、第１実施形態と異なる構成について主に説明する。
次に、第３実施形態に係るメモリデバイス３について説明する。第３実施形態に係るメモリデバイス３では、放電用パッド領域ＤＣＲに設けられる貼合パッドの少なくとも一方が四角環状でない点において、第１実施形態に係るメモリデバイス３と異なる。以下の説明では、第１実施形態と同等の構成については説明を省略し、第１実施形態と異なる構成について主に説明する。
【0123】
３．１ 貼合パッドの平面レイアウト
まず、第１例について説明する。第１例は、放電用パッド領域ＤＣＲにおける内側の貼合パッドが四角環状でない場合に対応する。
まず、第１例について説明する。第１例は、放電用パッド領域ＤＣＲにおける内側の貼合パッドが四角環状でない場合に対応する。
【0124】
図１４は、第３実施形態に係るメモリデバイスの放電用パッド領域における壁構造の一部及び貼合パッドの平面レイアウトの第１例を示す平面図である。図１５は、第３実施形態に係るメモリデバイスの放電用パッド領域における貼合パッドの平面レイアウトの第１例を示す平面図である。図１４及び図１５はそれぞれ、第１実施形態における図９及び図５に対応する。
【0125】
図１４に示すように、放電用パッド領域ＤＣＲには、貼合パッドＢＰｄ＿２”及びＢＰｄ＿３が配置される。そして、メモリチップ１００には、貼合パッドＢＰｄ＿２”に対応する壁構造Ｗ＿２”、及び貼合パッドＢＰｄ＿３に対応する壁構造Ｗ＿３が更に設けられる。
【0126】
貼合パッドＢＰｄ＿２”は、アクティブパッド領域ＡＲ及び内側ダミーパッド領域ＩＤＲを囲むように互いに離れて並ぶ複数の矩形状の導電体を含む。壁構造Ｗ＿２”は、Ｚ方向に見て、貼合パッドＢＰｄ＿２”を囲むように互いに離れて並ぶ複数の矩形状の導電体を含む。
【0127】
壁構造Ｗ＿３は、壁構造Ｗ＿２”を囲む四角環状の形状を有する。貼合パッドＢＰｄ＿３は、Ｚ方向に見て、壁構造＿３を囲む四角環状の形状を有する。
【0128】
貼合パッドＢＰｄ＿２”と貼合パッドＢＰｄ＿３との間の距離Ｐは、壁構造Ｗ＿２”と壁構造Ｗ＿３との間の距離Ｐ０よりも長い。
【0129】
図１５に示すように、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２”及びＢＰｄ＿３の被覆率は、例えば、単位領域ＵＤＣＲ１の面積に占める貼合パッドＢＰｄ＿２”及びＢＰｄ＿３の面積の割合として算出される。単位領域ＵＤＣＲ１は、例えば、貼合パッドＢＰｄ＿２”の幅Ｄ２の中心線と、貼合パッドＢＰｄ＿３の幅Ｄ３の中心線と、を対向する２辺として有する矩形領域である。単位領域ＵＤＣＲ１を形成する矩形領域の貼合パッドＢＰｄ＿２”の幅Ｄ２の中心線に沿った辺の両端はそれぞれ、例えば、貼合パッドＢＰｄ＿２”内の互いに隣り合う２個の電極の中心に位置する。放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２”及びＢＰｄ＿３の被覆率は、例えば、３％以上４０％以下となるように設計される。
【0130】
次に、第２例について説明する。第２例は、放電用パッド領域ＤＣＲにおける外側の貼合パッドが四角環状でない場合に対応する。
【0131】
図１６は、第３実施形態に係るメモリデバイスの放電用パッド領域における壁構造の一部及び貼合パッドの平面レイアウトの第２例を示す平面図である。図１７は、第３実施形態に係るメモリデバイスの放電用パッド領域における貼合パッドの平面レイアウトの第２例を示す平面図である。図１６及び図１７はそれぞれ、第１実施形態における図９及び図５に対応する。
【0132】
図１６に示すように、放電用パッド領域ＤＣＲには、貼合パッドＢＰｄ＿２及びＢＰｄ＿３”が配置される。そして、貼合パッドＢＰｄ＿２に対応する壁構造Ｗ＿２、及び貼合パッドＢＰｄ＿３”に対応する壁構造Ｗ＿３”が更に設けられる。
【0133】
貼合パッドＢＰｄ＿２は、アクティブパッド領域ＡＲ及び内側ダミーパッド領域ＩＤＲを囲む四角環状の形状を有する。壁構造Ｗ＿２は、Ｚ方向に見て、貼合パッドＢＰｄ＿２を囲む四角環状の形状を有する。
【0134】
壁構造Ｗ＿３”は、壁構造Ｗ＿２を囲むように互いに離れて並ぶ複数の矩形状の導電体を含む。貼合パッドＢＰｄ＿３”は、Ｚ方向に見て、壁構造Ｗ＿３”を囲むように互いに離れて並ぶ複数の矩形状の導電体を含む。
【0135】
貼合パッドＢＰｄ＿２と貼合パッドＢＰｄ＿３”との間の距離Ｐは、壁構造Ｗ＿２と壁構造Ｗ＿３”との間の距離Ｐ０よりも長い。
【0136】
図１７に示すように、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３”の被覆率は、例えば、単位領域ＵＤＣＲ２の面積に占める貼合パッドＢＰｄ＿２及びＢＰｄ＿３”の面積の割合として算出される。単位領域ＵＤＣＲ２は、例えば、貼合パッドＢＰｄ＿２の幅Ｄ２の中心線と、貼合パッドＢＰｄ＿３”の幅Ｄ３の中心線と、を対向する２辺として有する矩形領域である。単位領域ＵＤＣＲ２を形成する矩形領域の貼合パッドＢＰｄ＿３”の幅Ｄ３の中心線に沿った辺の両端はそれぞれ、例えば、貼合パッドＢＰｄ＿３”内の互いに隣り合う２個の電極の中心に位置する。放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄ＿２及びＢＰｄ＿３”の被覆率は、例えば、３％以上４０％以下となるように設計される。
【0137】
３．２ 第３実施形態に係る効果
第３実施形態の第１例によれば、貼合パッドＢＰ＿２”は、Ｚ方向に見て、アクティブパッド領域ＡＲ及び内側ダミーパッド領域ＩＤＲを囲むように互いに離れて並ぶ複数の導電体を含む。第３実施形態の第２例によれば、貼合パッドＢＰｄ＿３”は、Ｚ方向に見て、壁構造Ｗ＿３”を囲むように互いに離れて並ぶ複数の導電体を含む。これにより、貼合パッドＢＰｄ＿２及びＢＰｄ＿３のいずれも連続した１個の導電体として構成される場合よりも、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄの被覆率をより小さくすることができる。これにより、放電用パッド領域ＤＣＲにおけるエロージョンによる段差の発生を抑制できる。したがって、メモリチップ１００及びＣＭＯＳチップ２００の貼合工程における貼合不良の発生を低減できる。
第３実施形態の第１例によれば、貼合パッドＢＰ＿２”は、Ｚ方向に見て、アクティブパッド領域ＡＲ及び内側ダミーパッド領域ＩＤＲを囲むように互いに離れて並ぶ複数の導電体を含む。第３実施形態の第２例によれば、貼合パッドＢＰｄ＿３”は、Ｚ方向に見て、壁構造Ｗ＿３”を囲むように互いに離れて並ぶ複数の導電体を含む。これにより、貼合パッドＢＰｄ＿２及びＢＰｄ＿３のいずれも連続した１個の導電体として構成される場合よりも、放電用パッド領域ＤＣＲにおける貼合パッドＢＰｄの被覆率をより小さくすることができる。これにより、放電用パッド領域ＤＣＲにおけるエロージョンによる段差の発生を抑制できる。したがって、メモリチップ１００及びＣＭＯＳチップ２００の貼合工程における貼合不良の発生を低減できる。
【0138】
４． 変形例等
４．１ 第１変形例
上記第１実施形態、第２実施形態、及び第３実施形態では、壁構造Ｗ＿１～Ｗ＿４よりもカーフ領域ＫＲ側に更なる壁構造が形成されない場合について説明したが、これに限られない。例えば、壁構造Ｗ＿１～Ｗ＿４よりもカーフ領域ＫＲ側に、更なる壁構造が形成されてもよい。
４．１ 第１変形例
上記第１実施形態、第２実施形態、及び第３実施形態では、壁構造Ｗ＿１～Ｗ＿４よりもカーフ領域ＫＲ側に更なる壁構造が形成されない場合について説明したが、これに限られない。例えば、壁構造Ｗ＿１～Ｗ＿４よりもカーフ領域ＫＲ側に、更なる壁構造が形成されてもよい。
【0139】
【0140】
図１８に示すように、外側ダミーパッド領域ＯＤＲには、貼合パッドＢＰｏに加えて、貼合パッドＢＰｃが更に配置されてもよい。貼合パッドＢＰｃは、例えば、連続した１個の電極を含む。貼合パッドＢＰｃに含まれる１個の電極は、貼合パッドＢＰｄ＿３を囲む四角環状の形状を有する。なお、貼合パッドＢＰｏの少なくとも一部は、貼合パッドＢＰｄ＿３と貼合パッドＢＰｃとの間に配置されてもよい。貼合パッドＢＰｏの少なくとも一部は、貼合パッドＢＰｄ＿３とカーフ領域ＫＲとの間に配置されてもよい。
【0141】
【0142】
図１９に示すように、外側ダミーパッド領域ＯＤＲには、メモリチップ１００に設けられた壁構造Ｗ＿５、及び壁構造Ｗ＿５と半導体基板２０１とを接続する各種配線が設けられる。壁構造Ｗ＿５は、導電体１２０＿５を含む。
【0143】
導電体１２０＿５は、Ｚ方向に見て、導電体１２０＿４を囲む四角環状の形状を有する。導電体１２０＿５は、Ｚ方向に延びる。導電体１２０＿５のＺ２方向の端部は、例えば、半導体層１０１＿１よりもカーフ領域ＫＲ側の絶縁層１１５に接する。すなわち、導電体１２０＿５は、Ｚ方向に見て、表面保護層１１９によって覆われていない領域に位置する。導電体１２０＿５は、対応する導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、及び電極１１０ｃを介して、ＣＭＯＳチップ２００の電極２１１ｃと電気的に接続される。電極１１０ｃ及び２１１ｃは、貼合パッドＢＰｃに対応する。すなわち、電極１１０ｃ及び２１１ｃの各々は、Ｚ方向に見て、電極１１０ｄ＿３及び２１１ｄ＿３を囲む四角環状の形状を有する。電極２１１ｃは、対応する導電体２１０、配線層２０９、導電体２０８、配線層２０７、導電体２０６、配線層２０５、及び導電体２０４を介して、半導体基板２０１と電気的に接続される。
【0144】
導電体１２０＿５と電極１１０ｃとの間を電気的に接続する導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９の各々は、例えば、Ｚ方向に見て四角環状の形状を有する。半導体基板２０１と電極２１１ｃとの間を電気的に接続する導電体２１０、配線層２０９、導電体２０８、配線層２０７、導電体２０６、配線層２０５、及び導電体２０４の各々は、例えば、Ｚ方向に見て四角環状の形状を有する。
【0145】
以上のような構成により、壁構造Ｗ＿５、及び壁構造Ｗ＿５と半導体基板２０１とを接続する各種配線は、ダイシング工程において、メモリデバイス３の端部にクラックや絶縁層の剥離等が発生した際、アクティブパッド領域ＡＲにクラックあるいは剥離が到達するのを抑制する更なる壁構造（クラックストッパ）の一部として機能することができる。このため、メモリデバイス３の歩留まりを向上させることができる。
【0146】
４．２ 第２変形例
また、上記第１実施形態、第２実施形態、及び第３実施形態、並びに第１変形例では、Ｚ方向に見て、壁構造Ｗ＿２及びＷ＿３がそれぞれ貼合パッドＢＰｄ＿２及びＢＰｄ＿３と重なり合わない場合について説明したが、これに限られない。例えば、壁構造Ｗ＿２及びＷ＿３はそれぞれ、貼合パッドＢＰｄ＿２及びＢＰｄ＿３と重なり合うように構成されてもよい。また、壁構造Ｗ＿１及びＷ＿４の少なくとも一方は、省略されてもよい。以下では、第１変形例と異なる構成について主に説明する。第１変形例と同等の構成については、説明を省略する。
また、上記第１実施形態、第２実施形態、及び第３実施形態、並びに第１変形例では、Ｚ方向に見て、壁構造Ｗ＿２及びＷ＿３がそれぞれ貼合パッドＢＰｄ＿２及びＢＰｄ＿３と重なり合わない場合について説明したが、これに限られない。例えば、壁構造Ｗ＿２及びＷ＿３はそれぞれ、貼合パッドＢＰｄ＿２及びＢＰｄ＿３と重なり合うように構成されてもよい。また、壁構造Ｗ＿１及びＷ＿４の少なくとも一方は、省略されてもよい。以下では、第１変形例と異なる構成について主に説明する。第１変形例と同等の構成については、説明を省略する。
【0147】
【0148】
図２０に示すように、放電用パッド領域ＤＣＲには、メモリチップ１００に設けられた壁構造Ｗ＿１～Ｗ＿３、及び壁構造Ｗ＿１～Ｗ＿３と半導体基板２０１とを接続する各種配線が設けられる。図１９で示された壁構造Ｗ＿４は、設けられない。
【0149】
壁構造Ｗ＿２、貼合パッドＢＰｄ＿２、並びに壁構造Ｗ＿２と貼合パッドＢＰｄ＿２とを接続する導電体１０５、配線層１０６、導電体１０７、配線層１０８＿２、及び導電体１０９は、Ｚ方向に見て、互いに重なり合う。つまり、壁構造Ｗ＿２、貼合パッドＢＰｄ＿２、並びに壁構造Ｗ＿２と貼合パッドＢＰｄ＿２とを接続する導電体１０５、配線層１０６、導電体１０７、配線層１０８＿２、及び導電体１０９は、全体としてＸＹ平面に沿って屈曲することなくＺ方向に並ぶ。
【0150】
同様に、壁構造Ｗ＿３、貼合パッドＢＰｄ＿３、並びに壁構造Ｗ＿３と貼合パッドＢＰｄ＿３とを接続する導電体１０５、配線層１０６、導電体１０７、配線層１０８＿３、及び導電体１０９は、Ｚ方向に見て、互いに重なり合う。つまり、壁構造Ｗ＿３、貼合パッドＢＰｄ＿３、並びに壁構造Ｗ＿３と貼合パッドＢＰｄ＿３とを接続する導電体１０５、配線層１０６、導電体１０７、配線層１０８＿３、及び導電体１０９は、全体としてＸＹ平面に沿って屈曲することなくＺ方向に並ぶ。
【0151】
これにより、壁構造Ｗ＿２と壁構造Ｗ＿３との間の距離、及び貼合パッドＢＰｄ＿２と貼合パッドＢＰｄ＿３との間の距離は、距離Ｐ’で略等しくなる。
【0152】
第２変形例によれば、壁構造Ｗ＿４が省略されることによって、壁構造Ｗ＿１～Ｗ＿３の形成に割り当てられる領域に関する制約が緩和される。これにより、壁構造Ｗ＿２と貼合パッドＢＰｄ＿２との間の構造、及び壁構造Ｗ＿３と貼合パッドＢＰｄ＿３との間の構造の各々を屈曲させなくても、被覆率についての要件を満たしつつ、貼合パッドＢＰｄ＿２と貼合パッドＢＰｄ＿３との間の距離Ｐ’を確保することが可能となる。
【0153】
また、第２変形例では、壁構造Ｗ＿５が設けられる。これにより、壁構造Ｗ＿５を省略された壁構造Ｗ＿４の代用としても機能させることができる。このため、壁構造Ｗ＿４の省略が壁構造Ｗ＿２及びＷ＿３の形成に与える影響を抑制することができる。
【0154】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0155】
１…メモリシステム
２…メモリコントローラ
３…メモリデバイス
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
１００…メモリチップ
１０１…半導体層
１０２，１１１，１１２，１１３，１１４，１１５，１１７，１１８，１２１，２１２，２１３…絶縁層
１０３，１０６，１０８，１１６，２０５，２０７，２０９…配線層
１０４，１０５，１０７，１０９，１２０，２０４，２０６，２０８，２１０…導電体
１１０，２１１…電極
１１９…表面保護層
１４０…ブロック絶縁膜
１４１…電荷蓄積膜
１４２…トンネル絶縁膜
１４３…半導体膜
１４４…コア膜
１４５…キャップ膜
２００…ＣＭＯＳチップ
２０１…半導体基板
２０２…ゲート絶縁膜
２０３…ゲート電極
２…メモリコントローラ
３…メモリデバイス
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
１００…メモリチップ
１０１…半導体層
１０２，１１１，１１２，１１３，１１４，１１５，１１７，１１８，１２１，２１２，２１３…絶縁層
１０３，１０６，１０８，１１６，２０５，２０７，２０９…配線層
１０４，１０５，１０７，１０９，１２０，２０４，２０６，２０８，２１０…導電体
１１０，２１１…電極
１１９…表面保護層
１４０…ブロック絶縁膜
１４１…電荷蓄積膜
１４２…トンネル絶縁膜
１４３…半導体膜
１４４…コア膜
１４５…キャップ膜
２００…ＣＭＯＳチップ
２０１…半導体基板
２０２…ゲート絶縁膜
２０３…ゲート電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
