(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023141854
(43)【公開日】2023-10-05
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/04 20060101AFI20230928BHJP
H10B 41/27 20230101ALI20230928BHJP
H01L 21/336 20060101ALI20230928BHJP
H10B 43/27 20230101ALI20230928BHJP
G11C 16/08 20060101ALI20230928BHJP
【ＦＩ】
G11C16/04 170
H01L27/11556
H01L29/78 371
H01L27/11582
G11C16/08 110
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022048390
(22)【出願日】2022-03-24
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】須田 圭介
(72)【発明者】
【氏名】鈴木 亮太
(72)【発明者】
【氏名】山田 健太
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA19
5B225EA05
5B225EA08
5B225FA01
5B225FA04
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083JA04
5F083JA19
5F083JA35
5F083JA37
5F083JA39
5F083JA40
5F083JA53
5F083JA56
5F083KA01
5F083KA05
5F083KA11
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083ZA01
5F101BA01
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BD35
5F101BE02
5F101BE05
5F101BE06
5F101BH21
(57)【要約】
【課題】容易に製造可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向（Ｙ）に並ぶ複数のメモリブロック（ＢＬＫ）と、第１方向に延伸し、第２方向（Ｘ）に並び、第３方向（Ｚ）に複数のメモリブロックと並ぶ複数のビット線（ＢＬ）と、を備える。複数のメモリブロックは、それぞれ、第３方向に並ぶ複数の第１導電層（１１０）と、複数の第１導電層に対して第３方向の複数のビット線（ＢＬ）と反対側に設けられた第２導電層（１１２）と、第３方向に延伸し、複数の第１導電層と対向し、第３方向における一端が第２導電層に電気的に接続され、第３方向における他端が複数のビット線に電気的に接続された複数の半導体層（１２０）と、複数の第１導電層と、複数の半導体層と、の間に設けられた複数の電荷蓄積膜と、を備える。複数の第１導電層及び第２導電層は、複数のメモリブロックの間で、お互いに分断されている。
【選択図】図２
【解決手段】半導体記憶装置は、第１方向（Ｙ）に並ぶ複数のメモリブロック（ＢＬＫ）と、第１方向に延伸し、第２方向（Ｘ）に並び、第３方向（Ｚ）に複数のメモリブロックと並ぶ複数のビット線（ＢＬ）と、を備える。複数のメモリブロックは、それぞれ、第３方向に並ぶ複数の第１導電層（１１０）と、複数の第１導電層に対して第３方向の複数のビット線（ＢＬ）と反対側に設けられた第２導電層（１１２）と、第３方向に延伸し、複数の第１導電層と対向し、第３方向における一端が第２導電層に電気的に接続され、第３方向における他端が複数のビット線に電気的に接続された複数の半導体層（１２０）と、複数の第１導電層と、複数の半導体層と、の間に設けられた複数の電荷蓄積膜と、を備える。複数の第１導電層及び第２導電層は、複数のメモリブロックの間で、お互いに分断されている。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１方向に並ぶ複数のメモリブロックと、
前記第１方向に延伸し、前記第１方向と交差する第２方向に並び、前記第１方向及び前記第２方向と交差する第３方向に前記複数のメモリブロックと並ぶ複数のビット線と
を備え、
前記複数のメモリブロックは、それぞれ、
前記第３方向に並ぶ複数の第１導電層と、
前記複数の第１導電層に対して前記第３方向の前記複数のビット線と反対側に設けられた第２導電層と、
前記第３方向に延伸し、前記複数の第１導電層と対向し、前記第３方向における一端が前記第２導電層に電気的に接続され、前記第３方向における他端が前記複数のビット線に電気的に接続された複数の半導体層と、
前記複数の第１導電層と、前記複数の半導体層と、の間に設けられた複数の電荷蓄積膜と
を備え、
前記複数の第１導電層及び前記第２導電層は、前記複数のメモリブロックの間で、お互いに分断されている
半導体記憶装置。
前記第１方向に延伸し、前記第１方向と交差する第２方向に並び、前記第１方向及び前記第２方向と交差する第３方向に前記複数のメモリブロックと並ぶ複数のビット線と
を備え、
前記複数のメモリブロックは、それぞれ、
前記第３方向に並ぶ複数の第１導電層と、
前記複数の第１導電層に対して前記第３方向の前記複数のビット線と反対側に設けられた第２導電層と、
前記第３方向に延伸し、前記複数の第１導電層と対向し、前記第３方向における一端が前記第２導電層に電気的に接続され、前記第３方向における他端が前記複数のビット線に電気的に接続された複数の半導体層と、
前記複数の第１導電層と、前記複数の半導体層と、の間に設けられた複数の電荷蓄積膜と
を備え、
前記複数の第１導電層及び前記第２導電層は、前記複数のメモリブロックの間で、お互いに分断されている
半導体記憶装置。
【請求項2】
前記複数のメモリブロックは、それぞれ、前記複数の第１導電層と、前記第２導電層と、の間に設けられた第３導電層を更に備え、
前記複数の半導体層は、前記第３導電層と対向し、
前記第３導電層は、前記複数のメモリブロック毎に分断されている
請求項１記載の半導体記憶装置。
前記複数の半導体層は、前記第３導電層と対向し、
前記第３導電層は、前記複数のメモリブロック毎に分断されている
請求項１記載の半導体記憶装置。
【請求項3】
読出動作を実行可能に構成され、
前記読出動作の実行に際し、
前記複数のビット線の少なくとも一つに、第１ビット線電圧を供給し、
前記複数のメモリブロックのうちの一つにおいて、
前記複数の第１導電層のうちの一つに、読出電圧を供給し、
前記複数の第１導電層のうちの他の一つに、前記読出電圧よりも大きい読出パス電圧を供給し、
前記第２導電層に、前記第１ビット線電圧よりも小さい第１電圧を供給し、
前記第３導電層に、前記第１電圧よりも大きい第２電圧を供給し、
前記複数のメモリブロックのうちの他の一つにおいて、
前記第２導電層に第３電圧を供給し、
前記第３導電層に、前記第３電圧よりも小さい第４電圧を供給する
請求項２記載の半導体記憶装置。
前記読出動作の実行に際し、
前記複数のビット線の少なくとも一つに、第１ビット線電圧を供給し、
前記複数のメモリブロックのうちの一つにおいて、
前記複数の第１導電層のうちの一つに、読出電圧を供給し、
前記複数の第１導電層のうちの他の一つに、前記読出電圧よりも大きい読出パス電圧を供給し、
前記第２導電層に、前記第１ビット線電圧よりも小さい第１電圧を供給し、
前記第３導電層に、前記第１電圧よりも大きい第２電圧を供給し、
前記複数のメモリブロックのうちの他の一つにおいて、
前記第２導電層に第３電圧を供給し、
前記第３導電層に、前記第３電圧よりも小さい第４電圧を供給する
請求項２記載の半導体記憶装置。
【請求項4】
読出動作を実行可能に構成され、
前記読出動作の実行に際し、
前記複数のビット線の少なくとも一つに、第１ビット線電圧を供給し、
前記複数のメモリブロックのうちの一つにおいて、
前記複数の第１導電層のうちの一つに、読出電圧を供給し、
前記複数の第１導電層のうちの他の一つに、前記読出電圧よりも大きい読出パス電圧を供給し、
前記第２導電層に、前記第１ビット線電圧よりも小さい第１電圧を供給し、
前記複数のメモリブロックのうちの他の一つにおいて、
前記第２導電層をフローティング状態とする
請求項２記載の半導体記憶装置。
前記読出動作の実行に際し、
前記複数のビット線の少なくとも一つに、第１ビット線電圧を供給し、
前記複数のメモリブロックのうちの一つにおいて、
前記複数の第１導電層のうちの一つに、読出電圧を供給し、
前記複数の第１導電層のうちの他の一つに、前記読出電圧よりも大きい読出パス電圧を供給し、
前記第２導電層に、前記第１ビット線電圧よりも小さい第１電圧を供給し、
前記複数のメモリブロックのうちの他の一つにおいて、
前記第２導電層をフローティング状態とする
請求項２記載の半導体記憶装置。
【請求項5】
第１方向に並ぶ複数のメモリブロックと、
前記第１方向に延伸し、前記第１方向と交差する第２方向に並び、前記第１方向及び前記第２方向と交差する第３方向に前記複数のメモリブロックと並ぶ複数のビット線と
を備え、
前記複数のメモリブロックは、それぞれ、
前記第３方向に並ぶ複数の第１導電層と、
前記複数の第１導電層に対して前記第３方向の前記複数のビット線と反対側に設けられた第２導電層と、
前記第３方向に延伸し、前記複数の第１導電層と対向し、前記第３方向における一端が前記第２導電層に電気的に接続され、前記第３方向における他端が前記複数のビット線に電気的に接続された複数の半導体層と、
前記複数の第１導電層と、前記複数の半導体層と、の間に設けられた複数の電荷蓄積膜と
を備え、
前記第２導電層は、前記複数のメモリブロックの間で、お互いに分断され、
読出動作と、
プログラム動作及びベリファイ動作を含む書込動作と、
消去電圧供給動作及び消去ベリファイ動作を含む消去動作と
を実行可能に構成され、
前記読出動作、前記ベリファイ動作及び前記消去ベリファイ動作の少なくとも一つの実行に際し、
前記複数のビット線の少なくとも一つに、ビット線電圧を供給し、
前記複数のメモリブロックのうちの一つにおける前記第２導電層に、前記ビット線電圧とは異なる電圧を供給し、
前記複数のメモリブロックのうちの他の一つにおける前記第２導電層をフローティング状態とする
半導体記憶装置。
前記第１方向に延伸し、前記第１方向と交差する第２方向に並び、前記第１方向及び前記第２方向と交差する第３方向に前記複数のメモリブロックと並ぶ複数のビット線と
を備え、
前記複数のメモリブロックは、それぞれ、
前記第３方向に並ぶ複数の第１導電層と、
前記複数の第１導電層に対して前記第３方向の前記複数のビット線と反対側に設けられた第２導電層と、
前記第３方向に延伸し、前記複数の第１導電層と対向し、前記第３方向における一端が前記第２導電層に電気的に接続され、前記第３方向における他端が前記複数のビット線に電気的に接続された複数の半導体層と、
前記複数の第１導電層と、前記複数の半導体層と、の間に設けられた複数の電荷蓄積膜と
を備え、
前記第２導電層は、前記複数のメモリブロックの間で、お互いに分断され、
読出動作と、
プログラム動作及びベリファイ動作を含む書込動作と、
消去電圧供給動作及び消去ベリファイ動作を含む消去動作と
を実行可能に構成され、
前記読出動作、前記ベリファイ動作及び前記消去ベリファイ動作の少なくとも一つの実行に際し、
前記複数のビット線の少なくとも一つに、ビット線電圧を供給し、
前記複数のメモリブロックのうちの一つにおける前記第２導電層に、前記ビット線電圧とは異なる電圧を供給し、
前記複数のメモリブロックのうちの他の一つにおける前記第２導電層をフローティング状態とする
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に並ぶ複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられた電荷蓄積膜と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１４５２３３号公報
【特許文献2】特開２０１９－１６９５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
容易に製造可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ複数のメモリブロックと、第１方向に延伸し、第１方向と交差する第２方向に並び、第１方向及び第２方向と交差する第３方向に複数のメモリブロックと並ぶ複数のビット線と、を備える。複数のメモリブロックは、それぞれ、第３方向に並ぶ複数の第１導電層と、複数の第１導電層に対して第３方向の複数のビット線と反対側に設けられた第２導電層と、第３方向に延伸し、複数の第１導電層と対向し、第３方向における一端が第２導電層に電気的に接続され、第３方向における他端が複数のビット線に電気的に接続された複数の半導体層と、複数の第１導電層と、複数の半導体層と、の間に設けられた複数の電荷蓄積膜と、を備える。複数の第１導電層及び第２導電層は、複数のメモリブロックの間で、お互いに分断されている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図2】メモリセルアレイＭＣＡの一部の構成を示す模式的な斜視図である。
【図3】メモリセルアレイＭＣＡの一部の構成を示す模式的な断面図である。
【図4】メモリセルＭＣのしきい値電圧について説明するための模式的な図である。
【図5】読出動作について説明するための模式的な断面図である。
【図6】書込動作について説明するためのフローチャートである。
【図7】プログラム動作について説明するための模式的な断面図である。
【図8】ベリファイ動作について説明するための模式的な断面図である。
【図9】消去動作について説明するためのフローチャートである。
【図10】消去電圧供給動作について説明するための模式的な断面図である。
【図11】消去ベリファイ動作について説明するための模式的な断面図である。
【図12】比較例に係るメモリセルアレイＭＣＡ´の一部の構成を示す模式的な斜視図である。
【図13】第２実施形態に係る半導体記憶装置の読出動作について説明するための模式的な断面図である。
【図14】第３実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
【図15】チップＣＭの構成例を示す模式的な底面図である。
【図16】チップＣＭの構成例を示す模式的な底面図である。
【図17】チップＣＰの構成例を示す模式的な平面図である。
【図18】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図19】メモリダイＭＤの一部の他の構成例を示す模式的な断面図である。
【図20】第３実施形態に係る製造方法について説明するための模式的な斜視図である。
【図21】同製造方法について説明するための模式的な斜視図である。
【図22】同製造方法について説明するための模式的な断面図である。
【図23】同製造方法について説明するための模式的な断面図である。
【図24】同製造方法について説明するための模式的な断面図である。
【図25】同製造方法について説明するための模式的な断面図である。
【図26】同製造方法について説明するための模式的な断面図である。
【図27】同製造方法について説明するための模式的な断面図である。
【図28】同製造方法について説明するための模式的な断面図である。
【図29】同製造方法について説明するための模式的な断面図である。
【図30】同製造方法について説明するための模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0015】
【0016】
メモリセルアレイＭＣＡは、図１に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0017】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳＢと、を備える。ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳＢは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤ、及び、ソース側選択トランジスタＳＴＳＢを、単に選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳＢ）と呼ぶ事がある。
【0018】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１つのメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0019】
選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳＢ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳＢ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳＢ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳＢ）が接続される。１つのドレイン側選択ゲート線ＳＧＤＴは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳＢは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0020】
ビット線ＢＬは、それぞれ、メモリセルアレイＭＣＡ中の全てのストリングユニットＳＵに接続される。また、１つのストリングユニットＳＵに含まれる複数のメモリストリングＭＳは、全て異なるビット線ＢＬに接続される。
【0021】
ソース線ＳＬは、それぞれ、１つのメモリブロックＢＬＫに含まれる全てのメモリストリングＭＳに接続される。また、１つのメモリセルアレイＭＣＡに含まれる複数のメモリブロックＢＬＫは、全て異なるソース線ＳＬに接続される。
【0022】
周辺回路ＰＣは、例えば、動作電圧を生成する電圧生成回路と、生成された動作電圧を選択されたビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳＢ）等に転送する電圧転送回路と、ビット線ＢＬに接続されたセンスアンプモジュールと、これらを制御するシーケンサと、を備える。
【0023】
［メモリセルアレイＭＣＡの構造］
図２は、メモリセルアレイＭＣＡの一部の構成を示す模式的な斜視図である。図３は、メモリセルアレイＭＣＡの一部の構成を示す模式的な断面図である。尚、図３は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図３と同様の構造が観察される。
図２は、メモリセルアレイＭＣＡの一部の構成を示す模式的な斜視図である。図３は、メモリセルアレイＭＣＡの一部の構成を示す模式的な断面図である。尚、図３は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図３と同様の構造が観察される。
【0024】
図２に示す様に、メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、メモリブロック間絶縁層ＳＴが設けられている。図２の例では、Ｙ方向に隣り合う２つのメモリブロックＢＬＫを、それぞれ、メモリブロックＢＬＫＡ，ＢＬＫＢとして示している。
【0025】
メモリブロックＢＬＫは、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向に隣り合う２つのストリングユニットＳＵの間には、ストリングユニット間絶縁層ＳＨＥが設けられている。図２の例では、Ｙ方向に並ぶ５つのストリングユニットＳＵを、それぞれ、ストリングユニットＳＵａ～ＳＵｅとして示している。
【0026】
メモリブロックＢＬＫは、例えば図２に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、これら複数の導電層１１０の下方に設けられた導電層１１２と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、図３に示す様に、複数の導電層１１０及び複数の半導体層１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。
【0027】
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１１（図３）が設けられている。
【0028】
複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＷＬ）と呼ぶ場合がある。これら複数の導電層１１０（ＷＬ）は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。図２の例では、Ｙ方向に隣り合う２つのメモリブロックＢＬＫに対応する導電層１１０（ＷＬ）が、メモリブロック間絶縁層ＳＴを介して絶縁されている。
【0029】
複数の導電層１１０（ＷＬ）よりも下方に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳＢ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳＢ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳＢ）と呼ぶ場合がある。この一又は複数の導電層１１０（ＳＧＳＢ）は、メモリブロックＢＬＫ毎に電気的に独立している。図２の例では、Ｙ方向に隣り合う２つのメモリブロックＢＬＫに対応する導電層１１０（ＳＧＳＢ）が、メモリブロック間絶縁層ＳＴを介して絶縁されている。
【0030】
複数の導電層１１０（ＷＬ）よりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ（図１）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤ）と呼ぶ場合がある。図２に示す様に、これら複数の導電層１１０（ＳＧＤ）のＹ方向の幅は、導電層１１０（ＷＬ）のＹ方向の幅よりも小さい。また、１つのメモリブロックＢＬＫ内でＹ方向に隣り合う２つの導電層１１０（ＳＧＤ）の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０（ＳＧＤ）は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。各メモリブロックＢＬＫ中において、Ｙ方向の一方側（例えば、Ｙ方向負側）から数えて１番目及び５番目のストリングユニットＳＵａ，ＳＵｅに対応する導電層１１０（ＳＧＤ）は、メモリブロックＢＬＫ間に設けられたメモリブロック間絶縁層ＳＴを介して、他のメモリブロックＢＬＫ中の構成から電気的に絶縁されている。また、各メモリブロックＢＬＫ中において、Ｙ方向に隣り合う２つの導電層１１０（ＳＧＤ）は、ストリングユニット間絶縁層ＳＨＥを介して、電気的に絶縁されている。
【0031】
複数の導電層１１０（ＳＧＤ）よりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤＴ（図１）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤＴ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤＴ）と呼ぶ場合がある。導電層１１０（ＳＧＤＴ）は、基本的には、導電層１１０（ＳＧＤ）と同様に構成されている。ただし、１つのメモリブロックＢＬＫ内に含まれる複数の導電層１１０（ＳＧＤＴ）は、配線等を介してお互いに電気的に接続されている。
【0032】
導電層１１２は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２の下面には、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層が設けられていても良い。
【0033】
導電層１１２は、ソース線ＳＬ（図１）として機能する。導電層１１２は、メモリブロックＢＬＫ毎に電気的に独立している。図２の例では、Ｙ方向に隣り合う２つのメモリブロックＢＬＫに対応する２つの導電層１１２が、メモリブロック間絶縁層ＳＴを介して絶縁されている。
【0034】
半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳＢ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５（図３）が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
【0035】
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域が設けられている。この不純物領域は、ビアコンタクト電極Ｃｈ，Ｖｙ（図５参照）を介してビット線ＢＬに接続される。尚、一つのストリングユニットＳＵに対応する複数の半導体層１２０は、全て異なるビット線ＢＬに接続されている。図２の例では、Ｘ方向に並ぶ複数の半導体層１２０を含む列が、一つのストリングユニットＳＵに対応して、Ｙ方向に４つ並んでいる。これら４つの列に含まれる複数の半導体層１２０は、全て異なるビット線ＢＬに接続されている。
【0036】
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域が設けられている。この不純物領域は、上記導電層１１２に接続されている。尚、図示の例では、一つのメモリブロックＢＬＫに対応する複数の半導体層１２０が、全て共通の導電層１１２に接続されている。
【0037】
ゲート絶縁膜１３０（図３）は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図３に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と導電層１１２との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
【0038】
尚、図３には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示している。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0039】
［メモリセルＭＣのしきい値電圧］
次に、図４を参照して、メモリセルＭＣのしきい値電圧について説明する。
次に、図４を参照して、メモリセルＭＣのしきい値電圧について説明する。
【0040】
図４（ａ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図４（ｂ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の一例を示す表である。
【0041】
図４（ａ）の例では、メモリセルＭＣのしきい値電圧が、８通りのステートに制御されている。Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧ＶＶＦＹＥｒより小さい。Ａステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＡより大きく、ベリファイ電圧ＶＶＦＹＢより小さい。Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＢより大きく、ベリファイ電圧ＶＶＦＹＣより小さい。以下同様に、Ｃステート～Ｆステートに制御されたメモリセルＭＣのしきい値電圧は、それぞれ、ベリファイ電圧ＶＶＦＹＣ～ベリファイ電圧ＶＶＦＹＦより大きく、ベリファイ電圧ＶＶＦＹＤ～ベリファイ電圧ＶＶＦＹＧより小さい。Ｇステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＧより大きく、読出パス電圧ＶＲＥＡＤより小さい。
【0042】
また、図４（ａ）の例では、Ｅｒステートに対応するしきい値分布とＡステートに対応するしきい値分布との間に、読出電圧ＶＣＧＡＲが設定されている。Ａステートに対応するしきい値分布とＢステートに対応するしきい値分布との間に、読出電圧ＶＣＧＢＲが設定されている。以下同様に、Ｂステートに対応するしきい値分布とＣステートに対応するしきい値分布との間～Ｆステートに対応するしきい値分布とＧステートに対応するしきい値分布との間に、それぞれ、読出電圧ＶＣＧＣＲ～読出電圧ＶＣＧＧＲが設定されている。
【0043】
例えば、Ｅｒステートは、最も低いしきい値電圧に対応している。ＥｒステートのメモリセルＭＣは、消去状態のメモリセルＭＣである。ＥｒステートのメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
【0044】
Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＡステートのメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。
【0045】
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＢステートのメモリセルＭＣには、例えば、データ“００１”が割り当てられる。
【0046】
以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらのステートのメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。
【0047】
図４（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧ＶＣＧＢＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－３－３コードと呼ぶ場合がある。
【0048】
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
【0049】
［読出動作］
図５は、読出動作について説明するための模式的な断面図である。
図５は、読出動作について説明するための模式的な断面図である。
【0050】
尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。以下では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼び、同様に、非選択ワード線ＷＬＵに接続されたものを「非選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読出動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、ページ部ＰＧと呼ぶ場合がある。
【0051】
以下、メモリブロックＢＬＫＡの、ストリングユニットＳＵａ中のページ部ＰＧに対して読出動作を実行する例について説明する。
【0052】
まず、メモリブロックＢＬＫＡ中の各配線に供給される電圧について説明する。
【0053】
読出動作においては、例えば、ビット線ＢＬに、電圧ＶＤＤを供給する。また、メモリブロックＢＬＫＡに対応するソース線ＳＬに、電圧ＶＤＤとは異なる電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、接地電圧ＶＳＳより大きくても良いし、接地電圧ＶＳＳと等しくても良い。電圧ＶＤＤは、電圧ＶＳＲＣよりも大きい。
【0054】
また、読出動作においては、メモリブロックＢＬＫＡに対応するドレイン側選択ゲート線ＳＧＤＴに、電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＤＤよりも大きい。また、電圧ＶＳＧと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤＴのしきい値電圧よりも大きい。従って、メモリブロックＢＬＫＡに対応するドレイン側選択トランジスタＳＴＤＴのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
【0055】
また、読出動作においては、メモリブロックＢＬＫＡのストリングユニットＳＵａに対応するドレイン側選択ゲート線ＳＧＤに、電圧ＶＳＧを供給する。電圧ＶＳＧと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤのしきい値電圧よりも大きい。従って、メモリブロックＢＬＫＡのストリングユニットＳＵａに対応するドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
【0056】
また、読出動作においては、メモリブロックＢＬＫＡのストリングユニットＳＵｂ～ストリングユニットＳＵｅに対応するドレイン側選択ゲート線ＳＧＤに、接地電圧ＶＳＳを供給する。接地電圧ＶＳＳと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤのしきい値電圧よりも小さい。従って、メモリブロックＢＬＫＡのストリングユニットＳＵｂ～ストリングユニットＳＵｅに対応するドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成されず、電圧ＶＤＤが転送されない。
【0057】
また、読出動作においては、メモリブロックＢＬＫＡに対応するソース側選択ゲート線ＳＧＳＢに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧと電圧ＶＳＲＣとの電圧差は、ソース側選択トランジスタＳＴＳＢのしきい値電圧よりも大きい。従って、メモリブロックＢＬＫＡに対応するソース側選択トランジスタＳＴＳＢのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0058】
また、読出動作においては、メモリブロックＢＬＫＡに対応する非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給する。読出パス電圧ＶＲＥＡＤは、電圧ＶＤＤ，ＶＳＲＣよりも大きい。また、読出パス電圧ＶＲＥＡＤと電圧ＶＤＤ，ＶＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣのしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、選択メモリセルＭＣに、電圧ＶＤＤ，ＶＳＲＣが転送される。
【0059】
また、読出動作においては、選択ワード線ＷＬＳに読出電圧ＶＣＧＲを供給する。読出電圧ＶＣＧＲは、図４を参照して説明した読出電圧ＶＣＧＡＲ～ＶＣＧＧＲのいずれかである。読出電圧ＶＣＧＲと電圧ＶＳＲＣとの電圧差は、一部のデータが記録されたメモリセルＭＣのしきい値電圧よりも大きい。従って、一部のデータが記録されたメモリセルＭＣはＯＮ状態となり、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れる。一方、読出電圧ＶＣＧＲとＶＳＲＣとの電圧差は、一部のデータが記録されたメモリセルＭＣのしきい値電圧よりも小さい。従って、一部のデータが記録されたメモリセルＭＣはＯＦＦ状態となり、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れない。
【0060】
読出動作においては、周辺回路ＰＣ（図１）中の電圧生成回路や電圧転送回路がこの様な電圧をメモリブロックＢＬＫＡ中の各配線に供給し、周辺回路ＰＣ中のセンスアンプモジュールが各ビット線の状態、例えば、ビット線ＢＬに電流が流れるか否かを検出する。これによって、読出電圧ＶＣＧＲが供給された選択ワード線ＷＬＳに接続された選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。
【0061】
また、読出動作においては、必要に応じて、複数の読出電圧ＶＣＧＲ毎に得られた上記選択メモリセルＭＣの状態を示すデータに対して、ＡＮＤ、ＯＲ等の演算処理が実行される。これによって、選択メモリセルＭＣに記録されていたデータを算出することができる。
【0062】
次に、メモリブロックＢＬＫＢ中の各配線に供給される電圧について説明する。尚、以下の説明では、メモリブロックＢＬＫＢに供給される電圧を例示するが、メモリセルアレイＭＣＡ中のその他のメモリブロックＢＬＫにも、メモリブロックＢＬＫＢに供給される電圧と同様の電圧が供給される。
【0063】
読出動作においては、メモリブロックＢＬＫＢに対応するドレイン側選択ゲート線ＳＧＤＴ，ＳＧＤに、接地電圧ＶＳＳを供給する。接地電圧ＶＳＳは、電圧ＶＤＤよりも小さい。また、接地電圧ＶＳＳと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤＴのしきい値電圧よりも小さい。従って、メモリブロックＢＬＫＢに対応するドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのチャネル領域には電子のチャネルが形成されず、電圧ＶＤＤは転送されない。
【0064】
また、読出動作においては、メモリブロックＢＬＫＢに対応するソース線ＳＬに、電圧ＶＢＳを供給する。電圧ＶＢＳは、電圧ＶＤＤより大きくても良い。尚、電圧ＶＢＳは、図７を参照して後述する電圧ＶＳＧＤより大きくても良い。
【0065】
また、読出動作においては、メモリブロックＢＬＫＢに対応するソース側選択ゲート線ＳＧＳＢに接地電圧ＶＳＳを供給する。接地電圧ＶＳＳは、電圧ＶＢＳよりも小さい。また、接地電圧ＶＳＳと電圧ＶＢＳとの電圧差は、ソース側選択トランジスタＳＴＳＢのしきい値電圧よりも小さい。従って、メモリブロックＢＬＫＢに対応するソース側選択トランジスタＳＴＳＢのチャネル領域には電子のチャネルが形成されず、電圧ＶＢＳは転送されない。
【0066】
また、読出動作においては、メモリブロックＢＬＫＢに対応するワード線ＷＬをフローティング状態とする。
【0067】
この様な状態では、メモリブロックＢＬＫＢに対応する選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳＢ）がＯＦＦ状態となる。従って、メモリブロックＢＬＫＢには、ビット線ＢＬとソース線ＳＬとの電流経路が形成されない。
【0068】
［書込動作］
図６は、書込動作について説明するためのフローチャートである。
図６は、書込動作について説明するためのフローチャートである。
【0069】
以下の説明では、メモリブロックＢＬＫＡの、ストリングユニットＳＵａ中のページ部ＰＧに対して書込動作を実行する例について説明する。
【0070】
ステップＳ１０１においては、ループ回数ｎＷが１に設定される。ループ回数ｎＷは、書込ループの回数を示す変数である。
【0071】
ステップＳ１０２においては、プログラム動作が実行される。プログラム動作は、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給して、メモリセルＭＣのしきい値電圧を増大させる動作である。
【0072】
ステップＳ１０３では、ベリファイ動作を行う。ベリファイ動作は、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹを供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを検出するための動作である。
【0073】
ステップＳ１０４では、ベリファイ動作の結果を判定する。例えば、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数未満であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
【0074】
ステップＳ１０５では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
【0075】
ステップＳ１０６では、ループ回数ｎＷに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧を加算する。従って、プログラム電圧ＶＰＧＭは、ループ回数ｎＷの増大と共に増大する。
【0076】
ステップＳ１０７では、周辺回路ＰＣ（図１）中のステータスレジスタに、書込動作が正常に終了した旨のステータスデータを格納し、書込動作を終了する。
【0077】
ステップＳ１０８では、周辺回路ＰＣ（図１）中のステータスレジスタに、書込動作が正常に終了しなかった旨のステータスデータを格納し、書込動作を終了する。
【0078】
図７は、プログラム動作について説明するための模式的な断面図である。
【0079】
まず、メモリブロックＢＬＫＡ中の各配線に供給される電圧について説明する。
【0080】
プログラム動作においては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬに電圧ＶＳＲＣを供給する。また、図示は省略するものの、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬに電圧ＶＤＤを供給する。以下、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものを「書込メモリセルＭＣ」と呼び、しきい値電圧の調整を行わないものを「禁止メモリセルＭＣ」と呼ぶ場合がある。
【0081】
また、プログラム動作においては、メモリブロックＢＬＫＡに対応するドレイン側選択ゲート線ＳＧＤＴ、及び、メモリブロックＢＬＫＡのストリングユニットＳＵａに対応するドレイン側選択ゲート線ＳＧＤに、電圧ＶＳＧＤが供給される。
【0082】
電圧ＶＳＧＤは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧＤと電圧ＶＳＲＣとの電圧差は、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのしきい値電圧よりも大きい。従って、書込メモリセルＭＣに接続されたビット線ＢＬに対応するドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0083】
一方、電圧ＶＳＧＤと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのしきい値電圧よりも小さい。従って、禁止メモリセルＭＣに接続されたビット線ＢＬに対応するドレイン側選択トランジスタＳＴＤＴ，ＳＴＤはＯＦＦ状態となる。
【0084】
また、プログラム動作においては、メモリブロックＢＬＫＡのストリングユニットＳＵｂ～ストリングユニットＳＵｅに対応するドレイン側選択ゲート線ＳＧＤに、接地電圧ＶＳＳを供給する。接地電圧ＶＳＳと電圧ＶＳＲＣ，ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤのしきい値電圧よりも小さい。従って、メモリブロックＢＬＫＡのストリングユニットＳＵｂ～ストリングユニットＳＵｅに対応するドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成されず、電圧ＶＳＲＣ，ＶＤＤが転送されない。
【0085】
また、プログラム動作においては、メモリブロックＢＬＫＡに対応するソース線ＳＬに電圧ＶＢＳが供給され、ソース側選択ゲート線ＳＧＳＢに接地電圧ＶＳＳが供給される。これにより、ソース側選択トランジスタＳＴＳＢはＯＦＦ状態となる。
【0086】
また、プログラム動作においては、メモリブロックＢＬＫＡに対応する非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、読出パス電圧ＶＲＥＡＤよりも大きい。また、書込パス電圧ＶＰＡＳＳと電圧ＶＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣのしきい値電圧よりも大きい。従って、メモリブロックＢＬＫＡのストリングユニットＳＵａに対応する非選択メモリセルＭＣのうち、書込メモリセルＭＣに接続されたもののチャネル領域には電子のチャネルが形成され、書込メモリセルＭＣに、電圧ＶＳＲＣが転送される。
【0087】
また、プログラム動作においては、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。
【0088】
ここで、書込メモリセルＭＣに対応する半導体層１２０のチャネルには、電圧ＶＳＲＣが供給されている。この様な半導体層１２０と選択ワード線ＷＬＳとの間には、比較的大きい電界が発生する。これにより、半導体層１２０のチャネル中の電子がトンネル絶縁膜１３１（図３）を介して電荷蓄積膜１３２（図３）中にトンネルする。従って、書込メモリセルＭＣのしきい値電圧は増大する。
【0089】
一方、禁止メモリセルＭＣに対応する半導体層１２０のチャネル、及び、ストリングユニットＳＵｂ～ストリングユニットＳＵｅに対応する半導体層１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬＵとの容量結合によって書込パス電圧ＶＰＡＳＳ程度まで上昇している。この様な半導体層１２０と選択ワード線ＷＬＳとの間には、上記した電界よりも小さい電界しか発生しない。これにより、半導体層１２０のチャネル中の電子は、電荷蓄積膜１３２（図３）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。
【0090】
次に、メモリブロックＢＬＫＢ中の各配線に供給される電圧について説明する。
【0091】
プログラム動作においては、メモリブロックＢＬＫＢに対応するドレイン側選択ゲート線ＳＧＤＴ，ＳＧＤに、接地電圧ＶＳＳが供給される。これにより、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤはＯＦＦ状態となる。
【0092】
また、プログラム動作においては、メモリブロックＢＬＫＢに対応するソース線ＳＬに電圧ＶＢＳが供給され、ソース側選択ゲート線ＳＧＳＢに接地電圧ＶＳＳが供給される。これにより、ソース側選択トランジスタＳＴＳＢはＯＦＦ状態となる。尚、上述の通り、電圧ＶＢＳは、電圧ＶＳＧＤより大きくても良い。
【0093】
また、プログラム動作においては、メモリブロックＢＬＫＢに対応するワード線ＷＬをフローティング状態とする。
【0094】
この様な状態では、メモリブロックＢＬＫＢに対応する選択トランジスタ（ＳＴＤＴ、ＳＴＤ、ＳＴＳＢ）がＯＦＦ状態となる。従って、メモリブロックＢＬＫＢ中のメモリセルＭＣは、ビット線ＢＬからもソース線ＳＬからも電気的に切り離された状態となる。
【0095】
図８は、ベリファイ動作について説明するための模式的な断面図である。
【0096】
ベリファイ動作は、基本的には、読出動作と同様に実行される。
【0097】
ただし、ベリファイ動作においては、選択ワード線ＷＬＳに、読出電圧ＶＣＧＲではなく、ベリファイ電圧ＶＶＦＹを供給する。ベリファイ電圧ＶＶＦＹは、図４を参照して説明したベリファイ電圧ＶＶＦＹＡ～ＶＶＦＹＧのいずれかである。
【0098】
また、読出動作においては、例えば、ページ部ＰＧに対応する全てのビット線ＢＬに、電圧ＶＤＤを供給する。一方、ベリファイ動作においては、例えば、ループ回数ｎＷに応じた特定のステートに対応するビット線ＢＬに電圧ＶＤＤを供給し、その他のビット線ＢＬには電圧ＶＳＲＣを供給しても良い。
【0099】
［消去動作］
図９は、消去動作について説明するためのフローチャートである。
図９は、消去動作について説明するためのフローチャートである。
【0100】
以下の説明では、メモリブロックＢＬＫＡに対して消去動作を実行する例について説明する。
【0101】
ステップＳ２０１においては、例えば図９に示す様に、ループ回数ｎＥが１に設定される。ループ回数ｎＥは、消去ループの回数を示す変数である。
【0102】
ステップＳ２０２においては、消去電圧供給動作が実行される。消去電圧供給動作は、ワード線ＷＬに接地電圧ＶＳＳを供給し、ソース線ＳＬ及びビット線ＢＬの少なくとも一方に消去電圧ＶＥＲＡを供給してメモリセルＭＣのしきい値電圧を減少させる動作である。
【0103】
ステップＳ２０３では、消去ベリファイ動作を行う。消去ベリファイ動作は、ワード線ＷＬに消去ベリファイ電圧ＶＶＦＹＥｒ（図４）を供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを検出するための動作である。
【0104】
ステップＳ２０４では、消去ベリファイ動作の結果を判定する。例えば、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ２０５に進む。一方、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数未満であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ２０７に進む。
【0105】
ステップＳ２０５では、ループ回数ｎＥが所定の回数ＮＥに達したか否かを判定する。達していなかった場合にはステップＳ２０６に進む。達していた場合にはステップＳ２０８に進む。
【0106】
ステップＳ２０６では、ループ回数ｎＥに１を加算して、ステップＳ２０２に進む。また、ステップＳ２０６では、例えば、消去電圧ＶＥＲＡに所定の電圧を加算する。従って、消去電圧ＶＥＲＡは、ループ回数ｎＥの増大と共に増大する。
【0107】
ステップＳ２０７では、周辺回路ＰＣ（図１）中のステータスレジスタに、消去動作が正常に終了した旨のステータスデータを格納し、消去動作を終了する。
【0108】
ステップＳ２０８では、周辺回路ＰＣ（図１）中のステータスレジスタに、消去動作が正常に終了しなかった旨のステータスデータを格納し、消去動作を終了する。
【0109】
図１０は、消去電圧供給動作について説明するための模式的な断面図である。
【0110】
まず、メモリブロックＢＬＫＡ中の各配線に供給される電圧について説明する。
【0111】
消去電圧供給動作においては、ビット線ＢＬ、及び、メモリブロックＢＬＫＡに対応するソース線ＳＬに、消去電圧ＶＥＲＡが供給される。消去電圧ＶＥＲＡは、例えば、プログラム電圧ＶＰＧＭより大きくても良いし、プログラム電圧ＶＰＧＭと等しくても良い。
【0112】
また、消去電圧供給動作においては、メモリブロックＢＬＫＡに対応するドレイン側選択ゲート線ＳＧＤＴ及びソース側選択ゲート線ＳＧＳＢに、電圧ＶＧＩＤＬが供給される。電圧ＶＧＩＤＬは、消去電圧ＶＥＲＡよりも小さい。これにより、ドレイン側選択トランジスタＳＴＤＴ及びソース側選択トランジスタＳＴＳＢにおいてＧＩＤＬ（Gate Induced Drain Leakage）が発生し、電子－正孔対が発生する。ドレイン側選択トランジスタＳＴＤＴにおいて発生した電子はビット線ＢＬ側に移動し、正孔はメモリセルＭＣ側に移動する。ソース側選択トランジスタＳＴＳＢにおいて発生した電子はソース線ＳＬ側に移動し、正孔はメモリセルＭＣ側に移動する。
【0113】
また、消去電圧供給動作においては、メモリブロックＢＬＫＡに対応するドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤＥが供給される。電圧ＶＳＧＤＥは、消去電圧ＶＥＲＡよりも小さい。これにより、ドレイン側選択ゲート線ＳＧＤのチャネル領域には正孔のチャネルが形成される。
【0114】
また、消去電圧供給動作においては、ワード線ＷＬに接地電圧ＶＳＳが供給される。これにより、半導体層１２０のチャネル中の正孔がトンネル絶縁膜１３１（図３）を介して電荷蓄積膜１３２（図３）中にトンネルする。従って、メモリセルＭＣのしきい値電圧が減少する。
【0115】
次に、メモリブロックＢＬＫＢ中の各配線に供給される電圧について説明する。
【0116】
消去電圧供給動作においては、メモリブロックＢＬＫＢに対応するソース線ＳＬに、消去電圧ＶＥＲＡが供給される。
【0117】
また、消去電圧供給動作においては、メモリブロックＢＬＫＢに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳＢ）をフローティング状態とする。
【0118】
この様な状態では、ビット線ＢＬ及びソース線ＳＬへの消去電圧ＶＥＲＡの供給に伴い、半導体層１２０の電圧、並びに、ワード線ＷＬ及び選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳＢ）の電圧が、消去電圧ＶＥＲＡ程度まで上昇する。この様な状態では、半導体層１２０と、ワード線ＷＬと、の間には、電圧差がほぼ生じない。これにより、半導体層１２０から電荷蓄積膜１３２（図３）への正孔のトンネルは生じない。従って、メモリセルＭＣのしきい値電圧は減少しない。また、この様な状態では、半導体層１２０と、選択ゲート線（ＳＧＤＴ、ＳＧＤ、ＳＧＳＢ）と、の間にも、電圧差がほぼ生じない。これにより、ドレイン側選択トランジスタＳＴＤＴ及びソース側選択トランジスタＳＴＳＢにおいてＧＩＤＬは発生しない。
【0119】
図１１は、消去ベリファイ動作について説明するための模式的な断面図である。
【0120】
消去ベリファイ動作は、基本的には、読出動作と同様に実行される。
【0121】
ただし、消去ベリファイ動作においては、ワード線ＷＬに、読出電圧ＶＣＧＲでも読出パス電圧ＶＲＥＡＤでもなく、図４を参照して説明した消去ベリファイ電圧ＶＶＦＹＥｒを供給する。
【0122】
［比較例］
図１２は、比較例に係るメモリセルアレイＭＣＡ´の一部の構成を示す模式的な斜視図である。
図１２は、比較例に係るメモリセルアレイＭＣＡ´の一部の構成を示す模式的な斜視図である。
【0123】
比較例に係るメモリセルアレイＭＣＡ´は、導電層１１２及びメモリブロック間絶縁層ＳＴのかわりに、導電層１１２´及びメモリブロック間絶縁層ＳＴ´を備える。導電層１１２´は、複数のメモリブロックＢＬＫにわたって共通に設けられている。メモリブロック間絶縁層ＳＴ´は、導電層１１２´を分断していない。
【0124】
また、比較例に係るメモリセルアレイＭＣＡ´においては、ワード線ＷＬとソース側選択ゲート線ＳＧＳＢとの間に、ソース側選択ゲート線ＳＧＳが設けられている。
【0125】
［効果］
比較例に係る半導体記憶装置の消去動作においては、ドレイン側選択トランジスタＳＴＤＴ及びソース側選択トランジスタＳＴＳＢにおいて、ＧＩＤＬを発生させる。この様な方法を採用する場合、ＧＩＤＬの影響により、ドレイン側選択トランジスタＳＴＤＴ及びソース側選択トランジスタＳＴＳＢに対応する電荷蓄積膜１３２中の電荷量が変動してしまう場合がある。これにより、ドレイン側選択トランジスタＳＴＤＴ及びソース側選択トランジスタＳＴＳＢのしきい値電圧が変動してしまう場合がある。
比較例に係る半導体記憶装置の消去動作においては、ドレイン側選択トランジスタＳＴＤＴ及びソース側選択トランジスタＳＴＳＢにおいて、ＧＩＤＬを発生させる。この様な方法を採用する場合、ＧＩＤＬの影響により、ドレイン側選択トランジスタＳＴＤＴ及びソース側選択トランジスタＳＴＳＢに対応する電荷蓄積膜１３２中の電荷量が変動してしまう場合がある。これにより、ドレイン側選択トランジスタＳＴＤＴ及びソース側選択トランジスタＳＴＳＢのしきい値電圧が変動してしまう場合がある。
【0126】
そこで、比較例に係るメモリセルアレイＭＣＡ´では、メモリセルＭＣとビット線ＢＬとの間に、ＧＩＤＬ発生に用いるドレイン側選択トランジスタＳＴＤＴに加え、メモリセルＭＣの選択に用いるドレイン側選択トランジスタＳＴＤを設ける。この様な構成によれば、メモリセルＭＣとビット線ＢＬとを好適に導通させ、又は、電気的に切り離すことが可能である。
【0127】
また、メモリセルＭＣとソース線ＳＬとの間に、ＧＩＤＬ発生に用いるソース側選択トランジスタＳＴＳＢに加え、メモリセルＭＣの選択に用いるソース側選択トランジスタを設ける。この様な構成によれば、メモリセルＭＣとソース線ＳＬとを好適に導通させ、又は、電気的に切り離すことが可能である。
【0128】
しかしながら、比較例に係るメモリセルアレイＭＣＡ´においては、Ｚ方向に積層された複数の導電層１１０のうちの一部を、ソース側選択ゲート線ＳＧＳとして使用する必要が生じてしまう。従って、半導体層１２０の形成に用いるビアホール（以下、「メモリホール」と呼ぶ。）のアスペクト比が大きくなってしまい、加工の難易度が上がってしまう場合がある。
【0129】
ここで、メモリホールのアスペクト比を緩和するためには、例えば、ＧＩＤＬ発生に用いるソース側選択トランジスタＳＴＳＢに、メモリセルＭＣの選択に用いるソース側選択トランジスタの機能を含め、これによってメモリセルＭＣの選択に用いるソース側選択トランジスタを省略することが考えられる。
【0130】
しかしながら、上述の通り、ソース側選択トランジスタＳＴＳＢのしきい値電圧は、ＧＩＤＬの影響によって変動してしまう場合がある。また、ソース側選択トランジスタＳＴＳＢのチャネル領域には、リン（Ｐ）等のＮ型の不純物が含まれていることがある。この様な理由から、ソース側選択トランジスタＳＴＳＢは、ノーマリーオン状態となってしまう可能性がある。
【0131】
例えば、プログラム動作においてソース側選択トランジスタＳＴＳＢがＯＮ状態となってしまった場合、禁止メモリセルＭＣのチャネルの電圧が書込パス電圧ＶＰＡＳＳよりも低い電圧となってしまい、これによって誤書込が発生してしまうおそれがある。
【0132】
これを防止するためには、例えば、導電層１１２´に、ソース側選択ゲート線ＳＧＳＢよりも大きい電圧ＶＢＳを供給し、ソース側選択トランジスタＳＴＳＢのゲート－ソース間電圧を逆バイアスの関係として、ソース側選択トランジスタＳＴＳＢをＯＦＦ状態とすることも考えられる。
【0133】
しかしながら、導電層１１２´は、複数のメモリブロックＢＬＫに共通の構成であり、比較的広い面積にわたって設けられている。従って、書込動作において、プログラム動作とベリファイ動作とを繰り返し交互に実行する際、プログラム動作では導電層１１２´に電圧ＶＢＳを供給し、ベリファイ動作では導電層１１２´に電圧ＶＳＲＣを供給することとすると、導電層１１２´に充放電を繰り返す必要が生じてしまい、書込動作に要する時間が増大してしまうおそれがある。
【0134】
そこで、第１実施形態に係る半導体記憶装置においては、導電層１１２を、メモリブロックＢＬＫ毎に分断する構造としている。導電層１１２は、メモリブロックＢＬＫ毎に分断されているため、導電層１１２´と比較して、静電容量を大幅に低減可能である。従って、書込動作を高速に実行することが可能となる。また、電圧ＶＢＳが比較的大きい値（例えば、図７の電圧ＶＳＧＤよりも大きい値）であったとしても、導電層１１２の充放電を、高速に実行することが可能となる。
【0135】
また、第１実施形態に係る読出動作、ベリファイ動作及び消去ベリファイ動作では、図５、図８及び図１１を参照して説明した様に、非選択のメモリブロックＢＬＫＢに対応するソース線ＳＬに電圧ＶＢＳを、ソース側選択ゲート線ＳＧＳＢに接地電圧ＶＳＳを供給することにより、ソース側選択トランジスタＳＴＳＢのゲート－ソース間電圧を逆バイアスの関係として、ソース側選択トランジスタＳＴＳＢをＯＦＦ状態としている。
【0136】
ここで、読出動作、ベリファイ動作及び消去ベリファイ動作では、非選択のメモリブロックＢＬＫＢに対応するワード線ＷＬがフローティング状態であり、他の配線との容量結合の影響によって、電圧値が変動する可能性がある。従って、非選択のメモリブロックＢＬＫＢに対応する半導体層１２０のチャネルの電圧が固定されており、且つ、ワード線ＷＬの電圧が外部からの電界の影響によって変動してしまった場合、非選択のメモリブロックＢＬＫＢに対応する半導体層１２０と導電層１１２との間でキャリアの授受が発生し、読出動作が不安定化してしまうおそれがある。
【0137】
第１実施形態によれば、読出動作、ベリファイ動作及び消去ベリファイ動作に際して、非選択のメモリブロックＢＬＫＢに対応する半導体層１２０と導電層１１２との間における、キャリアの授受を抑制可能である。これにより、読出動作、ベリファイ動作及び消去ベリファイ動作を安定して実行することが可能となる。
【0138】
［第２実施形態］
第１実施形態においては、読出動作、書込動作及び消去動作の実行方法を例示した。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な電圧等は適宜調整可能である。例えば、第１実施形態に係る読出動作、ベリファイ動作及び消去ベリファイ動作では、図５、図８及び図１１を参照して説明した様に、非選択のメモリブロックＢＬＫに対応するソース側選択トランジスタＳＴＳＢをＯＦＦ状態としている。しかしながら、読出動作、ベリファイ動作及び消去ベリファイ動作では、例えば、非選択のメモリブロックＢＬＫに対応するソース線ＳＬを電圧生成回路から切り離して、フローティング状態としても良い。
第１実施形態においては、読出動作、書込動作及び消去動作の実行方法を例示した。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な電圧等は適宜調整可能である。例えば、第１実施形態に係る読出動作、ベリファイ動作及び消去ベリファイ動作では、図５、図８及び図１１を参照して説明した様に、非選択のメモリブロックＢＬＫに対応するソース側選択トランジスタＳＴＳＢをＯＦＦ状態としている。しかしながら、読出動作、ベリファイ動作及び消去ベリファイ動作では、例えば、非選択のメモリブロックＢＬＫに対応するソース線ＳＬを電圧生成回路から切り離して、フローティング状態としても良い。
【0139】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る読出動作、ベリファイ動作及び消去ベリファイ動作は、第１実施形態と異なる。
【0140】
図１３は、第２実施形態に係る半導体記憶装置の読出動作について説明するための模式的な断面図である。第２実施形態に係る読出動作は、基本的には、第１実施形態に係る読出動作と同様に実行される。ただし、第２実施形態に係る読出動作では、非選択のメモリブロックＢＬＫＢに対応するソース線ＳＬが電圧生成回路から切り離され、フローティング状態となる。
【0141】
図示は省略するものの、第２実施形態に係る半導体記憶装置のベリファイ動作及び消去ベリファイ動作においても、非選択のメモリブロックＢＬＫＢに対応するソース線ＳＬが電圧生成回路から切り離され、フローティング状態となる。
【0142】
この様な方法によっても、第１実施形態と同様に、読出動作、ベリファイ動作及び消去ベリファイ動作に際して、非選択のメモリブロックＢＬＫＢに対応する半導体層１２０に、キャリア（電子）が入ることを抑制可能である。これにより、読出動作、ベリファイ動作及び消去ベリファイ動作を安定して実行することが可能となる。
【0143】
［第３実施形態］
次に、第１実施形態又は第２実施形態に係る半導体記憶装置の、より具体的な構造への適用例について説明する。
次に、第１実施形態又は第２実施形態に係る半導体記憶装置の、より具体的な構造への適用例について説明する。
【0144】
［メモリダイＭＤの構造］
図１４は、第３実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図１４に示す通り、第３実施形態に係るメモリダイＭＤは、メモリセルアレイＭＣＡ（図１）側のチップＣＭと、周辺回路ＰＣ（図１）側のチップＣＰと、を備える。
図１４は、第３実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図１４に示す通り、第３実施形態に係るメモリダイＭＤは、メモリセルアレイＭＣＡ（図１）側のチップＣＭと、周辺回路ＰＣ（図１）側のチップＣＰと、を備える。
【0145】
チップＣＭの上面には、図示しないボンディングワイヤ等の外部接続端子に接続可能な複数の外部パッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
【0146】
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させる機能を有する。
【0147】
尚、図１４の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
【0148】
図１５及び図１６は、チップＣＭの構成例を示す模式的な底面図である。図１６では、貼合電極ＰＩ１等の一部の構成を省略している。図１７は、チップＣＰの構成例を示す模式的な平面図である。図１８は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図１９は、メモリダイＭＤの一部の他の構成例を示す模式的な断面図である。
【0149】
［チップＣＭの構造］
チップＣＭは、例えば図１６に示す様に、Ｘ方向及びＹ方向に並ぶ４つのメモリプレーン領域ＲＭＰを備える。また、チップＣＭは、４つのメモリプレーン領域ＲＭＰよりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。周辺領域ＲＰは、図１５に示す様に、Ｘ方向に並ぶ複数の入出力領域ＲＩＯを備える。
チップＣＭは、例えば図１６に示す様に、Ｘ方向及びＹ方向に並ぶ４つのメモリプレーン領域ＲＭＰを備える。また、チップＣＭは、４つのメモリプレーン領域ＲＭＰよりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。周辺領域ＲＰは、図１５に示す様に、Ｘ方向に並ぶ複数の入出力領域ＲＩＯを備える。
【0150】
チップＣＭは、例えば図１８に示す様に、メモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられた複数の配線層ＣＨ，Ｍ０，Ｍ１，ＭＢと、メモリセルアレイ層ＬＭＣＡの上方に設けられた基体構造ＬＳＢと、を備える。
【0151】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのメモリプレーン領域ＲＭＰにおける構造］
例えば図１６に示す様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、基本的には、図１～図３を参照して説明した、第１実施形態に係るメモリブロックＢＬＫと同様に構成されている。ただし、図１８に示す様に、第３実施形態に係るメモリブロックＢＬＫは、図２を参照して説明したメモリブロックＢＬＫと比較して、上下逆さである。
例えば図１６に示す様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、基本的には、図１～図３を参照して説明した、第１実施形態に係るメモリブロックＢＬＫと同様に構成されている。ただし、図１８に示す様に、第３実施形態に係るメモリブロックＢＬＫは、図２を参照して説明したメモリブロックＢＬＫと比較して、上下逆さである。
【0152】
［チップＣＭのメモリセルアレイ層ＬＭＣＡの周辺領域ＲＰにおける構造］
周辺領域ＲＰには、例えば図１８に示す様に、外部パッド電極ＰＸに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、酸化シリコン（ＳｉＯ２）等の絶縁層１１３を貫通してＺ方向に延伸し、上端において外部パッド電極ＰＸと電気的に接続されている。
周辺領域ＲＰには、例えば図１８に示す様に、外部パッド電極ＰＸに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、酸化シリコン（ＳｉＯ２）等の絶縁層１１３を貫通してＺ方向に延伸し、上端において外部パッド電極ＰＸと電気的に接続されている。
【0153】
［チップＣＭの配線層ＣＨ，Ｍ０，Ｍ１，ＭＢの構造］
例えば図１８に示す様に、配線層ＣＨ，Ｍ０，Ｍ１，ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
例えば図１８に示す様に、配線層ＣＨ，Ｍ０，Ｍ１，ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0154】
配線層ＣＨは、複数の配線として、複数のビアコンタクト電極ｃｈを含む。これら複数のビアコンタクト電極ｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビアコンタクト電極ｃｈは、複数の半導体層１２０に対応して設けられ、複数の半導体層１２０の下端に接続されている。
【0155】
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば、Ｘ方向に並びＹ方向に延伸する。
【0156】
配線層Ｍ１は、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0157】
配線層ＭＢは、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜ｐＩ１Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ１Ｍの積層膜等を含んでいても良い。
【0158】
［チップＣＭの基体構造ＬＳＢの構造］
例えば図１８に示す様に、基体構造ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層１１２と、導電層１１２の上面に設けられた絶縁層１０１，１０２，１０３，１０４と、絶縁層１０４の上面に設けられた裏面配線層（金属配線層）ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０５と、を備える。
例えば図１８に示す様に、基体構造ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層１１２と、導電層１１２の上面に設けられた絶縁層１０１，１０２，１０３，１０４と、絶縁層１０４の上面に設けられた裏面配線層（金属配線層）ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０５と、を備える。
【0159】
第３実施形態に係る導電層１１２は、基本的には、第１実施形態に係る導電層１１２と同様に構成されている。ただし、第３実施形態に係る導電層１１２は、メモリブロック間絶縁層ＳＴではなく、絶縁層１０４の一部を介して、Ｙ方向に分断されている。
【0160】
絶縁層１０１，１０３，１０４は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１０２は、例えば、窒化シリコン（ＳｉＮ）等を含む。絶縁層１０１，１０２，１０３は、導電層１１２の上面に設けられている。また、基体構造ＬＳＢには、導電層１１２、及び、絶縁層１０１，１０２，１０３を分断する溝ＢＡが設けられている。絶縁層１０４は、絶縁層１０３の上面、並びに、溝ＢＡの底面及び内壁面に設けられている。以下、絶縁層１０４のうち、溝ＢＡの内部に設けられた部分を、「絶縁層１０４ａ」と呼ぶ場合がある。絶縁層１０４ａは、メモリブロック間絶縁層ＳＴの上面、及び、Ｙ方向に隣り合う２つの導電層１１２のＹ方向における側面に接している。
【0161】
尚、図１８の例では、溝ＢＡ（絶縁層１０４ａ）のＹ方向における中央位置ＰＹＢＡと、メモリブロック間絶縁層ＳＴのＹ方向における中央位置ＰＹＳＴとが、略一致している。しかしながら、メモリブロック間絶縁層ＳＴと、溝ＢＡとは、異なる工程において位置決めされる。従って、溝ＢＡ（絶縁層１０４ａ）のＹ方向における中央位置ＰＹＢＡと、メモリブロック間絶縁層ＳＴのＹ方向における中央位置ＰＹＳＴとは、例えば図１９に示す様に、異なっていても良い。
【0162】
ここで、中央位置ＰＹＢＡの規定に際しては、例えば、図１８又は図１９に示す様な断面において、導電層１１２の上面及び下面のＺ方向における中間位置を示す線ＰＺ１１２を規定しても良い。また、この線ＰＺ１１２と、着目する一つの溝ＢＡの２つの内壁面（導電層１１２及び絶縁層１０４ａの接触面）と、に対応する、２つの交点を規定しても良い。また、これら２つの交点のＹ方向における中間位置を、中央位置ＰＹＢＡとして規定しても良い。
【0163】
同様に、中央位置ＰＹＳＴの規定に際しては、例えば、図１８又は図１９に示す様な断面において、複数の導電層１１０のうちの一つの上面及び下面のＺ方向における中間位置を示す線ＰＺ１１０を規定しても良い。また、この線ＰＺ１１０と、着目する一つのメモリブロック間絶縁層ＳＴのＹ方向の両側面（導電層１１０及びメモリブロック間絶縁層ＳＴの接触面）と、に対応する、２つの交点を規定しても良い。また、これら２つの交点のＹ方向における中間位置を、中央位置ＰＹＳＴとして規定しても良い。
【0164】
裏面配線層ＭＡは、複数の配線ｍａを含む。これら複数の配線ｍａは、例えば、アルミニウム（Ａｌ）等を含んでいても良い。基体構造ＬＳＢには、絶縁層１０１，１０２，１０３，１０４を分断する溝ＶＡが設けられている。配線ｍａは、絶縁層１０４の上面、並びに、溝ＶＡの底面及び内壁面に設けられている。
【0165】
複数の配線ｍａのうちの一部は、ソース線ＳＬ（図１）の一部として機能する。この配線ｍａは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫに対応して複数設けられている。この配線ｍａは、それぞれ、導電層１１２の上面に接続されている。
【0166】
また、複数の配線ｍａのうちの一部は、外部パッド電極ＰＸ（図１４）として機能する。この配線ｍａは、Ｘ方向に並ぶ複数の入出力領域ＲＩＯ（図１５）に対応して複数設けられている。この配線ｍａは、導電層１１２、及び、絶縁層１０１，１０２，１０３，１０４を分断する溝ＢＡ，ＶＡを介して、メモリセルアレイ層ＬＭＣＡ中のビアコンタクト電極ＣＣの上端、及び、絶縁層１１３の上面に接続されている。また、この配線ｍａの一部は、絶縁層１０４の上面に設けられ、図示しないボンディングワイヤ等との接続部となる。
【0167】
絶縁層１０５は、例えば、ポリイミド等の樹脂材料を上層部に含むパッシベーション層である。基体構造ＬＳＢには、絶縁層１０５を分断する溝ＴＶが設けられている。外部パッド電極ＰＸとして機能する配線ｍａの、ボンディングワイヤ等との接続部は、この溝ＴＶを介して、メモリダイＭＤの外部に露出する。
【0168】
［チップＣＰの構造］
チップＣＰは、例えば図１７に示す様に、メモリプレーン領域ＲＭＰに対応してＸ及びＹ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。また、チップＣＰは、周辺領域ＲＰに対向する領域に設けられた回路領域ＲＣを備える。回路領域ＲＣは、Ｘ方向に並ぶ複数の入出力領域ＲＩＯを備える。
チップＣＰは、例えば図１７に示す様に、メモリプレーン領域ＲＭＰに対応してＸ及びＹ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。また、チップＣＰは、周辺領域ＲＰに対向する領域に設けられた回路領域ＲＣを備える。回路領域ＲＣは、Ｘ方向に並ぶ複数の入出力領域ＲＩＯを備える。
【0169】
また、チップＣＰは、例えば図１８に示す様に、半導体基板２００と、半導体基板２００の上方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢと、を備える。
【0170】
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｎ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｎ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
【0171】
［チップＣＰの電極層ＧＣの構造］
例えば図１８に示す様に、半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面とＺ方向に対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
例えば図１８に示す様に、半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面とＺ方向に対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
【0172】
半導体基板２００のＮ型ウェル領域２００Ｎ、Ｐ型ウェル領域２００Ｐ及び半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0173】
電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0174】
ビアコンタクト電極ＣＳは、Ｚ方向に延伸し、下端において半導体基板２００又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳと半導体基板２００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む図示しない不純物領域が設けられている。ビアコンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0175】
［チップＣＰの配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢの構造］
例えば図１８に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡの構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
例えば図１８に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡの構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0176】
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0177】
配線層Ｄ３，Ｄ４は、それぞれ、複数の配線ｄ３，ｄ４を含む。これら複数の配線ｄ３，ｄ４は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0178】
配線層ＤＢは、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜ｐＩ２Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ２Ｍの積層膜等を含んでいても良い。
【0179】
ここで、貼合電極ＰＩ１と貼合電極ＰＩ２とに銅（Ｃｕ）等の金属膜ｐＩ１Ｍ，ｐＩ２Ｍを用いると、金属膜ｐＩ１Ｍと金属膜ｐＩ２Ｍとが一体化して、互いの境界の確認が困難となる。但し、貼り合せの位置ずれによる貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた形状の歪み、バリア導電膜ｐＩ１Ｂ，ｐＩ２Ｂの位置ずれ（側面における不連続箇所の発生）により貼り合せ構造が確認できる。また、貼合電極ＰＩ１及び貼合電極ＰＩ２をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。また、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた場合、これらを形成する各Ｃｕの底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的なＣｕを用いた配線層では、Ｃｕの上面にＣｕの酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合せの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0180】
［製造方法］
次に、図２０～図３０を参照して、メモリダイＭＤの製造方法について説明する。図２０、図２１は、同製造方法について説明するための模式的な斜視図である。図２２～図３０は、同製造方法について説明するための模式的な断面図である。図２２～図３０は、図１８に対応する断面を示している。
次に、図２０～図３０を参照して、メモリダイＭＤの製造方法について説明する。図２０、図２１は、同製造方法について説明するための模式的な斜視図である。図２２～図３０は、同製造方法について説明するための模式的な断面図である。図２２～図３０は、図１８に対応する断面を示している。
【0181】
本実施形態に係るメモリダイＭＤの製造に際しては、チップＣＭに対応するウェハＷＭ、及び、チップＣＰに対応するウェハＷＰを製造する。また、図２０及び図２１に示す様に、これら２枚のウェハＷＭ，ＷＰを貼合し、ダイシングによる個片化を行う。
【0182】
図２２には、ウェハＷＭ，ＷＰを貼合する段階における、ウェハＷＭ，ＷＰの構成を示している。この段階において、ウェハＷＭは、図１８等を参照して説明したチップＣＭとほぼ同様の構成を備える。ただし、ウェハＷＭは、基体構造ＬＳＢに対応する構成を備えていない。メモリセルアレイ層ＬＭＣＡの上面には、導電層１１２Ａと、絶縁層１０１と、基板１００Ｓと、が設けられている。導電層１１２Ａは、基本的には導電層１１２と同様に構成されている。ただし、導電層１１２Ａは、ウェハＷＭの略全面にわたって形成されている。また、この段階において、ウェハＷＰは、図１８等を参照して説明したチップＣＰと同様の構成を備える。
【0183】
本実施形態に係るメモリダイＭＤの製造に際しては、図２３に示す様に、ウェハＷＭ，ＷＰを貼合する。この工程では、ウェハＷＭ中の複数の貼合電極ＰＩ１と、ウェハＷＰ中の複数の貼合電極ＰＩ２とが、お互いに接続される。
【0184】
次に、図２４に示す様に、基板１００Ｓを除去して、絶縁層１０１の上面を露出させる。
【0185】
次に、図２５に示す様に、絶縁層１０１の上面に、絶縁層１０２，１０３を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
【0186】
次に、図２６に示す様に、溝ＢＡを形成する。溝ＢＡは、上述の通り、導電層１１２Ａ、及び、絶縁層１０１，１０２，１０３を分断する。この工程では、導電層１１２Ａが複数の導電層１１２に分断される。また、この工程では、外部パッド電極ＰＸに接続されるビアコンタクト電極ＣＣの上端が露出する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
【0187】
次に、図２７に示す様に、絶縁層１０３の上面、並びに、溝ＢＡの底面及び内壁面に、絶縁層１０４を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
【0188】
次に、図２８に示す様に、溝ＶＡを形成する。溝ＶＡは、上述の通り、絶縁層１０１，１０２，１０３，１０４を分断する。この工程では、複数の導電層１１２の上面、及び、外部パッド電極ＰＸに接続されるビアコンタクト電極ＣＣの上端が露出する。この工程は、例えば、ＲＩＥ等の方法によって行う。
【0189】
次に、図２９に示す様に、絶縁層１０４の上面、並びに、溝ＶＡの底面及び内壁面に複数の配線ｍａを形成する。この工程は、例えば、スパッタ及びＲＩＥ等の方法によって行う。
【0190】
次に、図３０に示す様に、絶縁層１０４及び配線ｍａの上面に、絶縁層１０５を形成する。
【0191】
次に、図１８に示す様に、溝ＴＶを形成する。その後、貼合されたウェハＷＭ，ＷＰに対してダイシングを行うことにより、第３実施形態に係る半導体記憶装置が形成される。
【0192】
［効果］
導電層１１２の分断は、例えば、メモリブロック間絶縁層ＳＴを形成する前に、メモリブロック間絶縁層ＳＴに対応する溝部を介して実行することも可能である。しかしながら、この様な方法を採用する場合、加工される溝部のアスペクト比が大きくなる傾向がある。
導電層１１２の分断は、例えば、メモリブロック間絶縁層ＳＴを形成する前に、メモリブロック間絶縁層ＳＴに対応する溝部を介して実行することも可能である。しかしながら、この様な方法を採用する場合、加工される溝部のアスペクト比が大きくなる傾向がある。
【0193】
そこで、第３実施形態に係る半導体記憶装置の製造に際しては、図２６を参照して説明した工程において、溝ＢＡによって導電層１１２Ａを複数の導電層１１２に分断する。この様な方法は、アスペクト比の高い加工を行うことなく実現可能である。また、製造工程の増加を招くことなく実現可能である。
【0194】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0195】
１１０，１１２…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…ブロック絶縁膜、ＢＬＫ…メモリブロック、ＳＵ…ストリングユニット、ＷＬ…ワード線、ＳＧＤＴ，ＳＧＤ，ＳＧＳＢ…選択ゲート線、ＢＬ…ビット線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】