(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023141966
(43)【公開日】2023-10-05
(54)【発明の名称】記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20230928BHJP
H01L 21/336 20060101ALI20230928BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2022048579
(22)【出願日】2022-03-24
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】福田 夏樹
(72)【発明者】
【氏名】井口 直
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083JA04
5F083JA19
5F083JA37
5F083JA39
5F083MA06
5F083MA16
5F083MA19
5F083PR03
5F083PR05
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH14
5F101BH15
(57)【要約】 （修正有）
【課題】より小さい面積を有する記憶装置を提供する。
【解決手段】記憶装置において、メモリ領域ＭＡにメモリピラーＭＰが形成される。メモリピラーＭＰの積層体５２は、フォトリソグラフィー及び異方性エッチングにより、メモリホールが形成される。メモリホールは、メモリピラーが形成される予定の領域に位置し、絶縁体７１、ＳＭ２、３５、ＳＭ、３４、３３、導電体６５～６２を貫く。メモリホールの底は、導電体６１中に位置する。メモリホールの表面上に積層体が形成される。積層体の表面上に半導体５１が形成される。半導体の表面上にコア５０が形成されることで、メモリホールの中心がコア５０により埋め込まれ、その後、コアの上部が除去され、そこに半導体が形成され、さらに、メモリピラーの上面上に絶縁体７１が形成される。引き出し領域に形成される支持ピラーＨＲは、前記各絶縁体を貫き、絶縁体７１の上面から絶縁体３３の上面に亘って延びる。
【選択図】図１１
【解決手段】記憶装置において、メモリ領域ＭＡにメモリピラーＭＰが形成される。メモリピラーＭＰの積層体５２は、フォトリソグラフィー及び異方性エッチングにより、メモリホールが形成される。メモリホールは、メモリピラーが形成される予定の領域に位置し、絶縁体７１、ＳＭ２、３５、ＳＭ、３４、３３、導電体６５～６２を貫く。メモリホールの底は、導電体６１中に位置する。メモリホールの表面上に積層体が形成される。積層体の表面上に半導体５１が形成される。半導体の表面上にコア５０が形成されることで、メモリホールの中心がコア５０により埋め込まれ、その後、コアの上部が除去され、そこに半導体が形成され、さらに、メモリピラーの上面上に絶縁体７１が形成される。引き出し領域に形成される支持ピラーＨＲは、前記各絶縁体を貫き、絶縁体７１の上面から絶縁体３３の上面に亘って延びる。
【選択図】図１１
【特許請求の範囲】
【請求項1】
互いに離れて第１軸に沿って並ぶ複数の第１導電体と、
前記第１軸に沿って延び、前記複数の第１導電体と対向し、半導体及び前記半導体を囲む膜を含んだメモリピラーと、
前記第１軸に沿って延びる複数のコンタクトプラグと、
を備え、
前記複数のコンタクトプラグの各々は第２導電体と、前記第２導電体を囲む第１絶縁体とを含み、
前記第１絶縁体は、前記複数の第１導電体と前記第２導電体との間に位置し、
前記複数のコンタクトプラグの各々は下面において前記複数の第１導電体のうちの重複しない１つの上面と接しており、
前記複数のコンタクトプラグは、第１コンタクトプラグ、第２コンタクトプラグ及び第３コンタクトプラグを含み、
前記第１コンタクトプラグと前記第２コンタクトプラグとは前記第１軸と交わる第２軸に沿って隣り合って配置され、
前記第３コンタクトプラグは、前記第２軸において、前記第１コンタクトプラグと前記第２コンタクトプラグの間に位置し、前記第１軸及び前記第２軸と直交する第３軸において異なる位置に配置されている
記憶装置。
前記第１軸に沿って延び、前記複数の第１導電体と対向し、半導体及び前記半導体を囲む膜を含んだメモリピラーと、
前記第１軸に沿って延びる複数のコンタクトプラグと、
を備え、
前記複数のコンタクトプラグの各々は第２導電体と、前記第２導電体を囲む第１絶縁体とを含み、
前記第１絶縁体は、前記複数の第１導電体と前記第２導電体との間に位置し、
前記複数のコンタクトプラグの各々は下面において前記複数の第１導電体のうちの重複しない１つの上面と接しており、
前記複数のコンタクトプラグは、第１コンタクトプラグ、第２コンタクトプラグ及び第３コンタクトプラグを含み、
前記第１コンタクトプラグと前記第２コンタクトプラグとは前記第１軸と交わる第２軸に沿って隣り合って配置され、
前記第３コンタクトプラグは、前記第２軸において、前記第１コンタクトプラグと前記第２コンタクトプラグの間に位置し、前記第１軸及び前記第２軸と直交する第３軸において異なる位置に配置されている
記憶装置。
【請求項2】
前記複数のコンタクトプラグは、第４コンタクトプラグをさらに含み、
前記第３コンタクトプラグと前記第４コンタクトプラグとは前記第２軸に沿って隣り合って配置され、
前記第２コンタクトプラグは、前記第２軸において、前記第３コンタクトプラグと前記第４コンタクトプラグの間に位置する、
請求項１に記載の記憶装置。
前記第３コンタクトプラグと前記第４コンタクトプラグとは前記第２軸に沿って隣り合って配置され、
前記第２コンタクトプラグは、前記第２軸において、前記第３コンタクトプラグと前記第４コンタクトプラグの間に位置する、
請求項１に記載の記憶装置。
【請求項3】
前記複数のコンタクトプラグの各々は、前記第２軸及び前記第３軸からなる第１面に沿って六角形状を有する、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項4】
前記複数のコンタクトプラグの各々は、前記第２軸及び前記第３軸からなる第１面に沿って円形状を有する、
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項5】
前記第１軸に沿って延び、前記複数の第１導電体を貫く複数の絶縁体をさらに備え、
前記複数の絶縁体は、前記複数のコンタクトプラグの各々の形状の中心から逸れた領域に位置する、
請求項１に記載の記憶装置。
前記複数の絶縁体は、前記複数のコンタクトプラグの各々の形状の中心から逸れた領域に位置する、
請求項１に記載の記憶装置。
【請求項6】
前記メモリピラーの前記膜は、
前記半導体と前記第１導電体の間に設けられた第２絶縁体と、
前記第２絶縁体と前記第１導電体との間に設けられた電荷蓄積膜と、
前記電荷蓄積膜と前記第１導電体との間に設けられた第３絶縁体と、
を備える、
請求項１に記載の記憶装置。
前記半導体と前記第１導電体の間に設けられた第２絶縁体と、
前記第２絶縁体と前記第１導電体との間に設けられた電荷蓄積膜と、
前記電荷蓄積膜と前記第１導電体との間に設けられた第３絶縁体と、
を備える、
請求項１に記載の記憶装置。
【請求項7】
前記第１軸に沿って延び、上端が前記複数の第１導電体のうち最上層に設けられた導電体より上方に位置し、下端が前記複数の第１導電体のうち最下層に設けられた導電体に接している第４絶縁体と、
前記第１軸に沿って延び、上端が前記複数のコンタクトプラグの各々の下面と接し、下端が前記複数の第１導電体のうち最下層に設けられた前記導電体に接している複数の第５絶縁体と、
をさらに備え、
前記複数の第５絶縁体は、前記複数のコンタクトプラグの各々の形状の中心から逸れた領域に位置する、
請求項１に記載の記憶装置。
前記第１軸に沿って延び、上端が前記複数のコンタクトプラグの各々の下面と接し、下端が前記複数の第１導電体のうち最下層に設けられた前記導電体に接している複数の第５絶縁体と、
をさらに備え、
前記複数の第５絶縁体は、前記複数のコンタクトプラグの各々の形状の中心から逸れた領域に位置する、
請求項１に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、概して記憶装置に関する。
【背景技術】
【0002】
メモリセルが３次元に配置された記憶装置が知られている。記憶装置は、より小さい面積を有することを求められる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－０２６５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
より小さい面積を有する記憶装置を提供しようとするものである。
【課題を解決するための手段】
【0005】
一実施形態による記憶装置は、複数の第１導電体と、メモリピラーと、複数のコンタクトプラグと、を備える。上記複数の第１導電体は、互いに離れて第１軸に沿って並ぶ。上記メモリピラーは、上記第１軸に沿って延び、上記複数の第１導電体と対向し、半導体及び上記半導体を囲む膜を含む。上記複数のコンタクトプラグは、上記第１軸に沿って延びる。上記複数のコンタクトプラグの各々は第２導電体と、上記第２導電体を囲む第１絶縁体とを含む。上記第１絶縁体は、上記複数の第１導電体と上記第２導電体との間に位置する。上記複数のコンタクトプラグの各々は下面において上記複数の第１導電体のうちの重複しない１つの上面と接している。上記複数のコンタクトプラグは、第１コンタクトプラグ、第２コンタクトプラグ及び第３コンタクトプラグを含む。上記第１コンタクトプラグと上記第２コンタクトプラグとは上記第１軸と交わる第２軸に沿って隣り合って配置されている。上記第３コンタクトプラグは、上記第２軸において、上記第１コンタクトプラグと上記第２コンタクトプラグの間に位置し、上記第１軸及び上記第２軸と直交する第３軸において異なる位置に配置されている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の記憶装置の構成要素及び構成要素の接続の例を示す図。
【図2】第１実施形態の記憶装置の１つのブロックの構成要素及び構成要素の接続を示す図。
【図3】第１実施形態の記憶装置のメモリセルアレイの一部の平面レイアウトの例を示す図。
【図4】第１実施形態の記憶装置のメモリ領域の一部の平面レイアウトの例を示す図。
【図5】第１実施形態の記憶装置のメモリ領域の一部の断面の構造を示す図。
【図6】第１実施形態の記憶装置のメモリピラーの断面の構造の例を示す図。
【図7】第１実施形態の記憶装置の引出し領域の一部の平面レイアウトの例を示す図。
【図8】第１実施形態の記憶装置のメモリ領域及び引出し領域の一部の断面の構造を示す図。
【図9】第１実施形態の記憶装置のメモリ領域及び引出し領域の一部の断面の構造を示す図。
【図10】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図11】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図12】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図13】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図14】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図15】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図16】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図17】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図18】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図19】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図20】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図21】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図22】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図23】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図24】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図25】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図26】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図27】第１実施形態の記憶装置の製造工程中の一ステップの間の断面の構造の例を示す図。
【図28】参考用の記憶装置の引出し領域の一部の平面レイアウトの例を示す図。
【図29】第２実施形態の記憶装置の引出し領域の一部の平面レイアウトの例を示す図。
【図30】第２実施形態の記憶装置の引出し領域の一部の平面レイアウトの例を示す図。
【発明を実施するための形態】
【0007】
以下の記述において、或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。よって、或る実施形態についての記述は、先行する実施形態についての記述と同じ内容を、必要な場合を除いて、原則、含まない。或る実施形態中又は相違する実施形態に亘って略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。
【0008】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。平面図において、図の視認性の向上のためにハッチングが付加されている場合がある。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材及び（又は）特性とは必ずしも関連していない。
【0009】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは一時的に導電性となる要素を介して第２要素に接続されていることを含む。
【0010】
以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。図の縦軸のプラス方向は上側、マイナス方向は下側と称される場合がある。図の横軸のプラス方向は右側、マイナス方向は左側と称される場合がある。
【0011】
１．第１実施形態
１．１．構成（構造）
１．１．１．記憶装置
図１は、第１実施形態の記憶装置の構成要素及び構成要素の接続の例を示す。記憶装置１は、メモリセルを使用してデータを記憶する装置である。記憶装置１は、外部のメモリコントローラによって制御される。記憶装置１は、例えばメモリコントローラから受け取られたコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいて動作する。記憶装置１は、書き込まれるデータＤＡＴを受け取り、記憶装置１に記憶されているデータを出力する。記憶装置１は、例えば、１つの半導体チップとして構成される。
１．１．構成（構造）
１．１．１．記憶装置
図１は、第１実施形態の記憶装置の構成要素及び構成要素の接続の例を示す。記憶装置１は、メモリセルを使用してデータを記憶する装置である。記憶装置１は、外部のメモリコントローラによって制御される。記憶装置１は、例えばメモリコントローラから受け取られたコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいて動作する。記憶装置１は、書き込まれるデータＤＡＴを受け取り、記憶装置１に記憶されているデータを出力する。記憶装置１は、例えば、１つの半導体チップとして構成される。
【0012】
記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、レジスタ１２、シーケンサ１３、ドライバ１４、及びセンスアンプ１５等の構成要素を含む。
【0013】
メモリセルアレイ１０は、メモリセルトランジスタの組及びメモセルトランジスタと接続される構成要素の集合である。メモリセルアレイ１０は、複数のメモリブロック（ブロック）ＢＬＫ（ＢＬＫ＿０、ＢＬＫ＿１、…）を含む。各ブロックＢＬＫは、複数のメモリセルトランジスタＭＴ（図示せず）を含む。メモリセルアレイ１０は、ワード線ＷＬ（図示せず）及びビット線ＢＬ（図示せず）等の配線、メモリセルトランジスタＭＴに接続される配線も含む。
【0014】
ロウデコーダ１１は、ブロックＢＬＫを選択するための回路である。ロウデコーダ１１は、レジスタ１２から受け取られたブロックアドレスに基づいて選択された１つのブロックＢＬＫにドライバ１４から供給される電圧を転送する。
【0015】
レジスタ１２は、記憶装置１によって受け取られたコマンドＣＭＤ及びアドレス情報ＡＤＤを保持する回路である。コマンドＣＭＤは、シーケンサ１３にデータリード、データ書込み、及びデータ消去を含む種々の動作を指示する。アドレス情報ＡＤＤは、メモリセルアレイ１０中のアクセスの対象を指定する。
【0016】
シーケンサ１３は、記憶装置１全体の動作を制御する回路である。シーケンサ１３は、レジスタ１２から受け取られたコマンドＣＭＤに基づいて、ロウデコーダ１１、ドライバ１４、及びセンスアンプ１５を制御して、データリード、データ書込み、データ消去を含む種々の動作を実行する。
【0017】
ドライバ１４は、複数の相違する大きさの電圧を生成し、記憶装置１の動作に必要な種々の電圧を幾つかの構成要素に印加する回路である。生成される複数の電圧のうちの、シーケンサ１３による制御及びアドレス情報ＡＤＤに基づいて選択されたものをロウデコーダ１１に供給する。
【0018】
センスアンプ１５は、メモリセルアレイ１０に記憶されているデータに基づく信号を出力する回路である。センスアンプ１５は、メモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいてリードデータを生成し、又は、書込みデータをメモリセルトランジスタＭＴに転送する。
【0019】
１．１．２．メモリセルアレイの回路構成
図２は、第１実施形態の記憶装置の１つのブロックＢＬＫの構成要素及び構成要素の接続を示す。複数のブロックＢＬＫ、例えば全てのブロックＢＬＫは、図２に示される構成要素及び接続を含む。
図２は、第１実施形態の記憶装置の１つのブロックＢＬＫの構成要素及び構成要素の接続を示す。複数のブロックＢＬＫ、例えば全てのブロックＢＬＫは、図２に示される構成要素及び接続を含む。
【0020】
１つのブロックＢＬＫは、複数のストリングユニットＳＵを含む。図２は、４つのストリングユニットＳＵ＿０～ＳＵ＿３の例を示す。
【0021】
ｍ本のビット線ＢＬ＿０～ＢＬ＿ｍ－１の各々は、各ブロックＢＬＫにおいて、ストリングユニットＳＵ＿０～ＳＵ＿３の各々からの１つのＮＡＮＤストリングＮＳと接続されている。ｍは正の整数である。
【0022】
各ＮＡＮＤストリングＮＳは、１つの選択ゲートトランジスタＳＴ、複数のメモリセルトランジスタＭＴ、及び１つの選択ゲートトランジスタＤＴ（ＤＴ０、ＤＴ１、ＤＴ２、又はＤＴ３）を含む。図２は、８つのメモリセルトランジスタＭＴ０～ＭＴ７の例に基づく。メモリセルトランジスタＭＴは、制御ゲート電極、及び周囲から絶縁された電荷蓄積膜を含み、電荷蓄積膜中の電荷の量に基づいてデータを不揮発に記憶する素子である。選択ゲートトランジスタＳＴ、メモリセルトランジスタＭＴ、及び選択ゲートトランジスタＤＴは、この順で、ソース線ＳＬと１つのビット線ＢＬとの間に直列に接続されている。
【0023】
相違する複数のビット線ＢＬとそれぞれ接続された複数のＮＡＮＤストリングＮＳは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲート電極は、ワード線ＷＬ０～ＷＬ７とそれぞれ接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。
【0024】
選択ゲートトランジスタＤＴ０～ＤＴ３はストリングユニットＳＵ＿０～ＳＵ＿３にそれぞれ属する。図２において、選択ゲートトランジスタＤＴ２、ＤＴ３は図示されていない。ストリングユニットＳＵ＿０の複数のＮＡＮＤストリングＮＳの各々の選択ゲートトランジスタＤＴ０のゲートは選択ゲート線ＳＧＤＬ０に接続されている。同様に、ストリングユニットＳＵ＿１、ＳＵ＿２、及びＳＵ＿３のそれぞれの複数のＮＡＮＤストリングＮＳの各々の選択ゲートトランジスタＤＴ１、ＤＴ２、及びＤＴ３のゲートは選択ゲート線ＳＧＤＬ１、ＳＧＤＬ２、及びＳＧＤＬ３に接続されている。
【0025】
選択ゲートトランジスタＳＴのゲートは選択ゲート線ＳＧＳＬに接続されている。
【0026】
１．１．３．メモリセルアレイの平面レイアウト
図３は、第１実施形態の記憶装置のメモリセルアレイの一部の平面レイアウトの例を示す。図３は、４つのブロックＢＬＫ＿０～ＢＬＫ＿３が形成されている領域を、ｘｙ面に沿って示す。図３に示される構造が、ｙ軸に沿って、繰り返し設けられている。
図３は、第１実施形態の記憶装置のメモリセルアレイの一部の平面レイアウトの例を示す。図３は、４つのブロックＢＬＫ＿０～ＢＬＫ＿３が形成されている領域を、ｘｙ面に沿って示す。図３に示される構造が、ｙ軸に沿って、繰り返し設けられている。
【0027】
図３に示されように、メモリセルアレイ１０は、メモリ領域ＭＡ、並びに引出し領域ＨＡ１及びＨＡ２を含む。引出し領域ＨＡ１、メモリ領域ＭＡ、及び引出し領域ＨＡ２は、この順で、ｘ軸に沿って並ぶ。メモリセルアレイ１０には、複数の部材ＳＬＴ及びＳＨＥが設けられている。
【0028】
メモリ領域ＭＡは、複数のＮＡＮＤストリングＮＳを含む領域である。引出し領域ＨＡは、その中にメモリセルトランジスタが形成される積層構造に接続されるコンタクトプラグが設けられる領域である。
【0029】
複数の部材ＳＬＴは、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各部材ＳＬＴは、隣り合うブロックＢＬＫの間の境界に位置する。部材ＳＬＴは、メモリ領域ＭＡ並びに引出し領域ＨＡ１及びＨＡ２を横切る。各部材ＳＬＴは、例えば、絶縁体及び（又は）板状のコンタクトが埋め込まれた構造を有する。各部材ＳＬＴは、自身を介して隣り合う積層構造を分断する。
【0030】
複数の部材ＳＨＥは、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。隣り合う各２つの部材ＳＬＴの間に複数の部材ＳＨＥが位置している。図４は、４つの部材ＳＨＥの例を示す。各部材ＳＨＥは、ｘ軸に沿ってメモリ領域ＭＡを横切る。各部材ＳＨＥの両端はそれぞれ、引出し領域ＨＡ１及びＨＡ２中に位置する。各部材ＳＨＥは、例えば、絶縁体を含む。各部材ＳＨＥは、自身を介して隣り合う選択ゲート線ＳＧＤＬを分断する。部材ＳＬＴ及びＳＨＥによって区切られた各領域は、１つのストリングユニットＳＵが形成される領域である。
【0031】
１．１．４．メモリ領域の平面レイアウト
図４は、第１実施形態の記憶装置のメモリ領域の一部の平面レイアウトの例を示す。図４は、１つのブロックＢＬＫ、すなわち、ストリングユニットＳＵ０～ＳＵ４を含む領域と、このブロックを挟む２つの部材ＳＬＴとを示す。図４に示されるように、メモリセルアレイ１０は、メモリ領域ＭＡにおいて、複数のメモリピラーＭＰ、複数のコンタクトプラグＣＶ、及び複数の導電体２５を含む。各部材ＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。
図４は、第１実施形態の記憶装置のメモリ領域の一部の平面レイアウトの例を示す。図４は、１つのブロックＢＬＫ、すなわち、ストリングユニットＳＵ０～ＳＵ４を含む領域と、このブロックを挟む２つの部材ＳＬＴとを示す。図４に示されるように、メモリセルアレイ１０は、メモリ領域ＭＡにおいて、複数のメモリピラーＭＰ、複数のコンタクトプラグＣＶ、及び複数の導電体２５を含む。各部材ＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。
【0032】
メモリピラーＭＰは、その内部にメモリセルトランジスタＭＴが形成される構造である。メモリピラーＭＰは、半導体、導電体、及び絶縁体の１つ以上を含む。メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、２つの部材ＳＬＴの間の領域において、千鳥配列に分布している。すなわち、複数のメモリピラーＭＰは、複数の、ｙ軸に沿う列状に配置され、メモリピラーＭＰの各列は、ｙ軸に沿ってジグザグに配置している。換言すると、各列は、２つのサブ列を含む。一方のサブ列のメモリピラーＭＰの各々のｙ軸上の座標は、もう１つのサブ列のメモリピラーＭＰの隣り合う２つの間のｙ軸上の座標に位置する。各列は、例えば、２４個のメモリピラーＭＰを含む。
【0033】
部材ＳＨＥは、例えば、図４の上側から数えて、５番目、１０番目、１５番目、２０番目のメモリピラーＭＰと、それぞれ重なっている。
【0034】
各導電体２５は、１つのビット線ＢＬとして機能する。導電体２５は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２５は、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置される。図４は、２つの導電体２５が、１つのメモリピラーＭＰと重なるように配置される例を示す。各メモリピラーＭＰは、このメモリピラーＭＰと重なる複数の導電体２５のうち１つの導電体２５と、コンタクトプラグＣＶを介して電気的に接続される。
【0035】
コンタクトＬＩは、導電体からなる。コンタクトＬＩは、ｘｚ面に沿って広がり、板状の形状を有する。スペーサＳＰは、絶縁体であり、コンタクトＬＩの側面上に位置し、例えば、コンタクトＬＩの側面を覆う。
【0036】
【0037】
図５に示されるように、メモリセルアレイ１０は、基板２０、導電体２１及び２２、複数の導電体２３、導電体２４及び２５、並びに絶縁体３０～３７をさらに含む。図５は、８つの導電体２３の例を示す。絶縁体３０～３７は、絶縁体３１を除き、例えば酸化シリコンを含む。
【0038】
基板２０は、例えばｐ型の半導体の基板である。基板２０の上面上に、絶縁体３０が位置する。半導体基板２０及び絶縁体３０中には、図示せぬ回路が形成されている。回路は、例えば、ロウデコーダ１１、ドライバ１４、及び（又は）センスアンプ１５であり、図示せぬトランジスタを含む。
【0039】
絶縁体３１は、絶縁体３０の上面上に位置する。絶縁体３１は、例えば、絶縁体３１の上方の構造から、基板２０及び絶縁体３０に含まれるトランジスタへの水素の侵入を抑制する。絶縁体３１は、例えば、窒化シリコンを含む。
【0040】
絶縁体３２は、絶縁体３１の上面上に位置する。
【0041】
導電体２１は、絶縁体３２の上面上に位置する。導電体２１は、ｘｙ平面に沿って広がり、板状の形状を有する。導電体２１は、ソース線ＳＬの少なくとも一部として機能する。導電体２１は、例えば、リンがドープされたシリコンを含む。
【0042】
絶縁体３３は、導電体２１の上面上に位置する。
【0043】
導電体２２は、絶縁体３３の上面上に位置する。導電体２２は、ｘｙ平面に沿って広がり、板状の形状を有する。導電体２２は、選択ゲート線ＳＧＳＬの少なくとも一部としてとして機能する。導電体２２は、例えばタングステンを含む。
【0044】
複数の絶縁体３４及び複数の導電体２３は、導電体２２の上面上に、ｚ軸に沿って１つずつ交互に位置する。よって、導電体２３は、互いに離れて、又は間隔を有してｚ軸に沿って並ぶ。絶縁体３４及び導電体２３は、ｘｙ平面に沿って広がり、板状の形状を有する。複数の導電体２３は、基板２０の側から順に、それぞれワード線ＷＬ０～ＷＬ７として機能する。導電体２３は、例えばタングステンを含む。
【0045】
絶縁体３５は、最上の導電体２３の上面上に位置する。
【0046】
導電体２４は、絶縁体３５の上面上に位置する。導電体２４は、ｘｙ平面に沿って広がり、板状の形状を有する。導電体２４は、選択ゲート線ＳＧＤＬの少なくとも一部として機能する。導電体２４は、例えばタングステンを含む。
【0047】
絶縁体３６は、導電体２４の上面上に位置する。
【0048】
導電体２５は、絶縁体３６の上面上に位置する。導電体２５は、線状の形状を有し、ｙ軸に沿って延びる。導電体２５は、１つのビット線ＢＬの少なくとも一部として機能する。図５に示されるｙｚ面とは異なるｙｚ面においても導電体２５が設けられており、よって、導電体２５は、ｘ軸に沿って、間隔を有して並ぶ。導電体２５は、例えば銅を含む。
【0049】
絶縁体３７は、導電体２５の上面上に位置する。
【0050】
メモリピラーＭＰは、ｚ軸に沿って延び、柱の形状を有する。メモリピラーＭＰは、絶縁体３３～３５及び導電体２２～２４からなる積層構造中に位置し、絶縁体３３～３５及び導電体２２～２４を貫通又は通過する。メモリピラーＭＰの上面は、導電体２４よりも上方に位置する。メモリピラーＭＰの下面は、導電体２１中に位置する。メモリピラーＭＰと導電体２２とが接する部分は、選択ゲートトランジスタＳＴとして機能する。メモリピラーＭＰと１つの導電体２３とが接する部分は、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体２４とが接する部分は、選択ゲートトランジスタＤＴとして機能する。
【0051】
メモリピラーＭＰは、例えば、コア５０、半導体５１、及び積層体５２を含む。コア５０は、絶縁体からなり、例えば、酸化シリコンを含む。コア５０は、ｚ軸に沿って延び、柱の形状を有する。半導体５１は、例えば、シリコンを含む。半導体５１は、コア５０の表面を覆う。積層体５２は、半導体５１の側面及び下面を覆う。積層体５２は、導電体２１中で開口しており、開口中に導電体２１が部分的に位置する。開口中で、導電体２１と半導体５１は接する。
【0052】
上記のように、１つのメモリピラーＭＰと１つの導電体２５とは、コンタクトプラグＣＶによって接続されている。
【0053】
部材ＳＬＴは、導電体２２～２４を分断する。部材ＳＬＴの上面は、メモリピラーＭＰの上面よりも上方に位置する。コンタクトＬＩの下面は、導電体２１と接する。スペーサＳＰは、コンタクトＬＩと導電体２２～２４との間に位置し、コンタクトＬＩと導電体２２～２４とを絶縁する。コンタクトＬＩは、ソース線ＳＬの一部として機能する。
【0054】
部材ＳＨＥは、導電体２４を分断する。部材ＳＨＥの下面は、絶縁体３５中に位置する。部材ＳＨＥは、例えば、酸化シリコン等の絶縁体を含む。
【0055】
図６は、第１実施形態の記憶装置のメモリピラーの断面の構造の例を示す。具体的には、図６は、図５のＶＩ－ＶＩ線に沿った断面を示す。図６に示されるように、積層体５２は、例えばトンネル絶縁体５３、電荷蓄積膜５４、及びブロック絶縁体５５を含む。
【0056】
トンネル絶縁体５３は、半導体５１の側面を囲む。電荷蓄積膜５４は、トンネル絶縁体５３の側面を囲む。ブロック絶縁体５５は、電荷蓄積膜５４の側面を囲む。導電体２３は、ブロック絶縁体５５の側面を囲む。
【0057】
半導体５１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択ゲートトランジスタＤＴ及びＳＴのチャネル（電流経路）として機能する。トンネル絶縁体５３及びブロック絶縁体５５の各々は、例えば、酸化シリコンを含む。電荷蓄積膜５４は、電荷を蓄積する。電荷蓄積膜５４は、例えば、窒化シリコンを含む。
【0058】
１．１．６．引出し領域の構造
図７は、第１実施形態の記憶装置の引出し領域の一部の平面レイアウトの例を示す。図７は、２つの部材ＳＬＴの間の領域の一部を、ｘｙ面に沿って示す。図７は、導電体２４が含まれる層をｚ軸上での上方から見られた場合のレイアウトを示す。
図７は、第１実施形態の記憶装置の引出し領域の一部の平面レイアウトの例を示す。図７は、２つの部材ＳＬＴの間の領域の一部を、ｘｙ面に沿って示す。図７は、導電体２４が含まれる層をｚ軸上での上方から見られた場合のレイアウトを示す。
【0059】
図７に示されるように、引出し領域ＨＡ１は、複数の支持ピラーＨＲ、及び複数のコンタクトプラグＣＣを含む。
【0060】
支持ピラーＨＲは、引出し領域ＨＡ１の全体に亘って分布している。支持ピラーＨＲは、例えば、酸化シリコン等の絶縁体からなる。支持ピラーＨＲは、柱の形状を有し、ｚ軸に沿って延びる。支持ピラーＨＲは、後に図８を参照して記述されるように、絶縁体３６の層から導電体２２の層に亘って延びる。幾つかの支持ピラーＨＲは、コンタクトプラグＣＣと、少なくとも部分的に重なっている。コンタクトプラグＣＣと重なっている支持ピラーＨＲのうちのコンタクトプラグＣＣと重なっている部分は、その上面において、コンタクトプラグＣＣと接しており、絶縁体３６中に位置しない。支持ピラーＨＲは、１以上のコンタクトプラグＣＣ、例えば、各コンタクトプラグＣＣの中心には位置せず、中心から逸れた領域に位置する。
【0061】
コンタクトプラグＣＣは、例えば四角形の形状を有する。コンタクトプラグＣＣは、ｘ軸に沿う複数の行を構成する。図７は、例として、３行のコンタクトプラグＣＣを示す。コンタクトプラグＣＣの行は、コンタクトプラグセットと称される場合がある。コンタクトプラグＣＣは、千鳥配列に分布しており、すなわち、隣り合う２行のコンタクトプラグＣＣの位置は、互いにずらされている。具体的には、以下の通りである。隣り合う２行にそれぞれ属する２つのコンタクトプラグＣＣは、ｘ軸上で相違する座標上に位置する。例えば、２行のコンタクトプラグＣＣのうちの一方の行の各コンタクトプラグＣＣのｘ軸上の座標は、２行のコンタクトプラグＣＣのうちの他方の行の隣り合う２つのコンタクトプラグＣＣの間の領域のｘ軸上の座標と同じである。例えば、一方の行の各コンタクトプラグＣＣのｘ軸上の座標は、他方の行の隣り合う２つのコンタクトプラグＣＣの間の領域のｘ軸上の中央の座標と実質的に同じである。一方、別の１行を挟んだ２行のコンタクトプラグＣＣのｘ軸上の座標は、互いに、実質的に同じである。すなわち、別の１行を挟んだ２行のうちの一方の行の各コンタクトプラグＣＣのｘ軸上の座標は、他方の行の各コンタクトプラグＣＣのｘ軸上の座標と実質的に同じである。本明細書及び特許請求の範囲で「実質的に同じ」は、同じであることを意図されているものの、製造技術及び（又は）測定技術の限界に起因して生じる誤差を許容することを意味する。
【0062】
換言すると、２つの行は、ｘ軸に沿って、ジグザグに配置されたコンタクトプラグＣＣを含む。
【0063】
行を使用して記述されているコンタクトプラグＣＣの配置は、列を使用する記述にも当てはまる。列に関する記述は、上の記述の「行」を「列」に、「ｘ軸」を「ｙ軸」に置き換えた記述に相当する。
【0064】
コンタクトプラグＣＣは、それぞれの下面において、相違する導電体２３の上面と接する。具体的な例は、以下の通りである。
【0065】
最も下の行のコンタクトプラグＣＣは、左から右に向かって順にＣＣ０、ＣＣ３、ＣＣ６と称される。コンタクトプラグＣＣ０の下面は、ワード線ＷＬ０として機能する導電体２３の上面と接する。コンタクトプラグＣＣ３の下面は、ワード線ＷＬ３として機能する導電体２３の上面と接する。コンタクトプラグＣＣ６の下面は、ワード線ＷＬ６として機能する導電体２３の上面と接する。
【0066】
下から２番目の行のコンタクトプラグＣＣは、左から右に向かって順にＣＣ１、ＣＣ４、ＣＣ７と称される。コンタクトプラグＣＣ１の下面は、ワード線ＷＬ１として機能する導電体２３の上面と接する。コンタクトプラグＣＣ４の下面は、ワード線ＷＬ４として機能する導電体２３の上面と接する。コンタクトプラグＣＣ７の下面は、ワード線ＷＬ７として機能する導電体２３の上面と接する。
【0067】
最も上の行のコンタクトプラグＣＣは、左から右に向かって順にＣＣ２、ＣＣ５、ＣＣ８と称される。コンタクトプラグＣＣ２の下面は、ワード線ＷＬ２として機能する導電体２３の上面と接する。コンタクトプラグＣＣ５の下面は、ワード線ＷＬ５として機能する導電体２３の上面と接する。コンタクトプラグＣＣ８の下面は、ワード線ＷＬ８として機能する導電体２３の上面と接する。
【0068】
図５を参照して記述されているように、相違するワード線ＷＬとして機能する導電体２３は、相違する高さ又は層中に位置する。よって、コンタクトプラグＣＣは、このコンタクトプラグＣＣが接する導電体２３の位置に基づく位置の下面を有する。
【0069】
図７を参照して上記されているように、コンタクトプラグＣＣと少なくとも部分的に重なっている支持ピラーＨＲのうちのコンタクトプラグＣＣと重なっている部分の上面は、このコンタクトプラグＣＣの下面と接する。よって、支持ピラーＨＲは、この支持ピラーＨＲが部分的に重なるコンタクトプラグＣＣの位置に基づく上面を有する。
【0070】
図８及び図９は、第１実施形態の記憶装置のメモリ領域及び引出し領域の一部の断面の構造を示す。具体的には、図８は、図７のＶＩＩＩ－ＶＩＩＩ線に沿って引出し領域ＨＡ１の断面を示すとともに、図５に示されるメモリ領域ＭＡの一部を示す。図９は、図７のＩＸ－ＩＸ線に沿った断面を示す。
【0071】
図８及び図９に示されるように、各コンタクトプラグＣＣは、導電体２４及び絶縁体３５を貫く。幾つかのコンタクトプラグＣＣはさらに、１つ以上の導電体２３を貫く。１つ以上の導電体２３、及び絶縁体３４の１つ以上を貫く。各コンタクトプラグＣＣは、導電体６１及びスペーサ６２を含む。
【0072】
導電体６１は、下面において、ｚ軸上での下方に向かう突起を有する。突起の下面は、１つの導電体２３の上面と接している。突起の下面はまた、１つ又は複数の支持ピラーＨＲの上面と接し得る。コンタクトプラグＣＣの側面は、スペーサ６２により覆われている。スペーサ６２は、例えば酸化シリコンである。スペーサ６２の側面は、導電体２４及び絶縁体３５と接する。幾つかのコンタクトプラグＣＣのスペーサ６２はさらに、１つ以上の導電体２３、及び絶縁体３４の１つ以上と接する。スペーサ６２により、導電体６１は、自身の下面で接する導電体２３以外の導電体２３から絶縁されている。
【0073】
図７を参照して記述されているように、相違するコンタクトプラグＣＣは、下面において、相違する導電体２３と接する。コンタクトプラグＣＣ０の下面は、ワード線ＷＬ０として機能する導電体２３の上面と接する。コンタクトプラグＣＣ１の下面は、ワード線ＷＬ１として機能する導電体２３の上面と接する。コンタクトプラグＣＣ２の下面は、ワード線ＷＬ２として機能する導電体２３の上面と接する。コンタクトプラグＣＣ３の下面は、ワード線ＷＬ３として機能する導電体２３の上面と接する。コンタクトプラグＣＣ６の下面は、ワード線ＷＬ６として機能する導電体２３の上面と接する。
【0074】
コンタクトプラグＣＣの上面上に導電体６０が設けられている。
【0075】
図７乃至図９を参照して、引出し領域ＨＡ１が記述され、中でもコンタクトプラグＣＣ０～ＣＣ８について記述されている。他のコンタクトプラグＣＣ及び引出し領域ＨＡ２についても、図７乃至図９を参照して記述されている引出し領域ＨＡ１及びコンタクトプラグＣＣ０～ＣＣ８と同様である。すなわち、引出し領域ＨＡ２は、引出し領域ＨＡ１の平面レイアウトがｙ軸に沿って反転された平面レイアウトを有する。コンタクトプラグＣＣ０～ＣＣ８以外のコンタクトプラグＣＣは、下面において、他のコンタクトプラグＣＣが接する導電体２３と異なる導電体２３と接する。
【0076】
１．２．製造方法
図１０～図２６は、各々、第１実施形態の記憶装置の製造工程中の一ステップでの断面の構造の例を示す。図１０～図１２、図１４～図１６、図１８、図２０、及び図２２～図２７は、製造工程中の構造を順に示す。図１０～図１２、図１４～図１６、図１８、図２０、及び図２２～図２７は、図８に示される断面の領域と同じ領域の断面を示す。図１３、図１７、図１９、及び図２１は、それぞれ、図１２、図１６、図１８、及び図２０と同じステップについて示す。図１２、図１６、図１８、及び図２０は、図９に示される断面の領域と同じ領域の断面を示す。
図１０～図２６は、各々、第１実施形態の記憶装置の製造工程中の一ステップでの断面の構造の例を示す。図１０～図１２、図１４～図１６、図１８、図２０、及び図２２～図２７は、製造工程中の構造を順に示す。図１０～図１２、図１４～図１６、図１８、図２０、及び図２２～図２７は、図８に示される断面の領域と同じ領域の断面を示す。図１３、図１７、図１９、及び図２１は、それぞれ、図１２、図１６、図１８、及び図２０と同じステップについて示す。図１２、図１６、図１８、及び図２０は、図９に示される断面の領域と同じ領域の断面を示す。
【0077】
図１０に示されるように、基板２０上に回路（図示せず）が形成された後、基板２０の上面上に、絶縁体３１及び３２、導電体６１、絶縁体６２、６３、及び６４、並びに導電体６５が、この順に堆積される。導電体６１、絶縁体６２、６３、及び６４、並びに導電体６５の組は、導電体２１が形成される予定の領域を占める。
【0078】
導電体６５の上面上に、絶縁体３３が形成される。
【0079】
絶縁体３３の上面上に、複数の絶縁体ＳＭ及び複数の絶縁体３４が１つずつ交互に堆積される。最下に位置する絶縁体ＳＭは、導電体２２が形成される予定の領域を占める。残りの絶縁体ＳＭは、導電体２３が形成される予定の領域に位置する。絶縁体ＳＭは、例えば窒化シリコンを含む。
【0080】
最上の絶縁体ＳＭの上面上に、絶縁体３５、絶縁体ＳＭ２、及び絶縁体７１が、この順に堆積される。絶縁体ＳＭ２は、導電体２４が形成される予定の領域に位置する。絶縁体７１は、絶縁体３６の一部を構成する。絶縁体ＳＭ２は、例えば窒化シリコンを含む。
【0081】
図１１に示されるように、メモリピラーＭＰが形成される。ただし、メモリピラーＭＰの積層体５２は、この段階では、開口を有していない。具体的には、以下の通りである。すなわち、フォトリソグラフィー及び異方性エッチングにより、メモリホールが形成される。メモリホールは、メモリピラーＭＰが形成される予定の領域に位置する。メモリホールは、絶縁体７１、ＳＭ２、３５、ＳＭ、３４、３３、導電体６５、絶縁体６４、６３、及び６２を貫く。メモリホールの底は、導電体６１中に位置する。メモリホールの表面上に積層体５２、すなわち、トンネル絶縁体５３、電荷蓄積膜５４、及びブロック絶縁体５５が形成される。積層体５２の表面上に半導体５１が形成される。半導体５１の表面上にコア５０が形成されることにより、メモリホールの中心がコア５０により埋め込まれる。その後、コア５０の上部が除去され、除去された部分に半導体５１が形成される。こうしてメモリピラーＭＰが形成され、その後、メモリピラーＭＰの上面上に絶縁体が形成される。図１１では、この絶縁体は、絶縁体７１の一部として描かれている。
【0082】
支持ピラーＨＲが形成される。各支持ピラーＨＲは、絶縁体７１、ＳＭ２、３５、ＳＭ、及び３４を貫く。各支持ピラーＨＲは、絶縁体７１の上面から絶縁体３３の上面に亘って延びる。
【0083】
図１２及び図１３のステップ、並びに後続のステップにおいて、コンタクトプラグＣＣのためのコンタクトホールＣＨが形成される。図７～図９を参照して記述されているように、コンタクトプラグＣＣは、自身が接する導電体２３の位置に基づいて、相違する高さに位置する底を有する。よって、コンタクトホールＣＨも、導電体６１によって埋め込まれる前の段階で、相違する深さに位置する底を有する。その目的で、より深い位置において底を有するコンタクトホールＣＨは、図１４に示されるステップに後続するステップにおいて、底をさらにエッチングされる。図１２及び図１３のステップから開始するステップによって、各コンタクトホールＣＨが自身に固有の目標（標的）の深さを有するように、エッチングが行われる。より深い目標深さを有するべきコンタクトホールＣＨは、繰り返しエッチングされる。一方、目標深さに達したコンタクトホールＣＨは、別のコンタクトホールＣＨに対するさらなるエッチングの間、後述の埋め込み材ＮＧにより埋め込まれている。
【0084】
【0085】
フォトリソグラフィーによって、絶縁体７１の上面上にマスクが形成される。マスクは、コンタクトプラグＣＣ０～ＣＣ８が形成される予定の領域の上方において開口を有する。マスクを介した異方性エッチングによって、コンタクトホールＣＨ０～ＣＨ８が形成される。コンタクトホールＣＨ０～ＣＨ８は、絶縁体７１及びＳＭ２を貫いて、絶縁体３５の上面に達する。
【0086】
図１４に示されるように、図１４以降を参照して記述されるステップによって、コンタクトホールＣＨ７及びＣＨ８（図示せず）の底が目的深さまで下げられる。このとき、コンタクトホールＣＨの目的深さより浅い目的深さを有するコンタクトホールＣＨは埋め込み材ＮＧ（図示せず）により埋め込まれている。一方、コンタクトホールＣＨ７及びＣＨ８より深い目的深さを有するコンタクトホールＣＨ、すなわち、コンタクトホールＣＨ０～ＣＨ５の底は、エッチングによって、より深い位置まで達する。この結果、コンタクトホールＣＨ０～ＣＨ６は、ワード線ＷＬ６として機能する導電体２３が形成される予定の領域に位置する絶縁体ＳＭの上面上の絶縁体３４の上面に達する。
【0087】
図１５に示されるように、コンタクトホールＣＨ６が埋め込み材ＮＧにより埋め込まれる。埋め込み材ＮＧは、例えば、ネガレジストである。具体的には、ここまでの工程によって得られる構造の上面にネガレジストが塗布される。次に、構造の上面上に、埋め込み材ＮＧが埋め込まれる予定の領域、すなわち、コンタクトホールＣＨ６の上方において開口を有するマスクが形成される。ネガレジストが、マスクの開口を介して感光される。この結果、ネガレジストのうちのマスクの開口の下方の部分、すなわち、コンタクトホールＣＨ６中の部分が硬化する。その後、ネガレジストの硬化していない部分が除去される。
【0088】
図１６及び図１７示されるように、ここまでの工程で得られる構造に対して、異方性エッチングが行われる。エッチングは、絶縁体ＳＭ及び３４の組と、埋め込み材ＮＧとの間で高い選択比を有する条件で行われる。この結果、コンタクトホールＣＨのうち、埋め込み材ＮＧで埋め込まれていないもの、すなわち、コンタクトホールＣＨ０～ＣＨ５の底がエッチングされる。エッチングによって、コンタクトホールＣＨ０～ＣＨ５の底は、ワード線ＷＬ５として機能する導電体２３が形成される予定の領域に位置する絶縁体ＳＭの上面上の絶縁体３４の上面に達する。
【0089】
図１８及び図１９に示されるように、図１５～図１７を参照して記述されるステップと同様のステップの繰り返しにより、コンタクトホールＣＨ０～ＣＨ４の底がエッチングされる。この過程で、コンタクトホールＣＨ４は、目的深さに達した後、埋め込み材ＮＧによって埋め込まれる。目的深さに達したコンタクトホールＣＨが埋め込まれながらのエッチングによって、コンタクトホールＣＨ０～ＣＨ３の底は、ワード線ＷＬ３として機能する導電体２３が形成される予定の領域に位置する絶縁体ＳＭの上面上の絶縁体３４の上面に達する。
【0090】
図２０及び図２１に示されるように、図１５～図１７を参照して記述されるステップと同様のステップの繰り返しにより、目的深さに達したコンタクトホールＣＨが埋め込まれながらのエッチングによって、コンタクトホールＣＨ０～ＣＨ２の底がエッチングされる。この結果、コンタクトホールＣＨ０～ＣＨ２の底は、それぞれ、ワード線ＷＬ０、ＷＬ１、及びＷＬ２として機能する導電体２３が形成される予定の領域に位置する絶縁体ＳＭの上面上の絶縁体３４の上面に達する。
【0091】
図２２に示されるように、各コンタクトホールＣＨ中の埋め込み材ＮＧが除去される。除去は、ウェットエッチング又はアッシングにより行われることが可能である。ここまでのステップで得られる構造の上面上の全面に、絶縁体６２が堆積される。絶縁体６２は、各コンタクトホールＣＨの側面及び底面を覆う。絶縁体６２は、さらに、絶縁体７１の上面、及びコンタクトホールＣＨと重なっていない支持ピラーＨＲの上面を覆う。
【0092】
コンタクトホールＣＨが、埋め込み材７２により埋め込まれる。埋め込み材７２は、例えば、アモルファスシリコンである。
【0093】
図２３に示されるように、フォトリソグラフィー及び異方性エッチングによって、スリットＳＬＩが形成される。スリットＳＬＩは、部材ＳＬＴが形成される予定の領域に位置する。スリットＳＬＩは、底において、絶縁体６４の上面に達する。スリットＳＬＩの表面上に絶縁体７５が形成される。絶縁体７５のうちのスリットＳＬＩの底の部分、及び絶縁体６４のうちのスリットＳＬＩの下方の部分が除去される。この結果、スリットＳＬＩの底で、絶縁体６３が露出する。
【0094】
図２４に示されるように、ウェットエッチングによって、スリットＳＬＩの底、すなわち、絶縁体６３が薬液に晒される。薬液によって、絶縁体６３が除去される。このとき、メモリピラーＭＰの積層体５２のうちの絶縁体６３の層に位置する部分が除去され、除去された部分で半導体５１が露出する。
【0095】
図２５に示されるように、ウェットエッチングによって、スリットＳＬＩの底の絶縁体６３が位置していた空間から薬液が進行する。薬液によって、絶縁体６２及び６４が除去される。絶縁体６２及び６４が位置していた空間に導電体が埋め込まれることにより、導電体２１が形成される。
【0096】
絶縁体７５が除去される。絶縁体７５が除去されることにより、スリットＳＬＩ中で、絶縁体ＳＭ及びＳＭ２が露出する。ウェットエッチングによって、絶縁体ＳＭ及びＳＭ２の露出した部分が薬液に晒される。薬液の進行によって、絶縁体ＳＭ及びＳＭ２が除去され、スリットＳＬＩ中で、絶縁体ＳＭ及びＳＭ２が位置していた領域が開口する。この間、絶縁体ＳＭ及びＳＭ２が位置していた領域に空間が形成される。このことは、製造中の記憶装置１のこの間の構造を弱め、特に、構造の中で高アスペクト比の部分を不安定にさせる。これに対して、多数の支持ピラーＨＲが設けられていることによって、構造の形状が崩れることが抑制される。
【0097】
スリットＳＬＩ中の開口から、絶縁体ＳＭ及びＳＭ２が位置していた領域に導電体が埋め込まれることにより、導電体２２、２３、及び２４が形成される。
【0098】
図２６に示されるように、スリットＳＬＩの側面がスペーサＳＰにより覆われる。スリットＳＬＩが導電体により埋め込まれることにより、部材ＳＬＴが形成される。
【0099】
埋め込み材７２が除去される。絶縁体６２のうちの絶縁体７１の上面及びコンタクトホールＣＨと重なっていない支持ピラーＨＲの上面上の部分が除去される。この結果、コンタクトホールＣＨの側面及び底面に、絶縁体６２が残存する。コンタクトホールＣＨの底面に対する異方性エッチングが行われる。これにより、絶縁体６２のうちのコンタクトホールＣＨの底面の部分が除去される。この結果、各コンタクトホールＣＨの底面で、絶縁体３４が部分的に露出する。
【0100】
コンタクトホールＣＨの底に対してさらなる異方性エッチングが行われる。これにより、各絶縁体３４のうちの各コンタクトホールＣＨの下方の部分が除去される。これにより、各コンタクトホールＣＨの底で、導電体２３が露出する。このエッチングの間、コンタクトホールＣＨと重なっている支持ピラーＨＲも部分的に除去される。部分的に除去された支持ピラーＨＲの上面は、１つの導電体２３の上面と並ぶ。
【0101】
図７を参照して記述されているように、支持ピラーＨＲは、コンタクトプラグＣＣの中央には位置しない。このため、コンタクトホールＣＨの底を導電体２３に接続するためのエッチングのとき、コンタクトホールＣＨの底が、支持ピラーＨＲと接する面積が抑制される。
【0102】
図２７に示されるように、コンタクトホールＣＨが導電体により埋め込まれる。これにより、コンタクトプラグＣＣが形成される。
【0103】
【0104】
１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、小さい面積を有する引出し領域を含んだ記憶装置が提供されることが可能である。
第１実施形態によれば、以下に記述されるように、小さい面積を有する引出し領域を含んだ記憶装置が提供されることが可能である。
【0105】
図２８は、参考用の記憶装置の引出し領域１０１を示す。引出し領域１０１において、第１実施形態の導電体２３に相当する導電体１０２と接するコンタクトプラグ１０３は、行列状に配置されることが考えられる。しかしながら、記憶装置の大容量化の目的で、多くの導電体が設けられると、多数の導電体に合わせて多数のコンタクトプラグが必要である。このため、引出し領域が大きな面積を有する必要がある。
【0106】
第１実施形態によれば、コンタクトプラグＣＣは、千鳥配列に分布している。このため、コンタクトプラグＣＣは、コンタクトプラグ１０３の配置よりも密に配置されている。よって、コンタクトプラグ１０３とコンタクトプラグＣＣの寸法、特にｘｙ面に沿った断面積が同じである場合、同じ数のコンタクトプラグ１０３又はＣＣの配置のために、必要な引出し領域ＨＡ１の面積は、必要な引出し領域１０１の面積より小さい。
【0107】
第１実施形態によれば、支持ピラーＨＲは、コンタクトプラグＣＣの中央には位置しない。このため、コンタクトホールＣＨの底を導電体２３に接続するためのエッチングのとき、コンタクトホールＣＨの底が、支持ピラーＨＲと接する面積が抑制される。よって、コンタクトホールＣＨの底のｘｙ面に沿った面の面積のうち、導電体２３とが接する部分が小さくなることが抑制される。このことは、コンタクトプラグＣＣと導電体２３との間の抵抗を小さく抑える。
【0108】
２．第２実施形態
第２実施形態は、コンタクトプラグＣＣのｘｙ面に沿った形状の点で、第１実施形態と異なる。
第２実施形態は、コンタクトプラグＣＣのｘｙ面に沿った形状の点で、第１実施形態と異なる。
【0109】
図２９は、第２実施形態の記憶装置の引出し領域の一部の平面レイアウトの例を示す。図２９は、図７と同じ領域を示し、すなわち、２つの部材ＳＬＴの間の領域の一部を、ｘｙ面に沿って示す。図２９は、導電体２４が含まれる層をｚ軸に沿った上方から見られた場合のレイアウトを示す。
【0110】
図２９に示されるように、各コンタクトプラグＣＣは、六角形状を有する。例えば、各コンタクトプラグＣＣの或る対向する（実質的に平行な）２つの辺は、ｘ軸に沿って延びる。残る４つの辺は、ｘ軸及びｙ軸の両方と交わる。換言すると、各コンタクトプラグＣＣは、第１実施形態での四角形状のコンタクトプラグＣＣの形状の４つの角が切り取られた形状を有する。よって、各コンタクトプラグＣＣの頂点の位置は、四角形状のコンタクトプラグＣＣの頂点の位置よりも中心に近い。このような形状に基づいて、隣り合うコンタクトプラグＣＣの最小間隔は大きい。隣り合うコンタクトプラグＣＣの最小間隔は、隣り合う２つのコンタクトプラグＣＣのそれぞれの縁を結ぶ複数の仮想直線のうちで最短の仮想直線の長さである。第２実施形態での２つのコンタクトプラグＣＣの最小間隔は、コンタクトプラグＣＣが第１実施形態の配置と同一に配置されているとともに六角形状を有することに基づいて、２つのコンタクトのそれぞれの相対する頂点の間の距離である。
【0111】
コンタクトプラグＣＣの配置は、第１実施形態での配置と同じであり、すなわち、千鳥配列に分布している。
【0112】
支持ピラーＨＲは、１以上のコンタクトプラグＣＣの４つの頂点ＶＸの近傍の領域に位置する支持ピラーＨＲを含む。４つの頂点ＶＸは、コンタクトプラグＣＣのｘ軸に沿って延びる２つの辺の一方と他の辺が成す２つの頂点ＶＸ、及びコンタクトプラグＣＣのｘ軸に沿って延びる２つの辺の他方と他の辺が成す２つの頂点ＶＸである。支持ピラーＨＲは、例えば、各コンタクトプラグＣＣの４つの頂点ＶＸの近傍の領域に位置する。
【0113】
支持ピラーＨＲは、例えば、ｘｙ面に沿って見られる場合に４つの頂点ＶＸのうちの１～４つの頂点ＶＸの近傍で、コンタクトプラグＣＣと重ならない領域に位置する。又は、支持ピラーＨＲは、ｘｙ面に沿って見られる場合に４つの頂点ＶＸのうちの１～４つの頂点ＶＸを含むように位置する。図２９は、この例を示す。又は、支持ピラーＨＲは、ｘｙ面に沿って見られる場合に４つの頂点ＶＸのうちの１～４つの頂点ＶＸの近傍で、コンタクトプラグＣＣと完全に重なる領域に位置する。
【0114】
支持ピラーＨＲは、１以上のコンタクトプラグＣＣ、例えば、各コンタクトプラグＣＣの中央には位置しない。
【0115】
支持ピラーＨＲの配置は、１以上のコンタクトプラグＣＣの４つの頂点ＶＸの１つ以上の近傍の領域に位置するとともに、１以上のコンタクトプラグＣＣ、例えば、各コンタクトプラグＣＣの中央には位置しない限り、他の任意の領域に位置する支持ピラーＨＲを含み得る。図２９は、支持ピラーＨＲが、行列状に配置されている例を示す。
【0116】
第２実施形態によれば、コンタクトプラグＣＣは、第１実施形態の配置と同一に配置されている。また、第２実施形態によれば、第１実施形態と同じく、支持ピラーＨＲは、コンタクトプラグＣＣの中央には位置しない。このため、第１実施形態と同じ利点を得られる。
【0117】
さらに、第２実施形態によれば、以下に記述されるように、設計及び想定されている構造との違いを抑制された構造を有する記憶装置が提供されることが可能である。第１実施形態の図１２～図２１を参照して記述されている方法でコンタクトホールＣＨが形成される場合、形成の過程で、絶縁体３４、ＳＭ、及びＳＭ２の構造（以下、「積層構造」と称される場合がある）の一部が高いアスペクト比を有する状態が生じ得る。例えば、図１９の状態が該当し、記憶装置の大容量化の目的でより多くの導電体２３が設けられると、アスペクト比はより高い。アスペクト比は、隣り合うコンタクトホールＣＨの距離に依存する。
【0118】
第２実施形態によれば、各コンタクトプラグＣＣは、六角形状を有する。コンタクトプラグＣＣの最小間隔は、一方のコンタクトプラグＣＣの頂点ＶＸと他方のコンタクトプラグＣＣの頂点ＶＸとの間の距離である。このため、隣り合うコンタクトプラグＣＣの最小間隔は広く、コンタクトプラグＣＣが四角形状である場合の隣り合うコンタクトプラグＣＣの最小間隔より広い。このため、コンタクトホールＣＨの形成の過程で生じる積層構造の一部のアスペクト比は、コンタクトプラグＣＣが四角形状である場合の積層構造の一部のアスペクト比より小さい。よって、積層構造の一部は、安定しており、少なくともコンタクトプラグＣＣが四角形状である場合よりも安定している。このことは、記憶装置１の製造の過程で構造が崩れ、その結果、完成した記憶装置１の構造が設計及び想定されている構造と異なることを抑制する。
【0119】
上記のように、第２実施形態によれば、コンタクトプラグＣＣが第１実施形態と同一の配置であることに基づいて、コンタクトプラグＣＣの最小間隔は、斜めに並ぶ２つのコンタクトのそれぞれの相対する頂点の間の距離である。このため、コンタクトプラグＣＣの隣り合う２つの行の距離は、参考用の記憶装置での隣り合う２つの行の距離より小さい。ここで、隣り合う２つのコンタクトプラグの行の距離は、一方のコンタクトプラグＣＣの行のｙ軸上での中央の座標と、他方のコンタクトプラグＣＣの行のｙ軸上での中央の座標との差である。コンタクトプラグＣＣの最小間隔が斜めに並ぶことに基づいて、２つのコンタクトプラグＣＣの隣り合う行の距離は、参考用の記憶装置のコンタクトプラグ１０３の隣り合う行の距離より小さくても、参考用の記憶装置のコンタクトプラグ１０３の最小間隔と同じ最小間隔が維持されることが可能である。よって、第２実施形態によれば、コンタクトプラグＣＣは、参考用の記憶装置でのコンタクトプラグ１０３の最小間隔と同等の最小間隔を有するとともに、参考用の記憶装置でのコンタクトプラグ１０３よりも密に配置されることが可能である。すなわち、第２実施形態によれば、参考用の記憶装置との同等の構造の強度と、参考用の記憶装置の引出し領域１０１よりも小さい面積を有する引出し領域ＨＡとの両方が実現されることが可能である。
【0120】
第２実施形態のコンタクトプラグＣＣは、図３０に示されるように、ｘｙ面に沿って円形であってもよい。
【0121】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0122】
１…記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…レジスタ、１３…シーケンサ、１４…ドライバ、１５…センスアンプ、ＢＬＫ…ブロック、ＷＬ…ワード線、ＢＬ…ビット線、ＭＴ…メモリセルトランジスタ、ＭＡ…メモリ領域、ＨＡ１…引出し領域、ＨＡ２…引出し領域、ＳＬＴ…部材、ＳＨＥ…部材、ＭＰ…メモリピラー、ＣＶ…コンタクトプラグ、２２…導電体、２３…導電体、２４…導電体
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
