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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023142121
(43)【公開日】2023-10-05
(54)【発明の名称】スイッチングレギュレータ制御回路
(51)【国際特許分類】
   H02M 3/155 20060101AFI20230928BHJP
【FI】
H02M3/155 P
【審査請求】未請求
【請求項の数】9
【出願形態】OL
(21)【出願番号】P 2022048827
(22)【出願日】2022-03-24
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110001896
【氏名又は名称】弁理士法人朝日奈特許事務所
(72)【発明者】
【氏名】山下 拓也
(72)【発明者】
【氏名】下本 晃平
(72)【発明者】
【氏名】松尾 裕介
【テーマコード(参考)】
5H730
【Fターム(参考)】
5H730AA14
5H730AS01
5H730AS05
5H730BB13
5H730BB57
5H730DD02
5H730DD04
5H730EE59
5H730FD01
5H730FF01
5H730FF02
5H730FG05
(57)【要約】
【課題】広い入出力間電圧差にわたって安定した出力電圧を得ることができるスイッチングレギュレータ制御回路を提供する。
【解決手段】実施形態のスイッチングレギュレータ制御回路1は、目標電圧とスイッチングレギュレータ100の出力電圧Voutとの差を示す誤差信号Serと、次第に変化する期間を含む周期信号Spとを比較して、誤差信号Serの電圧と周期信号Spの電圧との間の所定の大小関係の継続時間を示す基本パルスPbを出力すると共に、負帰還回路10の一部を構成する比較回路4と、スイッチングレギュレータ100の入力端と出力端との間の導通時間を示す制御信号Scを基本パルスPbに基づいて出力する出力回路5と、を含み、出力回路5は、基本パルスPbの時間幅を短縮して導通時間を示す制御パルスPcを生成するパルス短縮回路6を含んでいる。
【選択図】図1
【特許請求の範囲】
【請求項1】
入力電圧以下の目標電圧を出力するように構成されるスイッチングレギュレータの入力端と出力端との間の導通状態を断続的に切り替えるスイッチング素子を、負帰還回路を用いて制御するスイッチングレギュレータ制御回路であって、
目標電圧と前記スイッチングレギュレータの出力電圧との差を示す誤差信号と、次第に変化する期間を含む周期信号とを比較して、前記誤差信号の電圧と前記周期信号の電圧との間の所定の大小関係の継続時間を示す基本パルスを出力すると共に、前記負帰還回路の一部を構成する比較回路と、
前記スイッチング素子の導通時間を示す制御信号を前記基本パルスに基づいて出力する出力回路と、を含み、
前記出力回路は、前記基本パルスの時間幅を短縮して前記導通時間を示す制御パルスを生成するパルス短縮回路を含んでいる、
スイッチングレギュレータ制御回路。
【請求項2】
前記パルス短縮回路は、
前記基本パルスの立上がり時に充電を開始するように構成されているキャパシタを含み、
前記キャパシタが前記充電の開始から所定の充電状態に達するまでに要する時間の長さだけ前記時間幅を短縮するように構成されている、請求項1記載のスイッチングレギュレータ制御回路。
【請求項3】
前記周期信号を生成する発振回路をさらに含み、
前記発振回路は、内部を流れる電流に応じた周波数で前記周期信号を発振させるように構成されており、
前記パルス短縮回路は、前記電流に基づく電流を用いて前記キャパシタを充電するように構成されている、請求項1又は2記載のスイッチングレギュレータ制御回路。
【請求項4】
前記パルス短縮回路は、前記周期信号の周波数に応じて前記時間幅の短縮時間を変化させるように構成されている、請求項1又は2記載のスイッチングレギュレータ制御回路。
【請求項5】
前記パルス短縮回路は、前記周期信号の周期に対する前記制御パルスのデューティ比に応じて前記時間幅の短縮時間を変化させるように構成されている、請求項1~4のいずれか1項に記載のスイッチングレギュレータ制御回路。
【請求項6】
前記パルス短縮回路は、前記誤差信号の電圧と前記周期信号の電圧との大小関係が切り換わるときの前記周期信号の電圧に応じて前記時間幅の短縮時間を変化させるように構成されている、請求項1~5のいずれか1項に記載のスイッチングレギュレータ制御回路。
【請求項7】
前記パルス短縮回路は、前記誤差信号の電圧に応じて前記時間幅の短縮時間を変化させるように構成されている、請求項1~5のいずれか1項に記載のスイッチングレギュレータ制御回路。
【請求項8】
前記パルス短縮回路は、前記入力電圧と前記出力電圧との比に応じて前記時間幅の短縮時間を変化させるように構成されている、請求項1~5のいずれか1項に記載のスイッチングレギュレータ制御回路。
【請求項9】
前記パルス短縮回路は、前記キャパシタの充電時に前記キャパシタに流れる電流を供給する電流供給回路をさらに含み、
前記電流供給回路は、前記周期信号の電圧の増加に応じて供給電流を増加させるように構成されている、請求項2記載のスイッチングレギュレータ制御回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチングレギュレータ制御回路に関する。
【背景技術】
【0002】
従来から、各種の電気機器に蓄電池などの電圧源から供給される電圧よりも低い電圧で動作する電気回路が含まれている場合、降圧型のスイッチングレギュレータが広く用いられている。従来の降圧型のスイッチングレギュレータは、図12に示されるように、発振回路91、誤差増幅器92、出力電圧の設定に係る基準電圧の生成回路93、PWMコンパレータ94、バッファ95、パワートランジスタ96、ダイオード97、及び、コイルやコンデンサで構成される平滑回路98などを含んでいる(例えば特許文献1参照)。
【0003】
誤差増幅器92は、非反転入力の電圧に対する反転入力の電圧の大小に応じて増減するように誤差電圧Verを出力し、PWMコンパレータ94は、誤差電圧Verと発振回路91が出力する鋸波の電圧Vpとを比較して電圧Verが電圧Vpを上回っている時間に応じた時間幅のパルスを含む信号Sを出力する。パワートランジスタ96は、バッファ95を介して入力される信号Sのデューティ比で入力電圧Vinをスイッチングして平滑回路98に供給する。平滑回路98はパワートランジスタ96及びダイオード97を介して信号Sのデューティ比で充放電され、平滑化された電圧が出力電圧Voutとして出力されると共に、直列接続抵抗99で分圧されて帰還電圧Vfbとして誤差増幅器92に戻される。誤差増幅器92を含む負帰還回路を通じて、一定の出力電圧Voutが出力される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2015-149837号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
スイッチングレギュレータは、その広範な用途それぞれに応じて、様々な入出力電圧条件下で使用され、求められる出力電圧と入力電圧との差が大きい状況で使用されることもあれば小さい状況で使用されることもある。すなわち、図12の例の信号Sのデューティ比に関して、極めて低デューティ比の領域で使用されることもあれば、逆に極めて高いデューティ比の領域で使用されることもある。例えば、電動化と共に電子制御の高度化が進む自動車分野では、バッテリ電圧が高まる傾向にある一方で、多様化する電子制御に用いられる半導体集積回路の多くの動作電圧は数V程度のままである。そのため自動車のバッテリと電子制御機器との間で用いられるスイッチングレギュレータには、低デューティ比での動作が求められることがある。
【0006】
しかし、従来のスイッチングレギュレータでは、広範なデューティ比全般に渡って適切な動作が得られないことがあり、例えば低デューティ比での動作において制御が安定せず、その結果、出力電圧に過大なリプルを発生させてしまうことがある。このように従来のスイッチングレギュレータは、使用する電子機器に応じて広範な入出力電圧条件下で適切に動作することを求める市場の要求に十分に応えられていないことがある。
【0007】
本発明は、このような問題に鑑み、入力電圧と出力電圧との差に関して従来よりも広い範囲で、安定して所望の出力電圧を得ることができるスイッチングレギュレータ制御回路を提供することを課題とする。
【課題を解決するための手段】
【0008】
本発明のスイッチングレギュレータ制御回路の一実施形態は、入力電圧以下の目標電圧を出力するように構成されるスイッチングレギュレータの入力端と出力端との間の導通状態を断続的に切り替えるスイッチング素子を、負帰還回路を用いて制御するスイッチングレギュレータ制御回路であって、目標電圧と前記スイッチングレギュレータの出力電圧との差を示す誤差信号と、次第に変化する期間を含む周期信号とを比較して、前記誤差信号の電圧と前記周期信号の電圧との間の所定の大小関係の継続時間を示す基本パルスを出力すると共に、前記負帰還回路の一部を構成する比較回路と、前記スイッチング素子の導通時間を示す制御信号を前記基本パルスに基づいて出力する出力回路と、を含み、前記出力回路は、前記基本パルスの時間幅を短縮して前記導通時間を示す制御パルスを生成するパルス短縮回路を含んでいる。
【発明の効果】
【0009】
本発明のスイッチングレギュレータ制御回路によれば、入出力電圧差について、従来よりも広範な条件下で所望の出力電圧を安定して得ることができる。
【図面の簡単な説明】
【0010】
図1】本発明の一実施形態のスイッチングレギュレータ制御回路の一例を示す回路図である。
図2A】周期信号の下限電圧付近の波形及び誤差電圧を示すと共に、パルス短縮回路を備えない制御回路の比較回路で生成されるパルスを例示する図である。
図2B】周期信号の下限電圧付近に歪みが生じているときのパルス短縮回路を備えない制御回路における誤差電圧とデューティ比との関係を例示する図である。
図3】本発明の実施形態のスイッチングレギュレータ制御回路における誤差電圧とデューティ比との関係の一例を示す図である。
図4】本発明の実施形態のスイッチングレギュレータ制御回路の作用を説明する図である。
図5】本発明の一実施形態におけるパルス短縮回路の一例を示す回路図である。
図6図5の例のパルス短縮回路内の各部の電圧波形を示す図である。
図7】本発明の一実施形態の第1変形例を示す回路図である。
図8】本発明の一実施形態の第2変形例を示す回路図である。
図9】本発明の一実施形態の第3変形例を示す回路図である。
図10A】本発明の一実施形態の第3変形例の別形態を示す回路図である。
図10B】本発明の一実施形態の第3変形例の別形態を示す回路図である。
図11】本発明の一実施形態の第4変形例を示す回路図である。
図12】従来のスイッチングレギュレータの一例を示す回路図である。
【発明を実施するための形態】
【0011】
図面を参照しながら本発明のスイッチングレギュレータ制御回路の実施形態を説明する。しかし、本発明は、以下に説明される実施形態に限定されない。
【0012】
<スイッチングレギュレータ制御回路の構成及び基本動作>
図1には、一実施形態のスイッチングレギュレータ制御回路の一例であるスイッチングレギュレータ制御回路1(以下、単に「制御回路1」とも称される)が示されている。制御回路1と、制御回路1の出力端1aに接続されているトランジスタTと、トラジスタTに接続されているダイオードD及び平滑回路LCと、平滑回路LCに接続されている二つの分圧抵抗R1、R2とによってスイッチングレギュレータ100が構成されている。スイッチングレギュレータ100は、その入力端101に入力される電圧(入力電圧Vin)以下の目標電圧を出力電圧Voutとして出力端102から出力するように構成されている降圧型スイッチングレギュレータである。制御回路1は、スイッチングレギュレータ100の入力端101と出力端102との間の導通状態を断続的に切り替えるスイッチング素子(図1の例ではトランジスタT)を、負帰還回路10を用いて制御する。
【0013】
制御回路1は、発振回路2と、誤差増幅回路3と、基準電圧生成回路31と、比較回路4と、出力回路5と、を含んでいる。図1の例において、発振回路2の出力が比較回路4の反転入力に接続されている。比較回路4の非反転入力には誤差増幅回路3の出力が接続されている。誤差増幅回路3の非反転入力に基準電圧Vrefが入力され、誤差増幅回路3の反転入力にはスイッチングレギュレータ100の出力電圧Voutの帰還電圧Vfbが入力される。比較回路4の出力は出力回路5に入力され、出力回路5から出力される制御信号Scが、制御回路1の出力端1aから出力される。
【0014】
出力端1aは、トランジスタTの制御端子(図1の例ではゲート)に接続され、トランジスタTの一方の被制御端子(図1の例ではソース)はスイッチングレギュレータ100の入力端101に接続されていて入力電圧Vinが入力される。トランジスタTの他方の被制御端子(図1の例ではドレイン)は、アノードがGNDに接続されているダイオードDのカソードに接続されている。平滑回路LCは、直列接続されたコイルL及びキャパシタCを含んでいて、コイルLの一端は、トランジスタTの他方の被制御端子及びダイオードDのカソードに接続され、キャパシタCの一端がGNDに接続されている。コイルLとキャパシタCとの接続ノードが、スイッチングレギュレータ100の出力端102に接続されている。そして出力端102とGNDとの間に、分圧抵抗R1、R2の直列回路が接続され、分圧抵抗R1と分圧抵抗R2との接続ノードが、誤差増幅回路3の反転入力に接続されている。
【0015】
発振回路2は、電圧からなる信号レベルの波形が一定の周期を以て同じ形で反復される周期信号Spを生成する。特に実施形態の制御回路1では、発振回路2は、周期信号Spとして、その信号レベルが時間の経過と共に次第に変化する期間を含む三角波信号や鋸波信号(以下、纏めて「ランプ信号」とも称される)を生成する。周期信号Spは、誤差増幅回路3によって出力される誤差信号Serの信号レベル(誤差電圧Ver)を横切って次第に変化する期間を含み得る。発振回路2は、ランプ信号のような周期信号を生成できるものであれば特にその回路構成について限定されない。例えば発振回路2は、そのような周期信号を生成するように構成された集積回路装置(IC)であってもよく、周期信号を生成するように個別半導体素子と受動部品との組み合わせによって構成された発振回路であってもよい。また、発振回路2は、内部に流れる電流や印加される電圧によって発振周波数が可変である、所謂電流制御発振器又は電圧制御発振器であってもよい。
【0016】
基準電圧生成回路31は、誤差増幅回路3の非反転入力に入力される基準電圧Vrefを生成する。基準電圧生成回路31としては、バンドギャップリファレンスなどの定電圧生成回路が例示されるが、基準電圧生成回路31は、バンドギャップリファレンスに限定されず、定電圧の生成が可能な任意の回路で構成され得る。好ましくは、基準電圧生成回路31は、スイッチングレギュレータ100の出力電圧Voutに求められる目標電圧の(r2/(r1+r2))倍である基準電圧Vrefを生成する。ここで、r1、r2は、それぞれ、分圧抵抗R1、R2が有する抵抗値である。換言すると、(r2/(r1+r2))が(基準電圧Vref)/(スイッチングレギュレータ100の目標電圧)となるように、分圧抵抗R1、R2の抵抗値が選択される。なお、制御回路1は基準電圧生成回路31を含んでいなくてもよく、基準電圧Vrefは制御回路1の外部から入力されてもよい。
【0017】
誤差増幅回路3は、図1が示す回路記号で示されるように演算増幅器で構成され得る。誤差増幅回路3は、演算増幅器を構成する集積回路装置(IC)であってもよく、個別半導体素子と受動部品との組み合わせによって実現されてもよい。演算増幅器で構成される誤差増幅回路3は、非反転入力に入力される電圧と反転入力に入力される電圧との差に応じてその信号レベルが増加又は減少する電圧信号を出力する。すなわち、誤差増幅回路3からは、非反転入力の電圧と反転入力の電圧との差を示す誤差信号Serが出力される。前述したように、誤差増幅回路3の非反転入力には、スイッチングレギュレータ100の目標電圧の(r2/(r1+r2))倍の基準電圧Vrefが入力され得る。一方、反転入力には、現に出力されている出力電圧Voutの(r2/(r1+r2))倍の電圧が入力される。従って、誤差増幅回路3は、スイッチングレギュレータ100の目標電圧と現に出力されているスイッチングレギュレータ100の出力電圧Voutとの差を示す誤差信号Serを出力する。図1に示されるように、誤差信号Serは、誤差増幅回路3の出力電圧Verからなる。
【0018】
比較回路4は、図1が示す回路記号で示されるようにコンパレータで構成され得る。比較回路4は、コンパレータを構成する集積回路装置(IC)であってもよく、個別半導体素子と受動部品との組み合わせによって実現されてもよい。比較回路4は、発振回路2から入力される周期信号Spと誤差増幅回路3から入力される誤差信号Serとを比較して、その比較結果を示す信号(基本信号)Sbを出力する。
【0019】
図1の例では、比較回路4の反転入力端子及び非反転入力端子に、それぞれ、周期信号Sp及び誤差信号Serが入力される。そのため、図1の例において比較回路4は、誤差信号Serの電圧(誤差電圧)Verが周期信号Spの電圧Vpよりも大きい間ハイレベルとなり、電圧Verが電圧Vpよりも小さい間ロウレベルとなる基本信号Sbを出力する。従って信号Sbは、誤差信号Serの電圧Verが周期信号Spの電圧Vpよりも大きい状態が継続する時間と略同じ時間幅を有するパルス(基本パルス)Pbを含んでいる。このように比較回路4は、誤差信号Serの電圧Verと周期信号Spの電圧Vpとの間の所定の大小関係の継続時間をその時間幅で示す基本パルスPbを出力する。
【0020】
なお、電圧Verと電圧Vpとの間の「所定の大小関係」は、電圧Verと電圧Vpとの間で電圧Verが電圧Vpよりも大きいという関係であってもよく、反対に電圧Verが電圧Vpよりも小さいという関係であってもよい。すなわち、比較回路4の非反転入力に周期信号Spが入力され、反転入力に誤差信号Serが入力されてもよい。その場合、後述されるように、パルス短縮回路6の構成が図5の例から適宜変更され得る。
【0021】
出力回路5は、比較回路4から入力される基本パルスPbに基づいてトランジスタTの導通時間を示す制御信号Scを出力する。出力回路5の出力端が制御回路1の出力端1aに接続され、出力回路5から出力される制御信号Scが制御回路1の出力信号として出力端1aから出力される。
【0022】
本実施形態において出力回路5はパルス短縮回路6を含んでいる。パルス短縮回路6は、トランジスタTの導通時間を示す制御パルスPcを生成して出力する。パルス短縮回路6は、後述されるように基本パルスPbの時間幅を短縮して制御パルスPcを生成する。
【0023】
図1の例の出力回路5は、さらに、制御パルスPcを受けて制御信号Scを出力するバッファ回路51を含んでいる。図1の例においてバッファ回路51は、入力される信号のハイレベル及びロウレベルを反転させて出力するインバータで構成されている。そのため、制御信号Scは、制御パルスPcの反転パルスであって制御パルスPcの時間幅と略同じ時間幅を有する制御パルスPciを含んでいる。
【0024】
なお、バッファ回路51は、インバータで構成されなくてもよく、すなわち非反転タイプのバッファ回路であってもよい。例えば、後述するように、パルス短縮回路6の出力信号に応じて、バッファ回路51が非反転タイプのバッファ回路であってもよい。また、出力回路5は必ずしもバッファ回路51を備えない。例えばパルス短縮回路6がトランジスタTに対する十分な駆動能力を備えている場合には、バッファ回路51が備わっていなくてもよい。
【0025】
制御回路1によって二つの被制御端子の導通状態が制御されるトランジスタTの制御端子が制御回路1の出力端1aに接続されている。図1の例においてトランジスタTはP型FETである。しかし、トランジスタTはN型FETであってもよい。その場合、出力回路5がバッファ回路51を備えていなかったり、非反転型のバッファ回路を備えていたりしてもよい。また、トランジスタTは、バイポーラトランジスタであってもよい。
【0026】
ダイオードD、コイルL、及びキャパシタCは、スイッチングレギュレータ100が備えるべき特性や定格に適した特性及び定格を有する任意のダイオード、コイル、及びキャパシタで構成され得る。また、分圧抵抗R1、R2は、それぞれの抵抗値r1、r2について、(r2/(r1+r2))がスイッチングレギュレータ100の目標電圧に対する基準電圧Vrefの比率を示すように、選択され得る。
【0027】
スイッチングレギュレータ100の出力電圧Voutが分圧抵抗R1、R2によって分圧されて帰還電圧Vfbとして誤差増幅回路3の反転入力に入力される。すなわち、誤差増幅回路3から、比較回路4、出力回路5、トランジスタT、平滑回路LC、及び分圧抵抗R1を経由して誤差増幅回路3に戻る負帰還回路10が構成される。そのため、前述したように誤差増幅回路3が動作することにより、スイッチングレギュレータの目標電圧に対する出力電圧Voutの高/低に応じて、誤差電圧Verが減少/増加し、よって基本信号Sbのデューティ比が減少/増加すると共に制御信号Scのデューティ比が増加/減少し、それに伴ってトランジスタTの導通時間が減少/増加することによって出力電圧Voutが低下/上昇する。その結果、目標電圧に近い出力電圧Voutが継続的に出力される。
【0028】
図1に示されるスイッチングレギュレータ100は、制御回路1内にパルス短縮回路6を含んでいる点で、図12に示される従来のスイッチングレギュレータと異なる。制御回路1がパルス短縮回路6を含んでいるので、スイッチングレギュレータ100では、入力電圧Vinと目標電圧との差が大きい(目標電圧の絶対値が小さい)ためにトランジスタTの導通時間が周期信号Spの周期に対して相当に短いときでも、すなわち、スイッチングレギュレータ100のデューティ比が低いときでも、リプルの少ない電圧が安定して出力される。以下にその詳細が説明される。なお、以下の説明では、単に「デューティ比」と述べられる比率は、制御回路1のようなスイッチングレギュレータ制御回路のデューティ比、又はスイッチングレギュレータ100のようなスイッチングレギュレータのデューティ比、すなわち入力電圧Vinと目標電圧との比率を意味する。そして「スイッチングレギュレータのデューティ比」及び「スイッチングレギュレータ制御回路のディーティ比」は、周期信号Spの周期に対する、トランジスタTのようなスイッチングレギュレータの入力端と出力端との間の導通状態を切り替えるスイッチング素子の導通時間の比率を意味する。
【0029】
<周期信号の歪み>
図2Aの上段には、発振回路2によって生成される周期信号Spの下限電圧付近の波形が拡大されて示されると共に、周期信号Spの電圧Vpと比較される誤差電圧Vera及びVerbが併せて示されている。そして下段には、その比較の結果、従来のスイッチングレギュレータ制御回路において生成される信号SのパルスP1、P2が示されている。発振回路2のようなランプ信号を生成する発振回路では、信号の下限のような電圧の増減方向の反転値付近において、図2Aに示されるような、信号波形の歪みが生じることがある。このような波形の歪みは、例えば、発振回路内のキャパシタなどによって生じ得る。
【0030】
図2Bには、発振回路で生成される周期信号に図2Aの例のような歪みが生じている場合に従来のスイッチングレギュレータ制御回路で見られる誤差電圧Verとデューティ比との関係の一例が示されている。周期信号に歪みが生じているため、低デューティ比の領域において誤差電圧Verとデューティ比との間に二点鎖線で示される理想的なリニアな関係が得られず、誤差電圧Verの変化量に対するデューティ比の変化量が増大している。
【0031】
発振回路で生成される周期信号Spに図2Aのような波形の歪みが生じていると、入力電圧に対して相当に低い出力電圧が求められる場合、すなわち、低デューティ比での動作が求められていて周期信号Spに歪みが生じている電圧領域に誤差電圧Verが位置している場合、出力電圧が適切に制御されないことがある。例えば、図2Aにおいて誤差電圧Veraが出力されていて周期信号Spとの比較の結果パルスP1が生成されている状況でスイッチングレギュレータの出力電圧が目標電圧よりも高い場合、デューティ比を下げるべく、より低い誤差電圧、例えば誤差電圧Verbが出力される。誤差電圧Verbが出力されると、周期信号Spに歪みがなければパルスPtが出力されてデューティ比がパルスPtに応じた値まで低下する。
【0032】
しかし図2Aの例のように、周期信号Spに歪みが生じていると、パルスPtよりもさらに短い時間幅を有するパルスP2が生成され、デューティ比がパルスP2に応じた値まで低下してしまうことがある。そのため、デューティ比が所望のデューティ比を下回り易く、下回った場合にはデューティ比を増加させるべく誤差電圧Verが上昇するが、パルスの時間幅の変化量が大きいために今度は所望のデューティ比を上回る時間幅のパルスが生成されることがある。そのため、スイッチングレギュレータのデューティ比が、所望のデューティ比を挟む上下の比率の間で離散的に推移し、その結果、スイッチングレギュレータの出力電圧に過大なリプルが生じることがある。このような低デュ-ティ比での動作時に起こり得る問題に対して、本実施形態では、図1に示されるように、制御回路1がパルス短縮回路6を含んでいる。そのため、低デューティ比での動作においても、以下に説明されるように安定した出力電圧が得られる。
【0033】
<パルス短縮回路の作用>
図3には、パルス短縮回路6を含む制御回路1における誤差電圧Verとデューティ比との関係Re1が実線で示されている。図3には、併せて、パルス短縮回路6が備えられていない場合の誤差電圧Verとデューティ比との関係、すなわち、図2Bに示される誤差電圧Verとデューティ比との関係Re2が二点鎖線で示されている。なお、一定の入力電圧Vinの下でデューティ比と出力電圧Voutとは比例するため、図3の右側の第2軸にスイッチングレギュレータの出力電圧Voutが示されているように、図3に示される関係Re1、Re2は、誤差電圧Verと出力電圧Voutとの関係も示している。
【0034】
図3に示されるように、パルス短縮回路6を含む本実施形態の制御回路1では、誤差電圧Verに対するデューティ比が、従来のスイッチングレギュレータ制御回路と比べて低下する。そのため、誤差電圧Verとデューティ比との関係が、パルス短縮回路6による基本パルスPbの短縮量に対応するデューティ比の低下量ΔDだけ、二点鎖線で示される関係Re2から実線で示される関係Re1へとシフトする。例えば、出力電圧Vo1を出力するためにデューティ比D1が求められる場合、パルス短縮回路6と共に負帰還回路10を構成する誤差増幅回路3(図1参照)は、誤差電圧Ver1ではなく、パルス短縮回路6によるデューティ比の低下量ΔDを補う電圧差ΔVだけ誤差電圧Ver1よりも高い誤差電圧Ver2を出力する。誤差電圧Ver2に対して比較回路4(図1参照)は、二点鎖線で示される関係Re2に従って、デューティ比D2に対応する時間幅を有する基本パルスPb(図1参照)を出力する。基本パルスPbのこの時間幅は、実現されるべきデューティ比D1に対応する時間幅よりもパルス短縮回路6によるデューティ比の低下量ΔDに相当する時間だけ長いが、パルス短縮回路6によって、基本パルスPbの時間幅がデューティ比の低下量ΔDに相当する時間だけ短縮されるので、実現されるべきデューティ比D1が実現される。
【0035】
パルス短縮回路6を備えた制御回路1における誤差増幅回路3のこのような動作による効果を、図4を参照して説明する。図4には、図2Aと同様に、周期信号Sp、誤差電圧Ver、及び周期信号Spと誤差電圧Verとの比較の結果生成される信号Sbのパルス(基本パルスPb、制御パルスPc)が示されている。従来のスイッチングレギュレータ制御回路では例えば誤差電圧Ver1を出力すべき低デューティ比での動作において、本実施形態の制御回路1の誤差増幅回路3は、誤差電圧Ver1ではなく、パルス短縮回路6によるデューティ比の低下量ΔDを補う電圧差ΔVだけ誤差電圧Ver1よりもΔVだけ高い誤差電圧Ver2を出力する。このような誤差増幅器3の動作によって、従来のスイッチングレギュレータ制御回路では誤差電圧Ver1が出力されるような低デューティ比での動作において、本実施形態の制御回路1では、誤差電圧Ver2が、周期信号Spの下限の直近ではなく、未だ波形に歪みが見られない領域の周期信号Spと比較される。その比較の結果、歪みのない周期信号Spと誤差電圧Ver1との比較により生成されるべき制御パルスPcよりもパルス短縮回路6での時間幅の短縮量Δtだけ長い時間幅を有する基本パルスPbが出力される。パルス短縮回路6によって基本パルスPbの時間幅がΔtだけ短縮されて、制御パルスPcがパルス短縮回路6から出力される。従って、スイッチングレギュレータ100の電圧制御動作が安定し、リプルの少ない所望の出力電圧が得られる。
【0036】
例えば、従来のスイッチングレギュレータにおいて、誤差電圧Ver3が出力されるような、略0%のデューティ比での動作であっても、周期信号Spの波形に歪みが生じていない電圧領域に位置する誤差電圧が出力されるようにパルス短縮回路6によるパルス幅の短縮量を選択することによって、電圧制御動作が不安定になることを回避することができる。そこまで大きくパルス幅を短縮しなくても、パルス幅を適宜短縮することによって、少なくとも、低デューティ比側で制御が不安定になり始めるデューティ比を低くすることができ、デューティ比に関する安定動作範囲を広げることができる。
【0037】
<パルス短縮回路の例>
図5には、本実施形態の制御回路1に含まれるパルス短縮回路6の具体的な回路の一例が示されている。また、図6には、図5の例のパルス短縮回路の入力端60、ノードN1、及び出力端67それぞれにおける電圧波形V60、Vn1、V67が示されている。
【0038】
図5の例のパルス短縮回路6は、図1の比較回路4の出力が入力端60を介して入力される反転バッファ61と、スイッチング素子62と、電流源63と、キャパシタ64と、反転バッファ65及び反転バッファ66と、を含んでいる。反転バッファ61の出力がスイッチング素子62の制御端子に接続され、スイッチング素子62の二つの被制御端子の一方と、反転バッファ65の入力と、キャパシタ64の一端とがノードN1において接続されている。スイッチング素子62の他方の被制御端子、及びキャパシタ64の他端はGNDに接続されている。反転バッファ65の出力と反転バッファ66の入力とが接続されており、反転バッファ66の出力は、出力端67を介して図1のバッファ回路51の入力に接続される。電流源63はノードN1を経て、スイッチング素子62の被制御端子の一方、キャパシタ64の一端、及び反転バッファ65の入力に接続されており、スイッチング素子62が非導通状態であるときにキャパシタ64に定電流を供給する。
【0039】
図5の例のスイッチング素子62はN型FETであり、そのゲートが反転バッファ61に接続され、ドレインがノードN1に接続され、ソースがGNDに接続されている。スイッチング素子62は、P型FETであってもよく、バイポーラトランジスタであってもよい。スイッチング素子62であるトランジスタの導電型や特性に応じて、また、図1の比較回路4の非反転入力に周期信号Spが入力され、反転入力に誤差信号Serが入力される場合などは、反転バッファ61に変えて非反転バッファが備えられてもよく、反転バッファ61が省略されてもよい。また、スイッチングレギュレータ100のスイッチング素子であるトランジスタTの導電型や特性に応じて、反転バッファ65及び反転バッファ66も、いずれか一方又は両方が省略されてもよく、図1に示されるバッファ回路51によって代用されてもよい。電流源63は、定電流をキャパシタ64に供給できるものであれば、その構成や内部回路について特に限定されない。例えばカレントミラーなどを含む任意の回路によって電流源63が構成されてもよい。
【0040】
図6に示されるように、図1の比較回路4の出力が接続される入力端60には、比較回路4が出力する基本パルスPbが入力される。基本パルスPbが入力されるまでの間、電圧波形V60が示すように入力端60の電圧はロウレベルのため、反転バッファ61はハイレベルの電圧を出力し、N型FETであるスイッチング素子62は導通状態にあり、電流源63から供給される電流はキャパシタ64には流れ込まずにスイッチング素子62に流れ込み、それと共にキャパシタ64内の電荷もスイッチング素子62を介して放電される。そのため、ノードN1の電圧は電圧波形Vn1に示されるようにロウレベルとなり、出力端67の電圧も電圧波形V67が示すようにロウレベルである。
【0041】
時点t1で基本パルスPbが反転バッファ61に入力されると、基本パルスPbの立ち上がりに応じて、反転バッファ61の出力がロウレベルに遷移し、それまで導通状態にあったスイッチング素子62が非導通状態に切り換わる。スイッチング素子62に流れていた電流源63からの電流がキャパシタ64に流れ始めてキャパシタ64の充電が開始され、ノードN1の電圧が上昇を開始する。そして時点t2でノードN1の電圧が反転バッファ65の入力閾値Vtを超えたところで、反転バッファ65の出力の反転と共に反転バッファ66の出力も反転し、その結果、出力端67の電圧が、電圧波形V67が示すように立ち上がる。その後、入力端60の電圧が立ち下がるまで、ハイレベルの電圧が出力端67から出力される。
【0042】
その後、時点t3で基本パルスPbの入力が終了して入力端60において電圧がロウレベルに立ち下がると、反転バッファ61からハイレベルの電圧が出力されてスイッチング素子62が導通状態に遷移する。キャパシタ64が急速に放電されてノードN1の電圧がロウレベルへと遷移し、反転バッファ65の出力の反転を介して、反転バッファ66の出力、すなわち、出力端67の電圧もロウレベルへと遷移するため、時点t2から時点t3までの時間幅を有する制御パルスPcが得られる。このようにして、時点t1から時点t3までの時間幅を有する基本パルスPbの時間幅が時点t2から時点t3までの時間幅に短縮された制御パルスPcが生成されて出力される。
【0043】
このように、図5の例においてパルス短縮回路6は、基本パルスPbの立上がり時に充電を開始するように構成されているキャパシタ64を含んでいる。そして、図5の例のパルス短縮回路6は、キャパシタ64の充電の開始からキャパシタ64が所定の充電状態に達するまでに要する時間の長さだけ、基本パルスPbの時間幅を短縮するように構成されている。なお、パルス短縮回路6による基本パルスPbの時間幅の短縮量は任意の方法で調整可能である。例えば、電流源63の電流値、キャパシタ64のキャパシタンス、及び、キャパシタ64に直列接続される図示されていない電気抵抗の抵抗値などを調整することによって、パルス短縮回路6による時間幅の短縮量が調整され得る。
【0044】
図5の例において反転バッファ65は、内部状態に応じたヒステリシスを入力電圧閾値に有するシュミットトリガインバータである。反転バッファ65は、このようなヒステリシスを有する反転バッファでなくてもよいが、徐々に上昇するノードN1の電圧に対して、入力電圧閾値にヒステリシスを有する反転バッファが好ましいことがある。すなわち、反転バッファ65の出力反転時のチャタリングを抑制できることがある。
【0045】
<高デューティ比での動作時の安定性>
上記の通り、図5の例のようなパルス短縮回路6を備えることによって、低デューティ比での動作時の不安定性を軽減することができる。しかし、図3を再度参照すると、パルス短縮回路6の作用で誤差電圧とデューティ比との関係が関係Re2にから関係Re1にシフトすると、図3のA部に示されるように高デューティ比側で、誤差電圧Verの変化に対してデューティ比の変化が大きくなる領域(以下この領域は「非線形領域」とも称される)が低デューティ比側に拡大する。そのため、100%に近いような極めて高いデューティ比での動作において、スイッチングレギュレータの出力電圧が不安定になることがある。前述したように、スイッチングレギュレータは、用途や使用環境次第で様々なデューティ比での動作が求められる。従って、高デューティ比においても安定して動作することが望まれる。
【0046】
非線形領域は、パルス短縮回路6による基本パルスPbの短縮幅が大きい程、拡大すると考えられる。これは、パルス短縮回路6の具備による作用として、所望のデューティ比について生成されるべきパルスよりも長い時間幅の基本パルスPbが比較回路4から出力されるため、デューティ比が100%に近付くと、それに先行して、基本パルスPbについてのデューティ比が100%に近付くからと考えられる。例えば基本パルスPbについてのデューティ比が100%まで徐々に上昇する場合でも、パルス短縮回路6によって出力される制御パルスPcについてのデューティ比は、基本パルスPbについてのデューティ比が100%になった時点で、図5のキャパシタ64の放電機会が消滅するため急激に100%へと変化する。また、基本パルスPbについてのデューティ比が100%に達しないまでも100%に近付くに連れてキャパシタ64の放電時間が不足気味となって、基本パルスPbについてのデューティ比の変化量に対して制御パルスPcについてのデューティ比が逓増することもある。
【0047】
また、パルス短縮回路6によってもたらされるデューティ比の変化量は、周期信号Sp(図1参照)の周波数が高い程大きくなる。これは、パルス短縮回路6による基本パルスPbの時間幅の短縮量が同じであっても、周波数が高い程、周期に対する短縮量の比率が大きくなって、デューティ比としての変化量が大きくなるからである。
【0048】
本実施形態において高デューティ比での動作の不安定化を抑制する変形例が、以下に説明される。まず、特に周期信号の周波数が高いときに誤差電圧に対するデューティ比の変化量の増大を抑制する第1変形例が説明される。
【0049】
<第1変形例>
図7には、本実施形態の制御回路1の第1変形例の回路図が示されている。図7の例において制御回路1は、図1の例と同様に周期信号Spを生成する発振回路2を含んでおり、図7の例の発振回路2は、発振回路2の内部を流れる電流(制御電流)に応じた周波数で周期信号Spを発振させるように構成されている。さらに、図7の例においてパルス短縮回路6は、電流源63に加えて、キャパシタ64に電流を供給する第2電流源63aを備えている。制御回路1に外付けされる回路素子、及び、図1の例におけるバッファ回路51は、図7の例においても図1の例と同様に付加されるが、これらの構成は、図1の例と同じであり得るので、それらについての図示、及び説明は省略される。後に参照される図8以降の図面についても同様である。また、図7以降の図面に示される構成要素のうち、図1又は図5に示される構成要素と同様の構成要素には、図1又は図5に付されている符号と同じ符号が付されるか適宜省略され、それら同様の構成要素についての説明は適宜省略される。
【0050】
図7の発振回路2は、具体的には、制御回路1の外部に備えられて端子2aを介して発振回路2に接続される抵抗Rtに流れる電流I1の電流値に応じた周波数を有する周期信号Spを生成するように構成されている。すなわち、周期信号Spの周波数は、抵抗Rtの抵抗値の選択によって設定される。図7の例において電流I1は発振回路2内のカレントミラー回路21内を流れるように構成されており、電流I1に対応するミラー電流が、周期信号Spを発生させる信号生成回路22に流入する。抵抗Rtの抵抗値に応じて電流I1が変化すると、例えば信号生成回路22内の充放電の時間が変化して、抵抗Rtの抵抗値に応じた周波数を有する周期信号Spが生成される。例えば電流I1が大きい程、高い周波数の周期信号Spが生成され得る。
【0051】
一方、第2電流源63aは、キャパシタ64への供給電流が調整可能なように構成された可変電流源である。図7の例において、第2電流源63aは、抵抗Rtの抵抗値に応じた電流が、スイッチング素子62が非導通状態のときにキャパシタ64に供給されるように構成される。従って、第2電流源63aは、周期信号Spの周波数に応じた電流をキャパシタ64に供給することができる。
【0052】
例えば、電流I1が増加すると、周期信号Spの周波数は高くなり、第2電流源63aから供給される電流も増加する。その結果、キャパシタ64の充電速度が速くなる。逆に、周期信号Spの周波数が低いと、第2電流源63aから供給される電流は少なく、キャパシタ64の充電速度は遅い。従って、周期信号Spの周波数に応じて、パルス幅短縮回路6による基本パルスPbの時間幅の短縮時間を調整することができる。
【0053】
なお、電流I1に相当する電流がキャパシタ64に供給されるように、発振回路2及びパルス短縮回路6が構成されてもよい。例えば、第2電流源63aが備えられずに、図7のカレントミラー回路21の出力側が並列に2系統備えられ、そのうちの一方が、図7に二点鎖線で示される結線2bのようにキャパシタ64に接続されて電流I1のミラー電流がキャパシタ64に供給されてもよい。このようにしても、周期信号Spの周波数に応じて、キャパシタ64の充電速度を調整することができ、よってパルス幅短縮回路6による基本パルスPbの時間幅の短縮時間を調整することができる。
【0054】
このように図7の例のパルス短縮回路6は、周期信号Spの周波数に応じた電流値を有し得る電流I1に基づく電流を用いてキャパシタ64を充電するように構成されている。このように本実施形態において、パルス短縮回路6は、周期信号Spの周波数に応じて基本パルスPbの時間幅の短縮時間を変化させるように構成されていてもよい。
【0055】
つぎに、本実施形態において、周期信号Spの周波数に応じた短縮量の調整の他に、又はそれに加えて、高デューティ比での動作の不安定化を抑制する幾つかの変形例が、以下に説明される。以下に説明される各変形例におけるパルス短縮回路6は、周期信号Spの周期に対する制御パルスPcのデューティ比に応じて、すなわち制御回路1のデューティ比に応じて、基本パルスPbの時間幅の短縮時間を変化させるように構成されている。
【0056】
<第2変形例>
図8には、本実施形態の制御回路1の第2変形例が示されている。図8の例のパルス短縮回路6は、図7の例の第2電流源63a及びその電流調整のための機構に代わりに、一対のトランジスタで構成される差動入力回路Din、差動入力回路Dinに定電流を供給するコモン電流源Ics、一定の基準電圧Vr2を生成する基準電圧生成回路Vrs、差動入力回路Dinから流出する電流が入力されるカレントミラー回路CL1を含んでいる。図8の例のパルス短縮回路6は、さらに、カレントミラー回路CL1とキャパシタ64との間に接続されていて、スイッチング素子62が非導通状態のときにキャパシタ64に流れ込む電流を流出させるカレントミラー回路CL2を含んでいる。
【0057】
すなわち、図8の例におけるパルス短縮回路6は、コモン電流源Ics、差動入力回路Din、基準電圧生成回路Vrs、及び、カレントミラー回路CL1、CL2で構成されていて、キャパシタ64の充電時にキャパシタ64に流れる電流を供給する電流供給回路を含んでいる。この電流供給回路は、以下に説明されるように、周期信号Spの電圧の増加に応じてキャパシタ64への供給電流を増加させるように構成されている。
【0058】
差動入力回路Dinの一方の入力Di1には、発振回路2から出力される周期信号Spが入力され、他方の入力Di2には、基準電圧生成回路Vrsによって生成される基準電圧Vr2が入力される。基準電圧生成回路Vrsは、例えば、周期信号Spの下限電圧と上限電圧との間の任意の電圧である基準電圧Vr2を生成する。コモン電流源Icsから供給される電流は、入力Di1の電圧と入力Di2の電圧との大小関係及びその差異の大きさに応じて、入力Di1側のトランジスタと入力Di2側のトランジスタとに分配される。入力Di1の電圧が入力Di2の電圧よりも大きければ大きい程、入力Di1側のトランジスタには少ない電流が流れ、その分、入力Di2側のトランジスタには多くの電流が流れる。
【0059】
入力Di2側のトランジスタに流れる電流は、カレントミラー回路CL1の2つのトランジスタのうちの一方であるダイオード接続されたトランジスタ(図8では、ドレインとゲートとが接続された左側のトランジスタ)に流れ込む。カレントミラー回路CL1の他方のトランジスタには、一方のトランジスタに差動入力回路Dinから流れ込む電流の大きさに応じた大きさの電流が流れる。この電流は、カレントミラー回路CL2においてダイオード接続された一方のトランジスタ(図8では、ドレインとゲートとが接続された左側のトランジスタ)から流れ込む。そのため、カレントミラー回路CL2の他方のトランジスタには、カレントミラー回路CL2からカレントミラー回路CL1に流れる電流に応じた大きさの電流が流れる。この電流が、スイッチング素子62が非導通状態にあるときに、キャパシタ64に供給される。
【0060】
すなわち、キャパシタ64には、周期信号Spの電圧に応じた大きさの電流が、スイッチング素子62が非導通状態にあるときに供給される。周期信号Spの電圧が基準電圧Vr2に対して大きければ大きい程、電流源63からの電流に加えてキャパシタ64に供給される電流が大きくなる。その電流の増加に応じて、キャパシタ64の充電速度が高められ、その結果、パルス短縮回路6による基本パルスPbの時間幅の短縮量が小さくなる。従って、スイッチング素子62が非導通状態にあるときの周期信号Spの電圧で、パルス短縮回路6による基本パルスPbの時間幅の短縮量を調整することができ、スイッチング素子62が非導通状態にあるときの周期信号Spの電圧が高い程、基本パルスPbの時間幅の短縮量を小さくすることができる。
【0061】
スイッチング素子62は、図8の例において誤差信号Serの電圧が周期信号Spの電圧を上回るときに、非導通状態へと転じる。そのため、誤差信号Serの電圧が周期信号Spの電圧を上回るときの周期信号Spの電圧が高い程、キャパシタ64の充電の開始と共にキャパシタ64に供給される電流は多くなる。一方、誤差信号Serの電圧は、降圧型スイッチングレギュレータの入力電圧と出力電圧との差が小さく、よって制御回路1のデューティ比が高いときほど大きくなる。従って、制御回路1のデューティ比が高いほど、誤差信号Serの電圧が周期信号Spの電圧を上回るときの周期信号Spの電圧は大きい。従って、制御回路1のデューティ比が高いほど、キャパシタ64の充電の開始と共にキャパシタ64に供給される電流は多くなり、基本パルスPbの時間幅の短縮量が小さくなる。
【0062】
このように、図8の例のパルス短縮回路6は、誤差信号Serの電圧と周期信号Spの電圧との大小関係が切り換わるときの周期信号Spの電圧に応じて、基本パルスPbの時間幅の短縮時間を変化させるように構成されている。図8の例のように、周期信号Spを、基準電圧Vrsと比較される差動入力回路Dinの一方の入力電圧として用いることによって、制御回路1のデューティ比に応じて、基本パルスPbの時間幅の短縮時間を変化させることができる。
【0063】
なお、図8の例では、発振回路2は、周期信号Spとして、鋸波信号ではなく三角波信号を生成するように構成されている。周期信号Spとしての三角波信号は、誤差信号Serの電圧が周期信号Spを上回るとき、すなわち、キャパシタ64の充電が開始される時の周期信号Spの電圧の変化が緩やかであるため、基本パルスPbの短縮量が不安定になり難い点で好ましい。
【0064】
<第3変形例>
図9には、本実施形態の制御回路1の第3変形例が示されている。図9の例のパルス短縮回路6では、差動入力回路Dinの一方の入力Di1には、周期信号Spではなく、誤差信号Serが入力される。また、発振回路2は、周期信号Spとして三角波信号を生成してもよいが、図9の例では鋸波信号を生成している。図9の例のパルス短縮回路6においてこれら以外の回路構成や構成要素は、図8の例のパルス短縮回路6と同じであるので、それらについての繰り返しとなる説明は省略される。
【0065】
図9の例のパルス短縮回路6は、図8の例のパルス短縮回路6と同様に動作する。但し、図9の例では、誤差信号Serの電圧が大きいときほど、スイッチング素子62が非導通の時にキャパシタ64に大きな電流が供給され、パルス短縮回路6による基本パルスPbの時間幅の短縮量は小さい。誤差信号Serの電圧は、前述したように、制御回路1のデューティ比が高いときほど大きい。従って、図9の例のように、誤差信号Serを、基準電圧Vrsと比較される差動入力回路Dinの一方の入力電圧として用いることによって、制御回路1のデューティ比に応じて、基本パルスPbの時間幅の短縮時間を変化させることができる。このように、本実施形態の制御回路1においてパルス短縮回路6は、誤差信号Serの電圧に応じて基本パルスPbの時間幅の短縮時間を変化させるように構成されていてもよい。
【0066】
<第3変形例の別形態>
図9の例のように、誤差信号Serを用いて、パルス短縮回路6による短縮量を変化させる場合、図10A及び図10Bに示される別形態の例のようにパルス短縮回路6を構成してもよい。図10A及び図10Bの例では、図9の例のような差動入力回路Dinやカレントミラー回路CL1が設けられずに、誤差信号Serが入力されるオペアンプOPが備えられている。
【0067】
図10Aの例では、誤差信号Serは、オペアンプOPの非反転入力に入力されている。オペアンプOPの出力は、トランジスタTrのゲートに接続され、トランジスタTrのドレインは、カレントミラー回路CL2においてダイオード接続されたトランジスタに接続され、トランジスタTrのソースは、オペアンプOPの反転入力及び抵抗Roの一端に接続されている。抵抗Roの他端は、GNDに接続されている。
【0068】
図10Aの例では、誤差信号Serが高いときほど、オペアンプOPは反転入力の電圧を高めるべく大きな電圧を出力し、トランジスタTrのドレイン-ソース間抵抗を減少させて、カレントミラー回路CL2の二つのトランジスタのうちのトランジスタTrに接続されているトラジスタに流れる電流を増加させる。そのため、キャパシタ64に供給される電流も増加して、パルス短縮回路6による基本パルスPbの時間幅の短縮量は小さくなる。
【0069】
図10Bの例では、誤差信号Serは、オペアンプOPの反転入力に入力されている。オペアンプOPの出力は、カレントミラー回路CL2の一対のトランジスタそれぞれの互いに接続されているゲートに接続されている。その一対のトランジスタのうちのキャパシタ64に接続されていない方のトランジスタのドレインが、オペアンプOPの非反転入力、及び抵抗Roの一端に接続されている。抵抗Roの他端はGNDに接続されている。
【0070】
図10Bの例では、誤差信号Serが高いときほど、オペアンプOPは、非反転入力の電圧を高めるべく小さな電圧を出力し、カレントミラー回路CL2の一対のトランジスタのゲートの電圧を低下させる。そのため、一対のトランジスタのうちの抵抗Roに接続されているトランジスタの電流の増加と共に、キャパシタ64に接続されているトランジスタに流れる電流も増加する。そのため、キャパシタ64に供給される電流が増加して、パルス短縮回路6による基本パルスPbの時間幅の短縮量が小さくなる。
【0071】
<第4変形例>
図11には、本実施形態の制御回路1の第4変形例が示されている。図11の例のパルス短縮回路6では、差動入力回路Dinの一方の入力Di1には、スイッチングレギュレータ100(図1参照)の出力電圧Voutに比例する出力比例電圧Voaが入力され、他方の入力Di2には、スイッチングレギュレータ100(図1参照)の入力電圧Vinに比例した入力比例電圧Viaが入力される。例えば、入力電圧Vin及び出力電圧Voutは、直列抵抗回路で分圧されて、それぞれ、差動入力回路Dinに入力されてもよい。図11の例のパルス短縮回路6におけるこれら以外の回路構成や構成要素は、図9の例のパルス短縮回路6と同じであるので、それらについての繰り返しとなる説明は省略される。
【0072】
図11の例のパルス短縮回路6は、図9の例のパルス短縮回路6と同様に動作する。但し、図11の例では、入力比例電圧Viaに対する出力比例電圧Voaの比率が大きい程、入力比例電圧Viaが入力される側のトランジスタに多くの電流が流れる。すなわち、スイッチング素子62が非導通の時にキャパシタ64に大きな電流が供給されるため、パルス短縮回路6による基本パルスPbの時間幅の短縮量は小さい。入力比例電圧Viaに対する出力比例電圧Voaの比率、すなわち、入力電圧Viaに対する出力電圧Voaの比率は、当然ながら、制御回路1のデューティ比が高いときほど大きい。従って、図11の例のように、入力比例電圧Via及び出力比例電圧Voaを、互いに比較されるように差動入力回路Dinのそれぞれの入力に印加することによって、制御回路1のデューティ比に応じて、基本パルスPbの時間幅の短縮時間を変化させることができる。このように、本実施形態の制御回路1においてパルス短縮回路6は、入力電圧Vinと出力電圧Voutとの比に応じて基本パルスPbの時間幅の短縮時間を変化させるように構成されていてもよい。
【0073】
なお、図8図9、及び図11の例に示されるコモン電流源Icsは、図7の例の第2電流源63aのように、供給する電流の大きさの調整が可能なように構成されていてもよい。例えば、図7の例の第2電流源63aと同様に、周期信号Spの周波数が高いときに多くの電流を供給するように、コモン電流源Icsにおける電流値の調整のための端子が、発振回路2と接続されていてもよい。高デューティ比動作時の基本パルスPbの時間幅の短縮量の低減と共に、周期信号Spの周波数が高いときにも基本パルスPbの時間幅の短縮量を少なくすることができる。
【符号の説明】
【0074】
1 スイッチングレギュレータ制御回路
10 負帰還回路
100 スイッチングレギュレータ
101 入力端
102 出力端
2 発振回路
3 誤差増幅回路
31 基準電圧生成回路
4 比較回路
5 出力回路
6 パルス短縮回路
62 スイッチング素子(トランジスタ)
63 電流源
63a 第2電流源
64 キャパシタ
I1 電流(周波数設定電流)
Pb 基本パルス
Pc 制御パルス
Sc 制御信号
Sp 周期信号
Ver、Ver1~3、Vera、Verb 誤差電圧
Vin 入力電圧
Vout 出力電圧
Vp 周期信号の電圧
Vref 基準電圧
図1
図2A
図2B
図3
図4
図5
図6
図7
図8
図9
図10A
図10B
図11
図12