特開 2023-142121 スイッチングレギュレータ制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023142121

(43)【公開日】2023-10-05

(54)【発明の名称】スイッチングレギュレータ制御回路

(51)【国際特許分類】

   H02M 3/155 20060101AFI20230928BHJP

【ＦＩ】

H02M3/155 P

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022048827

(22)【出願日】2022-03-24

(71)【出願人】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110001896

【氏名又は名称】弁理士法人朝日奈特許事務所

(72)【発明者】

【氏名】山下 拓也

(72)【発明者】

【氏名】下本 晃平

(72)【発明者】

【氏名】松尾 裕介

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA14

5H730AS01

5H730AS05

5H730BB13

5H730BB57

5H730DD02

5H730DD04

5H730EE59

5H730FD01

5H730FF01

5H730FF02

5H730FG05

(57)【要約】

【課題】広い入出力間電圧差にわたって安定した出力電圧を得ることができるスイッチングレギュレータ制御回路を提供する。
【解決手段】実施形態のスイッチングレギュレータ制御回路１は、目標電圧とスイッチングレギュレータ１００の出力電圧Ｖｏｕｔとの差を示す誤差信号Ｓｅｒと、次第に変化する期間を含む周期信号Ｓｐとを比較して、誤差信号Ｓｅｒの電圧と周期信号Ｓｐの電圧との間の所定の大小関係の継続時間を示す基本パルスＰｂを出力すると共に、負帰還回路１０の一部を構成する比較回路４と、スイッチングレギュレータ１００の入力端と出力端との間の導通時間を示す制御信号Ｓｃを基本パルスＰｂに基づいて出力する出力回路５と、を含み、出力回路５は、基本パルスＰｂの時間幅を短縮して導通時間を示す制御パルスＰｃを生成するパルス短縮回路６を含んでいる。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力電圧以下の目標電圧を出力するように構成されるスイッチングレギュレータの入力端と出力端との間の導通状態を断続的に切り替えるスイッチング素子を、負帰還回路を用いて制御するスイッチングレギュレータ制御回路であって、
目標電圧と前記スイッチングレギュレータの出力電圧との差を示す誤差信号と、次第に変化する期間を含む周期信号とを比較して、前記誤差信号の電圧と前記周期信号の電圧との間の所定の大小関係の継続時間を示す基本パルスを出力すると共に、前記負帰還回路の一部を構成する比較回路と、
前記スイッチング素子の導通時間を示す制御信号を前記基本パルスに基づいて出力する出力回路と、を含み、
前記出力回路は、前記基本パルスの時間幅を短縮して前記導通時間を示す制御パルスを生成するパルス短縮回路を含んでいる、
スイッチングレギュレータ制御回路。

【請求項2】

前記パルス短縮回路は、
前記基本パルスの立上がり時に充電を開始するように構成されているキャパシタを含み、
前記キャパシタが前記充電の開始から所定の充電状態に達するまでに要する時間の長さだけ前記時間幅を短縮するように構成されている、請求項１記載のスイッチングレギュレータ制御回路。

【請求項3】

前記周期信号を生成する発振回路をさらに含み、
前記発振回路は、内部を流れる電流に応じた周波数で前記周期信号を発振させるように構成されており、
前記パルス短縮回路は、前記電流に基づく電流を用いて前記キャパシタを充電するように構成されている、請求項１又は２記載のスイッチングレギュレータ制御回路。

【請求項4】

前記パルス短縮回路は、前記周期信号の周波数に応じて前記時間幅の短縮時間を変化させるように構成されている、請求項１又は２記載のスイッチングレギュレータ制御回路。

【請求項5】

前記パルス短縮回路は、前記周期信号の周期に対する前記制御パルスのデューティ比に応じて前記時間幅の短縮時間を変化させるように構成されている、請求項１～４のいずれか１項に記載のスイッチングレギュレータ制御回路。

【請求項6】

前記パルス短縮回路は、前記誤差信号の電圧と前記周期信号の電圧との大小関係が切り換わるときの前記周期信号の電圧に応じて前記時間幅の短縮時間を変化させるように構成されている、請求項１～５のいずれか１項に記載のスイッチングレギュレータ制御回路。

【請求項7】

前記パルス短縮回路は、前記誤差信号の電圧に応じて前記時間幅の短縮時間を変化させるように構成されている、請求項１～５のいずれか１項に記載のスイッチングレギュレータ制御回路。

【請求項8】

前記パルス短縮回路は、前記入力電圧と前記出力電圧との比に応じて前記時間幅の短縮時間を変化させるように構成されている、請求項１～５のいずれか１項に記載のスイッチングレギュレータ制御回路。

【請求項9】

前記パルス短縮回路は、前記キャパシタの充電時に前記キャパシタに流れる電流を供給する電流供給回路をさらに含み、
前記電流供給回路は、前記周期信号の電圧の増加に応じて供給電流を増加させるように構成されている、請求項２記載のスイッチングレギュレータ制御回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチングレギュレータ制御回路に関する。

【背景技術】

【0002】

従来から、各種の電気機器に蓄電池などの電圧源から供給される電圧よりも低い電圧で動作する電気回路が含まれている場合、降圧型のスイッチングレギュレータが広く用いられている。従来の降圧型のスイッチングレギュレータは、図１２に示されるように、発振回路９１、誤差増幅器９２、出力電圧の設定に係る基準電圧の生成回路９３、ＰＷＭコンパレータ９４、バッファ９５、パワートランジスタ９６、ダイオード９７、及び、コイルやコンデンサで構成される平滑回路９８などを含んでいる（例えば特許文献１参照）。

【0003】

誤差増幅器９２は、非反転入力の電圧に対する反転入力の電圧の大小に応じて増減するように誤差電圧Ｖｅｒを出力し、ＰＷＭコンパレータ９４は、誤差電圧Ｖｅｒと発振回路９１が出力する鋸波の電圧Ｖｐとを比較して電圧Ｖｅｒが電圧Ｖｐを上回っている時間に応じた時間幅のパルスを含む信号Ｓを出力する。パワートランジスタ９６は、バッファ９５を介して入力される信号Ｓのデューティ比で入力電圧Ｖｉｎをスイッチングして平滑回路９８に供給する。平滑回路９８はパワートランジスタ９６及びダイオード９７を介して信号Ｓのデューティ比で充放電され、平滑化された電圧が出力電圧Ｖｏｕｔとして出力されると共に、直列接続抵抗９９で分圧されて帰還電圧Ｖｆｂとして誤差増幅器９２に戻される。誤差増幅器９２を含む負帰還回路を通じて、一定の出力電圧Ｖｏｕｔが出力される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１５－１４９８３７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

スイッチングレギュレータは、その広範な用途それぞれに応じて、様々な入出力電圧条件下で使用され、求められる出力電圧と入力電圧との差が大きい状況で使用されることもあれば小さい状況で使用されることもある。すなわち、図１２の例の信号Ｓのデューティ比に関して、極めて低デューティ比の領域で使用されることもあれば、逆に極めて高いデューティ比の領域で使用されることもある。例えば、電動化と共に電子制御の高度化が進む自動車分野では、バッテリ電圧が高まる傾向にある一方で、多様化する電子制御に用いられる半導体集積回路の多くの動作電圧は数Ｖ程度のままである。そのため自動車のバッテリと電子制御機器との間で用いられるスイッチングレギュレータには、低デューティ比での動作が求められることがある。

【0006】

しかし、従来のスイッチングレギュレータでは、広範なデューティ比全般に渡って適切な動作が得られないことがあり、例えば低デューティ比での動作において制御が安定せず、その結果、出力電圧に過大なリプルを発生させてしまうことがある。このように従来のスイッチングレギュレータは、使用する電子機器に応じて広範な入出力電圧条件下で適切に動作することを求める市場の要求に十分に応えられていないことがある。

【0007】

本発明は、このような問題に鑑み、入力電圧と出力電圧との差に関して従来よりも広い範囲で、安定して所望の出力電圧を得ることができるスイッチングレギュレータ制御回路を提供することを課題とする。

【課題を解決するための手段】

【0008】

本発明のスイッチングレギュレータ制御回路の一実施形態は、入力電圧以下の目標電圧を出力するように構成されるスイッチングレギュレータの入力端と出力端との間の導通状態を断続的に切り替えるスイッチング素子を、負帰還回路を用いて制御するスイッチングレギュレータ制御回路であって、目標電圧と前記スイッチングレギュレータの出力電圧との差を示す誤差信号と、次第に変化する期間を含む周期信号とを比較して、前記誤差信号の電圧と前記周期信号の電圧との間の所定の大小関係の継続時間を示す基本パルスを出力すると共に、前記負帰還回路の一部を構成する比較回路と、前記スイッチング素子の導通時間を示す制御信号を前記基本パルスに基づいて出力する出力回路と、を含み、前記出力回路は、前記基本パルスの時間幅を短縮して前記導通時間を示す制御パルスを生成するパルス短縮回路を含んでいる。

【発明の効果】

【0009】

本発明のスイッチングレギュレータ制御回路によれば、入出力電圧差について、従来よりも広範な条件下で所望の出力電圧を安定して得ることができる。

【図面の簡単な説明】

【0010】

【図1】本発明の一実施形態のスイッチングレギュレータ制御回路の一例を示す回路図である。

【図2A】周期信号の下限電圧付近の波形及び誤差電圧を示すと共に、パルス短縮回路を備えない制御回路の比較回路で生成されるパルスを例示する図である。

【図2B】周期信号の下限電圧付近に歪みが生じているときのパルス短縮回路を備えない制御回路における誤差電圧とデューティ比との関係を例示する図である。

【図3】本発明の実施形態のスイッチングレギュレータ制御回路における誤差電圧とデューティ比との関係の一例を示す図である。

【図4】本発明の実施形態のスイッチングレギュレータ制御回路の作用を説明する図である。

【図5】本発明の一実施形態におけるパルス短縮回路の一例を示す回路図である。

【図6】図５の例のパルス短縮回路内の各部の電圧波形を示す図である。

【図7】本発明の一実施形態の第１変形例を示す回路図である。

【図8】本発明の一実施形態の第２変形例を示す回路図である。

【図9】本発明の一実施形態の第３変形例を示す回路図である。

【図10A】本発明の一実施形態の第３変形例の別形態を示す回路図である。

【図10B】本発明の一実施形態の第３変形例の別形態を示す回路図である。

【図11】本発明の一実施形態の第４変形例を示す回路図である。

【図12】従来のスイッチングレギュレータの一例を示す回路図である。

【発明を実施するための形態】

【0011】

図面を参照しながら本発明のスイッチングレギュレータ制御回路の実施形態を説明する。しかし、本発明は、以下に説明される実施形態に限定されない。

【0012】

＜スイッチングレギュレータ制御回路の構成及び基本動作＞
図１には、一実施形態のスイッチングレギュレータ制御回路の一例であるスイッチングレギュレータ制御回路１（以下、単に「制御回路１」とも称される）が示されている。制御回路１と、制御回路１の出力端１ａに接続されているトランジスタＴと、トラジスタＴに接続されているダイオードＤ及び平滑回路ＬＣと、平滑回路ＬＣに接続されている二つの分圧抵抗Ｒ１、Ｒ２とによってスイッチングレギュレータ１００が構成されている。スイッチングレギュレータ１００は、その入力端１０１に入力される電圧（入力電圧Ｖｉｎ）以下の目標電圧を出力電圧Ｖｏｕｔとして出力端１０２から出力するように構成されている降圧型スイッチングレギュレータである。制御回路１は、スイッチングレギュレータ１００の入力端１０１と出力端１０２との間の導通状態を断続的に切り替えるスイッチング素子（図１の例ではトランジスタＴ）を、負帰還回路１０を用いて制御する。

【0013】

制御回路１は、発振回路２と、誤差増幅回路３と、基準電圧生成回路３１と、比較回路４と、出力回路５と、を含んでいる。図１の例において、発振回路２の出力が比較回路４の反転入力に接続されている。比較回路４の非反転入力には誤差増幅回路３の出力が接続されている。誤差増幅回路３の非反転入力に基準電圧Ｖｒｅｆが入力され、誤差増幅回路３の反転入力にはスイッチングレギュレータ１００の出力電圧Ｖｏｕｔの帰還電圧Ｖｆｂが入力される。比較回路４の出力は出力回路５に入力され、出力回路５から出力される制御信号Ｓｃが、制御回路１の出力端１ａから出力される。

【0014】

出力端１ａは、トランジスタＴの制御端子（図１の例ではゲート）に接続され、トランジスタＴの一方の被制御端子（図１の例ではソース）はスイッチングレギュレータ１００の入力端１０１に接続されていて入力電圧Ｖｉｎが入力される。トランジスタＴの他方の被制御端子（図１の例ではドレイン）は、アノードがＧＮＤに接続されているダイオードＤのカソードに接続されている。平滑回路ＬＣは、直列接続されたコイルＬ及びキャパシタＣを含んでいて、コイルＬの一端は、トランジスタＴの他方の被制御端子及びダイオードＤのカソードに接続され、キャパシタＣの一端がＧＮＤに接続されている。コイルＬとキャパシタＣとの接続ノードが、スイッチングレギュレータ１００の出力端１０２に接続されている。そして出力端１０２とＧＮＤとの間に、分圧抵抗Ｒ１、Ｒ２の直列回路が接続され、分圧抵抗Ｒ１と分圧抵抗Ｒ２との接続ノードが、誤差増幅回路３の反転入力に接続されている。

【0015】

発振回路２は、電圧からなる信号レベルの波形が一定の周期を以て同じ形で反復される周期信号Ｓｐを生成する。特に実施形態の制御回路１では、発振回路２は、周期信号Ｓｐとして、その信号レベルが時間の経過と共に次第に変化する期間を含む三角波信号や鋸波信号（以下、纏めて「ランプ信号」とも称される）を生成する。周期信号Ｓｐは、誤差増幅回路３によって出力される誤差信号Ｓｅｒの信号レベル（誤差電圧Ｖｅｒ）を横切って次第に変化する期間を含み得る。発振回路２は、ランプ信号のような周期信号を生成できるものであれば特にその回路構成について限定されない。例えば発振回路２は、そのような周期信号を生成するように構成された集積回路装置（ＩＣ）であってもよく、周期信号を生成するように個別半導体素子と受動部品との組み合わせによって構成された発振回路であってもよい。また、発振回路２は、内部に流れる電流や印加される電圧によって発振周波数が可変である、所謂電流制御発振器又は電圧制御発振器であってもよい。

【0016】

基準電圧生成回路３１は、誤差増幅回路３の非反転入力に入力される基準電圧Ｖｒｅｆを生成する。基準電圧生成回路３１としては、バンドギャップリファレンスなどの定電圧生成回路が例示されるが、基準電圧生成回路３１は、バンドギャップリファレンスに限定されず、定電圧の生成が可能な任意の回路で構成され得る。好ましくは、基準電圧生成回路３１は、スイッチングレギュレータ１００の出力電圧Ｖｏｕｔに求められる目標電圧の（ｒ２／（ｒ１＋ｒ２））倍である基準電圧Ｖｒｅｆを生成する。ここで、ｒ１、ｒ２は、それぞれ、分圧抵抗Ｒ１、Ｒ２が有する抵抗値である。換言すると、（ｒ２／（ｒ１＋ｒ２））が（基準電圧Ｖｒｅｆ）／（スイッチングレギュレータ１００の目標電圧）となるように、分圧抵抗Ｒ１、Ｒ２の抵抗値が選択される。なお、制御回路１は基準電圧生成回路３１を含んでいなくてもよく、基準電圧Ｖｒｅｆは制御回路１の外部から入力されてもよい。

【0017】

誤差増幅回路３は、図１が示す回路記号で示されるように演算増幅器で構成され得る。誤差増幅回路３は、演算増幅器を構成する集積回路装置（ＩＣ）であってもよく、個別半導体素子と受動部品との組み合わせによって実現されてもよい。演算増幅器で構成される誤差増幅回路３は、非反転入力に入力される電圧と反転入力に入力される電圧との差に応じてその信号レベルが増加又は減少する電圧信号を出力する。すなわち、誤差増幅回路３からは、非反転入力の電圧と反転入力の電圧との差を示す誤差信号Ｓｅｒが出力される。前述したように、誤差増幅回路３の非反転入力には、スイッチングレギュレータ１００の目標電圧の（ｒ２／（ｒ１＋ｒ２））倍の基準電圧Ｖｒｅｆが入力され得る。一方、反転入力には、現に出力されている出力電圧Ｖｏｕｔの（ｒ２／（ｒ１＋ｒ２））倍の電圧が入力される。従って、誤差増幅回路３は、スイッチングレギュレータ１００の目標電圧と現に出力されているスイッチングレギュレータ１００の出力電圧Ｖｏｕｔとの差を示す誤差信号Ｓｅｒを出力する。図１に示されるように、誤差信号Ｓｅｒは、誤差増幅回路３の出力電圧Ｖｅｒからなる。

【0018】

比較回路４は、図１が示す回路記号で示されるようにコンパレータで構成され得る。比較回路４は、コンパレータを構成する集積回路装置（ＩＣ）であってもよく、個別半導体素子と受動部品との組み合わせによって実現されてもよい。比較回路４は、発振回路２から入力される周期信号Ｓｐと誤差増幅回路３から入力される誤差信号Ｓｅｒとを比較して、その比較結果を示す信号（基本信号）Ｓｂを出力する。

【0019】

図１の例では、比較回路４の反転入力端子及び非反転入力端子に、それぞれ、周期信号Ｓｐ及び誤差信号Ｓｅｒが入力される。そのため、図１の例において比較回路４は、誤差信号Ｓｅｒの電圧（誤差電圧）Ｖｅｒが周期信号Ｓｐの電圧Ｖｐよりも大きい間ハイレベルとなり、電圧Ｖｅｒが電圧Ｖｐよりも小さい間ロウレベルとなる基本信号Ｓｂを出力する。従って信号Ｓｂは、誤差信号Ｓｅｒの電圧Ｖｅｒが周期信号Ｓｐの電圧Ｖｐよりも大きい状態が継続する時間と略同じ時間幅を有するパルス（基本パルス）Ｐｂを含んでいる。このように比較回路４は、誤差信号Ｓｅｒの電圧Ｖｅｒと周期信号Ｓｐの電圧Ｖｐとの間の所定の大小関係の継続時間をその時間幅で示す基本パルスＰｂを出力する。

【0020】

なお、電圧Ｖｅｒと電圧Ｖｐとの間の「所定の大小関係」は、電圧Ｖｅｒと電圧Ｖｐとの間で電圧Ｖｅｒが電圧Ｖｐよりも大きいという関係であってもよく、反対に電圧Ｖｅｒが電圧Ｖｐよりも小さいという関係であってもよい。すなわち、比較回路４の非反転入力に周期信号Ｓｐが入力され、反転入力に誤差信号Ｓｅｒが入力されてもよい。その場合、後述されるように、パルス短縮回路６の構成が図５の例から適宜変更され得る。

【0021】

出力回路５は、比較回路４から入力される基本パルスＰｂに基づいてトランジスタＴの導通時間を示す制御信号Ｓｃを出力する。出力回路５の出力端が制御回路１の出力端１ａに接続され、出力回路５から出力される制御信号Ｓｃが制御回路１の出力信号として出力端１ａから出力される。

【0022】

本実施形態において出力回路５はパルス短縮回路６を含んでいる。パルス短縮回路６は、トランジスタＴの導通時間を示す制御パルスＰｃを生成して出力する。パルス短縮回路６は、後述されるように基本パルスＰｂの時間幅を短縮して制御パルスＰｃを生成する。

【0023】

図１の例の出力回路５は、さらに、制御パルスＰｃを受けて制御信号Ｓｃを出力するバッファ回路５１を含んでいる。図１の例においてバッファ回路５１は、入力される信号のハイレベル及びロウレベルを反転させて出力するインバータで構成されている。そのため、制御信号Ｓｃは、制御パルスＰｃの反転パルスであって制御パルスＰｃの時間幅と略同じ時間幅を有する制御パルスＰｃｉを含んでいる。

【0024】

なお、バッファ回路５１は、インバータで構成されなくてもよく、すなわち非反転タイプのバッファ回路であってもよい。例えば、後述するように、パルス短縮回路６の出力信号に応じて、バッファ回路５１が非反転タイプのバッファ回路であってもよい。また、出力回路５は必ずしもバッファ回路５１を備えない。例えばパルス短縮回路６がトランジスタＴに対する十分な駆動能力を備えている場合には、バッファ回路５１が備わっていなくてもよい。

【0025】

制御回路１によって二つの被制御端子の導通状態が制御されるトランジスタＴの制御端子が制御回路１の出力端１ａに接続されている。図１の例においてトランジスタＴはＰ型ＦＥＴである。しかし、トランジスタＴはＮ型ＦＥＴであってもよい。その場合、出力回路５がバッファ回路５１を備えていなかったり、非反転型のバッファ回路を備えていたりしてもよい。また、トランジスタＴは、バイポーラトランジスタであってもよい。

【0026】

ダイオードＤ、コイルＬ、及びキャパシタＣは、スイッチングレギュレータ１００が備えるべき特性や定格に適した特性及び定格を有する任意のダイオード、コイル、及びキャパシタで構成され得る。また、分圧抵抗Ｒ１、Ｒ２は、それぞれの抵抗値ｒ１、ｒ２について、（ｒ２／（ｒ１＋ｒ２））がスイッチングレギュレータ１００の目標電圧に対する基準電圧Ｖｒｅｆの比率を示すように、選択され得る。

【0027】

スイッチングレギュレータ１００の出力電圧Ｖｏｕｔが分圧抵抗Ｒ１、Ｒ２によって分圧されて帰還電圧Ｖｆｂとして誤差増幅回路３の反転入力に入力される。すなわち、誤差増幅回路３から、比較回路４、出力回路５、トランジスタＴ、平滑回路ＬＣ、及び分圧抵抗Ｒ１を経由して誤差増幅回路３に戻る負帰還回路１０が構成される。そのため、前述したように誤差増幅回路３が動作することにより、スイッチングレギュレータの目標電圧に対する出力電圧Ｖｏｕｔの高／低に応じて、誤差電圧Ｖｅｒが減少／増加し、よって基本信号Ｓｂのデューティ比が減少／増加すると共に制御信号Ｓｃのデューティ比が増加／減少し、それに伴ってトランジスタＴの導通時間が減少／増加することによって出力電圧Ｖｏｕｔが低下／上昇する。その結果、目標電圧に近い出力電圧Ｖｏｕｔが継続的に出力される。

【0028】

図１に示されるスイッチングレギュレータ１００は、制御回路１内にパルス短縮回路６を含んでいる点で、図１２に示される従来のスイッチングレギュレータと異なる。制御回路１がパルス短縮回路６を含んでいるので、スイッチングレギュレータ１００では、入力電圧Ｖｉｎと目標電圧との差が大きい（目標電圧の絶対値が小さい）ためにトランジスタＴの導通時間が周期信号Ｓｐの周期に対して相当に短いときでも、すなわち、スイッチングレギュレータ１００のデューティ比が低いときでも、リプルの少ない電圧が安定して出力される。以下にその詳細が説明される。なお、以下の説明では、単に「デューティ比」と述べられる比率は、制御回路１のようなスイッチングレギュレータ制御回路のデューティ比、又はスイッチングレギュレータ１００のようなスイッチングレギュレータのデューティ比、すなわち入力電圧Ｖｉｎと目標電圧との比率を意味する。そして「スイッチングレギュレータのデューティ比」及び「スイッチングレギュレータ制御回路のディーティ比」は、周期信号Ｓｐの周期に対する、トランジスタＴのようなスイッチングレギュレータの入力端と出力端との間の導通状態を切り替えるスイッチング素子の導通時間の比率を意味する。

【0029】

＜周期信号の歪み＞
図２Ａの上段には、発振回路２によって生成される周期信号Ｓｐの下限電圧付近の波形が拡大されて示されると共に、周期信号Ｓｐの電圧Ｖｐと比較される誤差電圧Ｖｅｒａ及びＶｅｒｂが併せて示されている。そして下段には、その比較の結果、従来のスイッチングレギュレータ制御回路において生成される信号ＳのパルスＰ１、Ｐ２が示されている。発振回路２のようなランプ信号を生成する発振回路では、信号の下限のような電圧の増減方向の反転値付近において、図２Ａに示されるような、信号波形の歪みが生じることがある。このような波形の歪みは、例えば、発振回路内のキャパシタなどによって生じ得る。

【0030】

図２Ｂには、発振回路で生成される周期信号に図２Ａの例のような歪みが生じている場合に従来のスイッチングレギュレータ制御回路で見られる誤差電圧Ｖｅｒとデューティ比との関係の一例が示されている。周期信号に歪みが生じているため、低デューティ比の領域において誤差電圧Ｖｅｒとデューティ比との間に二点鎖線で示される理想的なリニアな関係が得られず、誤差電圧Ｖｅｒの変化量に対するデューティ比の変化量が増大している。

【0031】

発振回路で生成される周期信号Ｓｐに図２Ａのような波形の歪みが生じていると、入力電圧に対して相当に低い出力電圧が求められる場合、すなわち、低デューティ比での動作が求められていて周期信号Ｓｐに歪みが生じている電圧領域に誤差電圧Ｖｅｒが位置している場合、出力電圧が適切に制御されないことがある。例えば、図２Ａにおいて誤差電圧Ｖｅｒａが出力されていて周期信号Ｓｐとの比較の結果パルスＰ１が生成されている状況でスイッチングレギュレータの出力電圧が目標電圧よりも高い場合、デューティ比を下げるべく、より低い誤差電圧、例えば誤差電圧Ｖｅｒｂが出力される。誤差電圧Ｖｅｒｂが出力されると、周期信号Ｓｐに歪みがなければパルスＰｔが出力されてデューティ比がパルスＰｔに応じた値まで低下する。

【0032】

しかし図２Ａの例のように、周期信号Ｓｐに歪みが生じていると、パルスＰｔよりもさらに短い時間幅を有するパルスＰ２が生成され、デューティ比がパルスＰ２に応じた値まで低下してしまうことがある。そのため、デューティ比が所望のデューティ比を下回り易く、下回った場合にはデューティ比を増加させるべく誤差電圧Ｖｅｒが上昇するが、パルスの時間幅の変化量が大きいために今度は所望のデューティ比を上回る時間幅のパルスが生成されることがある。そのため、スイッチングレギュレータのデューティ比が、所望のデューティ比を挟む上下の比率の間で離散的に推移し、その結果、スイッチングレギュレータの出力電圧に過大なリプルが生じることがある。このような低デュ－ティ比での動作時に起こり得る問題に対して、本実施形態では、図１に示されるように、制御回路１がパルス短縮回路６を含んでいる。そのため、低デューティ比での動作においても、以下に説明されるように安定した出力電圧が得られる。

【0033】

＜パルス短縮回路の作用＞
図３には、パルス短縮回路６を含む制御回路１における誤差電圧Ｖｅｒとデューティ比との関係Ｒｅ１が実線で示されている。図３には、併せて、パルス短縮回路６が備えられていない場合の誤差電圧Ｖｅｒとデューティ比との関係、すなわち、図２Ｂに示される誤差電圧Ｖｅｒとデューティ比との関係Ｒｅ２が二点鎖線で示されている。なお、一定の入力電圧Ｖｉｎの下でデューティ比と出力電圧Ｖｏｕｔとは比例するため、図３の右側の第２軸にスイッチングレギュレータの出力電圧Ｖｏｕｔが示されているように、図３に示される関係Ｒｅ１、Ｒｅ２は、誤差電圧Ｖｅｒと出力電圧Ｖｏｕｔとの関係も示している。

【0034】

図３に示されるように、パルス短縮回路６を含む本実施形態の制御回路１では、誤差電圧Ｖｅｒに対するデューティ比が、従来のスイッチングレギュレータ制御回路と比べて低下する。そのため、誤差電圧Ｖｅｒとデューティ比との関係が、パルス短縮回路６による基本パルスＰｂの短縮量に対応するデューティ比の低下量ΔＤだけ、二点鎖線で示される関係Ｒｅ２から実線で示される関係Ｒｅ１へとシフトする。例えば、出力電圧Ｖｏ１を出力するためにデューティ比Ｄ１が求められる場合、パルス短縮回路６と共に負帰還回路１０を構成する誤差増幅回路３（図１参照）は、誤差電圧Ｖｅｒ１ではなく、パルス短縮回路６によるデューティ比の低下量ΔＤを補う電圧差ΔＶだけ誤差電圧Ｖｅｒ１よりも高い誤差電圧Ｖｅｒ２を出力する。誤差電圧Ｖｅｒ２に対して比較回路４（図１参照）は、二点鎖線で示される関係Ｒｅ２に従って、デューティ比Ｄ２に対応する時間幅を有する基本パルスＰｂ（図１参照）を出力する。基本パルスＰｂのこの時間幅は、実現されるべきデューティ比Ｄ１に対応する時間幅よりもパルス短縮回路６によるデューティ比の低下量ΔＤに相当する時間だけ長いが、パルス短縮回路６によって、基本パルスＰｂの時間幅がデューティ比の低下量ΔＤに相当する時間だけ短縮されるので、実現されるべきデューティ比Ｄ１が実現される。

【0035】

パルス短縮回路６を備えた制御回路１における誤差増幅回路３のこのような動作による効果を、図４を参照して説明する。図４には、図２Ａと同様に、周期信号Ｓｐ、誤差電圧Ｖｅｒ、及び周期信号Ｓｐと誤差電圧Ｖｅｒとの比較の結果生成される信号Ｓｂのパルス（基本パルスＰｂ、制御パルスＰｃ）が示されている。従来のスイッチングレギュレータ制御回路では例えば誤差電圧Ｖｅｒ１を出力すべき低デューティ比での動作において、本実施形態の制御回路１の誤差増幅回路３は、誤差電圧Ｖｅｒ１ではなく、パルス短縮回路６によるデューティ比の低下量ΔＤを補う電圧差ΔＶだけ誤差電圧Ｖｅｒ１よりもΔＶだけ高い誤差電圧Ｖｅｒ２を出力する。このような誤差増幅器３の動作によって、従来のスイッチングレギュレータ制御回路では誤差電圧Ｖｅｒ１が出力されるような低デューティ比での動作において、本実施形態の制御回路１では、誤差電圧Ｖｅｒ２が、周期信号Ｓｐの下限の直近ではなく、未だ波形に歪みが見られない領域の周期信号Ｓｐと比較される。その比較の結果、歪みのない周期信号Ｓｐと誤差電圧Ｖｅｒ１との比較により生成されるべき制御パルスＰｃよりもパルス短縮回路６での時間幅の短縮量Δｔだけ長い時間幅を有する基本パルスＰｂが出力される。パルス短縮回路６によって基本パルスＰｂの時間幅がΔｔだけ短縮されて、制御パルスＰｃがパルス短縮回路６から出力される。従って、スイッチングレギュレータ１００の電圧制御動作が安定し、リプルの少ない所望の出力電圧が得られる。

【0036】

例えば、従来のスイッチングレギュレータにおいて、誤差電圧Ｖｅｒ３が出力されるような、略０％のデューティ比での動作であっても、周期信号Ｓｐの波形に歪みが生じていない電圧領域に位置する誤差電圧が出力されるようにパルス短縮回路６によるパルス幅の短縮量を選択することによって、電圧制御動作が不安定になることを回避することができる。そこまで大きくパルス幅を短縮しなくても、パルス幅を適宜短縮することによって、少なくとも、低デューティ比側で制御が不安定になり始めるデューティ比を低くすることができ、デューティ比に関する安定動作範囲を広げることができる。

【0037】

＜パルス短縮回路の例＞
図５には、本実施形態の制御回路１に含まれるパルス短縮回路６の具体的な回路の一例が示されている。また、図６には、図５の例のパルス短縮回路の入力端６０、ノードＮ１、及び出力端６７それぞれにおける電圧波形Ｖ６０、Ｖｎ１、Ｖ６７が示されている。

【0038】

図５の例のパルス短縮回路６は、図１の比較回路４の出力が入力端６０を介して入力される反転バッファ６１と、スイッチング素子６２と、電流源６３と、キャパシタ６４と、反転バッファ６５及び反転バッファ６６と、を含んでいる。反転バッファ６１の出力がスイッチング素子６２の制御端子に接続され、スイッチング素子６２の二つの被制御端子の一方と、反転バッファ６５の入力と、キャパシタ６４の一端とがノードＮ１において接続されている。スイッチング素子６２の他方の被制御端子、及びキャパシタ６４の他端はＧＮＤに接続されている。反転バッファ６５の出力と反転バッファ６６の入力とが接続されており、反転バッファ６６の出力は、出力端６７を介して図１のバッファ回路５１の入力に接続される。電流源６３はノードＮ１を経て、スイッチング素子６２の被制御端子の一方、キャパシタ６４の一端、及び反転バッファ６５の入力に接続されており、スイッチング素子６２が非導通状態であるときにキャパシタ６４に定電流を供給する。

【0039】

図５の例のスイッチング素子６２はＮ型ＦＥＴであり、そのゲートが反転バッファ６１に接続され、ドレインがノードＮ１に接続され、ソースがＧＮＤに接続されている。スイッチング素子６２は、Ｐ型ＦＥＴであってもよく、バイポーラトランジスタであってもよい。スイッチング素子６２であるトランジスタの導電型や特性に応じて、また、図１の比較回路４の非反転入力に周期信号Ｓｐが入力され、反転入力に誤差信号Ｓｅｒが入力される場合などは、反転バッファ６１に変えて非反転バッファが備えられてもよく、反転バッファ６１が省略されてもよい。また、スイッチングレギュレータ１００のスイッチング素子であるトランジスタＴの導電型や特性に応じて、反転バッファ６５及び反転バッファ６６も、いずれか一方又は両方が省略されてもよく、図１に示されるバッファ回路５１によって代用されてもよい。電流源６３は、定電流をキャパシタ６４に供給できるものであれば、その構成や内部回路について特に限定されない。例えばカレントミラーなどを含む任意の回路によって電流源６３が構成されてもよい。

【0040】

図６に示されるように、図１の比較回路４の出力が接続される入力端６０には、比較回路４が出力する基本パルスＰｂが入力される。基本パルスＰｂが入力されるまでの間、電圧波形Ｖ６０が示すように入力端６０の電圧はロウレベルのため、反転バッファ６１はハイレベルの電圧を出力し、Ｎ型ＦＥＴであるスイッチング素子６２は導通状態にあり、電流源６３から供給される電流はキャパシタ６４には流れ込まずにスイッチング素子６２に流れ込み、それと共にキャパシタ６４内の電荷もスイッチング素子６２を介して放電される。そのため、ノードＮ１の電圧は電圧波形Ｖｎ１に示されるようにロウレベルとなり、出力端６７の電圧も電圧波形Ｖ６７が示すようにロウレベルである。

【0041】

時点ｔ１で基本パルスＰｂが反転バッファ６１に入力されると、基本パルスＰｂの立ち上がりに応じて、反転バッファ６１の出力がロウレベルに遷移し、それまで導通状態にあったスイッチング素子６２が非導通状態に切り換わる。スイッチング素子６２に流れていた電流源６３からの電流がキャパシタ６４に流れ始めてキャパシタ６４の充電が開始され、ノードＮ１の電圧が上昇を開始する。そして時点ｔ２でノードＮ１の電圧が反転バッファ６５の入力閾値Ｖｔを超えたところで、反転バッファ６５の出力の反転と共に反転バッファ６６の出力も反転し、その結果、出力端６７の電圧が、電圧波形Ｖ６７が示すように立ち上がる。その後、入力端６０の電圧が立ち下がるまで、ハイレベルの電圧が出力端６７から出力される。

【0042】

その後、時点ｔ３で基本パルスＰｂの入力が終了して入力端６０において電圧がロウレベルに立ち下がると、反転バッファ６１からハイレベルの電圧が出力されてスイッチング素子６２が導通状態に遷移する。キャパシタ６４が急速に放電されてノードＮ１の電圧がロウレベルへと遷移し、反転バッファ６５の出力の反転を介して、反転バッファ６６の出力、すなわち、出力端６７の電圧もロウレベルへと遷移するため、時点ｔ２から時点ｔ３までの時間幅を有する制御パルスＰｃが得られる。このようにして、時点ｔ１から時点ｔ３までの時間幅を有する基本パルスＰｂの時間幅が時点ｔ２から時点ｔ３までの時間幅に短縮された制御パルスＰｃが生成されて出力される。

【0043】

このように、図５の例においてパルス短縮回路６は、基本パルスＰｂの立上がり時に充電を開始するように構成されているキャパシタ６４を含んでいる。そして、図５の例のパルス短縮回路６は、キャパシタ６４の充電の開始からキャパシタ６４が所定の充電状態に達するまでに要する時間の長さだけ、基本パルスＰｂの時間幅を短縮するように構成されている。なお、パルス短縮回路６による基本パルスＰｂの時間幅の短縮量は任意の方法で調整可能である。例えば、電流源６３の電流値、キャパシタ６４のキャパシタンス、及び、キャパシタ６４に直列接続される図示されていない電気抵抗の抵抗値などを調整することによって、パルス短縮回路６による時間幅の短縮量が調整され得る。

【0044】

図５の例において反転バッファ６５は、内部状態に応じたヒステリシスを入力電圧閾値に有するシュミットトリガインバータである。反転バッファ６５は、このようなヒステリシスを有する反転バッファでなくてもよいが、徐々に上昇するノードＮ１の電圧に対して、入力電圧閾値にヒステリシスを有する反転バッファが好ましいことがある。すなわち、反転バッファ６５の出力反転時のチャタリングを抑制できることがある。

【0045】

＜高デューティ比での動作時の安定性＞
上記の通り、図５の例のようなパルス短縮回路６を備えることによって、低デューティ比での動作時の不安定性を軽減することができる。しかし、図３を再度参照すると、パルス短縮回路６の作用で誤差電圧とデューティ比との関係が関係Ｒｅ２にから関係Ｒｅ１にシフトすると、図３のＡ部に示されるように高デューティ比側で、誤差電圧Ｖｅｒの変化に対してデューティ比の変化が大きくなる領域（以下この領域は「非線形領域」とも称される）が低デューティ比側に拡大する。そのため、１００％に近いような極めて高いデューティ比での動作において、スイッチングレギュレータの出力電圧が不安定になることがある。前述したように、スイッチングレギュレータは、用途や使用環境次第で様々なデューティ比での動作が求められる。従って、高デューティ比においても安定して動作することが望まれる。

【0046】

非線形領域は、パルス短縮回路６による基本パルスＰｂの短縮幅が大きい程、拡大すると考えられる。これは、パルス短縮回路６の具備による作用として、所望のデューティ比について生成されるべきパルスよりも長い時間幅の基本パルスＰｂが比較回路４から出力されるため、デューティ比が１００％に近付くと、それに先行して、基本パルスＰｂについてのデューティ比が１００％に近付くからと考えられる。例えば基本パルスＰｂについてのデューティ比が１００％まで徐々に上昇する場合でも、パルス短縮回路６によって出力される制御パルスＰｃについてのデューティ比は、基本パルスＰｂについてのデューティ比が１００％になった時点で、図５のキャパシタ６４の放電機会が消滅するため急激に１００％へと変化する。また、基本パルスＰｂについてのデューティ比が１００％に達しないまでも１００％に近付くに連れてキャパシタ６４の放電時間が不足気味となって、基本パルスＰｂについてのデューティ比の変化量に対して制御パルスＰｃについてのデューティ比が逓増することもある。

【0047】

また、パルス短縮回路６によってもたらされるデューティ比の変化量は、周期信号Ｓｐ（図１参照）の周波数が高い程大きくなる。これは、パルス短縮回路６による基本パルスＰｂの時間幅の短縮量が同じであっても、周波数が高い程、周期に対する短縮量の比率が大きくなって、デューティ比としての変化量が大きくなるからである。

【0048】

本実施形態において高デューティ比での動作の不安定化を抑制する変形例が、以下に説明される。まず、特に周期信号の周波数が高いときに誤差電圧に対するデューティ比の変化量の増大を抑制する第１変形例が説明される。

【0049】

＜第１変形例＞
図７には、本実施形態の制御回路１の第１変形例の回路図が示されている。図７の例において制御回路１は、図１の例と同様に周期信号Ｓｐを生成する発振回路２を含んでおり、図７の例の発振回路２は、発振回路２の内部を流れる電流（制御電流）に応じた周波数で周期信号Ｓｐを発振させるように構成されている。さらに、図７の例においてパルス短縮回路６は、電流源６３に加えて、キャパシタ６４に電流を供給する第２電流源６３ａを備えている。制御回路１に外付けされる回路素子、及び、図１の例におけるバッファ回路５１は、図７の例においても図１の例と同様に付加されるが、これらの構成は、図１の例と同じであり得るので、それらについての図示、及び説明は省略される。後に参照される図８以降の図面についても同様である。また、図７以降の図面に示される構成要素のうち、図１又は図５に示される構成要素と同様の構成要素には、図１又は図５に付されている符号と同じ符号が付されるか適宜省略され、それら同様の構成要素についての説明は適宜省略される。

【0050】

図７の発振回路２は、具体的には、制御回路１の外部に備えられて端子２ａを介して発振回路２に接続される抵抗Ｒｔに流れる電流Ｉ１の電流値に応じた周波数を有する周期信号Ｓｐを生成するように構成されている。すなわち、周期信号Ｓｐの周波数は、抵抗Ｒｔの抵抗値の選択によって設定される。図７の例において電流Ｉ１は発振回路２内のカレントミラー回路２１内を流れるように構成されており、電流Ｉ１に対応するミラー電流が、周期信号Ｓｐを発生させる信号生成回路２２に流入する。抵抗Ｒｔの抵抗値に応じて電流Ｉ１が変化すると、例えば信号生成回路２２内の充放電の時間が変化して、抵抗Ｒｔの抵抗値に応じた周波数を有する周期信号Ｓｐが生成される。例えば電流Ｉ１が大きい程、高い周波数の周期信号Ｓｐが生成され得る。

【0051】

一方、第２電流源６３ａは、キャパシタ６４への供給電流が調整可能なように構成された可変電流源である。図７の例において、第２電流源６３ａは、抵抗Ｒｔの抵抗値に応じた電流が、スイッチング素子６２が非導通状態のときにキャパシタ６４に供給されるように構成される。従って、第２電流源６３ａは、周期信号Ｓｐの周波数に応じた電流をキャパシタ６４に供給することができる。

【0052】

例えば、電流Ｉ１が増加すると、周期信号Ｓｐの周波数は高くなり、第２電流源６３ａから供給される電流も増加する。その結果、キャパシタ６４の充電速度が速くなる。逆に、周期信号Ｓｐの周波数が低いと、第２電流源６３ａから供給される電流は少なく、キャパシタ６４の充電速度は遅い。従って、周期信号Ｓｐの周波数に応じて、パルス幅短縮回路６による基本パルスＰｂの時間幅の短縮時間を調整することができる。

【0053】

なお、電流Ｉ１に相当する電流がキャパシタ６４に供給されるように、発振回路２及びパルス短縮回路６が構成されてもよい。例えば、第２電流源６３ａが備えられずに、図７のカレントミラー回路２１の出力側が並列に２系統備えられ、そのうちの一方が、図７に二点鎖線で示される結線２ｂのようにキャパシタ６４に接続されて電流Ｉ１のミラー電流がキャパシタ６４に供給されてもよい。このようにしても、周期信号Ｓｐの周波数に応じて、キャパシタ６４の充電速度を調整することができ、よってパルス幅短縮回路６による基本パルスＰｂの時間幅の短縮時間を調整することができる。

【0054】

このように図７の例のパルス短縮回路６は、周期信号Ｓｐの周波数に応じた電流値を有し得る電流Ｉ１に基づく電流を用いてキャパシタ６４を充電するように構成されている。このように本実施形態において、パルス短縮回路６は、周期信号Ｓｐの周波数に応じて基本パルスＰｂの時間幅の短縮時間を変化させるように構成されていてもよい。

【0055】

つぎに、本実施形態において、周期信号Ｓｐの周波数に応じた短縮量の調整の他に、又はそれに加えて、高デューティ比での動作の不安定化を抑制する幾つかの変形例が、以下に説明される。以下に説明される各変形例におけるパルス短縮回路６は、周期信号Ｓｐの周期に対する制御パルスＰｃのデューティ比に応じて、すなわち制御回路１のデューティ比に応じて、基本パルスＰｂの時間幅の短縮時間を変化させるように構成されている。

【0056】

＜第２変形例＞
図８には、本実施形態の制御回路１の第２変形例が示されている。図８の例のパルス短縮回路６は、図７の例の第２電流源６３ａ及びその電流調整のための機構に代わりに、一対のトランジスタで構成される差動入力回路Ｄｉｎ、差動入力回路Ｄｉｎに定電流を供給するコモン電流源Ｉｃｓ、一定の基準電圧Ｖｒ２を生成する基準電圧生成回路Ｖｒｓ、差動入力回路Ｄｉｎから流出する電流が入力されるカレントミラー回路ＣＬ１を含んでいる。図８の例のパルス短縮回路６は、さらに、カレントミラー回路ＣＬ１とキャパシタ６４との間に接続されていて、スイッチング素子６２が非導通状態のときにキャパシタ６４に流れ込む電流を流出させるカレントミラー回路ＣＬ２を含んでいる。

【0057】

すなわち、図８の例におけるパルス短縮回路６は、コモン電流源Ｉｃｓ、差動入力回路Ｄｉｎ、基準電圧生成回路Ｖｒｓ、及び、カレントミラー回路ＣＬ１、ＣＬ２で構成されていて、キャパシタ６４の充電時にキャパシタ６４に流れる電流を供給する電流供給回路を含んでいる。この電流供給回路は、以下に説明されるように、周期信号Ｓｐの電圧の増加に応じてキャパシタ６４への供給電流を増加させるように構成されている。

【0058】

差動入力回路Ｄｉｎの一方の入力Ｄｉ１には、発振回路２から出力される周期信号Ｓｐが入力され、他方の入力Ｄｉ２には、基準電圧生成回路Ｖｒｓによって生成される基準電圧Ｖｒ２が入力される。基準電圧生成回路Ｖｒｓは、例えば、周期信号Ｓｐの下限電圧と上限電圧との間の任意の電圧である基準電圧Ｖｒ２を生成する。コモン電流源Ｉｃｓから供給される電流は、入力Ｄｉ１の電圧と入力Ｄｉ２の電圧との大小関係及びその差異の大きさに応じて、入力Ｄｉ１側のトランジスタと入力Ｄｉ２側のトランジスタとに分配される。入力Ｄｉ１の電圧が入力Ｄｉ２の電圧よりも大きければ大きい程、入力Ｄｉ１側のトランジスタには少ない電流が流れ、その分、入力Ｄｉ２側のトランジスタには多くの電流が流れる。

【0059】

入力Ｄｉ２側のトランジスタに流れる電流は、カレントミラー回路ＣＬ１の２つのトランジスタのうちの一方であるダイオード接続されたトランジスタ（図８では、ドレインとゲートとが接続された左側のトランジスタ）に流れ込む。カレントミラー回路ＣＬ１の他方のトランジスタには、一方のトランジスタに差動入力回路Ｄｉｎから流れ込む電流の大きさに応じた大きさの電流が流れる。この電流は、カレントミラー回路ＣＬ２においてダイオード接続された一方のトランジスタ（図８では、ドレインとゲートとが接続された左側のトランジスタ）から流れ込む。そのため、カレントミラー回路ＣＬ２の他方のトランジスタには、カレントミラー回路ＣＬ２からカレントミラー回路ＣＬ１に流れる電流に応じた大きさの電流が流れる。この電流が、スイッチング素子６２が非導通状態にあるときに、キャパシタ６４に供給される。

【0060】

すなわち、キャパシタ６４には、周期信号Ｓｐの電圧に応じた大きさの電流が、スイッチング素子６２が非導通状態にあるときに供給される。周期信号Ｓｐの電圧が基準電圧Ｖｒ２に対して大きければ大きい程、電流源６３からの電流に加えてキャパシタ６４に供給される電流が大きくなる。その電流の増加に応じて、キャパシタ６４の充電速度が高められ、その結果、パルス短縮回路６による基本パルスＰｂの時間幅の短縮量が小さくなる。従って、スイッチング素子６２が非導通状態にあるときの周期信号Ｓｐの電圧で、パルス短縮回路６による基本パルスＰｂの時間幅の短縮量を調整することができ、スイッチング素子６２が非導通状態にあるときの周期信号Ｓｐの電圧が高い程、基本パルスＰｂの時間幅の短縮量を小さくすることができる。

【0061】

スイッチング素子６２は、図８の例において誤差信号Ｓｅｒの電圧が周期信号Ｓｐの電圧を上回るときに、非導通状態へと転じる。そのため、誤差信号Ｓｅｒの電圧が周期信号Ｓｐの電圧を上回るときの周期信号Ｓｐの電圧が高い程、キャパシタ６４の充電の開始と共にキャパシタ６４に供給される電流は多くなる。一方、誤差信号Ｓｅｒの電圧は、降圧型スイッチングレギュレータの入力電圧と出力電圧との差が小さく、よって制御回路１のデューティ比が高いときほど大きくなる。従って、制御回路１のデューティ比が高いほど、誤差信号Ｓｅｒの電圧が周期信号Ｓｐの電圧を上回るときの周期信号Ｓｐの電圧は大きい。従って、制御回路１のデューティ比が高いほど、キャパシタ６４の充電の開始と共にキャパシタ６４に供給される電流は多くなり、基本パルスＰｂの時間幅の短縮量が小さくなる。

【0062】

このように、図８の例のパルス短縮回路６は、誤差信号Ｓｅｒの電圧と周期信号Ｓｐの電圧との大小関係が切り換わるときの周期信号Ｓｐの電圧に応じて、基本パルスＰｂの時間幅の短縮時間を変化させるように構成されている。図８の例のように、周期信号Ｓｐを、基準電圧Ｖｒｓと比較される差動入力回路Ｄｉｎの一方の入力電圧として用いることによって、制御回路１のデューティ比に応じて、基本パルスＰｂの時間幅の短縮時間を変化させることができる。

【0063】

なお、図８の例では、発振回路２は、周期信号Ｓｐとして、鋸波信号ではなく三角波信号を生成するように構成されている。周期信号Ｓｐとしての三角波信号は、誤差信号Ｓｅｒの電圧が周期信号Ｓｐを上回るとき、すなわち、キャパシタ６４の充電が開始される時の周期信号Ｓｐの電圧の変化が緩やかであるため、基本パルスＰｂの短縮量が不安定になり難い点で好ましい。

【0064】

＜第３変形例＞
図９には、本実施形態の制御回路１の第３変形例が示されている。図９の例のパルス短縮回路６では、差動入力回路Ｄｉｎの一方の入力Ｄｉ１には、周期信号Ｓｐではなく、誤差信号Ｓｅｒが入力される。また、発振回路２は、周期信号Ｓｐとして三角波信号を生成してもよいが、図９の例では鋸波信号を生成している。図９の例のパルス短縮回路６においてこれら以外の回路構成や構成要素は、図８の例のパルス短縮回路６と同じであるので、それらについての繰り返しとなる説明は省略される。

【0065】

図９の例のパルス短縮回路６は、図８の例のパルス短縮回路６と同様に動作する。但し、図９の例では、誤差信号Ｓｅｒの電圧が大きいときほど、スイッチング素子６２が非導通の時にキャパシタ６４に大きな電流が供給され、パルス短縮回路６による基本パルスＰｂの時間幅の短縮量は小さい。誤差信号Ｓｅｒの電圧は、前述したように、制御回路１のデューティ比が高いときほど大きい。従って、図９の例のように、誤差信号Ｓｅｒを、基準電圧Ｖｒｓと比較される差動入力回路Ｄｉｎの一方の入力電圧として用いることによって、制御回路１のデューティ比に応じて、基本パルスＰｂの時間幅の短縮時間を変化させることができる。このように、本実施形態の制御回路１においてパルス短縮回路６は、誤差信号Ｓｅｒの電圧に応じて基本パルスＰｂの時間幅の短縮時間を変化させるように構成されていてもよい。

【0066】

＜第３変形例の別形態＞
図９の例のように、誤差信号Ｓｅｒを用いて、パルス短縮回路６による短縮量を変化させる場合、図１０Ａ及び図１０Ｂに示される別形態の例のようにパルス短縮回路６を構成してもよい。図１０Ａ及び図１０Ｂの例では、図９の例のような差動入力回路Ｄｉｎやカレントミラー回路ＣＬ１が設けられずに、誤差信号Ｓｅｒが入力されるオペアンプＯＰが備えられている。

【0067】

図１０Ａの例では、誤差信号Ｓｅｒは、オペアンプＯＰの非反転入力に入力されている。オペアンプＯＰの出力は、トランジスタＴｒのゲートに接続され、トランジスタＴｒのドレインは、カレントミラー回路ＣＬ２においてダイオード接続されたトランジスタに接続され、トランジスタＴｒのソースは、オペアンプＯＰの反転入力及び抵抗Ｒｏの一端に接続されている。抵抗Ｒｏの他端は、ＧＮＤに接続されている。

【0068】

図１０Ａの例では、誤差信号Ｓｅｒが高いときほど、オペアンプＯＰは反転入力の電圧を高めるべく大きな電圧を出力し、トランジスタＴｒのドレイン－ソース間抵抗を減少させて、カレントミラー回路ＣＬ２の二つのトランジスタのうちのトランジスタＴｒに接続されているトラジスタに流れる電流を増加させる。そのため、キャパシタ６４に供給される電流も増加して、パルス短縮回路６による基本パルスＰｂの時間幅の短縮量は小さくなる。

【0069】

図１０Ｂの例では、誤差信号Ｓｅｒは、オペアンプＯＰの反転入力に入力されている。オペアンプＯＰの出力は、カレントミラー回路ＣＬ２の一対のトランジスタそれぞれの互いに接続されているゲートに接続されている。その一対のトランジスタのうちのキャパシタ６４に接続されていない方のトランジスタのドレインが、オペアンプＯＰの非反転入力、及び抵抗Ｒｏの一端に接続されている。抵抗Ｒｏの他端はＧＮＤに接続されている。

【0070】

図１０Ｂの例では、誤差信号Ｓｅｒが高いときほど、オペアンプＯＰは、非反転入力の電圧を高めるべく小さな電圧を出力し、カレントミラー回路ＣＬ２の一対のトランジスタのゲートの電圧を低下させる。そのため、一対のトランジスタのうちの抵抗Ｒｏに接続されているトランジスタの電流の増加と共に、キャパシタ６４に接続されているトランジスタに流れる電流も増加する。そのため、キャパシタ６４に供給される電流が増加して、パルス短縮回路６による基本パルスＰｂの時間幅の短縮量が小さくなる。

【0071】

＜第４変形例＞
図１１には、本実施形態の制御回路１の第４変形例が示されている。図１１の例のパルス短縮回路６では、差動入力回路Ｄｉｎの一方の入力Ｄｉ１には、スイッチングレギュレータ１００（図１参照）の出力電圧Ｖｏｕｔに比例する出力比例電圧Ｖｏａが入力され、他方の入力Ｄｉ２には、スイッチングレギュレータ１００（図１参照）の入力電圧Ｖｉｎに比例した入力比例電圧Ｖｉａが入力される。例えば、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは、直列抵抗回路で分圧されて、それぞれ、差動入力回路Ｄｉｎに入力されてもよい。図１１の例のパルス短縮回路６におけるこれら以外の回路構成や構成要素は、図９の例のパルス短縮回路６と同じであるので、それらについての繰り返しとなる説明は省略される。

【0072】

図１１の例のパルス短縮回路６は、図９の例のパルス短縮回路６と同様に動作する。但し、図１１の例では、入力比例電圧Ｖｉａに対する出力比例電圧Ｖｏａの比率が大きい程、入力比例電圧Ｖｉａが入力される側のトランジスタに多くの電流が流れる。すなわち、スイッチング素子６２が非導通の時にキャパシタ６４に大きな電流が供給されるため、パルス短縮回路６による基本パルスＰｂの時間幅の短縮量は小さい。入力比例電圧Ｖｉａに対する出力比例電圧Ｖｏａの比率、すなわち、入力電圧Ｖｉａに対する出力電圧Ｖｏａの比率は、当然ながら、制御回路１のデューティ比が高いときほど大きい。従って、図１１の例のように、入力比例電圧Ｖｉａ及び出力比例電圧Ｖｏａを、互いに比較されるように差動入力回路Ｄｉｎのそれぞれの入力に印加することによって、制御回路１のデューティ比に応じて、基本パルスＰｂの時間幅の短縮時間を変化させることができる。このように、本実施形態の制御回路１においてパルス短縮回路６は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの比に応じて基本パルスＰｂの時間幅の短縮時間を変化させるように構成されていてもよい。

【0073】

なお、図８、図９、及び図１１の例に示されるコモン電流源Ｉｃｓは、図７の例の第２電流源６３ａのように、供給する電流の大きさの調整が可能なように構成されていてもよい。例えば、図７の例の第２電流源６３ａと同様に、周期信号Ｓｐの周波数が高いときに多くの電流を供給するように、コモン電流源Ｉｃｓにおける電流値の調整のための端子が、発振回路２と接続されていてもよい。高デューティ比動作時の基本パルスＰｂの時間幅の短縮量の低減と共に、周期信号Ｓｐの周波数が高いときにも基本パルスＰｂの時間幅の短縮量を少なくすることができる。

【符号の説明】

【0074】

１ スイッチングレギュレータ制御回路
１０ 負帰還回路
１００ スイッチングレギュレータ
１０１ 入力端
１０２ 出力端
２ 発振回路
３ 誤差増幅回路
３１ 基準電圧生成回路
４ 比較回路
５ 出力回路
６ パルス短縮回路
６２ スイッチング素子（トランジスタ）
６３ 電流源
６３ａ 第２電流源
６４ キャパシタ
Ｉ１ 電流（周波数設定電流）
Ｐｂ 基本パルス
Ｐｃ 制御パルス
Ｓｃ 制御信号
Ｓｐ 周期信号
Ｖｅｒ、Ｖｅｒ１～３、Ｖｅｒａ、Ｖｅｒｂ 誤差電圧
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｐ 周期信号の電圧
Ｖｒｅｆ 基準電圧

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10A】

【図10B】

【図11】

【図12】