特開 2023-142225 センスタイミング生成回路および半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023142225

(43)【公開日】2023-10-05

(54)【発明の名称】センスタイミング生成回路および半導体記憶装置

(51)【国際特許分類】

   G11C 7/22 20060101AFI20230928BHJP

   G11C 16/32 20060101ALI20230928BHJP

   G11C 7/04 20060101ALI20230928BHJP

【ＦＩ】

G11C7/22 100

G11C16/32

G11C7/04

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022048991

(22)【出願日】2022-03-24

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】平林 修

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225CA21

5B225DA09

5B225EA01

5B225EE09

5B225EJ04

5B225FA02

(57)【要約】

【課題】温度による影響を低減して読出マージンを大きくして信頼性の高い動作を行えるセンスタイミングを生成可能なセンスタイミング生成回路および半導体記憶装置を提供する。
【解決手段】実施形態のセンスタイミング生成回路は、入力端子から入力されたクロック信号に基づいてセンスアンプをイネーブル状態とするセンスアンプイネーブル信号を出力端子から出力するセンスタイミング生成回路であって、温度上昇に伴って遅延量が少なくなる温度特性を有し、かつ、温度特性の異なる複数種類の遅延回路を複数有し、クロック信号を遅延してセンスアンプイネーブル信号として出力する遅延回路部と、入力端子から出力端子に至る遅延回路部における複数の遅延回路の接続状態を切り替える接続切替部と、を備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

入力端子から入力されたクロック信号に基づいてセンスアンプをイネーブル状態とするセンスアンプイネーブル信号を出力端子から出力するセンスタイミング生成回路であって、
温度上昇に伴って遅延量が少なくなる温度特性を有し、かつ、前記温度特性の異なる複数種類の遅延回路を複数有し、前記クロック信号を遅延して前記センスアンプイネーブル信号として出力する遅延回路部と、
前記入力端子から前記出力端子に至る前記遅延回路部における複数の遅延回路の接続状態を切り替える接続切替部と、
を備えた、センスタイミング生成回路。

【請求項2】

前記複数種類の遅延回路は、それぞれ正の温度特性を有するインバータと、負の温度特性を有するインバータとが複数組合わされて直列接続されており、
前記接続切替部は、前記遅延回路部として、所定の温度で所定の遅延量となるように前記接続状態を切り替える、
請求項１記載のセンスタイミング生成回路。

【請求項3】

前記遅延回路部は、一又は複数の遅延回路が直列接続された直列接続部と、前記直列接続部に接続され、遅延回路が複数系統並列接続された並列接続部と、を備え、
前記接続切替部は、前記複数系統並列接続された前記遅延回路のいずれか一つの系統を選択した状態で前記直列接続部と前記並列接続部とを接続する、
を備えた請求項１又は請求項２記載のセンスタイミング生成回路。

【請求項4】

前記接続切替部は、前記直列接続部と前記並列接続部との間あるいは前記並列接続部の後段に設けられている、
請求項３記載のセンスタイミング生成回路。

【請求項5】

データを記憶するメモリセルと、
前記メモリセルから読み出された信号を伝送するビット線と、
前記ビット線にて伝送された信号に基づいて前記メモリセルに記憶されているデータを検出するセンスアンプと、
入力端子から入力されたクロック信号に基づいて、前記センスアンプをイネーブル状態とするセンスアンプイネーブル信号を出力端子から出力するタイミングを制御するセンスタイミング生成回路とを備え、
前記センスタイミング生成回路は、温度上昇に伴って遅延量が少なくなる温度特性を有し、かつ、前記温度特性の異なる複数種類の遅延回路を複数有し、前記クロック信号を遅延して前記センスアンプイネーブル信号として出力する遅延回路部と、前記入力端子から前記出力端子に至る前記遅延回路部における複数の遅延回路の接続状態を切り替える接続切替部と、を備える、
半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、センスタイミング生成回路および半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置では、データ読み出し時にビット線がセンスアンプの出力を確定させるのに十分な電位になってから、センスアンプが活性化される。この時、センスアンプに用いられるトランジスタの特性ばらつきを吸収し、読出信号のレベルを確実に判定できるように、センスアンプが活性化されるタイミング（以下、センスタイミングという）が設定される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０－０５５６７３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、読出信号の電位の変化は、周囲温度等の温度によって異なり、センスアンプが活性化されるタイミング（以下、センスタイミング）が同一であるとすると、メモリセルの値が“０”である場合は、温度が高いほど読出マージン（読み出される信号のレベルと、判定用の基準信号のレベルとの差）が少なくなり、メモリセルの値が“１”である場合は、温度が低いほどデータ読出マージンが少なくなることとなっていた。

【0005】

本発明の一つの実施形態は、温度による影響を低減して読出マージンを大きくして信頼性の高い動作を行えるセンスタイミングを生成可能なセンスタイミング生成回路および半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

実施形態のセンスタイミング生成回路は、入力端子から入力されたクロック信号に基づいてセンスアンプをイネーブル状態とするセンスアンプイネーブル信号を出力端子から出力するセンスタイミング生成回路であって、温度上昇に伴って遅延量が少なくなる温度特性を有し、かつ、温度特性の異なる複数種類の遅延回路を複数有し、クロック信号を遅延してセンスアンプイネーブル信号として出力する遅延回路部と、入力端子から出力端子に至る遅延回路部における複数の遅延回路の接続状態を切り替える接続切替部と、を備える。

【図面の簡単な説明】

【0007】

【図1】図１は、実施形態に係る半導体記憶装置の概要構成の説明図である。

【図2】図２は、センスアンプ回路の要部構成例の説明図である。

【図3】図３は、センスタイミング生成回路の一例の説明図である。

【図4】図４は、遅延回路の構成例の説明図である。

【図5】図５は、従来の問題点の説明図である。

【図6】図６は、実施形態の動作説明図である。

【発明を実施するための形態】

【0008】

以下に図面を参照して、実施形態の半導体記憶装置について詳細に説明する。
なお、これらの実施形態により本発明が限定されるものではない。

【0009】

図１は、実施形態に係る半導体記憶装置の概要構成の説明図である。
半導体装置１０は、ＮＯＲ型フラッシュメモリとして構成されており、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、リファレンス電位生成回路１４、センスアンプ回路１５、データ出力回路１６及び制御回路１７を備えている。

【0010】

メモリセルアレイ１１は、碁盤の目状に配置された複数のメモリセルＭＣを備えている。
また、メモリセルアレイは、複数のワード線ＷＬと、複数のソース線ＳＬと、複数のビット線ＢＬと、を備えている。

【0011】

図１においては、理解の容易のため、選択状態にあるメモリセルＭＣを一つのみ表示し、当該メモリセルに対応するワード線ＷＬ、ソース線ＳＬ及びビット線ＢＬのみを表示している。

【0012】

ここで、メモリセルＭＣは、ソース線ＳＬにソース端子が接続され、ワード線ＷＬがゲート端子に接続され、ビット線ＢＬにドレイン端子が接続されたメモリセルトランジスタＴＲを備えている。

【0013】

ロウデコーダ１２は、制御回路１７の制御下で、読出対象のメモリセルＭＣに対応するワード線ＷＬをイネーブル状態とする。
カラムデコーダ１３は、制御回路１７の制御下で、読出対象のメモリセルＭＣに対応するソース線ＳＬ及びビット線ＢＬをイネーブル状態とする。

【0014】

リファレンス電位生成回路１４は、センスアンプ回路１５に対してリファレンス電位を生成して供給する。
センスアンプ回路１５は、所定のタイミングで選択状態にあるメモリセルＭＣに対応するビット線の電位と、リファレンス電位とを比較して、メモリセルＭＣのデータを判定して、判定結果をデータ出力回路１６に出力する。

【0015】

データ出力回路１６は、センスアンプ回路１５の出力に基づいて、読出データＤＯＵＴを出力する。
制御回路１７は、図示しないホスト装置（例えば、ＭＰＵ）からのクロック信号ＣＬＫ、コマンドデータＣＭＤ及びアドレスデータＡＤＤに基づいて、対応するメモリセルＭＣに対するデータの書き込み、読み出しあるいは消去を行うようにロウデコーダ１２、カラムデコーダ１３及びセンスアンプ回路１５を制御する。

【0016】

図２は、センスアンプ回路の要部構成例の説明図である。
次にセンスアンプ回路１５の構成について説明する。
センスアンプ回路１５は、ビット線ＢＬに対応して、複数のセンスアンプ１５１と、複数のセンスタイミング生成回路１５２と、を備えている。
この場合において、センスタイミング生成回路１５２は、複数のセンスアンプ１５１で共有することも可能である。

【0017】

センスアンプ１５１は、非反転入力端子に各ブロックＢＬＫのソース線ＳＬからの入力信号ＩＮが入力され、反転入力端子に基準電圧Ｖｒｅｆが入力され、センスタイミング生成回路１５２からのセンスアンプイネーブル信号ＳＡＥがイネーブル状態である場合に、入力信号ＩＮが基準電圧Ｖｒｅｆ以上高い電圧である場合に、“Ｈ”レベルの出力信号ＯＵＴを出力する。

【0018】

また、センスタイミング生成回路１５２からのセンスアンプイネーブル信号ＳＡＥがイネーブル状態である場合に、入力信号ＩＮが基準電圧Ｖｒｅｆ未満の電圧である場合に、“Ｌ”レベルの出力信号ＯＵＴを出力する。

【0019】

ここで、センスタイミング生成回路１５２の構成例について説明する。
図３は、センスタイミング生成回路の一例の説明図である。
センスタイミング生成回路１５２は、複数（図４の例では、６個）の第１遅延回路ＤＬ１と、複数（図４の例では、６個）の第２遅延回路ＤＬ２と、セレクタＳＥＬと、を備えている。

【0020】

ここで、第１遅延回路ＤＬ１と、第２遅延回路ＤＬ２とは、後に詳述するように、温度特性及び遅延時間が異なっている。

【0021】

センスタイミング生成回路１５２は、より詳細には、入力端には、クロック信号ＣＬＫが入力される直列接続された３個の第１遅延回路ＤＬ１が設けられている。
この３個の第１遅延回路ＤＬ１の後段には、３個の第２遅延回路ＤＬ２が設けられている。
これらの６個の遅延回路は、複数の遅延回路が直列接続された直列接続部として機能している。

【0022】

さらにこの３個の第２遅延回路ＤＬ２の後段には、直列接続された３個の第１遅延回路ＤＬ１と、直列接続された３個の第２遅延回路ＤＬ２と、が並列接続されている。
これらの６個の遅延回路は、前記直列部に接続され、遅延回路が複数系統（図３の例では、２系統）接続された並列接続部として機能している。

【0023】

そして、並列接続部の後段には、接続切換部として機能するセレクタＳＥＬが接続され、セレクタＳＥＬの各入力端子には、各系統が接続されて、いずれか一方の入力端子の入力信号をセンスアンプイネーブル信号ＳＡＥとして出力する。

【0024】

以上の説明においては、接続切換部として機能するセレクタＳＥＬが並列接続部の後段に接続されていたが、並列接続部の各系統の出力端を共通接続し、接続切換部としてのセレクタＳＥＬを直列接続部と並列接続部との間に設けるようにすることも可能である。
あるいは、並列接続部の後段に接続切換部を接続し、さらに接続切換部の後段に直列接続部を接続するように構成することも可能である。

【0025】

ここで、第１遅延回路ＤＬ１及び第２遅延回路ＤＬ２の構成例について詳細に説明する。
図４は、遅延回路の構成例の説明図である。
図４（Ａ）は、第１遅延回路ＤＬ１の回路構成の一例の説明図である。
図４（Ｂ）は、第２遅延回路ＤＬ２の回路構成の一例の説明図である。
図において、同様の部分については、同一の符号を付すものとする。

【0026】

第１遅延回路ＤＬ１は、大別すると、図４（Ａ）に示すように、駆動力を調整可能、かつ、負の温度係数（負の温度特性）を有する第１インバータＩＮＶ１と、第１インバータＩＮＶ１の出力端子に入力端子が接続され、且つ、正の温度係数（正の温度特性）を有する第２インバータＩＮＶ２１と、第２インバータＩＮＶ２１の出力端子に入力端子が接続され、且つ、正の温度係数（正の温度特性）を有する第２インバータＩＮＶ２２と、を備えている。

【0027】

この場合において、正の温度特性とは、温度が高くなるほど遅延時間が長くなることを意味し、負の温度特性とは、温度が低くなるほど遅延時間が長くなることを意味するものとする。
また、第２インバータＩＮＶ２１と、第２インバータＩＮＶ２２とは、同一構成であり、同一温度特性を有している。

【0028】

第１インバータＩＮＶ１は、ゲート端子が入力端子に接続され、ドレイン端子が出力端子に接続されたＰチャネルＭＯＳトランジスタＰ１１と、ドレイン端子がＰチャネルＭＯＳトランジスタＰ１１のソース端子に接続され、ゲート端子に駆動力制御信号ＩＲＥＦ＿Ｐが入力され、ソース端子が高電位側電源ＶＤＤに接続されたＰチャネルＭＯＳトランジスタＰ１２と、を備えている。

【0029】

さらに第１インバータＩＮＶ１は、ゲート端子が第１遅延回路ＤＬ１の入力端子に接続され、ドレイン端子が出力端子に接続されたＮチャネルＭＯＳトランジスタＮ１１と、ドレイン端子がＮチャネルＭＯＳトランジスタＮ１１のソース端子に接続され、ゲート端子に駆動力制御信号ＩＲＥＦ＿Ｎが入力され、ソース端子が低電位側電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＮ１２とを備えている。

【0030】

第２インバータＩＮＶ２１は、ゲート端子が第１インバータＩＮＶ１の出力端子に接続され、ソース端子が高電位側電源ＶＤＤに接続され、ドレイン端子が出力端子に接続されたＰチャネルＭＯＳトランジスタＰ２１と、ゲート端子が入力端子に接続され、ドレイン端子が第１遅延回路ＤＬ１の出力端子に接続され、ソース端子が低電位側電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＮ２１と、を備えている。

【0031】

同様に、第２インバータＩＮＶ２２は、ゲート端子が第２インバータＩＮＶ２２の入力端子に接続され、ソース端子が高電位側電源ＶＤＤに接続され、ドレイン端子が出力端子に接続されたＰチャネルＭＯＳトランジスタＰ２１と、ゲート端子が入力端子に接続され、ドレイン端子が第１遅延回路ＤＬ１の出力端子に接続され、ソース端子が低電位側電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＮ２１と、を備えている。

【0032】

第２遅延回路ＤＬ２は、大別すると、図４（Ｂ）に示すように、駆動力を調整可能、かつ、負の温度係数（負の温度特性）を有する第１インバータＩＮＶ１１と、第１インバータＩＮＶ１２の出力端子に入力端子が接続され、駆動力を調整可能、かつ、負の温度係数（負の温度特性）を有する第１インバータＩＮＶ１２と、第１インバータＩＮＶ１２の出力端子に入力端子が接続され、且つ、正の温度係数（正の温度特性）を有する第２インバータＩＮＶ２と、を備えている。

【0033】

この場合において、第１インバータＩＮＶ１１と、第１インバータＩＮＶ１２とは、同一構成であり、同一温度特性を有している。

【0034】

第１インバータＩＮＶ１１は、ゲート端子が第２遅延回路ＤＬ２の入力端子に接続され、ドレイン端子が出力端子に接続されたＰチャネルＭＯＳトランジスタＰ１１と、ドレイン端子がＰチャネルＭＯＳトランジスタＰ１１のソース端子に接続され、ゲート端子に駆動力制御信号ＩＲＥＦ＿Ｐが入力され、ソース端子が高電位側電源ＶＤＤに接続されたＰチャネルＭＯＳトランジスタＰ１２と、を備えている。

【0035】

さらに第１インバータＩＮＶ１１は、ゲート端子が第２遅延回路ＤＬ２の入力端子に接続され、ドレイン端子が出力端子に接続されたＮチャネルＭＯＳトランジスタＮ１１と、ドレイン端子がＮチャネルＭＯＳトランジスタＮ１１のソース端子に接続され、ゲート端子に駆動力制御信号ＩＲＥＦ＿Ｎが入力され、ソース端子が低電位側電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＮ１２とを備えている。

【0036】

第１インバータＩＮＶ１２は、ゲート端子が第１インバータＩＮＶ１１の出力端子に接続され、ドレイン端子が第１インバータＩＮＶ１２の出力端子に接続されたＰチャネルＭＯＳトランジスタＰ１１と、ドレイン端子がＰチャネルＭＯＳトランジスタＰ１１のソース端子に接続され、ゲート端子に駆動力制御信号ＩＲＥＦ＿Ｐが入力され、ソース端子が高電位側電源ＶＤＤに接続されたＰチャネルＭＯＳトランジスタＰ１２と、を備えている。

【0037】

さらに第１インバータＩＮＶ１２は、ゲート端子が第１インバータＩＮＶ１１の出力端子に接続され、ドレイン端子が出力端子に接続されたＮチャネルＭＯＳトランジスタＮ１１と、ドレイン端子がＮチャネルＭＯＳトランジスタＮ１１のソース端子に接続され、ゲート端子に駆動力制御信号ＩＲＥＦ＿Ｎが入力され、ソース端子が低電位側電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＮ１２とを備えている。

【0038】

第２インバータＩＮＶ２は、ゲート端子が第１インバータＩＮＶ１２の出力端子に接続され、ソース端子が高電位側電源ＶＤＤに接続され、ドレイン端子が出力端子に接続されたＰチャネルＭＯＳトランジスタＰ２１と、ゲート端子が第１インバータＩＮＶ１２の出力端子に接続され、ドレイン端子が第１遅延回路ＤＬ１の出力端子に接続され、ソース端子が低電位側電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＮ２１と、を備えている。

【0039】

本実施形態において、第１遅延回路ＤＬ１及び第２遅延回路ＤＬ２は、共に負の温度係数を有する遅延回路となっているが、第２遅延回路ＤＬ２の方が、第１遅延回路ＤＬ１よりもより負の温度係数が大きい遅延回路となっている。

【0040】

すなわち、第１遅延回路ＤＬ１の温度係数をＰ１とし、第２遅延回路ＤＬ２の温度係数をＰ２とすると、
０＞Ｐ１＞Ｐ２
となっている。

【0041】

換言すれば、温度が一定量高くなった場合には、第１遅延回路ＤＬ１の遅延量の減少が第２遅延回路ＤＬ２の遅延量の減少よりも少なくなるということとなる。
したがって、センスタイミング生成回路１５２を構成する遅延回路として、第２遅延回路ＤＬ２を多く用いた場合には、第１遅延回路ＤＬ１を多く用いた場合と比較して、温度上昇に対してより遅延量の減少が大きくなる、すなわち、センスアンプイネーブル状態により早く移行することとなる。

【0042】

以上の説明においては、第１インバータＩＮＶ１、ＩＮＶ１１、ＩＮＶ１２が、負の温度係数（負の温度特性）を有し、第２インバータＩＮＶ２、ＩＮＶ２１、ＩＮＶ２２が正の度係数（正の温度特性）を有している場合について説明したが、逆であってもよい。
この場合には、当然に第１遅延回路ＤＬ１の温度特性と、第２遅延回路ＤＬ２の温度特性とは、逆の状態となる。

【0043】

次に実施形態の動作を説明する。
まず、実施形態の動作に先立ち、従来の問題点について説明する。
図５は、従来の問題点の説明図である。
従来のセンスタイミング生成回路は、センスアンプアンプイネーブル信号の出力タイミングが一定とされていた。

【0044】

ところで、ワイド温度レンジ（例えば、－４０～１７５℃）対応のフラッシュメモリにおいて読み出しを行う場合には、メモリセルに格納されている値及び温度によって、読み出し電圧の変動状態が異なっている。

【0045】

より詳細には、メモリセルＭＣを構成しているメモリセルトランジスタＴＲの閾値電圧Ｖｔｈが高い状態の場合は、ワード線ＷＬが“Ｈ”レベルとなってもメモリセルトランジスタＴＲは、オフ状態のままとなり、ビット線ＢＬの電位はほぼ電源電位のままとなる。

【0046】

しかしながら、メモリセルトランジスタＴＲのリーク電流により、わずかながら次第にビット線ＢＬの電位が下がる。
一般にメモリセルトランジスタＴＲのリーク電流は、高温になるほど増加する傾向がある。このため、高温になるほど図５に示すように、メモリセルＭＣに格納されている値＝０を読み出す場合のビット線ＢＬの電位の低下が速くなる。

【0047】

したがって、動作温度範囲がより高温になるほど、リファレンス電位Ｖｒｅｆに対するデータ読出マージンＭＧ０が十分でなくなる可能性があり、読み出したデータが誤りになる虞があった。

【0048】

一方、メメモリセルＭＣを構成しているメモリセルトランジスタＴＲの閾値電圧Ｖｔｈが低い状態の場合、ワード線ＷＬがハイレベルとなるとメモリセルトランジスタＴＲがオン状態となり、ビット線ＢＬからソース線ＳＬへのオン電流が流れ、ビット線ＢＬの電位が次第に低下する。

【0049】

一般にメモリセルトランジスタＴＲのオン電流は低温になるほど減少する傾向があるため、低温になるほど図５に示すようにメモリセルＭＣに格納されている値＝１を読み出す場合にビット線ＢＬの電位の低下が遅くなる。

【0050】

したがって、動作温度範囲がより低温になるほど、リファレンス電位Ｖｒｅｆに対するのデータ読出マージンＭＧ１が十分でなくなる可能性があり、読み出したデータが誤りになる虞があった。

【0051】

次に実施形態の動作を再び図３を参照して説明する。
センスタイミング生成回路１５２において、セレクタＳＥＬは、予め並列接続部を構成している３個の直列接続された第１遅延回路ＤＬ１あるいは並列接続部を構成している３個の直列接続された第２遅延回路ＤＬ２のいずれか一方を選択するようにされている。

【0052】

したがって、セレクタＳＥＬにおいて、予め並列接続部を構成している上列の３個の直列接続された第１遅延回路ＤＬ１を選択した場合には、センスタイミング生成回路１５２は、実効的に６個の第１遅延回路ＤＬ１及び３個の第２遅延回路ＤＬ２が直列接続された構成となる。

【0053】

セレクタＳＥＬにおいて、予め並列接続部を構成している下列の３個の直列接続された第２遅延回路ＤＬ２を選択した場合には、センスタイミング生成回路１５２は、実効的に３個の第１遅延回路ＤＬ１及び６個の第２遅延回路ＤＬ２が直列接続された構成となる。

【0054】

図６は、実施形態の動作説明図である。
この場合において、上列の３個の直列接続された第１遅延回路ＤＬ１あるいは下列の３個の直列接続された第２遅延回路ＤＬ２を選択した場合のいずれであっても温度係数は負であるので、図６に示すように、センスタイミング生成回路１５２において出力されるセンスアンプイネーブル信号ＳＡＥがイネーブルとなるタイミングは、所定の高温の場合と、所定の低温の場合では、異なることととなっていた。

【0055】

例えば、高温の場合には、センスアンプイネーブル信号ＳＡＥ（ＨＴ）で示すタイミングとなり、低温の場合には、センスアンプイネーブル信号ＳＡＥ（ＬＴ）で示すタイミングとなる。

【0056】

したがって、メモリセルに格納されている値＝０を読み出す場合において図６の信号波形ＨＴ０に示すように、温度が高く、読出対象のメモリセルを構成しているトランジスタのドレイン－ソース間を流れる電流による読出電圧の低下が大きい場合であっても、センスアンプイネーブル信号ＳＡＥがイネーブル状態となるセンスアンプイネーブル信号ＳＡＥ（ＨＴ）タイミングでは、基準電圧Ｖｒｅｆからのデータ読出マージンＭＧＨを十分に大きく確保することができ、読み出したデータが誤りになることはない。

【0057】

また、メモリセルＭＣに格納されている値＝１を読み出す場合において図６の信号波形ＬＴ１に示すように、温度が低く、読出対象のメモリセルＭＣを構成しているメモリセルトランジスタＴＲのドレイン－ソース間を流れる電流による読出電圧の低下が小さくなっても、図６に示すように、基準電圧Ｖｒｅｆからのデータ読出マージンＭＧＬを十分に大きく確保することができ、読み出したデータが誤りになることはない。

【0058】

しかしながら、温度特性が負に大きすぎた場合、高温時のメモリセルに格納されている値＝１を読み出す場合に、データ読出マージンＭＧＨ１が減少し、読み出したデータが誤りになる虞がある。

【0059】

このため、本実施形態では、セレクタＳＥＬを適切に設定することで、データ読出マージンＭＧＨ１がデータ読出マージンＭＧＬ１を下回ることがないように、適切な温度特性の遅延回路を選択するようにしている。

【0060】

換言すれば、メモリセルＭＣに格納されている値＝１を読み出す場合の温度特性と遅延回路の温度特性が一致するよう、セレクタＳＥＬを設定することで、データ読出マージンＭＧＨ１がデータ読出マージンＭＧＬ１を下回ることがないようにすることができる。

【0061】

以上の説明のように、本実施形態によれば、周囲温度に応じて、温度が高くなった場合には、センスアンプイネーブル信号ＳＡＥがイネーブル状態となるタイミングを早くシフトし、温度が低くなった場合には、センスアンプイネーブル信号ＳＡＥがイネーブル状態となるタイミングを遅くシフトするとともに、タイミングのシフト量をセレクタにより選択可能となっているので、実際のセンスタイミング生成回路１５２の動作をより好適なものとすることができる。

【0062】

以上の説明においては、並列接続部として、２系統の遅延回路群を設ける場合について説明したが、３系統以上の遅延回路群を設けるようにすることも可能である。

【0063】

以上の説明においては、接続切換部としてセレクタを設けていずれかの系統を選択可能に切り替える構成としていたが、並列接続部を構成する複数系統の遅延回路群の入力端子を共通接続し、さらに出力端子を共通接続しておき、いずれかの系統の遅延回路群のみが接続状態を維持するように、他の遅延回路群の信号伝送回路上のヒューズを切断したり、あるいは、レーザにより物理的に遅延回路群を切り離したりするようにすることも可能である。

【0064】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0065】

１０ 半導体記憶装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ リファレンス電位生成回路
１５ センスアンプ回路
１６ データ出力回路
１７ 制御回路
１５１ センスアンプ
１５２ センスタイミング生成回路（遅延回路部）
ＩＮＶ１、ＩＮＶ１１、ＩＮＶ１２ 第１インバータ
ＩＮＶ２，ＩＮＶ２１、ＩＮＶ２２ 第２インバータ
Ｎ１１、Ｎ１２、Ｎ２１ ＮチャネルＭＯＳトランジスタ
Ｐ１１、Ｐ１２、Ｐ２１ ＰチャネルＭＯＳトランジスタ
ＢＬ ビット線
ＣＬＫ クロック信号
ＤＬ１ 第１遅延回路（遅延回路部）
ＤＬ２ 第２遅延回路（遅延回路部）
ＩＮ 入力信号
ＩＲＥＦ＿Ｐ、ＩＲＥＦ＿Ｎ 駆動力制御信号
ＨＴ０、ＨＴ１ 信号波形（高温時）
ＬＴ０、ＬＴ１ 信号波形（低温時）
ＭＧＬ データ読出マージン（低温時）
ＭＧＨ データ読出マージン（高温時）
ＴＲ メモリセルトランジスタ
ＯＵＴ 出力信号
ＳＡＥ センスアンプイネーブル信号
ＳＥＬ セレクタ（接続切替部）
ＳＬ ソース線
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源
Ｖｒｅｆ 基準電圧
ＷＬ ワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】