(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023142226
(43)【公開日】2023-10-05
(54)【発明の名称】電源装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20230928BHJP
【ＦＩ】
H02M3/155 H
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022048995
(22)【出願日】2022-03-24
(71)【出願人】
【識別番号】000000262
【氏名又は名称】株式会社ダイヘン
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】河野 真吾
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA20
5H730AS05
5H730BB13
5H730BB57
5H730BB61
5H730BB98
5H730DD04
5H730FG05
(57)【要約】
【課題】本開示は、突入電流を抑制できる電源装置を提供する。
【解決手段】本開示に係る電源装置１は、容量素子Ｃｉｎ２～Ｃｉｎ２（接続点：ノードＮ１）及びスイッチング素子Ｑ１～Ｑ４を有するスイッチトキャパシタ回路２と、スイッチング素子Ｑ１（スイッチトキャパシタ回路２と共用）、容量素子Ｃｏ、誘導素子Ｌｏ及び抵抗素子Ｒｏを有する降圧チョッパ回路３と、容量素子Ｃｆｌｙ及び誘導素子Ｌｒを有する突入電流抑制回路４とを備える。スイッチトキャパシタ回路２は、入力ノードＮｉｎ１とドＮｉｎ２との間に接続され、降圧チョッパ回路３は、共用のスイッチング素子Ｑ１と負荷との間に接続され、突入電流抑制回路４は、ノードＮ２とノードＮ３との間に接続されている。スイッチング素子Ｑ２の動作タイミングは、スイッチング素子Ｑ４の動作タイミングより前にずれている。
【選択図】図１
【解決手段】本開示に係る電源装置１は、容量素子Ｃｉｎ２～Ｃｉｎ２（接続点：ノードＮ１）及びスイッチング素子Ｑ１～Ｑ４を有するスイッチトキャパシタ回路２と、スイッチング素子Ｑ１（スイッチトキャパシタ回路２と共用）、容量素子Ｃｏ、誘導素子Ｌｏ及び抵抗素子Ｒｏを有する降圧チョッパ回路３と、容量素子Ｃｆｌｙ及び誘導素子Ｌｒを有する突入電流抑制回路４とを備える。スイッチトキャパシタ回路２は、入力ノードＮｉｎ１とドＮｉｎ２との間に接続され、降圧チョッパ回路３は、共用のスイッチング素子Ｑ１と負荷との間に接続され、突入電流抑制回路４は、ノードＮ２とノードＮ３との間に接続されている。スイッチング素子Ｑ２の動作タイミングは、スイッチング素子Ｑ４の動作タイミングより前にずれている。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の入力ノードと第１のノードとの間に電気的に接続される第１の容量素子と、
第２の入力ノードと前記第１のノードとの間に電気的に接続される第２の容量素子と、
前記第１の入力ノードと第２のノードとの間に電気的に接続される第１のスイッチング素子と、
前記第１のノードと前記第２のノードとの間に電気的に接続される第２のスイッチング素子と、
前記第１のノードと第３のノードとの間に電気的に接続される第３のスイッチング素子と、
前記第２の入力ノードと前記第３のノードとの間に電気的に接続される第４のスイッチング素子と、
前記第２のノードと前記第３のノードとの間に電気的に接続される第３の容量素子と、
前記第２のノードと第１の出力ノードとの間に電気的に接続される第１の誘導素子と、
前記第２のノードと前記第３のノードとの間で前記第３の容量素子に直列に電気的に接続される第２の誘導素子と、
を備え、
前記第２のスイッチング素子の動作タイミングは、前記第４のスイッチング素子の動作タイミングより前にずれている
電源装置。
第２の入力ノードと前記第１のノードとの間に電気的に接続される第２の容量素子と、
前記第１の入力ノードと第２のノードとの間に電気的に接続される第１のスイッチング素子と、
前記第１のノードと前記第２のノードとの間に電気的に接続される第２のスイッチング素子と、
前記第１のノードと第３のノードとの間に電気的に接続される第３のスイッチング素子と、
前記第２の入力ノードと前記第３のノードとの間に電気的に接続される第４のスイッチング素子と、
前記第２のノードと前記第３のノードとの間に電気的に接続される第３の容量素子と、
前記第２のノードと第１の出力ノードとの間に電気的に接続される第１の誘導素子と、
前記第２のノードと前記第３のノードとの間で前記第３の容量素子に直列に電気的に接続される第２の誘導素子と、
を備え、
前記第２のスイッチング素子の動作タイミングは、前記第４のスイッチング素子の動作タイミングより前にずれている
電源装置。
【請求項2】
前記第４のスイッチング素子は、第１のタイミングでオフし、
前記第２のスイッチング素子は、前記第１のタイミングより前の第２のタイミングでオフする
請求項１に記載の電源装置。
前記第２のスイッチング素子は、前記第１のタイミングより前の第２のタイミングでオフする
請求項１に記載の電源装置。
【請求項3】
前記第４のスイッチング素子は、第３のタイミングでオンし、
前記第２のスイッチング素子は、前記第３のタイミングより前の第４のタイミングでオンする
請求項１又は２に記載の電源装置。
前記第２のスイッチング素子は、前記第３のタイミングより前の第４のタイミングでオンする
請求項１又は２に記載の電源装置。
【請求項4】
第１の期間に前記第１のスイッチング素子及び前記第３のスイッチング素子がオン状態に維持され、前記第１の期間の終了の後に始まる第２の期間に前記第２のスイッチング素子がオン状態に維持され、前記第２の期間の開始と終了の間に始まり前記第２の期間の終了の後に終わる第３の期間に前記第４のスイッチング素子がオン状態に維持される
請求項１に記載の電源装置。
請求項１に記載の電源装置。
【請求項5】
前記第１の容量素子、前記第３の容量素子、前記第２の誘導素子を含むループの共振周波数は、前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、前記第４のスイッチング素子のスイッチング周波数より低く、
前記第２の容量素子、前記第３の容量素子、前記第２の誘導素子を含むループの共振周波数は、前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、前記第４のスイッチング素子のスイッチング周波数より低い
請求項１から４のいずれか１項に記載の電源装置。
前記第２の容量素子、前記第３の容量素子、前記第２の誘導素子を含むループの共振周波数は、前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、前記第４のスイッチング素子のスイッチング周波数より低い
請求項１から４のいずれか１項に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電源装置に関する。
【背景技術】
【0002】
電源装置は、スイッチトキャパシタ回路を用いて構成されることがある（例えば、特許文献１参照）。この電源装置では、スイッチトキャパシタ回路でスイッチング素子及びキャパシタのセットが複数設けられる。スイッチトキャパシタ回路において、偶数番号のスイッチング素子と奇数番号のスイッチング素子とが交互にオンすることで複数のキャパシタの電圧の均一化が図られる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６－１５８３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
電源装置では、スイッチトキャパシタ回路で偶数番号のスイッチング素子と奇数番号のスイッチング素子とが交互にオンする際に、過渡的にキャパシタへの大きな突入電流が発生する可能性がある。大きな突入電流が発生すると、スイッチング素子などの素子が劣化しやすくなる。
【0005】
本開示は、突入電流を抑制できる電源装置を提供する。
【課題を解決するための手段】
【0006】
本開示に係る電源装置は、第１の容量素子と第２の容量素子と第１のスイッチング素子と第２のスイッチング素子と第３のスイッチング素子と第４のスイッチング素子と第３の容量素子と第１の誘導素子と第２の誘導素子とを有する。第１の容量素子は、第１の入力ノードと第１のノードとの間に電気的に接続される。第２の容量素子は、第２の入力ノードと第１のノードとの間に電気的に接続される。第１のスイッチング素子は、第１の入力ノードと第２のノードとの間に電気的に接続される。第２のスイッチング素子は、第１のノードと第２のノードとの間に電気的に接続される。第３のスイッチング素子は、第１のノードと第３のノードとの間に電気的に接続される。第４のスイッチング素子は、第２の入力ノードと第３のノードとの間に電気的に接続される。第３の容量素子は、第２のノードと第３のノードとの間に電気的に接続される。第１の誘導素子は、第２のノードと第１の出力ノードとの間に電気的に接続される。第２の誘導素子は、第２のノードと第３のノードとの間で第３の容量素子に直列に電気的に接続される。第２のスイッチング素子の動作タイミングは、第４のスイッチング素子の動作タイミングより前にずれている。
【発明の効果】
【0007】
本開示に係る電源装置によれば、突入電流を抑制できる。
【図面の簡単な説明】
【0008】
【図1】実施形態に係る電源装置の構成を示す回路図。
【図2】実施形態における電源装置の動作を示す波形図。
【図3】実施形態における電源装置の動作を示す波形図。
【図4】実施形態における複数のモードの動作を示す波形図。
【図5】実施形態における複数のモードの動作を示す回路図。
【図6】実施形態の変形例に係る電源装置の構成を示す回路図。
【発明を実施するための形態】
【0009】
（実施形態）
実施形態にかかる電源装置は、スイッチトキャパシタ回路に降圧チョッパ回路が接続されて構成され、突入電流抑制回路がさらに追加される。突入電流抑制回路は、スイッチトキャパシタ回路における突入電流を抑制するための回路である。例えば、電源装置は、図１に示すように構成され得る。図１は、実施形態に係る電源装置の構成を示す回路図である。電源装置１は、外部の電源Ｖｉｎと負荷回路ＬＤとの間に電気的に接続される。電源装置１は、入力ノードＮｉｎ１，Ｎｉｎ２を介して電源Ｖｉｎに接続され、出力ノードＮｏｕｔ１，Ｎｏｕｔ２を介して負荷回路ＬＤに接続される。入力ノードＮｉｎ１は、グランド電位及び電源Ｖｉｎの正極側に接続される。入力ノードＮｉｎ１は、電源Ｖｉｎの負極側に接続される。すなわち、電源装置１は、負の電源電圧Ｖｉｎで動作する電源装置である。電源装置１は、電源Ｖｉｎから電源電圧Ｖｉｎを受け、電源電圧Ｖｉｎに応じて、負荷回路ＬＤ用の電源電圧Ｖｏｕｔを生成する。電源装置１は、電源電圧Ｖｏｕｔを負荷回路ＬＤへ供給する。電源装置１は、スイッチトキャパシタ回路２、降圧チョッパ回路３及び突入電流抑制回路４を有する。スイッチトキャパシタ回路２は、入力ノードＮｉｎ１，Ｎｉｎ２及び降圧チョッパ回路３の間に電気的に接続される。降圧チョッパ回路３は、スイッチトキャパシタ回路２及び出力ノードＮｏｕｔ１，Ｎｏｕｔ２の間に電気的に接続される。突入電流抑制回路４は、スイッチトキャパシタ回路２及び降圧チョッパ回路３にそれぞれ電気的に接続される。スイッチトキャパシタ回路２は、磁気部品を使用せず電圧を昇圧、降圧、極性反転など行うことが可能な回路である。スイッチトキャパシタ回路２は、スイッチング素子及びキャパシタのセットが複数設けられる。スイッチトキャパシタ回路２は、容量素子Ｃｉｎ１、容量素子Ｃｉｎ２、スイッチング素子Ｑ１（第１のスイッチング素子の一例）、スイッチング素子Ｑ２（第２のスイッチング素子の一例）、スイッチング素子Ｑ３（第３のスイッチング素子の一例）、スイッチング素子Ｑ４（第４のスイッチング素子の一例）を有する。容量素子Ｃｉｎ１とスイッチング素子Ｑ１，Ｑ２とが互いに対応し１つのセットを構成する。容量素子Ｃｉｎ２とスイッチング素子Ｑ３，Ｑ４とが互いに対応し１つのセットを構成する。容量素子Ｃｉｎ１は、入力ノードＮｉｎ１とノードＮ１との間に電気的に接続される。容量素子Ｃｉｎ１は、一端が入力ノードＮｉｎ１に接続され、他端がノードＮ１に接続される。容量素子Ｃｉｎ２は、入力ノードＮｉｎ２とノードＮ１との間に電気的に接続される。容量素子Ｃｉｎ２は、一端が入力ノードＮｉｎ２に接続され、他端がノードＮ１に接続される。
実施形態にかかる電源装置は、スイッチトキャパシタ回路に降圧チョッパ回路が接続されて構成され、突入電流抑制回路がさらに追加される。突入電流抑制回路は、スイッチトキャパシタ回路における突入電流を抑制するための回路である。例えば、電源装置は、図１に示すように構成され得る。図１は、実施形態に係る電源装置の構成を示す回路図である。電源装置１は、外部の電源Ｖｉｎと負荷回路ＬＤとの間に電気的に接続される。電源装置１は、入力ノードＮｉｎ１，Ｎｉｎ２を介して電源Ｖｉｎに接続され、出力ノードＮｏｕｔ１，Ｎｏｕｔ２を介して負荷回路ＬＤに接続される。入力ノードＮｉｎ１は、グランド電位及び電源Ｖｉｎの正極側に接続される。入力ノードＮｉｎ１は、電源Ｖｉｎの負極側に接続される。すなわち、電源装置１は、負の電源電圧Ｖｉｎで動作する電源装置である。電源装置１は、電源Ｖｉｎから電源電圧Ｖｉｎを受け、電源電圧Ｖｉｎに応じて、負荷回路ＬＤ用の電源電圧Ｖｏｕｔを生成する。電源装置１は、電源電圧Ｖｏｕｔを負荷回路ＬＤへ供給する。電源装置１は、スイッチトキャパシタ回路２、降圧チョッパ回路３及び突入電流抑制回路４を有する。スイッチトキャパシタ回路２は、入力ノードＮｉｎ１，Ｎｉｎ２及び降圧チョッパ回路３の間に電気的に接続される。降圧チョッパ回路３は、スイッチトキャパシタ回路２及び出力ノードＮｏｕｔ１，Ｎｏｕｔ２の間に電気的に接続される。突入電流抑制回路４は、スイッチトキャパシタ回路２及び降圧チョッパ回路３にそれぞれ電気的に接続される。スイッチトキャパシタ回路２は、磁気部品を使用せず電圧を昇圧、降圧、極性反転など行うことが可能な回路である。スイッチトキャパシタ回路２は、スイッチング素子及びキャパシタのセットが複数設けられる。スイッチトキャパシタ回路２は、容量素子Ｃｉｎ１、容量素子Ｃｉｎ２、スイッチング素子Ｑ１（第１のスイッチング素子の一例）、スイッチング素子Ｑ２（第２のスイッチング素子の一例）、スイッチング素子Ｑ３（第３のスイッチング素子の一例）、スイッチング素子Ｑ４（第４のスイッチング素子の一例）を有する。容量素子Ｃｉｎ１とスイッチング素子Ｑ１，Ｑ２とが互いに対応し１つのセットを構成する。容量素子Ｃｉｎ２とスイッチング素子Ｑ３，Ｑ４とが互いに対応し１つのセットを構成する。容量素子Ｃｉｎ１は、入力ノードＮｉｎ１とノードＮ１との間に電気的に接続される。容量素子Ｃｉｎ１は、一端が入力ノードＮｉｎ１に接続され、他端がノードＮ１に接続される。容量素子Ｃｉｎ２は、入力ノードＮｉｎ２とノードＮ１との間に電気的に接続される。容量素子Ｃｉｎ２は、一端が入力ノードＮｉｎ２に接続され、他端がノードＮ１に接続される。
【0010】
スイッチング素子Ｑ１は、入力ノードＮｉｎ１とノードＮ２との間に電気的に接続される。スイッチング素子Ｑ１は、例えばトランジスタＮＭ１及びダイオードＤ１を含む。トランジスタＮＭ１は、例えばＮＭＯＳトランジスタであり、ゲートが外部の制御回路ＣＴＲに接続され、ソースがノードＮ２に接続され、ドレインが入力ノードＮｉｎ１及び出力ノードＮｏｕｔ１に接続される。ダイオードＤ１は、例えばＮＭＯＳトランジスタの寄生ダイオードであり、カソードが入力ノードＮｉｎ１に接続され、アノードがノードＮ２に接続される。スイッチング素子Ｑ２は、ノードＮ１とノードＮ２との間に電気的に接続される。スイッチング素子Ｑ２は、例えばトランジスタＮＭ２及びダイオードＤ２を含む。トランジスタＮＭ２は、例えばＮＭＯＳトランジスタであり、ゲートが外部の制御回路ＣＴＲに接続され、ソースがノードＮ１に接続され、ドレインがノードＮ２に接続される。ダイオードＤ２は、例えばＮＭＯＳトランジスタの寄生ダイオードであり、カソードがノードＮ２に接続され、アノードがノードＮ１に接続される。スイッチング素子Ｑ３は、ノードＮ１とノードＮ３との間に電気的に接続される。スイッチング素子Ｑ３は、例えばトランジスタＮＭ３及びダイオードＤ３を含む。トランジスタＮＭ３は、例えばＮＭＯＳトランジスタであり、ゲートが外部の制御回路ＣＴＲに接続され、ソースがノードＮ３に接続され、ドレインがノードＮ１に接続される。ダイオードＤ３は、例えばＮＭＯＳトランジスタの寄生ダイオードであり、カソードがノードＮ１に接続され、アノードがノードＮ３に接続される。スイッチング素子Ｑ４は、入力ノードＮｉｎ２とノードＮ３との間に電気的に接続される。スイッチング素子Ｑ４は、例えばトランジスタＮＭ４及びダイオードＤ４を含む。トランジスタＮＭ４は、例えばＮＭＯＳトランジスタであり、ゲートが外部の制御回路ＣＴＲに接続され、ソースが入力ノードＮｉｎ２に接続され、ドレインがノードＮ３に接続される。ダイオードＤ４は、例えばＮＭＯＳトランジスタの寄生ダイオードであり、カソードがノードＮ３に接続され、アノードが入力ノードＮｉｎ２に接続される。
【0011】
スイッチトキャパシタ回路２は、電源装置１から出力されるべき電源電圧Ｖｏｕｔの大きさをレギュレーションする機能がない。そのため、スイッチトキャパシタ回路２の後段に降圧チョッパ回路３が接続される。降圧チョッパ回路３は、スイッチングのデューティー比（すなわち、オン／オフ時間の比率）に応じて電源電圧Ｖｏｕｔの大きさをレギュレーションすることができる。降圧チョッパ回路３は、スイッチング素子Ｑ１、容量素子Ｃｏ、誘導素子Ｌｏ、抵抗素子Ｒｏを有する。降圧チョッパ回路３は、スイッチング素子Ｑ１をスイッチトキャパシタ回路２と共有する。容量素子Ｃｏは、出力ノードＮｏｕｔ１と出力ノードＮｏｕｔ２との間に電気的に接続される。容量素子Ｃｏは、一端が出力ノードＮｏｕｔ１に接続され、他端が出力ノードＮｏｕｔ２に接続される。誘導素子Ｌｏは、ノードＮ２と出力ノードＮｏｕｔ２との間に電気的に接続される。誘導素子Ｌｏは、一端がノードＮ２に接続され、他端が出力ノードＮｏｕｔ２に接続される。抵抗素子Ｒｏは、出力ノードＮｏｕｔ１と出力ノードＮｏｕｔ２との間に電気的に接続される。抵抗素子Ｒｏは、一端が出力ノードＮｏｕｔ１に接続され、他端が出力ノードＮｏｕｔ２に接続される。スイッチトキャパシタ回路２は、スイッチング素子及びキャパシタの複数セット（Ｑ１，Ｑ２，Ｃｉｎ１），（Ｑ３，Ｑ４，Ｃｉｎ２）を含む回路であるため、高負荷、高電圧時に過大な突入電流が流れスイッチ損失が増大する可能性がある。そのため、突入電流抑制回路４は、スイッチトキャパシタ回路２に電気的に接続される。突入電流抑制回路４は、共振を利用して電流の位相を遅らせることで、突入電流を抑制できる。
【0012】
突入電流抑制回路４は、容量素子Ｃｆｌｙ及び誘導素子Ｌｒを有する。容量素子Ｃｉｎ１、容量素子Ｃｆｌｙ、誘導素子Ｌｒを含むループの共振周波数は、スイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３、スイッチング素子Ｑ４のスイッチング周波数より低い。これにより、スイッチング時に、容量素子Ｃｉｎ１、容量素子Ｃｆｌｙ、誘導素子Ｌｒを含むループに流れる電流の位相を遅らせることができる。容量素子Ｃｉｎ２、容量素子Ｃｆｌｙ、誘導素子Ｌｒを含むループの共振周波数は、スイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３、スイッチング素子Ｑ４のスイッチング周波数より低い。これにより、スイッチング時に、容量素子Ｃｉｎ２、容量素子Ｃｆｌｙ、誘導素子Ｌｒを含むループに流れる電流の位相を遅らせることができる。なお、容量素子Ｃｉｎ１、容量素子Ｃｆｌｙ、誘導素子Ｌｒを含むループの共振周波数と容量素子Ｃｉｎ２、容量素子Ｃｆｌｙ、誘導素子Ｌｒを含むループの共振周波数とは、同じでもよいし、異なっていてもよい。容量素子Ｃｆｌｙは、ノードＮ２とノードＮ３との間に電気的に接続される。容量素子Ｃｆｌｙは、一端がノードＮ２に接続され、他端がノードＮ３に接続される。容量素子Ｃｆｌｙは、スイッチング時にフローティング状態になり得ることから、フローティングコンデンサとも呼ばれる。誘導素子Ｌｒは、ノードＮ２とノードＮ３との間で容量素子Ｃｆｌｙに直列に電気的に接続される。誘導素子Ｌｒは、ノードＮ２と容量素子Ｃｆｌｙとの間に電気的に接続されてもよいし、容量素子ＣｆｌｙとノードＮ３との間に電気的に接続されてもよい。図１では、誘導素子Ｌｒは、一端がノードＮ２に接続され、他端が容量素子Ｃｆｌｙに接続される。突入電流抑制回路４では、容量素子Ｃｆｌｙに直列に誘導素子Ｌｒを挿入していることにより、突入電流抑制回路４を含むループに共振電流を生成することができる。この際の共振周波数をスイッチング周波数よりも低く設計することでスイッチング素子（Ｑ１、Ｑ３、Ｑ４）のターンオン時におけるソフトスイッチ動作が可能となり、スイッチ損失が低減できる。そのため、高効率の回路動作を実現できる。
【0013】
なお、ソフトスイッチ動作とは、スイッチング過程におけるスイッチング素子の電圧－電流特性平面上の軌跡が最大電圧点、最大電流点および原点を結ぶ三角形の領域（緩やか変化とみなせる領域）内で動くようなスイッチング動作を意味する。スイッチング素子のオン・オフ時に全軌跡が三角形の領域内に収まっておればソフトスイッチング成功、外側に少しでもはみ出すとソフトスイッチング失敗でありハードスイッチングとなる。
例えば、スイッチング素子のターンオフ時に、スイッチング素子の両端電圧が上昇して所定の電圧値に遷移するよりも前に、スイッチング素子に流れる電流が０Ａまで減少する場合は、上記の三角形の領域内で動く動作となるため、ソフトスイッチ動作となる。すなわち、スイッチング素子の両端電圧の遷移時間がスイッチング素子に流れる電流の遷移時間よりも長い場合は、ソフトスイッチ動作となる。
ただし、スイッチング素子のターンオフ時に、スイッチング素子の両端電圧が上昇して所定の電圧値に遷移するよりも前に、スイッチング素子に流れる電流が０Ａまで減少する場合であっても、サージ電圧の発生により、スイッチング素子の両端電圧が所定の電圧値を超えてオーバーシュートする場合は、ハードスイッチ動作となる。
一方、スイッチング素子のターンオフ時に、スイッチング素子の両端電圧が上昇して所定の電圧値に遷移したにも関わらず、スイッチング素子に流れる電流が０Ａまで減少していない場合は、上記の三角形の領域外で動く動作となるため、ハードスイッチ動作になる。すなわち、スイッチング素子の両端電圧の遷移時間がスイッチング素子に流れる電流の遷移時間よりも短い場合は、ハードスイッチ動作となる。
また、スイッチング素子のターンオフ時に、スイッチング素子の両端電圧が上昇して所定の電圧値に遷移する時間と、スイッチング素子に流れる電流が減少して０Ａに遷移する時間とが略等しい場合は、ソフト・ハードスイッチの境界条件の動作となる。
スイッチング素子のターンオン時に、スイッチング素子の両端電圧が低下して０Ｖに遷移したにも関わらず、スイッチング素子に流れる電流が上昇途中の場合は、上記の三角形の領域内で動く動作となるため、ソフトスイッチ動作となる。
一方、スイッチング素子のターンオン時に、スイッチング素子の両端電圧が低下して０Ｖに遷移するよりも前に、スイッチング素子に流れる電流の上昇が完了する場合は、上記の三角形の領域外で動く動作となるため、ハードスイッチ動作になる。
また、スイッチング素子のターンオン時に、スイッチング素子の両端電圧が低下して０Ｖに遷移する時間と、スイッチング素子に流れる電流の上昇が完了するまでの時間とが略等しい場合は、ソフト・ハードスイッチの境界条件の動作となる。
例えば、スイッチング素子のターンオフ時に、スイッチング素子の両端電圧が上昇して所定の電圧値に遷移するよりも前に、スイッチング素子に流れる電流が０Ａまで減少する場合は、上記の三角形の領域内で動く動作となるため、ソフトスイッチ動作となる。すなわち、スイッチング素子の両端電圧の遷移時間がスイッチング素子に流れる電流の遷移時間よりも長い場合は、ソフトスイッチ動作となる。
ただし、スイッチング素子のターンオフ時に、スイッチング素子の両端電圧が上昇して所定の電圧値に遷移するよりも前に、スイッチング素子に流れる電流が０Ａまで減少する場合であっても、サージ電圧の発生により、スイッチング素子の両端電圧が所定の電圧値を超えてオーバーシュートする場合は、ハードスイッチ動作となる。
一方、スイッチング素子のターンオフ時に、スイッチング素子の両端電圧が上昇して所定の電圧値に遷移したにも関わらず、スイッチング素子に流れる電流が０Ａまで減少していない場合は、上記の三角形の領域外で動く動作となるため、ハードスイッチ動作になる。すなわち、スイッチング素子の両端電圧の遷移時間がスイッチング素子に流れる電流の遷移時間よりも短い場合は、ハードスイッチ動作となる。
また、スイッチング素子のターンオフ時に、スイッチング素子の両端電圧が上昇して所定の電圧値に遷移する時間と、スイッチング素子に流れる電流が減少して０Ａに遷移する時間とが略等しい場合は、ソフト・ハードスイッチの境界条件の動作となる。
スイッチング素子のターンオン時に、スイッチング素子の両端電圧が低下して０Ｖに遷移したにも関わらず、スイッチング素子に流れる電流が上昇途中の場合は、上記の三角形の領域内で動く動作となるため、ソフトスイッチ動作となる。
一方、スイッチング素子のターンオン時に、スイッチング素子の両端電圧が低下して０Ｖに遷移するよりも前に、スイッチング素子に流れる電流の上昇が完了する場合は、上記の三角形の領域外で動く動作となるため、ハードスイッチ動作になる。
また、スイッチング素子のターンオン時に、スイッチング素子の両端電圧が低下して０Ｖに遷移する時間と、スイッチング素子に流れる電流の上昇が完了するまでの時間とが略等しい場合は、ソフト・ハードスイッチの境界条件の動作となる。
【0014】
ここで、スイッチング素子Ｑ１，Ｑ３が同時にオン・オフし、スイッチング素子Ｑ２，Ｑ４が同時にオン・オフする場合、スイッチング素子Ｑ２のオン・オフ時のピーク電流が大きくなる可能性がある。そのため、電源装置１では、スイッチング素子Ｑ２のオン・オフのタイミングをスイッチング素子Ｑ４のオン・オフのタイミングより前にずらす。これにより、スイッチング素子Ｑ２，Ｑ４のオン・オフ時の電流バランスを調整でき、スイッチング素子Ｑ２，Ｑ４の損失を均質化できるので、部品の長寿命化を図ることができる。
【0015】
例えば、電源装置１は、図２及び図３に示すように動作し得る。図２及び図３は、それぞれ、電源装置１の動作を示す波形図である。図２は、スイッチング素子Ｑ１及びスイッチング素子Ｑ２の動作についてシミュレーションを行った結果を示し、図３は、スイッチング素子Ｑ３及びスイッチング素子Ｑ４についてシミュレーションを行った結果を示す。シミュレーションは、図２及び図３いずれも、次の条件で行った。電源Ｖｉｎからの入力電圧Ｖｉｎ＝１５００Ｖである。容量素子Ｃｉｎ１の容量値Ｃｉｎ１＝１２μＦである。容量素子Ｃｉｎ２の容量値Ｃｉｎ２＝１２μＦである。容量素子Ｃｉｎ３の容量値Ｃｉｎ３＝１２μＦである。誘導素子Ｌｒのインダクタンス値Ｌｒ＝５００ｎＨである。誘導素子Ｌｏのインダクタンス値Ｌｏ＝１００μＨである。容量素子Ｃｏの容量値Ｃｏ＝１２μＦである。抵抗素子Ｒｏの抵抗値Ｒｏ＝１６．６６Ωである。スイッチング周波数は１００ｋＨｚである。デューティー比は、（スイッチング素子Ｑ２のオン期間）／（スイッチング周期）＝５０％である。スイッチング素子Ｑ１のオン期間とスイッチング素子Ｑ２のオン期間との間隔（デッドタイム）は、１２０ｎｓである。スイッチング素子Ｑ１，Ｑ３は、オン・オフがそれぞれ互いに同時である。スイッチング素子Ｑ２のオン・オフタイミングは、スイッチング素子Ｑ４のオン・オフタイミングより２０ｎｓ手前である。この条件では、容量素子Ｃｉｎ１、容量素子Ｃｆｌｙ、誘導素子Ｌｒを含むループの共振周波数が９１．９ｋＨｚであり、スイッチング周波数１００ｋＨｚより小さい。容量素子Ｃｉｎ２、容量素子Ｃｆｌｙ、誘導素子Ｌｒを含むループの共振周波数が９１．９ｋＨｚであり、スイッチング周波数１００ｋＨｚより小さい。
なお、上記のように、スイッチング素子Ｑ２のオン・オフタイミングは、スイッチング素子Ｑ４のオン・オフタイミングよりも手前にずらすが、ずらせる範囲は、デッドタイムの時間（上記の例では１２０ｎｓ）よりも短い。
なお、上記のように、スイッチング素子Ｑ２のオン・オフタイミングは、スイッチング素子Ｑ４のオン・オフタイミングよりも手前にずらすが、ずらせる範囲は、デッドタイムの時間（上記の例では１２０ｎｓ）よりも短い。
【0016】
図２（ａ）～図２（ｃ）における一点鎖線で囲った部分を時間方向に拡大した波形図を図２（ｄ）～図２（ｆ）に示す。図２（ａ）～図２（ｃ）における二点鎖線で囲った部分を時間方向に拡大した波形図を図２（ｇ）～図２（ｉ）に示す。図２（ａ）、図２（ｄ）、図２（ｇ）では、スイッチング素子Ｑ１のゲート信号が実線で示され、スイッチング素子Ｑ２のゲート信号が点線で示される。図２（ｂ）、図２（ｅ）、図２（ｈ）では、スイッチング素子Ｑ１の両端電圧が実線で示され、スイッチング素子Ｑ１に流れる電流が点線で示される。図２（ｃ）、図２（ｆ）、図２（ｉ）では、スイッチング素子Ｑ２の両端電圧が実線で示され、スイッチング素子Ｑ２に流れる電流が点線で示される。
図２（ａ）に示すように、スイッチング素子Ｑ１は、タイミングｔ１にオンされ、タイミングｔ２にオフされ、タイミングｔ５にオンされ、タイミングｔ６にオフされる。スイッチング素子Ｑ２は、タイミングｔ３ａにオンされ、タイミングｔ４ａにオフされ、タイミングｔ７ａにオンされる。ｔ２～ｔ３ａの期間、ｔ４ａ～ｔ５の期間、ｔ６～ｔ７ａの期間は、それぞれ、スイッチング素子Ｑ１及びスイッチング素子Ｑ２がいずれもオフ状態であるデッドタイムである。
図２（ａ）、図２（ｄ）に示すように、タイミングｔ２にスイッチング素子Ｑ１がオフされると、図２（ｂ）、図２（ｅ）に示すように、スイッチング素子Ｑ１に流れるマイナスの電流が緩やかに変化しゼロになる。すなわち、図２（ｅ）に点線で囲って示すように、スイッチング素子Ｑ１では、オフ時にダイオードＤ１に電流が流れゲート信号の電圧変化に対して電流が緩やかに変化するため、ソフトスイッチ動作になる。
図２（ａ）、図２（ｇ）に示すように、タイミングｔ５にスイッチング素子Ｑ１がオンされると、図２（ｂ）、図２（ｈ）に示すように、スイッチング素子Ｑ１に略一定のマイナスの電流が流れる。すなわち、図２（ｈ）に点線で囲って示すように、スイッチング素子Ｑ１では、オン時にダイオードＤ１に電流が流れゲート信号の電圧変化に対して電流が緩やかに変化するため、ソフトスイッチ動作になる。
図２（ａ）に示すように、スイッチング素子Ｑ１は、タイミングｔ１にオンされ、タイミングｔ２にオフされ、タイミングｔ５にオンされ、タイミングｔ６にオフされる。スイッチング素子Ｑ２は、タイミングｔ３ａにオンされ、タイミングｔ４ａにオフされ、タイミングｔ７ａにオンされる。ｔ２～ｔ３ａの期間、ｔ４ａ～ｔ５の期間、ｔ６～ｔ７ａの期間は、それぞれ、スイッチング素子Ｑ１及びスイッチング素子Ｑ２がいずれもオフ状態であるデッドタイムである。
図２（ａ）、図２（ｄ）に示すように、タイミングｔ２にスイッチング素子Ｑ１がオフされると、図２（ｂ）、図２（ｅ）に示すように、スイッチング素子Ｑ１に流れるマイナスの電流が緩やかに変化しゼロになる。すなわち、図２（ｅ）に点線で囲って示すように、スイッチング素子Ｑ１では、オフ時にダイオードＤ１に電流が流れゲート信号の電圧変化に対して電流が緩やかに変化するため、ソフトスイッチ動作になる。
図２（ａ）、図２（ｇ）に示すように、タイミングｔ５にスイッチング素子Ｑ１がオンされると、図２（ｂ）、図２（ｈ）に示すように、スイッチング素子Ｑ１に略一定のマイナスの電流が流れる。すなわち、図２（ｈ）に点線で囲って示すように、スイッチング素子Ｑ１では、オン時にダイオードＤ１に電流が流れゲート信号の電圧変化に対して電流が緩やかに変化するため、ソフトスイッチ動作になる。
【0017】
図２（ａ）、図２（ｄ）に示すように、タイミングｔ３ａにスイッチング素子Ｑ２がオンされると、図２（ｃ）、図２（ｆ）に示すように、スイッチング素子Ｑ４がオフされているため、スイッチング素子Ｑ２に流れる電流がゲート信号と同様に変化しプラスの電流になる。
すなわち、図２（ｄ）、図２（ｆ）に示すように、スイッチング素子Ｑ２の両端電圧の遷移時間とスイッチング素子Ｑ２に流れる電流の遷移時間とが略等しいため、ソフト・ハードスイッチの境界条件の動作になる。なお、タイミングｔ３ａは、スイッチング素子Ｑ４がオンされるタイミングｔ３（図３（ｄ）～図３（ｆ）参照）より前にずれている。
図２（ａ）、図２（ｇ）に示すように、タイミングｔ４ａにスイッチング素子Ｑ２がオフされると、図２（ｃ）、図２（ｉ）に示すように、スイッチング素子Ｑ２にプラスの電流が流れていたのがゲート信号より緩やかに変化しゼロになる。また、突入電流抑制回路４を含むループに共振特性を利用したことにより、スイッチング素子Ｑ２のスイッチング時に流れる電流の一部が突入電流抑制回路４を含むループに流れる。そのため、スイッチング素子Ｑ２に流れる電流は、突入電流抑制回路４を設けない場合に比べて緩やかに低減される。
すなわち、図２（ｇ）、図２（ｉ）に示すように、スイッチング素子Ｑ２の両端電圧の遷移時間とスイッチング素子Ｑ２に流れる電流の遷移時間とが略等しいため、ソフト・ハードスイッチの境界条件の動作になる。
なお、タイミングｔ４ａは、スイッチング素子Ｑ４がオフされるタイミングｔ４（図３（ｇ）～図３（ｉ）参照）より前にずれている。
すなわち、図２（ｄ）、図２（ｆ）に示すように、スイッチング素子Ｑ２の両端電圧の遷移時間とスイッチング素子Ｑ２に流れる電流の遷移時間とが略等しいため、ソフト・ハードスイッチの境界条件の動作になる。なお、タイミングｔ３ａは、スイッチング素子Ｑ４がオンされるタイミングｔ３（図３（ｄ）～図３（ｆ）参照）より前にずれている。
図２（ａ）、図２（ｇ）に示すように、タイミングｔ４ａにスイッチング素子Ｑ２がオフされると、図２（ｃ）、図２（ｉ）に示すように、スイッチング素子Ｑ２にプラスの電流が流れていたのがゲート信号より緩やかに変化しゼロになる。また、突入電流抑制回路４を含むループに共振特性を利用したことにより、スイッチング素子Ｑ２のスイッチング時に流れる電流の一部が突入電流抑制回路４を含むループに流れる。そのため、スイッチング素子Ｑ２に流れる電流は、突入電流抑制回路４を設けない場合に比べて緩やかに低減される。
すなわち、図２（ｇ）、図２（ｉ）に示すように、スイッチング素子Ｑ２の両端電圧の遷移時間とスイッチング素子Ｑ２に流れる電流の遷移時間とが略等しいため、ソフト・ハードスイッチの境界条件の動作になる。
なお、タイミングｔ４ａは、スイッチング素子Ｑ４がオフされるタイミングｔ４（図３（ｇ）～図３（ｉ）参照）より前にずれている。
【0018】
図３（ａ）～図３（ｃ）における一点鎖線で囲った部分を時間方向に拡大した波形図を図３（ｄ）～図３（ｆ）に示す。図３（ａ）～図３（ｃ）における二点鎖線で囲った部分を時間方向に拡大した波形図を図３（ｇ）～図３（ｉ）に示す。図３（ａ）、図３（ｄ）、図３（ｇ）では、スイッチング素子Ｑ３のゲート信号が実線で示され、スイッチング素子Ｑ４のゲート信号が点線で示される。図３（ｂ）、図３（ｅ）、図３（ｈ）では、スイッチング素子Ｑ３の両端電圧が実線で示され、スイッチング素子Ｑ３に流れる電流が点線で示される。図３（ｃ）、図３（ｆ）、図３（ｉ）では、スイッチング素子Ｑ４の両端電圧が実線で示され、スイッチング素子Ｑ４に流れる電流が点線で示される。
図３（ａ）に示すように、スイッチング素子Ｑ３は、タイミングｔ１にオンされ、タイミングｔ２にオフされ、タイミングｔ５にオンされ、タイミングｔ６にオフされる。スイッチング素子Ｑ４は、タイミングｔ３にオンされ、タイミングｔ４にオフされ、タイミングｔ７にオンされる。ｔ２～ｔ３の期間、ｔ４～ｔ５の期間、ｔ６～ｔ７の期間は、それぞれ、スイッチング素子Ｑ３及びスイッチング素子Ｑ４がいずれもオフ状態であるデッドタイムである。
図３（ａ）、図３（ｄ）に示すように、タイミングｔ２にスイッチング素子Ｑ３がオフされると、図３（ｂ）、図３（ｅ）に示すように、スイッチング素子Ｑ３に流れる電流の一部が突入電流抑制回路４を含むループに流れる。すなわち、図３（ｅ）に点線で囲って示すように、スイッチング素子Ｑ３では、オフ時に共振により電圧が緩やかに変化するため、ソフトスイッチ動作になる。
図３（ａ）、図３（ｇ）に示すように、タイミングｔ５にスイッチング素子Ｑ３がオンされると、図３（ｂ）、図３（ｈ）に示すように、スイッチング素子Ｑ３に略一定のマイナスの電流が流れる。すなわち、図３（ｈ）に点線で囲って示すように、スイッチング素子Ｑ３では、オン時にダイオードＤ３に電流が流れゲート信号の電圧変化に対して電流が緩やかに変化するため、ソフトスイッチ動作になる。
図３（ａ）、図３（ｄ）に示すように、タイミングｔ３にスイッチング素子Ｑ４がオンされると、図３（ｃ）、図３（ｆ）に示すように、手前のタイミングｔ３ａでスイッチング素子Ｑ２がオンされているため、スイッチング素子Ｑ４の寄生ダイオードＤ４に電流が流れており、ゲート信号の電圧変化に対して電流が緩やかに変化する。これにより、ソフトスイッチ動作になる。
図３（ａ）、図３（ｇ）に示すように、タイミングｔ４にスイッチング素子Ｑ４がオフされると、図３（ｃ）、図３（ｉ）に示すように、スイッチング素子Ｑ４にプラスの電流が流れていたのがゲート信号と同様に変化しゼロになる。
すなわち、図３（ｇ）、図３（ｉ）に示すように、スイッチング素子Ｑ４の両端電圧の遷移時間とスイッチング素子Ｑ４に流れる電流の遷移時間とが略等しいため、ソフト・ハードスイッチの境界条件の動作になる。ただし、手前のタイミングｔ４ａでスイッチング素子Ｑ２がオフされている分、タイミングｔ４のスイッチング素子Ｑ４のオフ時の電流が増加する。
図３（ａ）に示すように、スイッチング素子Ｑ３は、タイミングｔ１にオンされ、タイミングｔ２にオフされ、タイミングｔ５にオンされ、タイミングｔ６にオフされる。スイッチング素子Ｑ４は、タイミングｔ３にオンされ、タイミングｔ４にオフされ、タイミングｔ７にオンされる。ｔ２～ｔ３の期間、ｔ４～ｔ５の期間、ｔ６～ｔ７の期間は、それぞれ、スイッチング素子Ｑ３及びスイッチング素子Ｑ４がいずれもオフ状態であるデッドタイムである。
図３（ａ）、図３（ｄ）に示すように、タイミングｔ２にスイッチング素子Ｑ３がオフされると、図３（ｂ）、図３（ｅ）に示すように、スイッチング素子Ｑ３に流れる電流の一部が突入電流抑制回路４を含むループに流れる。すなわち、図３（ｅ）に点線で囲って示すように、スイッチング素子Ｑ３では、オフ時に共振により電圧が緩やかに変化するため、ソフトスイッチ動作になる。
図３（ａ）、図３（ｇ）に示すように、タイミングｔ５にスイッチング素子Ｑ３がオンされると、図３（ｂ）、図３（ｈ）に示すように、スイッチング素子Ｑ３に略一定のマイナスの電流が流れる。すなわち、図３（ｈ）に点線で囲って示すように、スイッチング素子Ｑ３では、オン時にダイオードＤ３に電流が流れゲート信号の電圧変化に対して電流が緩やかに変化するため、ソフトスイッチ動作になる。
図３（ａ）、図３（ｄ）に示すように、タイミングｔ３にスイッチング素子Ｑ４がオンされると、図３（ｃ）、図３（ｆ）に示すように、手前のタイミングｔ３ａでスイッチング素子Ｑ２がオンされているため、スイッチング素子Ｑ４の寄生ダイオードＤ４に電流が流れており、ゲート信号の電圧変化に対して電流が緩やかに変化する。これにより、ソフトスイッチ動作になる。
図３（ａ）、図３（ｇ）に示すように、タイミングｔ４にスイッチング素子Ｑ４がオフされると、図３（ｃ）、図３（ｉ）に示すように、スイッチング素子Ｑ４にプラスの電流が流れていたのがゲート信号と同様に変化しゼロになる。
すなわち、図３（ｇ）、図３（ｉ）に示すように、スイッチング素子Ｑ４の両端電圧の遷移時間とスイッチング素子Ｑ４に流れる電流の遷移時間とが略等しいため、ソフト・ハードスイッチの境界条件の動作になる。ただし、手前のタイミングｔ４ａでスイッチング素子Ｑ２がオフされている分、タイミングｔ４のスイッチング素子Ｑ４のオフ時の電流が増加する。
【0019】
次に、電源装置１における電流経路の時間的変化について図４及び図５を用いて説明する。電流経路の時間的変化は、複数のモードに分類することができる。図４は、複数のモードでの動作を示す波形図である。図４（ａ）、図４（ｂ）、図４（ｃ）、図４（ｄ）、図４（ｅ）は、それぞれ、容量素子Ｃｆｌｙ、スイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３、スイッチング素子Ｑ４に流れる電流の時間的変化を示す。図５は、複数のモードでの動作を示す回路図である。図４に示すタイミングｔ１１～ｔ１２の期間において、モード（６）の動作が行われる。タイミングｔ１２～ｔ１３の期間において、モード（１）の動作が行われる。タイミングｔ１３～ｔ１４の期間において、モード（１）’の動作が行われる。タイミングｔ１４～ｔ１５の期間において、モード（２）の動作が行われる。タイミングｔ１５～ｔ１６の期間において、モード（３）の動作が行われる。タイミングｔ１６～ｔ１７の期間において、モード（４）の動作が行われる。タイミングｔ１７～ｔ１８の期間において、モード（５）の動作が行われる。タイミングｔ１８～ｔ１９の期間において、モード（６）の動作が行われる。図２、図３に示すタイミングｔ３ａがタイミングｔ１１に対応し、タイミングｔ３がタイミングｔ１２に対応し、タイミングｔ４ａがタイミングｔ１４に対応し、タイミングｔ４がタイミングｔ１５に対応し、タイミングｔ７ａがタイミングｔ１８に対応し、タイミングｔ７がタイミングｔ１９に対応する。
【0020】
タイミングｔ１１にスイッチング素子Ｑ２がオンし寄生容量Ｃｏｓｓ分の電流が流れ始めるが、スイッチング素子Ｑ２の両端電圧の遷移時間とスイッチング素子Ｑ２に流れる電流の遷移時間とが略等しいため、ソフト・ハードスイッチの境界条件の動作になる。
すなわち、モード（６）の動作では、図５（ａ）に示すように、スイッチング素子Ｑ２が先にオンするため、スイッチング素子Ｑ２の両端電圧Ｖｄｓは７５０Ｖ→０Ｖ（図２（ｆ）のタイミングｔ３ａ参照）となり、スイッチング素子Ｑ３の両端電圧Ｖｄｓが０Ｖ→７５０Ｖ（図３（ｅ）のタイミングｔ３参照）となるため、スイッチング素子Ｑ４の両端電圧Ｖｄｓは０Ｖ（図３（ｆ）のタイミングｔ３参照）となりダイオードＤ４側を流れ始める。
タイミングｔ１２にスイッチング素子Ｑ４がオンすると、手前のタイミングｔ１１でスイッチング素子Ｑ２がオンされているため、スイッチング素子Ｑ４のダイオードＤ４に電流が流れており、ゲート信号の電圧変化に対して電流が緩やかに変化する。これにより、ソフトスイッチ動作になる。すなわち、モード（１）では、図５（ｂ）に示すように、スイッチング素子Ｑ２はオン状態に維持され、スイッチング素子Ｑ４がずらした分遅れてオンする。このとき、スイッチング素子Ｑ４はダイオードＤ４側を電流が流れており、スイッチング素子Ｑ４の両端電圧Ｖｄｓは０Ｖのため、そのターンオンはソフトスイッチ動作になる。スイッチング素子Ｑ２には、容量素子Ｃｉｎ１→容量素子Ｃｏ及び抵抗素子Ｒｏ→誘導素子Ｌｏの電流と容量素子Ｃｉｎ２→容量素子Ｃｆｌｙ→誘導素子Ｌｒの共振電流とが合算された電流が流れる。
タイミングｔ１３では、スイッチング素子Ｑ２及びスイッチング素子Ｑ４がいずれもオン状態に維持される。すなわち、モード（１）’では、図５（ｃ）に示すように、容量素子Ｃｉｎ２→誘導素子Ｌｒ→容量素子Ｃｆｌｙの共振電流がスイッチング素子Ｑ４のトランジスタＮＭ４側を流れる。
タイミングｔ１４にスイッチング素子Ｑ２がオフすると、スイッチング素子Ｑ４がオンされているため、スイッチング素子Ｑ２のオフ時の電流が突入電流抑制回路４を含む共振ループに流れ緩やかに低減され、ソフトスイッチ動作になる。すなわち、モード（２）では、図５（ｄ）に示すように、スイッチング素子Ｑ２が先にオフし、容量素子Ｃｉｎ１→容量素子Ｃｏ及び抵抗素子Ｒｏ→誘導素子Ｌｏの電流はスイッチング素子Ｑ４側へ流れる。これにより、スイッチング素子Ｑ４に流れる電流が増加する。一方、スイッチング素子Ｑ２がオフすると、その両端電圧Ｖｄｓが０Ｖから容量素子Ｃｉｎ１の電圧に相当する７５０Ｖまで上昇する（図２（ｉ）のタイミングｔ４ａ参照）。そのため、スイッチング素子Ｑ１のダイオードＤ１がオンする。なお、スイッチング素子Ｑ２のオフ時は、上述したようにソフト・ハードスイッチの境界条件の動作になる。
その後、少し遅れたタイミングｔ１５にスイッチング素子Ｑ４がオフする。このとき、スイッチング素子Ｑ２が先にオフしている分、タイミングｔ１４よりもスイッチング素子Ｑ４に流れる電流が大きくなった状態でオフすることになる。一方、スイッチング素子Ｑ４がオフすると、その両端電圧Ｖｄｓが０Ｖから容量素子Ｃｉｎ２の電圧に相当する７５０Ｖまで上昇する（図３（ｉ）のタイミングｔ４参照）。そのため、スイッチング素子Ｑ３のダイオードＤ３がオンする。なお、スイッチング素子Ｑ４のオフ時は、上述したようにソフト・ハードスイッチの境界条件の動作になる。
この状態でデッドタイムが終わると、スイッチング素子Ｑ１及びスイッチング素子Ｑ３がオンして、モード（３）に移行する。
モード（３）では、図５（ｅ）に一点鎖線の矢印で示すように、容量素子Ｃｉｎ１→スイッチング素子Ｑ１→誘導素子Ｌｒ→容量素子Ｃｆｌｙ→ダイオードＤ３→容量素子Ｃｉｎ１の経路で共振電流が流れる。スイッチング素子Ｑ１，Ｑ３は、ダイオードＤ１，Ｄ３側を電流が流れており、いずれも両端電圧Ｖｄｓが０Ｖである。このとき、容量素子Ｃｉｎ１、誘導素子Ｌｒ、容量素子Ｃｆｌｙのループの共振動作の共振周波数がスイッチング素子Ｑ１～Ｑ４のスイッチング周波数に比べて低い。上述したように、スイッチング素子Ｑ１，Ｑ３のオン動作はソフトスイッチ動作になる。
タイミングｔ１６に、容量素子Ｃｉｎ１、容量素子Ｃｆｌｙ及び誘導素子Ｌｒの共振により、一点鎖線の電流が逆方向に流れ始める。すなわち、モード（４）では、図５（ｅ）に点線で示す容量素子Ｃｉｎ１→スイッチング素子Ｑ３→容量素子Ｃｆｌｙ→誘導素子Ｌｒ→ダイオードＤ１の経路の電流と図５（ｅ）に実線で示す容量素子Ｃｏ及び抵抗素子Ｒｏ→誘導素子Ｌｏ→ダイオードＤ１の経路の電流との合算された電流が、スイッチング素子Ｑ１のダイオードＤ１に流れる。
タイミングｔ１７になると、スイッチング素子Ｑ１，Ｑ３がオフするが、容量素子Ｃｉｎ１、誘導素子Ｌｒ、容量素子Ｃｆｌｙのループの共振動作によりソフトスイッチ動作になる。すなわち、モード（５）では、図５（ｆ）に示すように、スイッチング素子Ｑ１，Ｑ３がオフする。スイッチング素子Ｑ１はそのままダイオードＤ１側を流れるため、そのオフ動作がソフトスイッチ動作になる。スイッチング素子Ｑ３側は、オフ後Ｑ３の出力容量（数１００ｐＦ）、容量素子Ｃｉｎ１、容量素子Ｃｆｌｙ、誘導素子Ｌｒの共振となり、スイッチング素子Ｑ３の両端電圧Ｖｄｓはデッドタイム（１２０ｎｓｅｃ）中内に半波波形となり、電圧が上昇後０まで下がり、ダイオードＤ３側に電流が流れ始める。すなわち、スイッチング素子Ｑ１～Ｑ４が全てオフ状態になり、スイッチング素子Ｑ１，Ｑ３はダイオードＤ１，Ｄ３を電流が流れるため、誘導素子Ｌｒ及び容量素子Ｃｆｌｙの直列接続の両端に７５０Ｖが印加され、スイッチング素子Ｑ２の両断電圧Ｖｄｓも７５０Ｖになる。
タイミングｔ１８にスイッチング素子Ｑ２はオンし寄生容量Ｃｏｓｓ分の電流が流れ始めるが、ソフト・ハードスイッチの境界条件の動作になる。すなわち、再び、モード（６）の動作が行われるが、その際のスイッチング素子Ｑ２の両端電圧の遷移時間とスイッチング素子Ｑ２に流れる電流の遷移時間とが略等しくなり、ソフト・ハードスイッチの境界条件の動作になる。
すなわち、モード（６）の動作では、図５（ａ）に示すように、スイッチング素子Ｑ２が先にオンするため、スイッチング素子Ｑ２の両端電圧Ｖｄｓは７５０Ｖ→０Ｖ（図２（ｆ）のタイミングｔ３ａ参照）となり、スイッチング素子Ｑ３の両端電圧Ｖｄｓが０Ｖ→７５０Ｖ（図３（ｅ）のタイミングｔ３参照）となるため、スイッチング素子Ｑ４の両端電圧Ｖｄｓは０Ｖ（図３（ｆ）のタイミングｔ３参照）となりダイオードＤ４側を流れ始める。
タイミングｔ１２にスイッチング素子Ｑ４がオンすると、手前のタイミングｔ１１でスイッチング素子Ｑ２がオンされているため、スイッチング素子Ｑ４のダイオードＤ４に電流が流れており、ゲート信号の電圧変化に対して電流が緩やかに変化する。これにより、ソフトスイッチ動作になる。すなわち、モード（１）では、図５（ｂ）に示すように、スイッチング素子Ｑ２はオン状態に維持され、スイッチング素子Ｑ４がずらした分遅れてオンする。このとき、スイッチング素子Ｑ４はダイオードＤ４側を電流が流れており、スイッチング素子Ｑ４の両端電圧Ｖｄｓは０Ｖのため、そのターンオンはソフトスイッチ動作になる。スイッチング素子Ｑ２には、容量素子Ｃｉｎ１→容量素子Ｃｏ及び抵抗素子Ｒｏ→誘導素子Ｌｏの電流と容量素子Ｃｉｎ２→容量素子Ｃｆｌｙ→誘導素子Ｌｒの共振電流とが合算された電流が流れる。
タイミングｔ１３では、スイッチング素子Ｑ２及びスイッチング素子Ｑ４がいずれもオン状態に維持される。すなわち、モード（１）’では、図５（ｃ）に示すように、容量素子Ｃｉｎ２→誘導素子Ｌｒ→容量素子Ｃｆｌｙの共振電流がスイッチング素子Ｑ４のトランジスタＮＭ４側を流れる。
タイミングｔ１４にスイッチング素子Ｑ２がオフすると、スイッチング素子Ｑ４がオンされているため、スイッチング素子Ｑ２のオフ時の電流が突入電流抑制回路４を含む共振ループに流れ緩やかに低減され、ソフトスイッチ動作になる。すなわち、モード（２）では、図５（ｄ）に示すように、スイッチング素子Ｑ２が先にオフし、容量素子Ｃｉｎ１→容量素子Ｃｏ及び抵抗素子Ｒｏ→誘導素子Ｌｏの電流はスイッチング素子Ｑ４側へ流れる。これにより、スイッチング素子Ｑ４に流れる電流が増加する。一方、スイッチング素子Ｑ２がオフすると、その両端電圧Ｖｄｓが０Ｖから容量素子Ｃｉｎ１の電圧に相当する７５０Ｖまで上昇する（図２（ｉ）のタイミングｔ４ａ参照）。そのため、スイッチング素子Ｑ１のダイオードＤ１がオンする。なお、スイッチング素子Ｑ２のオフ時は、上述したようにソフト・ハードスイッチの境界条件の動作になる。
その後、少し遅れたタイミングｔ１５にスイッチング素子Ｑ４がオフする。このとき、スイッチング素子Ｑ２が先にオフしている分、タイミングｔ１４よりもスイッチング素子Ｑ４に流れる電流が大きくなった状態でオフすることになる。一方、スイッチング素子Ｑ４がオフすると、その両端電圧Ｖｄｓが０Ｖから容量素子Ｃｉｎ２の電圧に相当する７５０Ｖまで上昇する（図３（ｉ）のタイミングｔ４参照）。そのため、スイッチング素子Ｑ３のダイオードＤ３がオンする。なお、スイッチング素子Ｑ４のオフ時は、上述したようにソフト・ハードスイッチの境界条件の動作になる。
この状態でデッドタイムが終わると、スイッチング素子Ｑ１及びスイッチング素子Ｑ３がオンして、モード（３）に移行する。
モード（３）では、図５（ｅ）に一点鎖線の矢印で示すように、容量素子Ｃｉｎ１→スイッチング素子Ｑ１→誘導素子Ｌｒ→容量素子Ｃｆｌｙ→ダイオードＤ３→容量素子Ｃｉｎ１の経路で共振電流が流れる。スイッチング素子Ｑ１，Ｑ３は、ダイオードＤ１，Ｄ３側を電流が流れており、いずれも両端電圧Ｖｄｓが０Ｖである。このとき、容量素子Ｃｉｎ１、誘導素子Ｌｒ、容量素子Ｃｆｌｙのループの共振動作の共振周波数がスイッチング素子Ｑ１～Ｑ４のスイッチング周波数に比べて低い。上述したように、スイッチング素子Ｑ１，Ｑ３のオン動作はソフトスイッチ動作になる。
タイミングｔ１６に、容量素子Ｃｉｎ１、容量素子Ｃｆｌｙ及び誘導素子Ｌｒの共振により、一点鎖線の電流が逆方向に流れ始める。すなわち、モード（４）では、図５（ｅ）に点線で示す容量素子Ｃｉｎ１→スイッチング素子Ｑ３→容量素子Ｃｆｌｙ→誘導素子Ｌｒ→ダイオードＤ１の経路の電流と図５（ｅ）に実線で示す容量素子Ｃｏ及び抵抗素子Ｒｏ→誘導素子Ｌｏ→ダイオードＤ１の経路の電流との合算された電流が、スイッチング素子Ｑ１のダイオードＤ１に流れる。
タイミングｔ１７になると、スイッチング素子Ｑ１，Ｑ３がオフするが、容量素子Ｃｉｎ１、誘導素子Ｌｒ、容量素子Ｃｆｌｙのループの共振動作によりソフトスイッチ動作になる。すなわち、モード（５）では、図５（ｆ）に示すように、スイッチング素子Ｑ１，Ｑ３がオフする。スイッチング素子Ｑ１はそのままダイオードＤ１側を流れるため、そのオフ動作がソフトスイッチ動作になる。スイッチング素子Ｑ３側は、オフ後Ｑ３の出力容量（数１００ｐＦ）、容量素子Ｃｉｎ１、容量素子Ｃｆｌｙ、誘導素子Ｌｒの共振となり、スイッチング素子Ｑ３の両端電圧Ｖｄｓはデッドタイム（１２０ｎｓｅｃ）中内に半波波形となり、電圧が上昇後０まで下がり、ダイオードＤ３側に電流が流れ始める。すなわち、スイッチング素子Ｑ１～Ｑ４が全てオフ状態になり、スイッチング素子Ｑ１，Ｑ３はダイオードＤ１，Ｄ３を電流が流れるため、誘導素子Ｌｒ及び容量素子Ｃｆｌｙの直列接続の両端に７５０Ｖが印加され、スイッチング素子Ｑ２の両断電圧Ｖｄｓも７５０Ｖになる。
タイミングｔ１８にスイッチング素子Ｑ２はオンし寄生容量Ｃｏｓｓ分の電流が流れ始めるが、ソフト・ハードスイッチの境界条件の動作になる。すなわち、再び、モード（６）の動作が行われるが、その際のスイッチング素子Ｑ２の両端電圧の遷移時間とスイッチング素子Ｑ２に流れる電流の遷移時間とが略等しくなり、ソフト・ハードスイッチの境界条件の動作になる。
【0021】
例えば、スイッチング素子Ｑ２，Ｑ４を同時にオンすると、両者のソース・ドレイン間の寄生容量Ｃｏｓｓにたまった電荷による急激な電流変化があり、両者のオン動作がいずれもハードスイッチ動作になる。
一方、スイッチング素子Ｑ２のオンタイミングをスイッチング素子Ｑ４のオンタイミングより前にずらすと、寄生容量Ｃｏｓｓによる電流変化がスイッチング素子Ｑ４のオフにより抑制されるので、スイッチング素子Ｑ２のオン動作がソフト・ハードスイッチの境界条件の動作、スイッチング素子Ｑ４のオン動作がソフトスイッチ動作に緩和される。
また、スイッチング素子Ｑ２，Ｑ４を同時にオフすると、スイッチング素子Ｑ２，Ｑ４の寄生容量Ｃｏｓｓの比で電流が流れ、両者のオフ動作がいずれもソフト・ハードスイッチの境界条件の動作になる。一方、スイッチング素子Ｑ２のオフタイミングをスイッチング素子Ｑ４のオフタイミングより前にずらすと、スイッチング素子Ｑ２のオフ時の電流をスイッチング素子Ｑ４に流せることでスイッチング素子Ｑ２のオフロスを削減でき、スイッチング素子Ｑ２のオフ動作がソフト・ハードスイッチの境界条件の動作に緩和でき、スイッチング素子Ｑ４のオフ動作がソフト・ハードスイッチの境界条件の動作に維持される。
一方、スイッチング素子Ｑ２のオンタイミングをスイッチング素子Ｑ４のオンタイミングより前にずらすと、寄生容量Ｃｏｓｓによる電流変化がスイッチング素子Ｑ４のオフにより抑制されるので、スイッチング素子Ｑ２のオン動作がソフト・ハードスイッチの境界条件の動作、スイッチング素子Ｑ４のオン動作がソフトスイッチ動作に緩和される。
また、スイッチング素子Ｑ２，Ｑ４を同時にオフすると、スイッチング素子Ｑ２，Ｑ４の寄生容量Ｃｏｓｓの比で電流が流れ、両者のオフ動作がいずれもソフト・ハードスイッチの境界条件の動作になる。一方、スイッチング素子Ｑ２のオフタイミングをスイッチング素子Ｑ４のオフタイミングより前にずらすと、スイッチング素子Ｑ２のオフ時の電流をスイッチング素子Ｑ４に流せることでスイッチング素子Ｑ２のオフロスを削減でき、スイッチング素子Ｑ２のオフ動作がソフト・ハードスイッチの境界条件の動作に緩和でき、スイッチング素子Ｑ４のオフ動作がソフト・ハードスイッチの境界条件の動作に維持される。
【0022】
以上のように、実施形態では、電源装置１は、スイッチトキャパシタ回路２及び降圧チョッパ回路３に加えて突入電流抑制回路４を有する。突入電流抑制回路４は、スイッチトキャパシタ回路２及び降圧チョッパ回路３の間に接続され、容量素子Ｃｆｌｙ及び誘導素子Ｌｒの直列接続を含む。これにより、突入電流抑制回路４がスイッチトキャパシタ回路２との間で共振回路を過渡的に形成できる。また、スイッチング素子Ｑ２の動作タイミングをスイッチング素子Ｑ４の動作タイミングより前にずらす。これにより、スイッチング素子Ｑ２，Ｑ４間の損失を均質化できるので、部品の長寿命化を図ることができる。したがって、スイッチトキャパシタのメリットである、素子にかかる電圧の緩和と、共振を利用したソフトスイッチングにより突入電流を抑制しつつスイッチストレスを抑えた高効率の回路が実現できる。また、本来ハードスイッチ動作となってしまう降圧チョッパのスイッチに対しても共振を利用することで、導通損失の抑制、スイッチング損失の抑制により、レギュレーションを維持しながら半導体部品のストレスも抑えることができる。これにより、部品のコストアップを抑えかつ低損失となることから電源装置１全体の小型化が容易である。
【0023】
なお、電源装置１ｉは、図６に示すように、正の電源電圧Ｖｉｎを受けるように構成されてもよい。図６は、実施形態の変形例に係る電源装置の構成を示す回路図である。電源装置１ｉは、入力ノードＮｉｎ１に代えて入力ノードＮｉｎ２がグランド電位に接続され、正の電源電圧Ｖｉｎで動作する電源装置である。電源装置１（図１参照）に対して対称な回路構成を有する。電源装置１ｉは、降圧チョッパ回路３及び突入電流抑制回路４（図１参照）に代えて降圧チョッパ回路３ｉ及び突入電流抑制回路４ｉを有する。降圧チョッパ回路３ｉは、図１の構成例におけるスイッチング素子Ｑ１に代えてスイッチング素子Ｑ４（第１のスイッチング素子の一例）を有する。降圧チョッパ回路３ｉは、スイッチング素子Ｑ４をスイッチトキャパシタ回路２と共有する。降圧チョッパ回路３ｉは、降圧チョッパ回路３と対称な回路構成を有する。誘導素子Ｌｏは、ノードＮ２ｉと出力ノードＮｏｕｔ１との間に電気的に接続される。誘導素子Ｌｏは、一端がノードＮ２ｉに接続され、他端が出力ノードＮｏｕｔ１に接続される。突入電流抑制回路４ｉは、突入電流抑制回路４と対称な回路構成を有する。容量素子Ｃｆｌｙは、ノードＮ２ｉとノードＮ３ｉとの間に電気的に接続される。容量素子Ｃｆｌｙは、一端がノードＮ２ｉに接続され、他端がノードＮ３ｉに接続される。ノードＮ２ｉは、誘導素子Ｌｏの一端と容量素子Ｃｆｌｙの一端とスイッチング素子Ｑ３（第２のスイッチング素子の一例）のソースとスイッチング素子Ｑ４のドレインとに接続される。ノードＮ３ｉは、スイッチング素子Ｑ１（第４のスイッチング素子の一例）のソースとスイッチング素子Ｑ２（第３のスイッチング素子の一例）のドレインとに接続される。このような構成によっても、突入電流抑制回路４ｉがスイッチトキャパシタ回路２との間で共振回路を過渡的に形成できる。例えば、過渡的に形成される共振回路の共振周波数をスイッチトキャパシタ回路２におけるスイッチング素子のスイッチング周波数より低くし、共振を利用して電流の位相を遅らせることなどにより、スイッチング動作時の突入電流を抑制できる。
【符号の説明】
【0024】
１，１ｉ 電源装置
２ スイッチトキャパシタ回路
３，３ｉ 降圧チョッパ回路
４，４ｉ 突入電流抑制回路
２ スイッチトキャパシタ回路
３，３ｉ 降圧チョッパ回路
４，４ｉ 突入電流抑制回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】