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特開2023-142982表示装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023142982

(43)【公開日】2023-10-06

(54)【発明の名称】表示装置

(51)【国際特許分類】

G09F 9/30 20060101AFI20230928BHJP

G09G 3/36 20060101ALI20230928BHJP

G09G 3/20 20060101ALI20230928BHJP

G02F 1/1368 20060101ALI20230928BHJP

G02F 1/133 20060101ALI20230928BHJP

【ＦＩ】

G09F9/30 338

G09G3/36

G09G3/20 680G

G09G3/20 621M

G09G3/20 611F

G09G3/20 612R

G09G3/20 622K

G09G3/20 622B

G09G3/20 621E

G09G3/20 622E

G09F9/30 348A

G09F9/30 349D

G02F1/1368

G02F1/133 550

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2022050150

(22)【出願日】2022-03-25

(71)【出願人】

【識別番号】000003193

【氏名又は名称】凸版印刷株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田昌俊

(74)【代理人】

【識別番号】100179062

【弁理士】

【氏名又は名称】井上正

(74)【代理人】

【識別番号】100153051

【弁理士】

【氏名又は名称】河野直樹

(74)【代理人】

【識別番号】100199565

【弁理士】

【氏名又は名称】飯野茂

(74)【代理人】

【識別番号】100162570

【弁理士】

【氏名又は名称】金子早苗

(72)【発明者】

【氏名】小倉潤

【テーマコード（参考）】

2H192

2H193

5C006

5C080

5C094

【Ｆターム（参考）】

2H192AA24

2H192CB08

2H192DA12

2H192FB03

2H192FB27

2H192FB32

2H192FB33

2H192GD61

2H192JA06

2H192JA13

2H192JA28

2H193ZA04

2H193ZA07

2H193ZB02

2H193ZC21

2H193ZF21

2H193ZF22

2H193ZF23

2H193ZQ06

2H193ZQ11

2H193ZQ12

5C006AA16

5C006AA22

5C006AF42

5C006AF43

5C006BB16

5C006BC03

5C006BC13

5C006BC20

5C006BC22

5C006BC23

5C006BF03

5C006BF31

5C006BF37

5C006BF41

5C006BF49

5C006BF50

5C006EA01

5C006FA36

5C006FA41

5C080AA06

5C080AA10

5C080BB05

5C080BB06

5C080CC03

5C080DD22

5C080EE29

5C080FF11

5C080FF13

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ05

5C080JJ06

5C094AA02

5C094AA15

5C094AA22

5C094BA03

5C094BA43

5C094CA19

5C094DA09

5C094DA15

5C094DB01

5C094ED11

5C094FA01

5C094FA02

(57)【要約】

【課題】表示特性を向上させることが可能な表示装置を提供する。
【解決手段】表示装置は、画像を表示する表示領域４に設けられ、複数の画素を有する画素アレイ１０と、画素アレイ１０に設けられ、第１方向に延びる複数の走査線ＧＬと、表示領域４に設けられ、複数の走査線ＧＬに接続され、複数の第１トランジスタを含むゲートドライバＧＤと、複数の第１トランジスタを覆う反射膜４１とを含む。
【選択図】図１０

【特許請求の範囲】

【請求項1】

画像を表示する表示領域に設けられ、複数の画素を有する画素アレイと、
前記画素アレイに設けられ、第１方向に延びる複数の走査線と、
前記表示領域に設けられ、前記複数の走査線に接続され、複数の第１トランジスタを含むゲートドライバと、
前記複数の第１トランジスタを覆う第１反射膜と、
を具備する表示装置。

【請求項2】

前記複数の第１トランジスタの各々は、第１ゲート電極と、第２ゲート電極とを含む
請求項１に記載の表示装置。

【請求項3】

前記複数の第１トランジスタを覆う第１電極をさらに具備し、
前記第１反射膜は、前記第１電極上に設けられ、
前記第１電極は、前記第１トランジスタの前記第２ゲート電極として機能する
請求項２に記載の表示装置。

【請求項4】

前記第１トランジスタは、第１半導体層を含み、
前記第１トランジスタの前記第１ゲート電極は、前記第１半導体層の下方に絶縁膜を介して設けられ、
前記第１トランジスタの前記第２ゲート電極は、前記第１半導体層の上方に絶縁膜を介して設けられる
請求項３に記載の表示装置。

【請求項5】

前記第１電極に電圧を印加する制御回路をさらに具備する
請求項３又は４に記載の表示装置。

【請求項6】

前記制御回路は、走査動作時に、前記第１電極に正電圧を印加し、走査停止時に、前記第１電極に負電圧を印加する
請求項５に記載の表示装置。

【請求項7】

前記画素アレイは、複数のサブアレイを含み、
前記ゲートドライバは、前記複数のサブアレイにそれぞれ設けられた複数のゲートドライバを含み、
前記第１電極は、前記サブアレイごとに電気的に分離される
請求項３乃至６の何れか１項に記載の表示装置。

【請求項8】

前記複数の画素の各々は、第２トランジスタを含み、
前記第２トランジスタは、第２反射膜で覆われている
請求項１乃至７の何れか１項に記載の表示装置。

【請求項9】

前記第２トランジスタは、第１ゲート電極と、第２ゲート電極とを含む
請求項８に記載の表示装置。

【請求項10】

前記第２トランジスタを覆う第２電極をさらに具備し、
前記第２反射膜は、前記第２電極上に設けられ、
前記第２電極は、前記第２トランジスタの前記第２ゲート電極として機能する
請求項９に記載の表示装置。

【請求項11】

前記第２トランジスタは、第２半導体層を含み、
前記第２トランジスタの前記第１ゲート電極は、前記第２半導体層の下方に絶縁膜を介して設けられ、
前記第２トランジスタの前記第２ゲート電極は、前記第２半導体層の上方に絶縁膜を介して設けられる
請求項１０に記載の表示装置。

【請求項12】

前記ゲートドライバは、縦続接続された複数のコア回路を有するシフトレジスタを含み、
前記複数のコア回路の各々は、
前段のコア回路の出力信号に対応する入力信号を第１ノードに転送する入力部と、
第１フレーム信号により有効化され、前記第１ノードの反転信号を第２ノードで保持する第１インバータ回路と、
前記第１フレーム信号と相補である第２フレーム信号により有効化され、前記第１ノードの反転信号を第３ノードで保持する第２インバータ回路とを含む
請求項１乃至１１の何れか１項に記載の表示装置。

【請求項13】

前記コア回路は、出力部を含み、
前記出力部は、出力トランジスタと、キャパシタとを含み、
前記出力トランジスタは、前記第１ノードに接続されたゲートと、クロック信号を受ける第１端子と、走査線に接続された第２端子とを有し、
前記キャパシタは、前記第１ノードに接続された第１電極と、前記走査線に接続された第２電極とを有する
請求項１２に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に関する。

【背景技術】

【0002】

アクティブマトリクス型の液晶表示装置或いは有機ＥＬ（electroluminescence）表示装置は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）をアクティブ素子として使用し、ＴＦＴをマトリクス状に配置した基板（ＴＦＴ基板と呼ぶ）を備えている。ＴＦＴ基板は、カラム方向にそれぞれが延びかつ画像信号が入力される複数の信号線と、ロウ方向にそれぞれが延びる複数の走査線とを有している。

【0003】

近年、走査線を駆動するゲートドライバをＴＦＴ基板上に形成し、ドライバＩＣのコスト削減および表示パネルの狭額縁（narrow bezel）化が図られている。また、ＴＦＴ基板上にゲートドライバを形成することで、走査線の引き回し配線の制約がなくなるため、車載向けなどで要求が高い異形ディスプレイ（四角形ではないディスプレイ）に対しても有用な技術となっている。このような技術は、ＧＩＰ（Gate driver in panel）、或いはＧＯＡ（Gate driver on array）と呼ばれている。

【0004】

ＧＩＰは、狭額縁及び異形ディスプレイを低コストで実現する上で極めて重要な技術である。しかし、額縁にゲートドライバを配置する構成の場合、ゲートドライバの配置領域が必要であるため狭額縁化にも限界がある。また、信頼性の問題（特に光リーク）を考慮すると、ある程度の面積の額縁を許容せざるを得ない。

【0005】

このような状況下で、ゲートドライバを表示領域内に搭載する技術が提案されている。ゲートドライバを表示領域内に搭載する技術は、例えばＧＩＡ（Gate driver in Active array）、或いはＧＤＭ（Gate driver monolithic circuitry）と呼ばれている。ＧＩＡは、狭額縁や異形ディスプレイに適用する技術として注目されている。また、ＧＩＡは、狭額縁化された複数の表示パネルを接続してマルチパネル型ディスプレイを形成するための技術や、Foldable(折りたためる)ディスプレイ構造を形成するための技術として開発されている。

【0006】

しかしながら、ＧＩＰのようにＴＦＴを用いた駆動回路をＴＦＴ基板上に形成しようとした場合には、ＴＦＴのもつ特性にばらつきがあるとゲートドライバの誤動作を引き起こしやすい。ＴＦＴの特性ばらつきを補正する手段として、ＴＦＴをデュアルゲート構造にした上で、バックゲート電圧でしきい値電圧を補正する技術がある。しかし、デュアルゲート構造を有するＴＦＴをゲートドライバに適用すると、表示装置の構成が複雑になる。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特許第６０７７７０４号公報

【特許文献2】特許第５１７８８０１号公報

【特許文献3】特許第６３１２９４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明は、表示特性を向上させることが可能な表示装置を提供する。

【課題を解決するための手段】

【0009】

本発明の第１態様によると、画像を表示する表示領域に設けられ、複数の画素を有する画素アレイと、前記画素アレイに設けられ、第１方向に延びる複数の走査線と、前記表示領域に設けられ、前記複数の走査線に接続され、複数の第１トランジスタを含むゲートドライバと、前記複数の第１トランジスタを覆う第１反射膜とを具備する表示装置が提供される。

【0010】

本発明の第２態様によると、前記複数の第１トランジスタの各々は、第１ゲート電極と、第２ゲート電極とを含む、第１態様に係る表示装置が提供される。

【0011】

本発明の第３態様によると、前記複数の第１トランジスタを覆う第１電極をさらに具備し、前記第１反射膜は、前記第１電極上に設けられ、前記第１電極は、前記第１トランジスタの前記第２ゲート電極として機能する、第２態様に係る表示装置が提供される。

【0012】

本発明の第４態様によると、前記第１トランジスタは、第１半導体層を含み、前記第１トランジスタの前記第１ゲート電極は、前記第１半導体層の下方に絶縁膜を介して設けられ、前記第１トランジスタの前記第２ゲート電極は、前記第１半導体層の上方に絶縁膜を介して設けられる、第３態様に係る表示装置が提供される。

【0013】

本発明の第５態様によると、前記第１電極に電圧を印加する制御回路をさらに具備する、第３又は第４態様に係る表示装置が提供される。

【0014】

本発明の第６態様によると、前記制御回路は、走査動作時に、前記第１電極に正電圧を印加し、走査停止時に、前記第１電極に負電圧を印加する、第５態様に係る表示装置が提供される。

【0015】

本発明の第７態様によると、前記画素アレイは、複数のサブアレイを含み、前記ゲートドライバは、前記複数のサブアレイにそれぞれ設けられた複数のゲートドライバを含み、前記第１電極は、前記サブアレイごとに電気的に分離される、第３乃至第６態様の何れかに係る表示装置が提供される。

【0016】

本発明の第８態様によると、前記複数の画素の各々は、第２トランジスタを含み、前記第２トランジスタは、第２反射膜で覆われている、第１乃至第７態様の何れかに係る表示装置が提供される。

【0017】

本発明の第９態様によると、前記第２トランジスタは、第１ゲート電極と、第２ゲート電極とを含む、第８態様に係る表示装置が提供される。

【0018】

本発明の第１０態様によると、前記第２トランジスタを覆う第２電極をさらに具備し、前記第２反射膜は、前記第２電極上に設けられ、前記第２電極は、前記第２トランジスタの前記第２ゲート電極として機能する、第９態様に係る表示装置が提供される。

【0019】

本発明の第１１態様によると、前記第２トランジスタは、第２半導体層を含み、前記第２トランジスタの前記第１ゲート電極は、前記第２半導体層の下方に絶縁膜を介して設けられ、前記第２トランジスタの前記第２ゲート電極は、前記第２半導体層の上方に絶縁膜を介して設けられる、第１０態様に係る表示装置が提供される。

【0020】

本発明の第１２態様によると、前記ゲートドライバは、縦続接続された複数のコア回路を有するシフトレジスタを含み、前記複数のコア回路の各々は、前段のコア回路の出力信号に対応する入力信号を第１ノードに転送する入力部と、第１フレーム信号により有効化され、前記第１ノードの反転信号を第２ノードで保持する第１インバータ回路と、前記第１フレーム信号と相補である第２フレーム信号により有効化され、前記第１ノードの反転信号を第３ノードで保持する第２インバータ回路とを含む、第１乃至第１１態様の何れかに係る表示装置が提供される。

【0021】

本発明の第１３態様によると、前記コア回路は、出力部を含み、前記出力部は、出力トランジスタと、キャパシタとを含み、前記出力トランジスタは、前記第１ノードに接続されたゲートと、クロック信号を受ける第１端子と、走査線に接続された第２端子とを有し、前記キャパシタは、前記第１ノードに接続された第１電極と、前記走査線に接続された第２電極とを有する、第１２態様に係る表示装置が提供される。

【発明の効果】

【0022】

本発明によれば、表示特性を向上させることが可能な表示装置を提供することができる。

【図面の簡単な説明】

【0023】

【図1】図１は、第１実施形態に係る液晶表示装置の模式的なレイアウト図である。

【図2】図２は、液晶表示装置のブロック図である。

【図3】図３は、表示領域の模式図である。

【図4】図４は、図２に示した画素アレイの模式図である。

【図5】図５は、図２に示したゲートドライバ群の模式図である。

【図6】図６は、図４に示したサブアレイの回路図である。

【図7】図７は、ゲートドライバに含まれるシフトレジスタのブロック図である。

【図8】図８は、図７に示したコア回路の回路図である。

【図9】図９は、ゲートドライバの配置領域を説明する模式図である。

【図10】図１０は、サブアレイ及びゲートドライバの平面図である。

【図11】図１１は、図１０のＡ－Ａ´線に沿ったサブアレイ及びゲートドライバの断面図である。

【図12】図１２は、図１０のＢ－Ｂ´線に沿ったサブアレイ及びゲートドライバの断面図である。

【図13】図１３は、図１０のＣ－Ｃ´線に沿ったサブアレイ及びゲートドライバの断面図である。

【図14】図１４は、図１０のＤ－Ｄ´線に沿ったサブアレイ及びゲートドライバの断面図である。

【図15】図１５は、図１０のＥ－Ｅ´線に沿ったサブアレイ及びゲートドライバの断面図である。

【図16】図１６は、蓄積容量電極の構成を説明する図である。

【図17】図１７は、複数の分割領域の配線を説明する図である。

【図18】図１８は、表示領域の実施例を説明する模式図である。

【図19】図１９は、デュアルゲート型ＴＦＴの特性を説明するグラフである。

【図20】図２０は、デュアルゲート型ＴＦＴの特性を説明するグラフである。

【図21】図２１は、走査線が選択された場合の電圧の立ち下がりの挙動を説明する図である。

【図22】図２２は、走査線が選択された場合の電圧の立ち下がりの挙動を説明するグラフである。

【図23】図２３は、第１実施形態に係る分割領域の走査動作を説明するタイミング図である。

【図24】図２４は、第１実施形態に係る分割領域の走査停止動作を説明するタイミング図である。

【図25】図２５は、第１実施形態に係る液晶表示装置の駆動パターン１を説明する模式図である。

【図26】図２６は、第１実施形態に係る液晶表示装置の駆動パターン２を説明する模式図である。

【図27】図２７は、シフトレジスタの動作を説明するタイミング図である。

【図28】図２８は、選択期間におけるコア回路のインバータ動作を説明する模式図である。

【図29】図２９は、第２実施形態に係る複数の分割領域の配線を説明する図である。

【図30】図３０は、第２実施形態に係る分割領域の走査動作を説明するタイミング図である。

【図31】図３１は、第２実施形態に係る分割領域の走査停止動作を説明するタイミング図である。

【図32】図３２は、第３実施形態に係る表示領域の模式図である。

【図33】図３３は、第３実施形態に係る液晶表示装置の駆動パターン１を説明する模式図である。

【図34】図３４は、第３実施形態に係る液晶表示装置の駆動パターン２を説明する模式図である。

【発明を実施するための形態】

【0024】

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らない。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複する説明は省略する。

【0025】

本実施形態では、表示装置として、液晶表示装置を例に挙げて説明する。本実施形態の液晶表示装置は、表示領域内にゲートドライバを配置する構成を有する。また、本実施形態の液晶表示装置は、外光を利用した反射表示と、バックライトを利用した透過表示とを行うことが可能な半透過型液晶表示装置である。

【0026】

［１］第１実施形態
［１－１］液晶表示装置１の構成
図１は、本発明の第１実施形態に係る液晶表示装置１の模式的なレイアウト図である。図１において、Ｘ方向は、走査線ＧＬが延びるロウ方向であり、Ｙ方向は、信号線ＳＬが延びるカラム方向である。液晶表示装置１は、ＴＦＴ基板２、集積回路（ＩＣ：integrated circuit）３、画素アレイ１０、及びゲートドライバ群１１を備える。

【0027】

ＴＦＴ基板２は、透明な絶縁基板で構成され、例えば、ガラス基板又はプラスチック基板などで構成される。ＴＦＴ基板２上には、画素アレイ１０、ゲートドライバ群１１、及び集積回路３が設けられる。ＴＦＴ基板２の上方には対向基板（図示せず）が配置され、ＴＦＴ基板２及び対向基板間には液晶層（図示せず）が配置される。

【0028】

画素アレイ１０には、それぞれがＸ方向に延びる複数の走査線ＧＬと、それぞれがＹ方向に延びる複数の信号線ＳＬとが配設される。画素アレイ１０が配置される領域は、表示領域４を構成する。表示領域４は、画像が表示される領域である。

【0029】

ゲートドライバ群１１は、表示領域４内に配置される。ゲートドライバ群１１は、複数の走査線ＧＬに接続される。なお、ゲートドライバ群１１の一部は、表示領域４の周辺の周辺領域に配置される。周辺領域は、液晶表示装置１の額縁に対応する。額縁は、例えば黒の遮光層で覆われ、観察者からは黒の領域として視認される。

【0030】

集積回路３は、複数の信号線ＳＬに接続される。また、集積回路３は、ゲートドライバ群１１に接続される。集積回路３は、ＩＣチップで構成される。

【0031】

図２は、液晶表示装置１のブロック図である。液晶表示装置１は、画素アレイ１０、ゲートドライバ群１１、ソースドライバ１２、共通電極ドライバ１３、電圧発生回路１４、制御回路１５、及びバックライト１６を備える。図１に示した集積回路３は、図２に示したソースドライバ１２、共通電極ドライバ１３、電圧発生回路１４、及び制御回路１５を含む。

【0032】

バックライト１６は、面光源を構成する。バックライト１６は、例えば、サイドライト型または直下型の照明装置で構成される。バックライト１６は、ＴＦＴ基板２の液晶層が配置される側と反対側に配置される。バックライト１６は、照明光を発光し、この照明光を画素アレイ１０に向けて照射する。

【0033】

画素アレイ１０は、マトリクス状に配置された複数の画素を備える。また、画素アレイ１０は、マトリクス状に配置された複数のサブアレイを備える。サブアレイの具体的な構成については後述する。画素アレイ１０には、それぞれがＸ方向に延びる複数の走査線ＧＬと、それぞれがＹ方向に延びる複数の信号線ＳＬとが配設される。走査線ＧＬと信号線ＳＬとの交差領域には、画素が配置される。

【0034】

ゲートドライバ群１１は、複数の走査線ＧＬに接続される。ゲートドライバ群１１は、複数のサブアレイに対応して設けられた複数のゲートドライバを備える。ゲートドライバの具体的な構成については後述する。ゲートドライバ群１１は、制御回路１５から送られる制御信号に基づいて、画素に含まれるスイッチング素子をオン／オフするための複数の走査信号を画素アレイ１０に送る。

【0035】

ソースドライバ１２は、複数の信号線ＳＬに接続される。ソースドライバ１２は、制御回路１５から制御信号、及び画像データを受ける。ソースドライバ１２は、制御信号に基づいて、画像データに対応する複数の階調信号（複数の駆動電圧）を画素アレイ１０に送る。

【0036】

共通電極ドライバ１３は、共通電圧Ｖｃｏｍを生成し、この共通電圧Ｖｃｏｍを画素アレイ１０内の共通電極に供給する。共通電極は、複数の画素ごとに設けられた複数の画素電極に液晶層を介して対向するように設けられる電極である。

【0037】

電圧発生回路１４は、液晶表示装置１の動作に必要な各種電圧を生成し、これら電圧を対応する回路に供給する。

【0038】

制御回路１５は、液晶表示装置１の動作を統括的に制御する。制御回路１５は、外部から画像データＤＴ及び制御信号ＣＮＴを受ける。制御回路１５は、画像データＤＴに基づいて、各種制御信号を生成し、これら制御信号を、対応する回路に送る。

【0039】

［１－１－１］表示領域４の構成
図３は、図１に示した表示領域４の模式図である。

【0040】

表示領域４は、マトリクス状（ｍ行×ｎ列）に配置された複数の分割領域ＤＩ_（１，１）～ＤＩ_（ｍ，ｎ）を備える。“ｍ”及び“ｎ”はそれぞれ、２以上の整数である。表示領域４が備える分割領域ＤＩの数は任意に設定可能である。本実施形態では、添え字（ｍ，ｎ）を省略した参照符号ＤＩの説明は、複数の分割領域に共通に適用される。他の添え字付きの参照符号についても同様である。

【0041】

各分割領域ＤＩには、サブアレイＳＡ、及びゲートドライバＧＤが設けられる。

【0042】

図４は、図２に示した画素アレイ１０の模式図である。画素アレイ１０は、マトリクス状（ｍ行×ｎ列）に配置された複数のサブアレイＳＡ_（１，１）～ＳＡ_（ｍ，ｎ）を備える。複数のサブアレイＳＡ_（１，１）～ＳＡ_（ｍ，ｎ）はそれぞれ、分割領域ＤＩ_（１，１）～ＤＩ_（ｍ，ｎ）に設けられる。

【0043】

各サブアレイＳＡは、マトリクス状に配置された複数の画素ＰＸを備える。１個のサブアレイＳＡには、複数の走査線ＧＬが配設される。すなわち、複数のサブアレイＳＡは、個別に走査が可能である。各列に含まれる複数のサブアレイＳＡ（すなわち、列方向に並んだ複数のサブアレイＳＡ）は、共通の信号線ＳＬに接続される。

【0044】

図５は、図２に示したゲートドライバ群１１の模式図である。ゲートドライバ群１１は、マトリクス状（ｍ行×ｎ列）に配置された複数のゲートドライバＧＤ_（１，１）～ＧＤ_（ｍ，ｎ）を備える。ゲートドライバＧＤ_（１，１）～ＧＤ_（ｍ，ｎ）はそれぞれ、分割領域ＤＩ_（１，１）～ＤＩ_（ｍ，ｎ）に設けられる。各ゲートドライバＧＤは、対応するサブアレイＳＡに配設された複数の走査線ＧＬに接続され、この複数の走査線ＧＬを走査する。図５では、ゲートドライバＧＤを構成する複数の回路素子が分割領域ＤＩ内に分散して配置される様子を模式的に示している。

【0045】

図６は、図４に示したサブアレイＳＡの回路図である。サブアレイＳＡには、複数の走査線ＧＬ１～ＧＬｉ、及び複数の信号線ＳＬ１～ＳＬｊが配設される。“ｉ”及び“ｊ”はそれぞれ、２以上の整数である。

【0046】

画素ＰＸは、スイッチング素子（アクティブ素子）１７、液晶容量（液晶素子）Ｃｌｃ、及び蓄積容量Ｃｓを備える。

【0047】

スイッチング素子１７としては、例えばＴＦＴ（Thin Film Transistor）が用いられ、またｎチャネルＴＦＴが用いられる。また、スイッチング素子１７は、第１ゲート電極と第２ゲート電極とを有するデュアルゲート型ＴＦＴで構成される。第１ゲート電極が回路図の上側のゲート電極であり、第２ゲート電極が回路図の下側のゲート電極である。第２ゲート電極は、ＴＦＴのバックゲートとして機能する。なお、トランジスタのソース及びドレインは、トランジスタに流れる電流の向きによって変化するが、以下の説明では、トランジスタの接続状態の一例を説明する。しかし、ソース及びドレインが名称通りに固定されるものでないことは勿論である。

【0048】

ＴＦＴ１７の第１ゲート電極は、走査線ＧＬに接続され、ＴＦＴ１７の第２ゲート電極は、蓄積容量線（蓄積電極ともいう）ＣｓＬに接続される。ＴＦＴ１７のドレインは、信号線ＳＬに接続され、そのソースは、液晶容量Ｃｌｃの一方の電極に接続される。液晶素子としての液晶容量Ｃｌｃは、画素電極と、共通電極と、これらに挟まれた液晶層とにより構成される。液晶容量Ｃｌｃの他方の電極には、共通電極ドライバ１３により共通電圧Ｖｃｏｍが印加される。

【0049】

蓄積容量Ｃｓの一方の電極は、液晶容量Ｃｌｃの一方の電極に接続される。蓄積容量Ｃｓの他方の電極は、蓄積容量線ＣｓＬに接続される。蓄積容量Ｃｓは、画素電極に生じる電位変動を抑制するとともに、画素電極に印加された駆動電圧を次の信号に対応する駆動電圧が印加されるまでの間保持する機能を有する。蓄積容量Ｃｓは、画素電極と、蓄積容量線ＣｓＬと、これらに挟まれた絶縁膜とにより構成される。蓄積容量線ＣｓＬには、電圧発生回路１４により蓄積容量電圧Ｖｃｓが印加される。蓄積容量電圧Ｖｃｓは、画素ＰＸが表示動作を行う期間に、例えば共通電圧Ｖｃｏｍと同じ電圧に設定される。

【0050】

［１－１－２］ゲートドライバＧＤの構成
次に、ゲートドライバＧＤの構成について説明する。ゲートドライバＧＤは、シフトレジスタＳＲを備える。図７は、ゲートドライバＧＤに含まれるシフトレジスタＳＲのブロック図である。

【0051】

シフトレジスタＳＲは、複数のコア回路ＲＧ１～ＲＧｉを備える。コア回路ＲＧ１～ＲＧｉはそれぞれ、走査線ＧＬ１～ＧＬｉに対応して設けられる。

【0052】

複数のコア回路ＲＧ１～ＲＧｉは、縦続接続される。各コア回路ＲＧは、入力データを一時的に記憶するレジスタとして機能する。シフトレジスタＳＲは、クロック信号に同期して動作し、入力データ（パルス信号）を順次シフトするように動作する。

【0053】

各コア回路ＲＧは、自身に入力される複数の信号の条件に応じて、パルス信号を出力するように構成される。各コア回路ＲＧは、入力端子Ｖ_ＩＮ、出力端子ＯＵＴ、フレーム端子Ｆｒ_ｏ、フレーム端子Ｆｒ_ｅ、クロック端子ＣＬＫ、クリア端子ＣＲ、及びリセット端子ＲＳＴ_ＩＮを備える。

【0054】

複数のコア回路ＲＧ１～ＲＧｉは、任意のコア回路ＲＧの出力端子ＯＵＴが、後段のコア回路ＲＧの入力端子Ｖ_ＩＮに接続されるようにして、縦続接続される。なお、１段目のコア回路ＲＧ１の入力端子Ｖ_ＩＮには、スタート信号ＳＴが入力される。

【0055】

コア回路ＲＧ１～ＲＧｉのフレーム端子Ｆｒ_ｏには、フレーム信号Ｆｒａｍｅ_ｏが入力される。コア回路ＲＧ１～ＲＧｉのフレーム端子Ｆｒ_ｅには、フレーム信号Ｆｒａｍｅ_ｅが入力される。コア回路ＲＧ１～ＲＧｉのクリア端子ＣＲには、クリア信号ＣＬＲが入力される。

【0056】

奇数番目のコア回路ＲＧ１、ＲＧ３、・・・のクロック端子ＣＬＫには、クロック信号ＣｌｋＡが入力される。偶数番目のコア回路ＲＧ２、ＲＧ４、・・・のクロック端子ＣＬＫには、クロック信号ＣｌｋＢが入力される。クロック信号ＣｌｋＡとクロック信号ＣｌｋＢとは、相補的な位相関係を有する。

【0057】

任意のコア回路ＲＧの出力端子ＯＵＴは、前段のコア回路ＲＧのリセット端子ＲＳＴ_ＩＮに接続される。最終段のコア回路ＲＧｉのリセット端子ＲＳＴ_ＩＮには、クリア信号ＣＬＲが入力される。

【0058】

複数のコア回路ＲＧ１～ＲＧｉの出力端子ＯＵＴはそれぞれ、走査線ＧＬ１～ＧＬｉに接続される。図７の各走査線ＧＬに接続されたキャパシタは、走査線に接続された画素の容量を簡略化して表している。

【0059】

制御回路１５は、前述したフレーム信号Ｆｒａｍｅ_ｏ、フレーム信号Ｆｒａｍｅ_ｅ、クロック信号ＣｌｋＡ、クロック信号ＣｌｋＢ、及びクリア信号ＣＬＲを生成し、これらの信号をシフトレジスタＳＲに供給する。

【0060】

［１－１－３］コア回路ＲＧの具体的な構成
次に、コア回路ＲＧの具体的な構成について説明する。図８は、図７に示したコア回路ＲＧの回路図である。コア回路ＲＧは、入力部２０、レジスタ部２１、出力部２２、プルダウン部２３、及びクリア部２４を備える。

【0061】

コア回路ＲＧは、画素アレイ１０のＴＦＴ１７と同じ構成を有するＴＦＴで構成される。すなわち、コア回路ＲＧに含まれるＴＦＴは、ＮチャネルＴＦＴで構成され、またデュアルゲート型ＴＦＴで構成される。図８では、図面が煩雑になるのを避けるために、ＴＦＴのバックゲート（第２ゲート電極）の図示を省略している。画素アレイ１０と同様に、ＴＦＴのバックゲートは、蓄積容量線ＣｓＬに接続される。以下、ＴＦＴを単にトランジスタと呼ぶ場合もある。本明細書では、トランジスタのソース及びドレインの一方を第１端子、他方を第２端子と呼ぶ場合もある。

【0062】

入力部２０は、入力信号ＶＩＮを受けるための回路である。入力部２０は、２個のトランジスタＭ２、Ｍ５を備える。トランジスタＭ２のゲートには、入力端子Ｖ_ＩＮを介して、入力信号ＶＩＮが入力される。入力信号ＶＩＮは、前段のコア回路ＲＧの出力信号に対応する。トランジスタＭ２のドレインは、自身のゲートに接続される。すなわち、トランジスタＭ２は、ダイオード接続される。トランジスタＭ２のソースは、ノードＡｎに接続される。トランジスタＭ２は、入力信号ＶＩＮがハイレベルの場合に、入力信号ＶＩＮをノードＡｎに転送し、入力信号ＶＩＮがローレベルの場合にオフする。

【0063】

トランジスタ（リセットトランジスタともいう）Ｍ５のゲートには、リセット端子ＲＳＴ_ＩＮを介して、リセット信号ＲＳＴが入力される。リセット信号ＲＳＴは、後段のコア回路ＲＧの出力信号に対応する。トランジスタＭ５のドレインは、ノードＡｎに接続される。トランジスタＭ５のソースは、電圧Ｖｇｌが供給される電源端子に接続される。電圧Ｖｇｌは、信号をローレベルに設定するための基準電圧であり、信号のハイレベル電圧より低い電圧である。電圧Ｖｇｌは、例えば、接地電圧ＧＮＤより低い負電圧であり、－１０Ｖ～－２０Ｖの範囲に設定される。

【0064】

レジスタ部２１は、選択状態および非選択状態においてキャパシタＣｂにかかる電圧を保持するための回路である。レジスタ部２１は、２個のインバータ回路２１ｏ、２１ｅと、トランジスタＭ１ｂとを備える。

【0065】

インバータ回路２１ｏは、３個のトランジスタＭ１ｏ、Ｍ６ｏ、Ｍ７ｏを備える。トランジスタＭ１ｏのゲートには、フレーム端子Ｆｒ_ｏを介して、フレーム信号Ｆｒａｍｅ_ｏが入力される。トランジスタＭ１ｏのドレインは、自身のゲートに接続される。トランジスタＭ１ｏのソースは、ノードＢｎｏに接続される。トランジスタＭ１ｏは、フレーム信号Ｆｒａｍｅ_ｏがハイレベルの場合に、フレーム信号Ｆｒａｍｅ_ｏをノードＢｎｏに転送し、フレーム信号Ｆｒａｍｅ_ｏがローレベルの場合にオフする。すなわち、インバータ回路２１ｏは、フレーム信号Ｆｒａｍｅ_ｏがハイレベルの場合に有効化される。

【0066】

トランジスタＭ６ｏのゲートは、ノードＢｎｏに接続される。トランジスタＭ６ｏのドレインは、ノードＡｎに接続される。トランジスタＭ６ｏのソースは、電圧Ｖｇｌが供給される電源端子に接続される。トランジスタＭ６ｏは、ノードＡｎの電位をプルダウンする機能を有する。

【0067】

トランジスタＭ７ｏのゲートは、ノードＡｎに接続される。トランジスタＭ７ｏのドレインは、ノードＢｎｏに接続される。トランジスタＭ７ｏのソースは、電圧Ｖｇｌが供給される電源端子に接続される。トランジスタＭ７ｏは、ノードＢｎｏの電位をプルダウンする機能を有する。

【0068】

インバータ回路２１ｅは、３個のトランジスタＭ１ｅ、Ｍ６ｅ、Ｍ７ｅを備える。トランジスタＭ１ｅのゲートには、フレーム端子Ｆｒ_ｅを介して、フレーム信号Ｆｒａｍｅ_ｅが入力される。トランジスタＭ１ｅのドレインは、自身のゲートに接続される。トランジスタＭ１ｅのソースは、ノードＢｎｅに接続される。トランジスタＭ１ｅは、フレーム信号Ｆｒａｍｅ_ｅがハイレベルの場合に、フレーム信号Ｆｒａｍｅ_ｅをノードＢｎｅに転送し、フレーム信号Ｆｒａｍｅ_ｅがローレベルの場合にオフする。すなわち、インバータ回路２１ｅは、フレーム信号Ｆｒａｍｅ_ｅがハイレベルの場合に有効化される。

【0069】

トランジスタＭ６ｅのゲートは、ノードＢｎｅに接続される。トランジスタＭ６ｅのドレインは、ノードＡｎに接続される。トランジスタＭ６ｅのソースは、電圧Ｖｇｌが供給される電源端子に接続される。トランジスタＭ６ｅは、ノードＡｎの電位をプルダウンする機能を有する。

【0070】

トランジスタＭ７ｅのゲートは、ノードＡｎに接続される。トランジスタＭ７ｅのドレインは、ノードＢｎｅに接続される。トランジスタＭ７ｅのソースは、電圧Ｖｇｌが供給される電源端子に接続される。トランジスタＭ７ｅは、ノードＢｎｅの電位をプルダウンする機能を有する。

【0071】

トランジスタＭ１ｂのゲートは、ノードＡｎに接続される。トランジスタＭ１ｂの電流経路の一端は、ノードＢｎｏに接続される。トランジスタＭ１ｂの電流経路の他端は、ノードＢｎｅに接続される。トランジスタＭ１ｂは、ノードＡｎがハイレベルの場合に、ノードＢｎｏとノードＢｎｅとを接続する。

【0072】

出力部２２は、出力信号を走査線ＧＬに出力するための回路である。出力部２２は、トランジスタ（出力トランジスタともいう）Ｍ３と、キャパシタＣｂとを備える。トランジスタＭ３のゲートは、ノードＡｎに接続される。トランジスタＭ３のドレインには、クロック信号Ｃｌｋが入力される。クロック信号Ｃｌｋは、クロック信号ＣｌｋＡ、ＣｌｋＢのいずれかであり、奇数番目のコア回路ＲＧの場合はクロック信号ＣｌｋＡであり、偶数番目のコア回路ＲＧの場合はクロック信号ＣｌｋＢである。トランジスタＭ３のソースは、ノードＱｎに接続される。

【0073】

キャパシタＣｂの一方の電極は、ノードＡｎに接続され、キャパシタＣｂの他方の電極は、ノードＱｎに接続される。ノードＱｎは、対応する走査線ＧＬに接続される。

【0074】

プルダウン部２３は、ノードＱｎの電位をプルダウンするための回路である。プルダウン部２３は、２個のトランジスタ（プルダウントランジスタともいう）Ｍ４ｏ、Ｍ４ｅを備える。トランジスタＭ４ｏのゲートは、ノードＢｎｏに接続される。トランジスタＭ４ｏのドレインは、ノードＱｎに接続される。トランジスタＭ４ｏのソースは、電圧Ｖｇｌが供給される電源端子に接続される。

【0075】

トランジスタＭ４ｅのゲートは、ノードＢｎｅに接続される。トランジスタＭ４ｅのドレインは、ノードＱｎに接続される。トランジスタＭ４ｅのソースは、電圧Ｖｇｌが供給される電源端子に接続される。

【0076】

クリア部２４は、ノードＡｎ、及びノードＱｎをクリアするための回路である。クリア部２４は、２個のトランジスタＭ８、Ｍ９を備える。トランジスタＭ８のゲートには、クリア端子ＣＲを介して、クリア信号ＣＬＲが入力される。トランジスタＭ８のドレインは、ノードＱｎに接続される。トランジスタＭ８のソースは、電圧Ｖｇｌが供給される電源端子に接続される。

【0077】

トランジスタＭ９のゲートには、クリア端子ＣＲを介してクリア信号ＣＬＲが入力される。トランジスタＭ９のドレインは、ノードＡｎに接続される。トランジスタＭ９のソースは、電圧Ｖｇｌが供給される電源端子に接続される。

【0078】

［１－１－４］ゲートドライバＧＤの配置
次に、ゲートドライバＧＤの配置について説明する。図９は、ゲートドライバＧＤの配置領域を説明する模式図である。

【0079】

Ｘ方向に隣接する画素ＰＸの間の領域、及びＹ方向に隣接する画素ＰＸの間の領域は、ゲートドライバ配置領域ＧＡとして用いられる。

【0080】

ゲートドライバＧＤは、複数のアクティブ素子（複数のデュアルゲート型ＴＦＴ及び複数のキャパシタを含む）を含む。複数のアクティブ素子は、ゲートドライバ配置領域ＧＡに配置される。

【0081】

図９の例では、ゲートドライバ配置領域ＧＡには、ノードＡｎを構成する配線ＡｎＬ、及び電圧Ｖｇｌを供給するための電源線ＶｇｌＬが配設されている。図９には、一例として、トランジスタＭ６ｅ、Ｍ７ｅを示している。トランジスタＭ６ｅ、Ｍ７ｅの接続関係は、図８と同じである。トランジスタＭ６ｅ、Ｍ７ｅは、デュアルゲート型ＴＦＴで構成される。トランジスタＭ６ｅ、Ｍ７ｅのバックゲート（第２ゲート電極）は、蓄積容量線ＣｓＬに接続される。

【0082】

［１－１－５］サブアレイＳＡ及びゲートドライバＧＤの詳細な構成
図１０は、サブアレイＳＡ及びゲートドライバＧＤの平面図である。図１１は、図１０のＡ－Ａ´線に沿ったサブアレイＳＡ及びゲートドライバＧＤの断面図である。図１２は、図１０のＢ－Ｂ´線に沿ったサブアレイＳＡ及びゲートドライバＧＤの断面図である。図１３は、図１０のＣ－Ｃ´線に沿ったサブアレイＳＡ及びゲートドライバＧＤの断面図である。図１４は、図１０のＤ－Ｄ´線に沿ったサブアレイＳＡ及びゲートドライバＧＤの断面図である。図１５は、図１０のＥ－Ｅ´線に沿ったサブアレイＳＡ及びゲートドライバＧＤの断面図である。図１０には、サブアレイＳＡに含まれるＸ方向に並んだ６個の画素ＰＸを抽出して示している。また、図１０には、ゲートドライバＧＤに含まれるトランジスタＭ６ｅ、Ｍ７ｅを抽出して示している。

【0083】

（サブアレイＳＡの構成）
最初に、サブアレイＳＡに含まれる画素ＰＸの構成について説明する。
液晶表示装置１は、スイッチング素子及び画素電極などが形成されるＴＦＴ基板２と、ＴＦＴ基板２に対向配置されかつカラーフィルタなどが形成されるカラーフィルタ基板（ＣＦ基板という）３１とを備える。ＴＦＴ基板２及びＣＦ基板３１の各々は、透明かつ絶縁性を有する基板（例えば、ガラス基板、又はプラスチック基板）から構成される。

【0084】

液晶層３２は、ＴＦＴ基板２及びＣＦ基板３１間に挟持及び充填される。具体的には、液晶層３２は、ＴＦＴ基板２、ＣＦ基板３１、及びシール材（図示せず）によって包囲された表示領域内に封入される。シール材は、例えば、紫外線硬化樹脂、熱硬化樹脂、又は紫外線・熱併用型硬化樹脂等からなり、製造プロセスにおいてＴＦＴ基板２又はＣＦ基板３１に塗布された後、紫外線照射、又は加熱等により硬化させられる。

【0085】

液晶層３２を構成する液晶材料は、印加された電界に応じて液晶分子の配向が操作されて光学特性が変化する。本実施形態の液晶表示装置１は、例えば、垂直配向（ＶＡ：Vertical Alignment）型液晶を用いたＶＡモードである。液晶層３２としては、負の誘電率異方性を有するネガ型（Ｎ型）のネマティック液晶が用いられる。液晶層３２は、初期状態において、垂直配向となる。液晶分子は、無電圧（無電界）時には基板の主面に対してほぼ垂直に配向する。電圧印加（電界印加）時には、液晶分子のダイレクタが水平方向（基板の主面に平行な方向）に向かって傾く。なお、液晶モードとしては、ＶＡモードに限定されず、ＴＮ（Twisted Nematic）モード、及びホモジニアスモードなど種々の液晶モードを適用することができる。

【0086】

次に、ＴＦＴ基板２側の構成について説明する。ＴＦＴ基板２の液晶層３２側には、画素ごとに、デュアルゲート型ＴＦＴ１７が設けられる。ＴＦＴ１７は、第１ゲート電極３３、ゲート絶縁膜３４、半導体層３５、ソース電極３６、ドレイン電極３７、及び第２ゲート電極（蓄積容量電極）４０を備える。ＴＦＴ１７をトランジスタと呼ぶ場合もある。

【0087】

ＴＦＴ基板２上には、走査線ＧＬと、走査線ＧＬに接続された第１ゲート電極３３とが設けられる。走査線ＧＬは、Ｘ方向に延びる。第１ゲート電極３３は、走査線ＧＬからＹ方向に延びる。走査線ＧＬ、及び第１ゲート電極３３は、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、及びタングステン（Ｗ）のいずれか、又はこれらの１種類以上を含む合金等で構成される。

【0088】

走査線ＧＬ、及び第１ゲート電極３３上には、ゲート絶縁膜３４が設けられる。ゲート絶縁膜３４は、透明な絶縁材料で構成され、例えばシリコン窒化物（ＳｉＮ）で構成される。

【0089】

ゲート絶縁膜３４上には、半導体層３５が設けられる。図１０において、半導体層３５にハッチングを付している。半導体層３５は、例えばアモルファスシリコンで構成される。

【0090】

半導体層３５上には、Ｘ方向に離間したソース電極３６及びドレイン電極３７が設けられる。ゲート絶縁膜３４上には、ソース電極３６からＸ方向に延びる接続電極３８が設けられる。ゲート絶縁膜３４上には、Ｙ方向に延びる信号線ＳＬが設けられる。ドレイン電極３７は、信号線ＳＬに接続される。ソース電極３６、ドレイン電極３７、接続電極３８、及び信号線ＳＬは、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、及びタングステン（Ｗ）のいずれか、又はこれらの１種類以上を含む合金等で構成される。

【0091】

ソース電極３６及びドレイン電極３７上には、絶縁層３９が設けられる。絶縁層３９は、透明な絶縁材料で構成され、例えばシリコン窒化物（ＳｉＮ）で構成される。

【0092】

絶縁層３９上には、蓄積容量電極（Ｃｓ電極）４０が設けられる。蓄積容量電極４０は、ＴＦＴ１７の第２ゲート電極と兼用される。蓄積容量電極４０は、透明電極で構成され、例えばＩＴＯ（インジウム錫酸化物）で構成される。蓄積容量電極４０は、画素ＰＸごとに開口部４０Ａを有する。蓄積容量電極４０は、画素ＰＸの周囲を囲むように構成される。蓄積容量電極４０は、半導体層３５を覆う電極部分を含み、実質的に当該電極部分が第２ゲート電極として機能する。蓄積容量電極４０は、走査線ＧＬ及び信号線ＳＬを覆うように構成される。本実施形態では、蓄積容量電極４０は、分割領域ＤＩごとに電気的に分離される。すなわち、蓄積容量電極４０に印加される蓄積容量電圧Ｖｃｓは、サブアレイＳＡごとに制御可能である。

【0093】

蓄積容量電極４０上には、反射膜４１が設けられる。反射膜４１は、例えば、アルミニウム（Ａｌ）、銀（Ａｇ）、又はこれらの１種類以上を含む合金等で構成される。反射膜４１は、画素ＰＸごとに開口部４１Ａを有する。反射膜４１は、画素ＰＸの周囲を囲むように構成される。反射膜４１は、半導体層３５を覆うように構成される。これにより、ＴＦＴ１７は、反射膜４１で遮光される。また、反射膜４１は、走査線ＧＬ、及び信号線ＳＬを覆うように構成される。画素ＰＸのうち反射膜４１が設けられた領域が反射領域であり、反射膜４１が設けられていない領域（反射膜４１の開口部４１Ａが占める領域）が透過領域である。反射領域は、太陽光を含む外光を利用した反射表示を行う領域であり、透過領域は、バックライトの光を利用した透過表示を行う領域である。

【0094】

本実施形態では、反射膜４１の平面形状は、蓄積容量電極４０の平面形状と同じである。しかし、これに限定されず、反射膜４１と蓄積容量電極４０とは同じ平面形状でなくてもよい。例えば、蓄積容量電極４０の面積は、反射膜４１の面積より大きくてもよい。反射膜４１は、蓄積容量電極４０と同様に、分割領域ＤＩごとに電気的に分離される。

【0095】

反射膜４１上には、絶縁層４２が設けられる。絶縁層４２は、透明な絶縁材料で構成され、例えばシリコン窒化物（ＳｉＮ）で構成される。

【0096】

絶縁層４２上には、画素電極４３が設けられる。画素電極４３は、透明電極で構成され、例えばＩＴＯで構成される。画素電極４３は、画素として規定される領域全体に設けられる。画素ＰＸは、画素電極４３が占める領域に対応する。

【0097】

前述した蓄積容量電極４０は、画素電極４３と部分的に重なるように構成される。画素電極４３と蓄積容量電極４０とが重なった部分は、蓄積容量を構成する。

【0098】

絶縁層３９、４２内には、画素電極４３と接続電極３８とを接続するコンタクト４４が設けられる。コンタクト４４は、画素電極４３と同じ材料で構成される。

【0099】

画素電極４３上には、液晶層３２の配向を制御する配向膜（図示せず）が設けられる。

【0100】

次に、ＣＦ基板３１側の構成について説明する。
ＣＦ基板３１の液晶層３２側には、遮光層（ブラックマトリクス、ブラックマスクともいう）４５が設けられる。ブラックマトリクス４５は、画素ＰＸの境界に配置される。ブラックマトリクス４５は、例えば、画素ＰＸを囲むようにして網目状に形成される。ブラックマトリクス４５は、画素ＰＸの境界で発生する不要な光を遮光し、コントラストを向上させる機能を有する。

【0101】

ＣＦ基板３１上及びブラックマトリクス４５上には、複数のカラーフィルタが設けられる。複数のカラーフィルタ（カラー部材）は、複数の赤フィルタ４６Ｒ、複数の緑フィルタ４６Ｇ、及び複数の青フィルタ４６Ｂを備える。一般的なカラーフィルタは光の三原色である赤（Ｒ）、緑（Ｇ）、青（Ｂ）で構成される。隣接したＲ、Ｇ、Ｂの三色のセットが表示の単位（画素）となっており、１つの画素中のＲ、Ｇ、Ｂのいずれか単色の部分はサブピクセル（サブ画素）と呼ばれる最小駆動単位である。ＴＦＴ及び画素電極は、サブピクセルごとに設けられる。本明細書の説明では、画素とサブ画素との区別が特に必要な場合を除き、サブ画素を画素と呼ぶものとする。カラーフィルタの配列としては、ストライプ配列、モザイク配列、及びデルタ配列を含む任意の配列を適用可能である。

【0102】

カラーフィルタ４６Ｒ、４６Ｇ、４６Ｂ上には、共通電極４７が設けられる。共通電極４７は、液晶表示装置１の表示領域全体に平面状に形成される。共通電極４７は、透明電極で構成され、例えばＩＴＯで構成される。共通電極４７上には、液晶層３２の電圧印加時の配向を制御するために突起などの構造物を形成してもよい。

【0103】

共通電極４７上には、液晶層３２の配向を制御する配向膜（図示せず）が設けられる。

【0104】

なお、液晶表示装置１は、ＴＦＴ基板２及びＣＦ基板３１を挟むように配置された２個の偏光板（図示せず）を備える。偏光板の構成は、表示モード（ノーマリーホワイト、又はノーマリーブラック）、及び液晶配向に応じて適宜設定される。

【0105】

（ゲートドライバＧＤの構成）
次に、ゲートドライバＧＤの構成について説明する。ゲートドライバＧＤは、前述したゲートドライバ配置領域ＧＡに配置される。ゲートドライバ配置領域ＧＡは、図１０に示すゲートドライバ配置領域ＧＡ１、ＧＡ２を含む。

【0106】

ゲートドライバ配置領域ＧＡ１において、ＴＦＴ基板２上には、Ｘ方向に延びる配線ＡｎＬと、ジグザク形状を有しつつＸ方向に延びる配線ＢｎｅＬとが設けられる。配線ＢｎｅＬは、ノードＢｎｅを構成する。

【0107】

まず、トランジスタＭ７ｅの構成について説明する。ＴＦＴ基板２上には、配線ＡｎＬに接続された第１ゲート電極５０が設けられる。第１ゲート電極５０の上方には、ゲート絶縁膜３４を介して、半導体層５１が設けられる。図１０において、半導体層５１にハッチングを付している。半導体層５１は、例えばアモルファスシリコンで構成される。半導体層５１上には、ソース電極５２及びドレイン電極５３が設けられる。図１０の例では、ソース電極５２は、ドレイン電極５３を挟む２個の電極で構成される。

【0108】

ゲート絶縁膜３４上には、画素ＰＸをＹ方向に横断する電源線ＶｇｌＬ_１が設けられる。ソース電極５２は、電源線ＶｇｌＬ_１に接続される。ドレイン電極５３は、コンタクト５４を介して、配線ＢｎｅＬに接続される。

【0109】

半導体層５１の上方には、絶縁層３９を介して、蓄積容量電極４０が設けられる。蓄積容量電極４０は、トランジスタＭ７ｅの第２ゲート電極と兼用される。具体的には、蓄積容量電極４０は、半導体層５１を覆う電極部分を含み、実質的に当該電極部分が第２ゲート電極として機能する。このようにして、トランジスタＭ７ｅは、デュアルゲート型ＴＦＴで構成される。

【0110】

蓄積容量電極４０上には、反射膜４１が設けられる。反射膜４１は、ゲートドライバ配置領域ＧＡ１、ＧＡ２全体に設けられる。すなわち、ゲートドライバＧＤに含まれるＴＦＴは、反射膜４１で遮光される。

【0111】

次に、トランジスタＭ６ｅの構成について説明する。ＴＦＴ基板２上には、配線ＢｎｅＬに接続された第１ゲート電極５５が設けられる。第１ゲート電極５５の上方には、ゲート絶縁膜３４を介して、半導体層５６が設けられる。図１０において、半導体層５６にハッチングを付している。半導体層５６は、例えばアモルファスシリコンで構成される。半導体層５６上には、ソース電極５７及びドレイン電極５８が設けられる。図１０の例では、ソース電極５７は、ドレイン電極５８を挟む２個の電極で構成される。ソース電極５７は、電源線ＶｇｌＬ_１に接続される。ドレイン電極５８は、コンタクト５９を介して、配線ＡｎＬに接続される。

【0112】

半導体層５６の上方には、絶縁層３９を介して、蓄積容量電極４０が設けられる。蓄積容量電極４０は、トランジスタＭ６ｅの第２ゲート電極と兼用される。具体的には、蓄積容量電極４０は、半導体層５６を覆う電極部分を含み、実質的に当該電極部分が第２ゲート電極として機能する。このようにして、トランジスタＭ６ｅは、デュアルゲート型ＴＦＴで構成される。

【0113】

次に、ゲートドライバ配置領域ＧＡに設けられる他の配線の一例について説明する。
ゲートドライバ配置領域ＧＡ２において、ＴＦＴ基板２上には、Ｘ方向に延びる電源線ＶｇｌＬ_２が設けられる。Ｙ方向に延びる複数の電源線ＶｇｌＬ_１は、複数のコンタクト６０を介して、電源線ＶｇｌＬ_２に接続される。

【0114】

ゲート絶縁膜３４上には、Ｙ方向にゲートドライバ配置領域ＧＡ１、ＧＡ２を横断する電源線ＶｇｌＬ_３が設けられる。電源線ＶｇｌＬ_３は、コンタクト６０を介して、電源線ＶｇｌＬ_２に接続される。

【0115】

ゲートドライバ配置領域ＧＡ２において、ＴＦＴ基板２上には、Ｘ方向に延びるゲート配線６１が設けられる。ゲート絶縁膜３４上には、画素ＰＸをＹ方向に横断する配線６３が設けられる。配線６３は、コンタクト６２を介して、ゲート配線６１に接続される。

【0116】

ゲートドライバ配置領域ＧＡ１において、ＴＦＴ基板２上には、Ｘ方向に延びるゲート配線６５が設けられる。配線６３は、コンタクト６４を介して、ゲート配線６５に接続される。

【0117】

［１－１－６］蓄積容量電極４０の構成
次に、蓄積容量電極４０の構成について説明する。

【0118】

図１６は、蓄積容量電極４０の構成を説明する図である。以下では、表示領域４が９（＝３×３）個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）で構成される場合を例に挙げて説明する。

【0119】

一行目の分割領域ＤＩ_（１，１）～ＤＩ_（１，３）の各々には、複数の走査線ＧＬ１、ＧＬ２、ＧＬ３、・・・が配設される。２行目の分割領域ＤＩ_（２，１）～ＤＩ_（２，３）の各々には、複数の走査線ＧＬｐ、ＧＬ（ｐ＋１）、ＧＬ３（ｐ＋２）、・・・が配設される。３行目の分割領域ＤＩ_（３，１）～ＤＩ_（３，３）の各々には、複数の走査線ＧＬｑ、ＧＬ（ｑ＋１）、ＧＬ３（ｑ＋２）、・・・が配設される。

【0120】

蓄積容量電極４０は、９個の蓄積容量電極４０_（１，１）～４０_（３，３）で構成される。蓄積容量電極４０_（１，１）～４０_（３，３）はそれぞれ、分割領域ＤＩ_（１，１）～ＤＩ_（３，３）に配置される。蓄積容量電極４０_（１，１）～４０_（３，３）は、互いに電気的に分離される。なお、本実施形態では、反射膜４１は、蓄積容量電極４０と同様に、分割領域ＤＩごとに電気的に分離される。これにより、複数の蓄積容量電極４０を電気的に分離することができる。

【0121】

制御回路１５は、蓄積容量電極４０_（１，１）～４０_（３，３）を個別に電圧制御可能である。また、制御回路１５は、蓄積容量電極４０_（１，１）～４０_（３，３）に印加する蓄積容量電圧Ｖｃｓを個別に制御可能である。これにより、制御回路１５は、分割領域ＤＩごとに、デュアルゲート型ＴＦＴの第２ゲート電極の電圧を制御可能である。

【0122】

［１－２］複数の分割領域ＤＩの配線
次に、複数の分割領域ＤＩの配線について説明する。

【0123】

図１７は、複数の分割領域ＤＩの配線を説明する図である。以下では、表示領域４が９（＝３×３）個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）で構成される場合を例に挙げて説明する。以下の説明では、電圧Ｖｇｌ、フレーム信号Ｆｒａｍｅ_ｅ、クリア信号ＣＬＲ、スタート信号ＳＴ、クロック信号ＣｌｋＡ、及びクロック信号ＣｌｋＢを供給するための配線をそれぞれ、Ｖｇｌ線、Ｆｒａｍｅ_ｅ線、及びＦｒａｍｅ_ｏ線、ＣＬＲ線、ＳＴ線、ＣｌｋＡ線、及びＣｌｋＢ線と呼ぶ。

【0124】

複数の分割領域ＤＩへの配線は、以下のように行う。
・ゲートドライバＧＤは、分割領域ＤＩごとに配置する。
・電源線は、Ｖｇｌ線のみ配線する。
・Ｆｒａｍｅ_ｅ線、及びＦｒａｍｅ_ｏ線は、全画面共通信号として配線する。
・ＣＬＲ線は、分割領域ＤＩごとに配線する。
・ＳＴ線、ＣｌｋＡ線、及びＣｌｋＢ線は、走査線方向（Ｘ方向）の分割領域ＤＩごとに配線する。

【0125】

スタート信号ＳＴは、３個のスタート信号ＳＴ１～ＳＴ３で構成される。スタート信号ＳＴ１～ＳＴ３はそれぞれ、３本のＳＴ１線～ＳＴ３線を用いて供給される。

【0126】

クロック信号ＣｌｋＡは、３個のクロック信号ＣｌｋＡ１～ＣｌｋＡ３で構成される。クロック信号ＣｌｋＡ１～ＣｌｋＡ３はそれぞれ、３本のＣｌｋＡ１線～ＣｌｋＡ３線を用いて供給される。

【0127】

クロック信号ＣｌｋＢは、３個のクロック信号ＣｌｋＢ１～ＣｌｋＢ３で構成される。クロック信号ＣｌｋＢ１～ＣｌｋＢ３はそれぞれ、３本のＣｌｋＢ１線～ＣｌｋＢ３線を用いて供給される。

【0128】

クリア信号ＣＬＲは、９個のクリア信号ＣＬＲ１１～ＣＬＲ３３で構成される。クリア信号ＣＬＲ１１～ＣＬＲ３３は、９本のＣＬＲ１１線～ＣＬＲ３３線を用いて供給される。

【0129】

スタート信号ＳＴ１は、１行目の分割領域ＤＩ_（１，１）、ＤＩ_（１，２）、ＤＩ_（１，３）に入力される。スタート信号ＳＴ２は、２行目の分割領域ＤＩ_（２，１）、ＤＩ_（２，２）、ＤＩ_（２，３）に入力される。スタート信号ＳＴ３は、３行目の分割領域ＤＩ_（３，１）、ＤＩ_（３，２）、ＤＩ_（３，３）に入力される。９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）は、行単位で、スタート制御を行うことが可能である。

【0130】

クロック信号ＣｌｋＡ１、ＣｌｋＢ１は、１行目の分割領域ＤＩ_（１，１）、ＤＩ_（１，２）、ＤＩ_（１，３）に入力される。クロック信号ＣｌｋＡ２、ＣｌｋＢ２は、２行目の分割領域ＤＩ_（２，１）、ＤＩ_（２，２）、ＤＩ_（２，３）に入力される。クロック信号ＣｌｋＡ３、ＣｌｋＢ３は、３行目の分割領域ＤＩ_（３，１）、ＤＩ_（３，２）、ＤＩ_（３，３）に入力される。９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）は、行単位で、クロック制御を行うことが可能である。

【0131】

９個のクリア信号ＣＬＲ１１～ＣＬＲ３３はそれぞれ、９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）に入力される。９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）は、９個のクリア信号ＣＬＲ１１～ＣＬＲ３３を用いて、個別に走査を停止し、データの書き換えを行わないようにする（表示を保持する）ことが可能である。

【0132】

フレーム信号Ｆｒａｍｅ_ｅは、全ての分割領域ＤＩに入力される。フレーム信号Ｆｒａｍｅ_ｏは、全ての分割領域ＤＩに入力される。Ｖｇｌ線は、全ての分割領域ＤＩに配線される。

【0133】

［１－３］表示領域４の実施例
次に、表示領域４の実施例について説明する。図１８は、表示領域４の実施例を説明する模式図である。分割領域ＤＩの行番号ｍ、分割領域ＤＩの列番号ｎ、分割領域ＤＩ内の走査線番号ｉとする。

【0134】

表示領域４は、例えば、（４８０×６４０）ピクセルを有する。表示領域４は、９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）を有する。

【0135】

各分割領域ＤＩの走査線の数は、１６０本である。１列目の分割領域ＤＩの列数は、２１３である。２列目の分割領域ＤＩの列数は、２１４である。３列目の分割領域ＤＩの列数は、２１３である。分割領域ＤＩの列数は、信号線ＳＬの数に対応する。

【0136】

［１－４］動作
上記のように構成された液晶表示装置１の動作について説明する。

【0137】

［１－４－１］デュアルゲート型ＴＦＴの特性
デュアルゲート型ＴＦＴの特性について説明する。本実施形態では、画素ＰＸに含まれるＴＦＴ１７、及びゲートドライバＧＤを構成するＴＦＴは、デュアルゲート型ＴＦＴで構成される。

【0138】

図１９は、デュアルゲート型ＴＦＴの特性を説明するグラフである。図１９の縦軸は、デュアルゲート型ＴＦＴのドレイン電流Ｉｄ（Ａ）、横軸は、第１ゲート電極のゲート電圧（第１ゲート電圧ともいう）Ｖｇｓ（Ｖ）である。ゲート電圧は、ゲート及びソース間の電圧を意味する。図１９の条件は、ドレイン電圧Ｖｄ＝１Ｖ、Ｗ／Ｌ＝１０である。ドレイン電圧は、ドレイン及びソース間の電圧を意味する。Ｗ／Ｌは、チャネル長Ｌに対するチャネル幅Ｗの比である。

【0139】

第２ゲート電極には、蓄積容量電圧Ｖｃｓが印加される。図１９には、蓄積容量電圧Ｖｃｓを、－５Ｖ、－３Ｖ、－２Ｖ、０Ｖ、１Ｖ、２Ｖに変化させたグラフを載せている。

【0140】

図１９から理解できるように、第２ゲート電極の電圧を変化させることで、デュアルゲート型ＴＦＴの特性を変化させることができる。また、第２ゲート電極の電圧が高くなるにつれて、ドレイン電流Ｉｄが大きくなり、すなわち、駆動能力が高くなる。

【0141】

図２０は、デュアルゲート型ＴＦＴの特性を説明するグラフである。図２０の縦軸は、デュアルゲート型ＴＦＴのドレイン電流Ｉｄ（Ａ）、横軸は、第２ゲート電極のゲート電圧（第２ゲート電圧ともいう）（Ｖ）である。図２０の条件は、第１ゲート電極のゲート電圧Ｖｇｓ＝２０Ｖ、ドレイン電圧Ｖｄ＝１Ｖである。

【0142】

図２０から理解できるように、第２ゲート電極の電圧が高くなるほど、ドレイン電流Ｉｄが大きくなり、すなわち、駆動能力が高くなる。

【0143】

本実施形態では、デュアルゲート型ＴＦＴの第１ゲート電極は、ＴＦＴをオン及びオフさせるために使用し、第２ゲート電極は、ＴＦＴの特性を調整するために使用する。本実施形態では、第２ゲート電極として利用される蓄積容量電極４０は、分割領域ＤＩごとに電気的に分離される。すなわち、蓄積容量電極４０に印加される蓄積容量電圧Ｖｃｓは、分割領域ＤＩごとに制御可能である。

【0144】

分割領域ＤＩごとに第２ゲート電極の電圧を制御できる構造を用いることで、表示動作を行うときには、第２ゲート電圧を高くして、ＴＦＴの駆動能力を高くする。また、走査を停止する際には、第２ゲート電圧を低くして、電流Ｉｓｓを低くする。電流Ｉｓｓは、ゲート電圧Ｖｇｓ＝０Ｖ時のドレイン電流である。これにより、ＴＦＴのリーク電流を抑制する。

【0145】

また、第２ゲート電極に負バイアスを印加すると、第１ゲート電圧の立ち下がり挙動が大きく変化することから、画素ＴＦＴのフィードスルー電圧を制御することも可能となる。すなわち、第２ゲート電圧によって液晶表示装置の表示特性を調整することにも利用できる。

【0146】

図２１は、走査線ＧＬが選択された場合の電圧の立ち下がりの挙動を説明する図である。図２２は、走査線ＧＬが選択された場合の電圧の立ち下がりの挙動を説明するグラフである。走査線ＧＬ及び信号線ＳＬの各々に示した“Ｒ”、“Ｃ”は、配線の抵抗、容量を表している。

【0147】

走査線ＧＬがハイレベル（電圧Ｖｇｈ）になると、ＴＦＴ１７がオンし、ドレイン電流Ｉｄが流れる。走査線ＧＬの電圧が電圧Ｖｇｈから電圧Ｖｇｌに立ち下がる際、ＴＦＴ１７の第１ゲート電極と画素電極との間の寄生容量Ｃｇｓを介して画素電極に電位変動が生じる。信号線ＳＬの電圧がＶｌｃｄであるとすると、第１ゲート電圧がＶｌｃｄに到達するまではＴＦＴ１７はオン状態であるため、寄生容量Ｃｇｓによる電位差に応じてドレイン電流Ｉｄが流れる。最終的に、ＶｌｃｄよりΔＶだけ小さい電圧が画素電極に印加される。

【0148】

走査線ＧＬの電圧が電圧Ｖｇｈから電圧Ｖｇｌに立ち下がる時間をΔｔとする。ΔＶは、以下の式（１）で表される。

【数1】

【0149】

上記説明により、第１ゲート電圧Ｖｇｓ及びドレイン電圧Ｖｄともに小さな電位差が画素電極に書き込まれる電圧を決定することが分かる。本実施形態では、分割領域ＤＩごとに蓄積容量電圧Ｖｃｓを制御できるため、複数の分割領域ＤＩで画素電極に書き込まれる電圧をおおよそ同じにするように制御できる。これにより、分割領域ＤＩの境界における表示の差（例えば輝度の差）を低減できる。

【0150】

［１－４－２］表示領域４の走査動作
まず、１個の分割領域ＤＩの走査動作について説明する。図２３は、分割領域ＤＩの走査動作を説明するタイミング図である。

【0151】

制御回路１５は、外部から垂直同期信号Ｖｓｙｎｃを受ける。垂直同期信号Ｖｓｙｎｃが一旦ローレベルになってから、再度ローレベルになるまでの期間（又は、垂直同期信号Ｖｓｙｎｃがハイレベルの期間）が１フレームである。１フレームとは、サブアレイＳＡに含まれる全ての走査線を１回走査する期間であり、また、分割領域ＤＩに１つの画像を表示する期間である。

【0152】

任意の分割領域ＤＩ_（ｍ，ｎ）には、クロック信号ＣｌｋＡｍ、ＣｌｋＢｍ、スタート信号ＳＴｍ、及びクリア信号ＣＬＲｍｎが入力される。

【0153】

時刻ｔ１において、垂直同期信号Ｖｓｙｎｃがローレベルからハイレベルに遷移する。時刻ｔ１において、制御回路１５は、スタート信号ＳＴｍをハイレベルにする。スタート信号ＳＴｍに応答して、ゲートドライバＧＤ_（ｍ，ｎ）は、スキャン動作を開始する。

【0154】

時刻ｔ２において、制御回路１５は、分割領域ＤＩ_（ｍ，ｎ）に、クロック信号ＣｌｋＡｍ、ＣｌｋＢｍを入力する。クロック信号ＣｌｋＡｍとクロック信号ＣｌｋＢｍとは、相補的な位相関係を有する。クロック信号ＣｌｋＡｍ、ＣｌｋＢｍに応答して、ゲートドライバＧＤ_（ｍ，ｎ）は、スキャン動作を実行、すなわち複数の走査線ＧＬを順にハイレベルにする。

【0155】

時刻ｔ３において、最後の走査線ＧＬｉがハイレベルからローレベルに遷移する。時刻ｔ３において、制御回路１５は、クリア信号ＣＬＲｍｎをハイレベルにする。これにより、ゲートドライバＧＤ_（ｍ，ｎ）のシフトレジスタＳＲがクリア、すなわちシフトレジスタＳＲの出力がローレベルになる。このようにして、分割領域ＤＩ_（ｍ，ｎ）のデータが書き換えられる。

【0156】

さらに、制御回路１５は、走査動作を行う分割領域ＤＩ_（ｍ，ｎ）において、蓄積容量電極４０_（ｍ，ｎ）に印加する蓄積容量電圧Ｖｃｓを、ローレベルＶｃｓ_ＬｏからハイレベルＶｃｓ_Ｈｉに遷移する。具体的には、時刻ｔ２（分割領域ＤＩ_（ｍ，ｎ）の走査が開始されるタイミング）において、制御回路１５は、蓄積容量電極４０_（ｍ，ｎ）に印加する蓄積容量電圧Ｖｃｓを、ローレベルＶｃｓ_ＬｏからハイレベルＶｃｓ_Ｈｉに遷移する。ローレベルＶｃｓ_Ｌｏは、接地電圧ＧＮＤより低い負電圧であり、ハイレベルＶｃｓ_Ｈｉは、接地電圧ＧＮＤより高い正電圧である。時刻ｔ４（分割領域ＤＩ_（ｍ，ｎ）の走査が終了するタイミング）において、制御回路１５は、蓄積容量電極４０_（ｍ，ｎ）に印加する蓄積容量電圧Ｖｃｓを、ハイレベルＶｃｓ_ＨｉからローレベルＶｃｓ_Ｌｏに遷移する。

【0157】

分割領域ＤＩ_（ｍ，ｎ）に含まれる複数のデュアルゲート型ＴＦＴにおいて、その第２ゲート電極にハイレベルＶｃｓ_Ｈｉが印加される。これにより、デュアルゲート型ＴＦＴの駆動能力が向上する。制御回路１５は、蓄積容量電圧ＶｃｓのローレベルＶｃｓ_Ｌｏ及びハイレベルＶｃｓ_Ｈｉを、デュアルゲート型ＴＦＴの特性に応じて最適に設定可能である。また、制御回路１５は、蓄積容量電圧ＶｃｓのローレベルＶｃｓ_Ｌｏ及びハイレベルＶｃｓ_Ｈｉを、分割領域ＤＩごとに最適に設定可能である。

【0158】

次に、１個の分割領域ＤＩの走査停止動作について説明する。図２４は、分割領域ＤＩの走査停止動作を説明するタイミング図である。図２４は、スタート信号ＳＴｍが入力された同一行の分割領域のうちデータの書き換えを行わない分割領域の動作である。

【0159】

時刻ｔ１において、垂直同期信号Ｖｓｙｎｃがローレベルからハイレベルに遷移する。時刻ｔ１において、制御回路１５は、スタート信号ＳＴｍをハイレベルにする。

【0160】

時刻ｔ２において、制御回路１５は、スタート信号ＳＴｍをハイレベルからローレベルに遷移する。時刻ｔ２において、制御回路１５は、クリア信号ＣＬＲｍｎをハイレベルにする。すなわち、制御回路１５は、スタート信号ＳＴｍの直後に、クリア信号ＣＬＲｍｎを入力する。これにより、実質的にスタート信号ＳＴｍを無効化できる。その後、走査線ＧＬにパルスが入力されない。この場合、分割領域ＤＩ_（ｍ，ｎ）は、走査が実行されず、表示が保持される。

【0161】

時刻ｔ３において、制御回路１５は、クリア信号ＣＬＲｍｎをハイレベルからローレベルに遷移する。また、時刻ｔ３において、制御回路１５は、分割領域ＤＩ_（ｍ，ｎ）に、クロック信号ＣｌｋＡｍ、ＣｌｋＢｍを入力する。

【0162】

さらに、制御回路１５は、走査停止動作を行う分割領域ＤＩ_（ｍ，ｎ）において、蓄積容量電極４０_（ｍ，ｎ）に印加する蓄積容量電圧Ｖｃｓを、ハイレベルＶｃｓ_ＨｉからローレベルＶｃｓ_Ｌｏに遷移する。具体的には、時刻ｔ４（走査動作が行われる他の分割領域の走査が開始されるタイミング）において、制御回路１５は、蓄積容量電極４０_（ｍ，ｎ）に印加する蓄積容量電圧Ｖｃｓを、ハイレベルＶｃｓ_ＨｉからローレベルＶｃｓ_Ｌｏに遷移する。時刻ｔ５（他の分割領域の走査が終了するタイミング）において、制御回路１５は、蓄積容量電極４０_（ｍ，ｎ）に印加する蓄積容量電圧Ｖｃｓを、ローレベルＶｃｓ_ＬｏからハイレベルＶｃｓ_Ｈｉに遷移する。

【0163】

分割領域ＤＩ_（ｍ，ｎ）に含まれる複数のデュアルゲート型ＴＦＴにおいて、その第２ゲート電極にローレベルＶｃｓ_Ｌｏが印加される。これにより、デュアルゲート型ＴＦＴのリーク電流が低減できるとともに、デュアルゲート型ＴＦＴの保持能力が向上する。

【0164】

［１－４－３］駆動パターン
次に、液晶表示装置１の駆動パターンについて説明する。以下では、一例として、ｍ＝３、ｎ＝３である９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）の動作について説明する。

【0165】

図２５は、液晶表示装置１の駆動パターン１を説明する模式図である。制御回路１５は、第１フレームにおいて、スタート信号ＳＴ１を有効化（ハイレベル）する。制御回路１５は、第１フレームが終了する時刻において、クリア信号ＣＬＲ１１、ＣＬＲ１２、ＣＬＲ１３を有効化（ハイレベル）する。これにより、１行目の分割領域ＤＩ_（１，１）～ＤＩ_（１，３）の走査動作が実行される。

【0166】

制御回路１５は、第１フレームに続く第２フレームにおいて、スタート信号ＳＴ２を有効化する。制御回路１５は、第２フレームが終了する時刻において、クリア信号ＣＬＲ２１、ＣＬＲ２２、ＣＬＲ２３を有効化する。これにより、２行目の分割領域ＤＩ_（２，１）～ＤＩ_（２，３）の走査動作が実行される。

【0167】

制御回路１５は、第２フレームに続く第３フレームにおいて、スタート信号ＳＴ３を有効化する。制御回路１５は、第３フレームが終了する時刻において、クリア信号ＣＬＲ３１、ＣＬＲ３２、ＣＬＲ３３を有効化する。これにより、３行目の分割領域ＤＩ_（３，１）～ＤＩ_（３，３）の走査動作が実行される。

【0168】

図２６は、液晶表示装置１の駆動パターン２を説明する模式図である。制御回路１５は、第１フレームにおいて、スタート信号ＳＴ１を有効化する。制御回路１５は、スタート信号ＳＴ１の直後に、クリア信号ＣＬＲ１２、ＣＬＲ１３を有効化する。これにより、分割領域ＤＩ_（１，２）、ＤＩ_（１，３）の走査が停止される。制御回路１５は、第１フレームが終了する時刻において、クリア信号ＣＬＲ１１を有効化する。このようにして、分割領域ＤＩ_（１，１）の走査動作が実行され、分割領域ＤＩ_（１，１）のデータが書き換えられる。また、分割領域ＤＩ_（１，２）、ＤＩ_（１，３）は、表示を保持する。

【0169】

制御回路１５は、第１フレームに続く第２フレームにおいて、スタート信号ＳＴ２を有効化する。制御回路１５は、スタート信号ＳＴ２の直後に、クリア信号ＣＬＲ２２、ＣＬＲ２３を有効化する。これにより、分割領域ＤＩ_（２，２）、ＤＩ_（２，３）の走査が停止される。制御回路１５は、第２フレームが終了する時刻において、クリア信号ＣＬＲ２１を有効化する。このようにして、分割領域ＤＩ_（２，１）の走査動作が実行され、分割領域ＤＩ_（２，１）のデータが書き換えられる。また、分割領域ＤＩ_（２，２）、ＤＩ_（２，３）は、表示を保持する。

【0170】

以下同様に、スタート信号ＳＴｍが有効化され、ｍ行に含まれる任意の分割領域ＤＩが走査動作を実行する。また、ｍ行に含まれる残りの分割領域ＤＩに対応するクリア信号ＣＬＲが有効化され、当該残りの分割領域ＤＩの走査が停止される。

【0171】

これにより、第１乃至第９フレームが順に駆動され、分割領域ＤＩ_（１，１）～ＤＩ_（３，３）のデータが書き換えられる。

【0172】

なお、図２５及び図２６では、全ての分割領域ＤＩのデータを書き換える例を示している。スタート信号ＳＴ及びクリア信号ＣＬＲを制御することにより、任意の分割領域ＤＩの走査を飛ばすようにして、表示領域４に画像を表示することも可能である。

【0173】

［１－４－４］シフトレジスタＳＲの動作
次に、シフトレジスタＳＲの動作について説明する。図２７は、シフトレジスタＳＲの動作を説明するタイミング図である。図７に示すように、シフトレジスタＳＲには、フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅが入力される。

【0174】

フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅは、最少単位を１フレームとして、任意のフレームごとに交互に有効化（ハイレベル）される。フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅに応じて、２個のインバータ回路２１ｏ、２１ｅは、交互に動作する。制御回路１５は、垂直同期信号Ｖｓｙｎｃがローレベルの期間に、フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅの状態を切り替える。

【0175】

一例として、フレーム信号Ｆｒａｍｅ_ｏが有効化（ハイレベル）されるものとする。フレーム信号Ｆｒａｍｅ_ｅは、ローレベルである。フレーム信号Ｆｒａｍｅ_ｏがハイレベルになると、インバータ回路２１ｏのトランジスタＭ１ｏがオンし、インバータ回路２１ｏが有効化される。インバータ回路２１ｅのトランジスタＭ１ｅはオフし、インバータ回路２１ｅは無効化される。

【0176】

フレーム信号Ｆｒａｍｅ_ｏがハイレベルになった後、スタート信号ＳＴがハイレベルにされる。これにより、１段目のコア回路ＲＧ１の入力信号ＶＩＮがハイレベルになる。すると、入力部２０のトランジスタＭ２がオンし、ノードＡｎがハイレベルになる。

【0177】

ノードＡｎがハイレベルになると、インバータ回路２１ｏのトランジスタＭ７ｏがオンし、ノードＢｎｏがローレベルになる。すなわち、インバータ回路２１ｏは、ノードＢｎｏにおいてノードＡｎの反転データを保持する。これにより、プルダウン部２３のトランジスタＭ４ｏがオフし、ノードＱｎのプルダウン動作が停止する。

【0178】

また、ノードＡｎがハイレベルになると、出力部２２のトランジスタＭ３がオンする。続いて、クロック信号ＣｌｋＡがハイレベルになる。すると、走査線ＧＬ１がハイレベルになる。

【0179】

２段目のコア回路ＲＧ２は、入力信号ＶＩＮとして前段のコア回路ＲＧ１から出力信号を受ける。続いて、クロック信号ＣｌｋＢがハイレベルになる。すると、コア回路ＲＧ２は、走査線ＧＬ２をハイレベルにする。

【0180】

１段目のコア回路ＲＧ１は、２段目のコア回路ＲＧ２の出力信号をリセット信号ＲＳＴとして受ける。リセット信号ＲＳＴは、入力部２０のトランジスタＭ５のゲートに入力される。すると、トランジスタＭ５がオンし、ノードＡｎがローレベルになる。

【0181】

ノードＡｎがローレベルになると、インバータ回路２１ｏのトランジスタＭ７ｏがオフし、ノードＢｎｏがハイレベルになる。すなわち、インバータ回路２１ｏは、ノードＢｎｏにおいてノードＡｎの反転データを保持する。ノードＢｎｏがハイレベルになると、トランジスタＭ６ｏがオンし、ノードＡｎは、ローレベルに保持される。これにより、プルダウン部２３のトランジスタＭ４ｏがオンし、ノードＱｎがローレベルになる。

【0182】

また、ノードＡｎがローレベルになると、出力部２２のトランジスタＭ３がオフする。これにより、走査線ＧＬ１がローレベルになる。

【0183】

なお、詳細な設計として、隣接するコア回路ＲＧが同時に動作しないようにする。このため、クロック信号ＣｌｋＡのパルスとクロック信号ＣｌｋＢのパルスとが重ならないように、互いのエッジに間隔を空けている。

【0184】

以下同様に、コア回路ＲＧ３～ＲＧｉは、順にパルス信号を出力する。

【0185】

最終段のコア回路ＲＧｉがパルス信号を出力した後、クリア信号ＣＬＲがハイレベルにされる。クリア信号ＣＬＲがハイレベルになると、クリア部２４のトランジスタＭ８、Ｍ９がオンする。すると、ノードＱｎ、及びノードＡｎがローレベルになる。これにより、コア回路ＲＧｉは、走査線ＧＬｉをローレベルにする。

【0186】

その後、フレーム信号Ｆｒａｍｅ_ｅがハイレベル、フレーム信号Ｆｒａｍｅ_ｏがローレベルにされる。すると、コア回路ＲＧのインバータ回路２１ｅが有効化される。その後、シフトレジスタＳＲによる走査動作が繰り返される。

【0187】

このような動作により、コア回路ＲＧにおいて、正バイアスが印加され続けるトランジスタをなくすことができる。これにより、コア回路ＲＧを構成するトランジスタの特性が劣化するのを抑制できる。特に、トランジスタとしてＴＦＴを用いた場合、正バイアスが印加され続けると、閾値電圧Ｖｔｈがシフトしてしまう。しかし、本実施形態では、ＴＦＴの特性が劣化するのを抑制できる。

【0188】

［１－４－５］コア回路ＲＧの動作
次に、シフトレジスタＳＲに含まれるコア回路ＲＧの動作について説明する。選択期間は、走査線が選択された期間であり、走査線がパルス信号を出力する期間である。非選択期間は、選択期間以外の期間であり、走査線がパルス信号を出力しない期間である。

【0189】

図２８は、選択期間におけるコア回路ＲＧのインバータ動作を説明する模式図である。一例として、フレーム信号Ｆｒａｍｅ_ｏが有効化（ハイレベル（図２８の“Ｈｉ”））され、インバータ回路２１ｏがインバータ動作を行うものとする。フレーム信号Ｆｒａｍｅ_ｅは、ローレベル（図２８の“Ｌｏ”）である。

【0190】

トランジスタＭ２のゲートには、前段のコア回路ＲＧからハイレベル（図２８の“ＯＮ”）の入力信号ＶＩＮが入力される。よって、トランジスタＭ２がオンし、ノードＡｎがハイレベル（図２８の“Ｈｉ”）になる。

【0191】

トランジスタＭ１ｏのゲートには、ハイレベルのフレーム信号Ｆｒａｍｅ_ｏが入力される。よって、トランジスタＭ１ｏがオンし、インバータ回路２１ｏは、有効化される。

【0192】

ノードＡｎがハイレベルであるため、トランジスタＭ７ｏがオンし、ノードＢｎｏは、プルダウンされる。図２８の矢印が電流を意味している。

【0193】

さらに、選択期間におけるインバータ動作には、インバータ回路２１ｅのトランジスタＭ７ｅも動作させることができる。すなわち、ノードＡｎがハイレベルであるため、トランジスタＭ１ｂ、Ｍ７ｅがオンしている。よって、ノードＢｎｏは、トランジスタＭ１ｂ、ノードＢｎｅ、及びトランジスタＭ７ｅの経路でもプルダウンされる。これにより、ノードＢｎｏを確実にローレベルに設定できる。

【0194】

トランジスタＭ６ｏの駆動能力は、トランジスタＭ７ｏの駆動能力より大きく設定される。非選択期間では、トランジスタＭ６ｏによりノードＡｎがプルダウンされ、ノードＡｎを確実にローレベルに設定できる。

【0195】

上記インバータ動作を実現するための条件として、トランジスタＭ６、Ｍ７は、以下の条件を満たすように設定される。トランジスタＭ６は、トランジスタＭ６ｏ、Ｍ６ｅそれぞれを意味し、トランジスタＭ７は、トランジスタＭ７ｏ、Ｍ７ｅそれぞれを意味する。トランジスタＭ６、Ｍ７のチャネル幅をそれぞれＷ６、Ｗ７と表記する。チャネル幅は、ゲート幅とも呼ばれる。

【0196】

Ｗ７≦Ｗ６≦２×Ｗ７
“Ｗ６≦２×Ｗ７”とすることで、トランジスタＭ７ｏ、Ｍ７ｅを合わせた駆動能力がトランジスタＭ６ｏ（又はトランジスタＭ６ｅ）の駆動能力より大きくなる。これにより、選択期間において、ノードＢｎｏを確実にローレベルに設定できる。

【0197】

“Ｗ７≦Ｗ６”とすることで、トランジスタＭ６の駆動能力がトランジスタＭ７の駆動能力より大きくなる。これにより、非選択期間において、ノードＡｎを確実にローレベルに設定できる。

【0198】

最終段に近いコア回路ＲＧに含まれるインバータ回路に着目する。インバータ回路２１ｏ、２１ｅのうち無効化されたインバータ回路（例えば、インバータ回路２１ｅとする）のノードＢｎｅの電位は、トランジスタＭ１ｅのリーク電流により低下していく。そのため、最終段に近いコア回路ＲＧでは、選択期間においてトランジスタＭ１ｂがオンすることで、有効化された側のノードＢｎｏが、ノードＢｎｅと導通することで、より着実にローレベルに設定できる仕組みになっている。

【0199】

［１－５］第１実施形態の効果
第１実施形態によれば、ゲートドライバＧＤを構成するトランジスタを反射膜４１で覆うことができる。これにより、ゲートドライバＧＤの動作性能を向上させることができる。ひいては、液晶表示装置１の表示特性を向上させることができる。

【0200】

また、ゲートドライバＧＤに含まれるトランジスタは、第１ゲート電極及び第２ゲート電極を有するデュアルゲート型ＴＦＴで構成される。第２ゲート電極に印加する電圧（蓄積容量電圧Ｖｃｓ）を制御することで、デュアルゲート型ＴＦＴの駆動能力を向上させることができるとともに、リーク電流を低減することができる。これにより、ゲートドライバＧＤの動作性能を向上させることができる。

【0201】

また、画素ＰＸに含まれるトランジスタは、第１ゲート電極及び第２ゲート電極を有するデュアルゲート型ＴＦＴで構成される。第２ゲート電極に印加する電圧（蓄積容量電圧Ｖｃｓ）を制御することで、デュアルゲート型ＴＦＴの駆動能力を向上させることができるとともに、リーク電流を低減することができる。これにより、画素ＰＸの特性を向上させることができる。

【0202】

また、画素が反射領域と透過領域とを備えた半透過型液晶表示装置を実現できる。これにより、液晶表示装置１が使用される環境照度によらず、液晶表示装置１の画面に表示される画像を視認できる。

【0203】

また、ゲートドライバＧＤが配置されるゲートドライバ配置領域ＧＡは、反射膜４１で覆われる。これにより、反射表示の輝度を向上できる。

【0204】

また、表示領域４を、マトリクス状に配置された複数の分割領域ＤＩに分割して構成する。複数の分割領域ＤＩの各々には、サブアレイＳＡ及びゲートドライバＧＤが配置される。これにより、狭額縁化が可能な液晶表示装置１を実現できる。また、表示領域４を分割領域ＤＩごとに分割駆動させることができる。また、分割領域ＤＩごとに自由に走査を行うことができる。

【0205】

また、分割領域ＤＩごとに走査することで、全画面を１フレームとして走査する場合に比べて、フレーム周波数を下げることができる。これにより、クロック信号による充放電による消費電力が下がる。さらに、画素にデータ（駆動電圧）を書き込む書き込み時間を延ばすことができるので、画素に含まれるＴＦＴを駆動する電流を小さくすることができ、またＴＦＴのサイズを小さくすることもできる。この結果として、走査線ＧＬ及び信号線ＳＬに供給する電流を小さくすることもできるため、消費電力を低減することができる。

【0206】

また、クロック信号ＣｌｋＡ、ＣｌｋＢを分割領域ＤＩごとに時間分割による駆動が可能になる。これにより、全画面にクロック信号を供給する場合に比べて、消費電力を低減することができる。

【0207】

また、各コア回路ＲＧが２個のインバータ回路２１ｏ、２１ｅを備え、フレーム信号Ｆｒａｍｅ_ｏ、Ｆｒａｍｅ_ｅに応じて、インバータ回路２１ｏ、２１ｅが交互に有効化される。よって、シフトレジスタＳＲを構成するトランジスタに電圧が印加され続けるのを防ぐことができる。これにより、高耐圧なゲートドライバＧＤを実現できる。

【0208】

［２］第２実施形態
第２実施形態は、表示領域４の配線に関する他の実施例である。第２実施形態は、複数の分割領域ＤＩの列ごとに異なるクロック信号を配線するようにしている。

【0209】

［２－１］複数の分割領域ＤＩの配線
図２９は、第２実施形態に係る複数の分割領域ＤＩの配線を説明する図である。以下では、表示領域４が９（＝３×３）個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）で構成される場合を例に挙げて説明する。

【0210】

複数の分割領域ＤＩへの配線は、以下のように行う。
・ゲートドライバＧＤは、分割領域ＤＩごとに配置する。
・電源線は、Ｖｇｌ線のみ配線する。
・Ｆｒａｍｅ_ｅ線、及びＦｒａｍｅ_ｏ線は、全画面共通信号として配線する。
・ＣＬＲ線は、分割領域ＤＩごとに配線する。
・ＳＴ線は、走査線方向（Ｘ方向）の分割領域ＤＩごとに配線する。
・ＣｌｋＡ線、及びＣｌｋＢ線は、信号線方向（Ｙ方向）の分割領域ＤＩごとに配線する。

【0211】

【0212】

【0213】

【0214】

【0215】

【0216】

クロック信号ＣｌｋＡ１、ＣｌｋＢ１は、１列目の分割領域ＤＩ_（１，１）、ＤＩ_（２，１）、ＤＩ_（３，１）に入力される。クロック信号ＣｌｋＡ２、ＣｌｋＢ２は、２列目の分割領域ＤＩ_（１，２）、ＤＩ_（２，２）、ＤＩ_（３，２）に入力される。クロック信号ＣｌｋＡ３、ＣｌｋＢ３は、３列目の分割領域ＤＩ_（１，３）、ＤＩ_（２，３）、ＤＩ_（３，３）に入力される。９個の分割領域ＤＩ_（１，１）～ＤＩ_（３，３）は、列単位で、クロック制御を行うことが可能である。

【0217】

【0218】

【0219】

［２－２］表示領域４の走査動作
次に、１個の分割領域ＤＩの走査動作について説明する。図３０は、分割領域ＤＩの走査動作を説明するタイミング図である。

【0220】

制御回路１５は、外部から垂直同期信号Ｖｓｙｎｃを受ける。任意の分割領域ＤＩ_（ｍ，ｎ）には、クロック信号ＣｌｋＡｍ、ＣｌｋＢｍ、スタート信号ＳＴｍ、クリア信号ＣＬＲｍｎが入力される。第２実施形態における分割領域ＤＩの走査動作は、第１実施形態の図２３と同じである。

【0221】

次に、１個の分割領域ＤＩの走査停止動作について説明する。図３１は、分割領域ＤＩの走査停止動作を説明するタイミング図である。図３１は、スタート信号ＳＴｍが入力された同一行の分割領域のうちデータの書き換えを行わない分割領域の動作である。

【0222】

【0223】

【0224】

時刻ｔ３において、制御回路１５は、クリア信号ＣＬＲｍｎをハイレベルからローレベルに遷移する。

【0225】

行方向に隣接する分割領域ＤＩは、異なるクロック信号ＣｌｋＡ（及び異なるクロック信号ＣｌｋＢ）で動作する。図３１に示すように、行方向に隣接する分割領域のうちデータの書き換えを行わない分割領域では、クロック信号が入力されない。

【0226】

さらに、制御回路１５は、走査停止動作を行う分割領域ＤＩ_（ｍ，ｎ）において、蓄積容量電極４０_（ｍ，ｎ）に印加する蓄積容量電圧Ｖｃｓを、ローレベルＶｃｓ_Ｌｏに設定する。具体的には、時刻ｔ３の後（クリア信号ＣＬＲｍｎが入力された後）、制御回路１５は、蓄積容量電極４０_（ｍ，ｎ）に印加する蓄積容量電圧Ｖｃｓを、ローレベルＶｃｓ_Ｌｏに設定する。時刻ｔ４（他の分割領域の走査が終了するタイミング）において、制御回路１５は、蓄積容量電極４０_（ｍ，ｎ）に印加する蓄積容量電圧Ｖｃｓを、ローレベルＶｃｓ_ＬｏからハイレベルＶｃｓ_Ｈｉに遷移する。

【0227】

【0228】

第２実施形態に係る液晶表示装置１においても、第１実施形態で説明した駆動パターンを実行できる。第２実施形態の効果も第１実施形態と同じである。

【0229】

［３］第３実施形態
第３実施形態は、表示領域４を分割した複数の分割領域のうち一部の分割領域を、画像を表示しない非表示領域で構成するようにしている。

【0230】

図３２は、第３実施形態に係る表示領域４の模式図である。図３２では、表示領域４が９個の分割領域を備える場合を一例として示している。

【0231】

表示領域４は、１個又は複数の非表示領域ＮＤを備える。図３２では、表示領域４が３個の非表示領域ＮＤを備える場合を一例として示している。非表示領域ＮＤには、画素、及びゲートドライバが設けられない。

【0232】

表示領域４は、画像を表示可能な６個の分割領域ＤＩ_（２，１）、ＤＩ_（３，１）、ＤＩ_（１，２）、ＤＩ_（３，２）、ＤＩ_（１，３）、ＤＩ_（２，３）を備える。分割領域ＤＩには、サブアレイＳＡ及びゲートドライバＧＤが配置される。

【0233】

図３３は、液晶表示装置１の駆動パターン１を説明する模式図である。図３３では、例えば第１実施形態における表示領域４の配線を有しているものとする。非表示領域ＮＤには、配線（走査線及び信号線を含む）は設けられない。

【0234】

制御回路１５は、第１フレームにおいて、スタート信号ＳＴ１を有効化（ハイレベル）する。制御回路１５は、第１フレームが終了する時刻において、クリア信号ＣＬＲ１２、ＣＬＲ１３を有効化（ハイレベル）する。これにより、１行目の分割領域ＤＩ_（１，２）、ＤＩ_（１，３）の走査動作が実行される。

【0235】

制御回路１５は、第１フレームに続く第２フレームにおいて、スタート信号ＳＴ２を有効化する。制御回路１５は、第２フレームが終了する時刻において、クリア信号ＣＬＲ２１、ＣＬＲ２３を有効化する。これにより、２行目の分割領域ＤＩ_（２，１）、ＤＩ_（２，３）の走査動作が実行される。

【0236】

制御回路１５は、第２フレームに続く第３フレームにおいて、スタート信号ＳＴ３を有効化する。制御回路１５は、第３フレームが終了する時刻において、クリア信号ＣＬＲ３１、ＣＬＲ３２を有効化する。これにより、３行目の分割領域ＤＩ_（３，１）、ＤＩ_（３，２）の走査動作が実行される。

【0237】

図３４は、液晶表示装置１の駆動パターン２を説明する模式図である。図３４では、例えば第２実施形態における表示領域４の配線を有しているものとする。非表示領域ＮＤには、配線（走査線及び信号線を含む）は設けられない。

【0238】

制御回路１５は、第１フレームにおいて、スタート信号ＳＴ２を有効化する。制御回路１５は、スタート信号ＳＴ２の直後に、クリア信号ＣＬＲ２３を有効化する。これにより、分割領域ＤＩ_（２，３）の走査が停止される。制御回路１５は、第１フレームが終了する時刻において、クリア信号ＣＬＲ２１を有効化する。このようにして、分割領域ＤＩ_（２，１）の走査動作が実行され、分割領域ＤＩ_（２，１）のデータが書き換えられる。また、分割領域ＤＩ_（２，３）は、表示を保持する。

【0239】

制御回路１５は、第１フレームに続く第２フレームにおいて、スタート信号ＳＴ３を有効化する。制御回路１５は、スタート信号ＳＴ３の直後に、クリア信号ＣＬＲ３２を有効化する。これにより、分割領域ＤＩ_（３，２）の走査が停止される。制御回路１５は、第２フレームが終了する時刻において、クリア信号ＣＬＲ３１を有効化する。このようにして、分割領域ＤＩ_（３，１）の走査動作が実行され、分割領域ＤＩ_（３，１）のデータが書き換えられる。また、分割領域ＤＩ_（３，２）は、表示を保持する。

【0240】

【0241】

これにより、６個の分割領域ＤＩ_（２，１）、ＤＩ_（３，１）、ＤＩ_（１，２）、ＤＩ_（３，２）、ＤＩ_（１，３）、ＤＩ_（２，３）が順に駆動され、分割領域ＤＩ_（２，１）、ＤＩ_（３，１）、ＤＩ_（１，２）、ＤＩ_（３，２）、ＤＩ_（１，３）、ＤＩ_（２，３）のデータが書き換えられる。

【0242】

非表示領域ＮＤは、例えば常時黒表示である。また、非表示領域ＮＤに所望の色のカラーフィルタを配置することで、非表示領域ＮＤを黒以外のカラーで表示させてもよい。

【0243】

第３実施形態では、分割領域ＤＩごとに複数の走査線及びゲートドライバＧＤが配置される。よって、列方向において、分割領域ＤＩ間に非表示領域ＮＤが設けられた場合でも、全ての分割領域ＤＩを、ゲートドライバＧＤを用いて走査することができる。

【0244】

また、第３実施形態では、四角形ではない異形ディスプレイを実現できる。また、異形ディスプレイを最適に駆動することができる。

【0245】

なお、上記各実施形態では、画素アレイが複数のサブアレイを備えるとともに、複数のサブアレイにそれぞれゲートドライバを配置した構成例を示している。しかし、この構成例に限定されず、画素アレイが複数のサブアレイに分割されていなくてもよい。すなわち、１個の画素アレイと１個のゲートドライバとで液晶表示装置を構成してもよい。この変形例の場合、実施形態で説明した複数の部分領域ＤＩを個別に制御する信号は不要である。

【0246】

また、上記各実施形態では、トランジスタを全てＮ型トランジスタで構成する場合について説明している。しかし、これに限定されず、電源電圧、及びクロック信号の極性を反転させることで、全てのトランジスタをＰ型トランジスタで構成することも可能である。

【0247】

また、ゲートドライバＧＤに含まれるシフトレジスタＳＲは、上記各実施形態で説明した構成に限定されるものではない。複数の走査線ＧＬに順にパルスを出力することが可能な他の種類のシフトレジスタを用いることも可能である。

【0248】

また、上記各実施形態では、半透過型液晶表示装置を例に挙げて説明しているが、これに限定されず、外光を利用して表示を行う反射型液晶表示装置に適用することも可能である。反射型液晶表示装置では、画素全体が反射膜で覆われる。

【0249】

また、上記各実施形態では、表示装置として液晶表示装置を例に挙げて説明している。しかし、これに限定されず、有機ＥＬ表示装置などの他の表示装置に適用することも可能である。

【0250】

また、上記各実施形態は、表示装置を例に挙げて説明している。しかし、これに限定されず、シフトレジスタを備えたセンサなどに適用することも可能である。

【0251】

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

【符号の説明】

【0252】

１…液晶表示装置、２…ＴＦＴ基板、３…集積回路、４…表示領域、１０…画素アレイ、１１…ゲートドライバ群、１２…ソースドライバ、１３…共通電極ドライバ、１４…電圧発生回路、１５…制御回路、１６…バックライト、１７…スイッチング素子、２０…入力部、２１…レジスタ部、２１ｅ…インバータ回路、２１ｏ…インバータ回路、２２…出力部、２３…プルダウン部、２４…クリア部、３１…ＣＦ基板、３２…液晶層、３３…ゲート電極、３４…ゲート絶縁膜、３５…半導体層、３６…ソース電極、３７…ドレイン電極、３８…接続電極、３９…絶縁層、４０…蓄積容量電極、４０Ａ…開口部、４１…反射膜、４１Ａ…開口部、４２…絶縁層、４３…画素電極、４４…コンタクト、４５…ブラックマトリクス、４６Ｒ，４６Ｇ，４６Ｂ…カラーフィルタ、４７…共通電極、５０…ゲート電極、５１…半導体層、５２…ソース電極、５３…ドレイン電極、５４…コンタクト、５５…ゲート電極、５６…半導体層、５７…ソース電極、５８…ドレイン電極、５９…コンタクト、６０…コンタクト、６１…ゲート配線、６２…コンタクト、６３…配線、６４…コンタクト、６５…ゲート配線、ＧＬ…走査線、ＳＬ…信号線、ＧＤ…ゲートドライバ、ＳＲ…シフトレジスタ、ＲＧ…コア回路、ＧＡ…ゲートドライバ配置領域。

【図1】