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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023143204
(43)【公開日】2023-10-06
(54)【発明の名称】電源装置
(51)【国際特許分類】
H02M 3/28 20060101AFI20230928BHJP
【ＦＩ】
H02M3/28 H
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022050460
(22)【出願日】2022-03-25
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】松尾 瑛人
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AS01
5H730BB26
5H730BB66
5H730BB82
5H730BB88
5H730DD04
5H730EE04
5H730EE07
5H730FD01
5H730FD31
5H730FF05
5H730FG02
5H730FG05
5H730FG22
5H730XX03
5H730XX15
5H730XX23
5H730XX35
(57)【要約】
【課題】制御を煩雑にすることなく、出力電圧を更に下げることができる電源装置を提供する。
【解決手段】電源装置は、少なくとも１つの相のアームを含むブリッジ回路と、少なくとも１つの相を含む変圧回路と、第１スイッチング信号から第４スイッチング信号までを第１スイッチング素子から第４スイッチング素子までに出力する制御回路と、を備える。制御回路は、スイッチング信号が予め定められた周波数以下の第１の場合に、スイッチング信号のデューティを標準値に維持し、周波数を変更する第１制御を行い、スイッチング信号が予め定められた周波数に達した第２の場合に、スイッチング信号の周波数を予め定められた周波数に維持し、第１スイッチング信号のデューティを標準値よりも小さくする第２制御を行う。
【選択図】図１
【解決手段】電源装置は、少なくとも１つの相のアームを含むブリッジ回路と、少なくとも１つの相を含む変圧回路と、第１スイッチング信号から第４スイッチング信号までを第１スイッチング素子から第４スイッチング素子までに出力する制御回路と、を備える。制御回路は、スイッチング信号が予め定められた周波数以下の第１の場合に、スイッチング信号のデューティを標準値に維持し、周波数を変更する第１制御を行い、スイッチング信号が予め定められた周波数に達した第２の場合に、スイッチング信号の周波数を予め定められた周波数に維持し、第１スイッチング信号のデューティを標準値よりも小さくする第２制御を行う。
【選択図】図１
【特許請求の範囲】
【請求項1】
直列接続された第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子を有し、前記第１スイッチング素子の高電位側の一端に第１直流電圧が入力され、前記第２スイッチング素子と前記第３スイッチング素子との接続点に前記第１直流電圧よりも低い第２直流電圧が入力され、前記第４スイッチング素子の低電位側の一端が基準電位に電気的に接続された少なくとも１つの相のアームを含む、ブリッジ回路と、
前記アームの出力電圧が入力され共振する少なくとも１つの相の１次側回路と、前記１次側回路と電磁結合し交流電圧を出力する少なくとも１つの相の２次側回路と、を含む、変圧回路と、
前記交流電圧を整流する、整流回路と、
前記整流回路から出力される電圧を平滑する、平滑回路と、
第１スイッチング信号と相補的に第２スイッチング信号を変化させ、第３スイッチング信号と相補的に第４スイッチング信号を変化させ、前記平滑回路の電圧が指令値電圧になるように又は前記整流回路から出力される電流が指令値電流になるように、前記第１スイッチング信号から前記第４スイッチング信号までを前記第１スイッチング素子から前記第４スイッチング素子までに出力する、制御回路と、
を備え、
前記制御回路は、
前記第１スイッチング信号から前記第４スイッチング信号までが予め定められた周波数以下の第１の場合に、前記第１スイッチング信号から前記第４スイッチング信号までのデューティを標準値に維持し、周波数を変更する第１制御を行い、
前記第１スイッチング信号から前記第４スイッチング信号までが前記予め定められた周波数に達した第２の場合に、前記第１スイッチング信号から前記第４スイッチング信号までの周波数を前記予め定められた周波数に維持し、前記第１スイッチング信号のデューティを前記標準値よりも小さくする第２制御を行う、
ことを特徴とする、電源装置。
前記アームの出力電圧が入力され共振する少なくとも１つの相の１次側回路と、前記１次側回路と電磁結合し交流電圧を出力する少なくとも１つの相の２次側回路と、を含む、変圧回路と、
前記交流電圧を整流する、整流回路と、
前記整流回路から出力される電圧を平滑する、平滑回路と、
第１スイッチング信号と相補的に第２スイッチング信号を変化させ、第３スイッチング信号と相補的に第４スイッチング信号を変化させ、前記平滑回路の電圧が指令値電圧になるように又は前記整流回路から出力される電流が指令値電流になるように、前記第１スイッチング信号から前記第４スイッチング信号までを前記第１スイッチング素子から前記第４スイッチング素子までに出力する、制御回路と、
を備え、
前記制御回路は、
前記第１スイッチング信号から前記第４スイッチング信号までが予め定められた周波数以下の第１の場合に、前記第１スイッチング信号から前記第４スイッチング信号までのデューティを標準値に維持し、周波数を変更する第１制御を行い、
前記第１スイッチング信号から前記第４スイッチング信号までが前記予め定められた周波数に達した第２の場合に、前記第１スイッチング信号から前記第４スイッチング信号までの周波数を前記予め定められた周波数に維持し、前記第１スイッチング信号のデューティを前記標準値よりも小さくする第２制御を行う、
ことを特徴とする、電源装置。
【請求項2】
前記制御回路は、
前記第２の場合に、前記第４スイッチング信号のデューティを前記第１スイッチング信号のデューティと同じにする、
ことを特徴とする、請求項１に記載の電源装置。
前記第２の場合に、前記第４スイッチング信号のデューティを前記第１スイッチング信号のデューティと同じにする、
ことを特徴とする、請求項１に記載の電源装置。
【請求項3】
前記制御回路は、
前記第２の場合に、前記第３スイッチング信号のデューティを前記標準値よりも小さくする、
ことを特徴とする、請求項１に記載の電源装置。
前記第２の場合に、前記第３スイッチング信号のデューティを前記標準値よりも小さくする、
ことを特徴とする、請求項１に記載の電源装置。
【請求項4】
前記制御回路は、
前記第２の場合に、前記第１スイッチング信号の位相と、前記第３スイッチング信号の位相と、の間の位相差を１８０°にする、
ことを特徴とする、請求項３に記載の電源装置。
前記第２の場合に、前記第１スイッチング信号の位相と、前記第３スイッチング信号の位相と、の間の位相差を１８０°にする、
ことを特徴とする、請求項３に記載の電源装置。
【請求項5】
前記制御回路は、
前記第２の場合に、前記第３スイッチング信号のデューティを前記第１スイッチング信号のデューティと同じにする、
ことを特徴とする、請求項３又は４に記載の電源装置。
前記第２の場合に、前記第３スイッチング信号のデューティを前記第１スイッチング信号のデューティと同じにする、
ことを特徴とする、請求項３又は４に記載の電源装置。
【請求項6】
前記制御回路は、
前記整流回路から出力される出力電流が閾値電流を超えた場合に、前記第１スイッチング信号から前記第４スイッチング信号までを予め定められたデューティ又は前記出力電流に応じたデューティにする、
ことを特徴とする、請求項１から５のいずれか１項に記載の電源装置。
前記整流回路から出力される出力電流が閾値電流を超えた場合に、前記第１スイッチング信号から前記第４スイッチング信号までを予め定められたデューティ又は前記出力電流に応じたデューティにする、
ことを特徴とする、請求項１から５のいずれか１項に記載の電源装置。
【請求項7】
前記制御回路は、
前記第１制御と前記第２制御との切り換えの際にヒステリシスを設ける、
ことを特徴とする、請求項１から６のいずれか１項に記載の電源装置。
前記第１制御と前記第２制御との切り換えの際にヒステリシスを設ける、
ことを特徴とする、請求項１から６のいずれか１項に記載の電源装置。
【請求項8】
前記制御回路は、
前記第２制御の場合に、ＰＳＭ（Periodically Swapping Modulation）制御を行う、
ことを特徴とする、請求項１から７のいずれか１項に記載の電源装置。
前記第２制御の場合に、ＰＳＭ（Periodically Swapping Modulation）制御を行う、
ことを特徴とする、請求項１から７のいずれか１項に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源装置に関する。
【背景技術】
【0002】
３相３レベルＬＬＣコンバータの出力電圧を下げるには、スイッチング素子のスイッチング周波数を高くすれば良い。しかし、ＬＬＣ共振及びソフトスイッチングを維持するために、スイッチング周波数には上限がある。つまり、３相３レベルＬＬＣコンバータの出力電圧には、下限がある。
【0003】
特許文献１には、対称変調方式と非変調方式とを切り替えることにより、出力電力範囲を拡大することが記載されている。しかし、特許文献１記載の技術では、変調方式の切り替え時に他の制御を挟む必要がある。そのため、特許文献１記載の技術は、制御が煩雑である。
【0004】
非特許文献１には、非対称デューティ制御によって、幅広い入力電圧に対応できることが記載されている。
【0005】
非特許文献２には、ＰＳＭ（Periodically Swapping Modulation）制御によって、非対称デューティ制御パターンを交互に繰り返すことで、素子の熱的ストレスを分散させることが記載されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０２１－３５３２８号公報
【非特許文献】
【0007】
【非特許文献1】Ａ．Ｚｈｅｎｗｅｉ Ｌｉ、外３名、「Research on Dual-Operation Mode of 3-Level LLC Resonant Converter」、9th International Conference on Power Electronics-ECCE Asia、２０１５年１月１日－２０１５年１月５日、ｐ．２６３６－２６４３
【非特許文献2】Ｄｏｎｇ Ｌｉｕ、外３名、「Periodically Swapping Modulation (PSM) Strategy for Three-Level(TL) DC/DC Converters With Balanced Switch Currents」、IEEE TRANSACTIONS ON INDUSTRIAL ELECTRONICS、２０１８年１月、ｐ．４１２－４２３
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、制御を煩雑にすることなく、出力電圧を更に下げることができる電源装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様の電源装置は、
直列接続された第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子を有し、前記第１スイッチング素子の高電位側の一端に第１直流電圧が入力され、前記第２スイッチング素子と前記第３スイッチング素子との接続点に前記第１直流電圧よりも低い第２直流電圧が入力され、前記第４スイッチング素子の低電位側の一端が基準電位に電気的に接続された少なくとも１つの相のアームを含む、ブリッジ回路と、
前記アームの出力電圧が入力され共振する少なくとも１つの相の１次側回路と、前記１次側回路と電磁結合し交流電圧を出力する少なくとも１つの相の２次側回路と、を含む、変圧回路と、
前記交流電圧を整流する、整流回路と、
前記整流回路から出力される電圧を平滑する、平滑回路と、
第１スイッチング信号と相補的に第２スイッチング信号を変化させ、第３スイッチング信号と相補的に第４スイッチング信号を変化させ、前記平滑回路の電圧が指令値電圧になるように又は前記整流回路から出力される電流が指令値電流になるように、前記第１スイッチング信号から前記第４スイッチング信号までを前記第１スイッチング素子から前記第４スイッチング素子までに出力する、制御回路と、
を備え、
前記制御回路は、
前記第１スイッチング信号から前記第４スイッチング信号までが予め定められた周波数以下の第１の場合に、前記第１スイッチング信号から前記第４スイッチング信号までのデューティを標準値に維持し、周波数を変更する第１制御を行い、
前記第１スイッチング信号から前記第４スイッチング信号までが前記予め定められた周波数に達した第２の場合に、前記第１スイッチング信号から前記第４スイッチング信号までの周波数を前記予め定められた周波数に維持し、前記第１スイッチング信号のデューティを前記標準値よりも小さくする第２制御を行う、
ことを特徴とする。
直列接続された第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子を有し、前記第１スイッチング素子の高電位側の一端に第１直流電圧が入力され、前記第２スイッチング素子と前記第３スイッチング素子との接続点に前記第１直流電圧よりも低い第２直流電圧が入力され、前記第４スイッチング素子の低電位側の一端が基準電位に電気的に接続された少なくとも１つの相のアームを含む、ブリッジ回路と、
前記アームの出力電圧が入力され共振する少なくとも１つの相の１次側回路と、前記１次側回路と電磁結合し交流電圧を出力する少なくとも１つの相の２次側回路と、を含む、変圧回路と、
前記交流電圧を整流する、整流回路と、
前記整流回路から出力される電圧を平滑する、平滑回路と、
第１スイッチング信号と相補的に第２スイッチング信号を変化させ、第３スイッチング信号と相補的に第４スイッチング信号を変化させ、前記平滑回路の電圧が指令値電圧になるように又は前記整流回路から出力される電流が指令値電流になるように、前記第１スイッチング信号から前記第４スイッチング信号までを前記第１スイッチング素子から前記第４スイッチング素子までに出力する、制御回路と、
を備え、
前記制御回路は、
前記第１スイッチング信号から前記第４スイッチング信号までが予め定められた周波数以下の第１の場合に、前記第１スイッチング信号から前記第４スイッチング信号までのデューティを標準値に維持し、周波数を変更する第１制御を行い、
前記第１スイッチング信号から前記第４スイッチング信号までが前記予め定められた周波数に達した第２の場合に、前記第１スイッチング信号から前記第４スイッチング信号までの周波数を前記予め定められた周波数に維持し、前記第１スイッチング信号のデューティを前記標準値よりも小さくする第２制御を行う、
ことを特徴とする。
【0010】
前記電源装置において、
前記制御回路は、
前記第２の場合に、前記第４スイッチング信号のデューティを前記第１スイッチング信号のデューティと同じにする、
ことを特徴とする。
前記制御回路は、
前記第２の場合に、前記第４スイッチング信号のデューティを前記第１スイッチング信号のデューティと同じにする、
ことを特徴とする。
【0011】
前記電源装置において、
前記制御回路は、
前記第２の場合に、前記第３スイッチング信号のデューティを前記標準値よりも小さくする、
ことを特徴とする。
前記制御回路は、
前記第２の場合に、前記第３スイッチング信号のデューティを前記標準値よりも小さくする、
ことを特徴とする。
【0012】
前記電源装置において、
前記制御回路は、
前記第２の場合に、前記第１スイッチング信号の位相と、前記第３スイッチング信号の位相と、の間の位相差を１８０°にする、
ことを特徴とする。
前記制御回路は、
前記第２の場合に、前記第１スイッチング信号の位相と、前記第３スイッチング信号の位相と、の間の位相差を１８０°にする、
ことを特徴とする。
【0013】
前記電源装置において、
前記制御回路は、
前記第２の場合に、前記第３スイッチング信号のデューティを前記第１スイッチング信号のデューティと同じにする、
ことを特徴とする。
前記制御回路は、
前記第２の場合に、前記第３スイッチング信号のデューティを前記第１スイッチング信号のデューティと同じにする、
ことを特徴とする。
【0014】
前記電源装置において、
前記制御回路は、
前記整流回路から出力される出力電流が閾値電流を超えた場合に、前記第１スイッチング信号から前記第４スイッチング信号までを予め定められたデューティ又は前記出力電流に応じたデューティにする、
ことを特徴とする。
前記制御回路は、
前記整流回路から出力される出力電流が閾値電流を超えた場合に、前記第１スイッチング信号から前記第４スイッチング信号までを予め定められたデューティ又は前記出力電流に応じたデューティにする、
ことを特徴とする。
【0015】
前記電源装置において、
前記制御回路は、
前記第１制御と前記第２制御との切り換えの際にヒステリシスを設ける、
ことを特徴とする。
前記制御回路は、
前記第１制御と前記第２制御との切り換えの際にヒステリシスを設ける、
ことを特徴とする。
【0016】
前記電源装置において、
前記制御回路は、
前記第２制御の場合に、ＰＳＭ（Periodically Swapping Modulation）制御を行う、
ことを特徴とする。
前記制御回路は、
前記第２制御の場合に、ＰＳＭ（Periodically Swapping Modulation）制御を行う、
ことを特徴とする。
【発明の効果】
【0017】
本発明の一態様の電源装置は、制御を煩雑にすることなく、出力電圧を更に下げることができるという効果を奏する。
【図面の簡単な説明】
【0018】
【発明を実施するための形態】
【0019】
以下に、本発明の電源装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【0020】
【0021】
なお、第１の実施の形態では、相の数を３としたが、本開示はこれに限定されない。相の数は、１、２、又は、４以上であっても良い。
【0022】
電源２は、電圧Ｖｉｎを出力する。直列接続された抵抗３及び抵抗４は、電圧Ｖｉｎを分圧する。抵抗３の抵抗値と、抵抗４の抵抗値とは、同じとする。即ち、抵抗３及び抵抗４の各々の電圧は、Ｖｉｎ／２とする。但し、本開示はこれに限定されない。直列接続されたコンデンサ５及びコンデンサ６は、電圧Ｖｉｎ／２を安定化させる。
【0023】
電源装置１は、ブリッジ回路１１と、変圧回路１２と、整流回路１３と、コンデンサ１４と、電圧センサ１５と、電流センサ１６と、制御回路２０と、を含む。
【0024】
コンデンサ１４が、本開示の「平滑回路」の一例に相当する。
【0025】
ブリッジ回路１１は、第１相アーム３１と、第２相アーム３２と、第３相アーム３３と、を含む。
【0026】
第１相アーム３１は、トランジスタＱ１からトランジスタＱ４までを含む。
【0027】
トランジスタＱ１のソースは、トランジスタＱ２のドレインに電気的に接続されている。トランジスタＱ２のソースは、トランジスタＱ３のドレインに電気的に接続されている。トランジスタＱ３のソースは、トランジスタＱ４のドレインに電気的に接続されている。
【0028】
第２相アーム３２は、トランジスタＱ５からトランジスタＱ８までを含む。
【0029】
トランジスタＱ５のソースは、トランジスタＱ６のドレインに電気的に接続されている。トランジスタＱ６のソースは、トランジスタＱ７のドレインに電気的に接続されている。トランジスタＱ７のソースは、トランジスタＱ８のドレインに電気的に接続されている。
【0030】
第３相アーム３３は、トランジスタＱ９からトランジスタＱ１２までを含む。
【0031】
トランジスタＱ９のソースは、トランジスタＱ１０のドレインに電気的に接続されている。トランジスタＱ１０のソースは、トランジスタＱ１１のドレインに電気的に接続されている。トランジスタＱ１１のソースは、トランジスタＱ１２のドレインに電気的に接続されている。
【0032】
トランジスタＱ１、Ｑ５及びＱ９の各々が、本開示の「第１スイッチング素子」の一例に相当する。トランジスタＱ２、Ｑ６及びＱ１０の各々が、本開示の「第２スイッチング素子」の一例に相当する。トランジスタＱ３、Ｑ７及びＱ１１の各々が、本開示の「第３スイッチング素子」の一例に相当する。トランジスタＱ４、Ｑ８及びＱ１２の各々が、本開示の「第４スイッチング素子」の一例に相当する。
【0033】
なお、本開示では、各トランジスタがＭＯＳＦＥＴであることとしたが、これに限定されない。各トランジスタは、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイスなどでも良い。
【0034】
各トランジスタは、積極的に電流を流すことができる寄生ダイオード（ボディダイオード）を有する、又は、逆並列にダイオードが接続されている。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。
【0035】
トランジスタＱ１のドレイン、トランジスタＱ５のドレイン及びトランジスタＱ９のドレインは、ブリッジ回路１１の第１入力端子１１ａに電気的に接続されている。第１入力端子１１ａは、コンデンサ５の高電位側端に電気的に接続されている。
【0036】
トランジスタＱ２のソース、トランジスタＱ３のドレイン、トランジスタＱ６のソース、トランジスタＱ７のドレイン、トランジスタＱ１０のソース及びトランジスタＱ１１のドレインは、ブリッジ回路１１の第２入力端子１１ｂに電気的に接続されている。第２入力端子１１ｂは、コンデンサ５の低電位側端及びコンデンサ６の高電位側端に電気的に接続されている。
【0037】
トランジスタＱ４のソース、トランジスタＱ８のソース及びトランジスタＱ１２のソースは、ブリッジ回路１１の第３入力端子１１ｃに電気的に接続されている。第３入力端子１１ｃは、コンデンサ６の低電位側端に電気的に接続されている。
【0038】
ブリッジ回路１１の第１入力端子１１ａと第２入力端子１１ｂとの間には、コンデンサ５の電圧Ｖｉｎ／２が入力される。
【0039】
ブリッジ回路１１の第２入力端子１１ｂと第３入力端子１１ｃとの間には、コンデンサ６の電圧Ｖｉｎ／２が入力される。
【0040】
トランジスタＱ１からトランジスタＱ１２までのゲートには、制御回路２０からスイッチング信号が入力される。
【0041】
制御回路２０は、第１相アーム３１と第２相アーム３２との間の位相差を１２０°に制御することが例示される。制御回路２０は、第２相アーム３２と第３相アーム３３との間の位相差を１２０°に制御することが例示される。但し、本開示はこれに限定されない。
【0042】
トランジスタＱ１のソース及びトランジスタＱ２のドレインは、ブリッジ回路１１の第１出力端子１１ｄに電気的に接続されている。トランジスタＱ３のソース及びトランジスタＱ４のドレインは、ブリッジ回路１１の第２出力端子１１ｅに電気的に接続されている。
【0043】
トランジスタＱ５のソース及びトランジスタＱ６のドレインは、ブリッジ回路１１の第３出力端子１１ｆに電気的に接続されている。トランジスタＱ７のソース及びトランジスタＱ８のドレインは、ブリッジ回路１１の第４出力端子１１ｇに電気的に接続されている。
【0044】
トランジスタＱ９のソース及びトランジスタＱ１０のドレインは、ブリッジ回路１１の第５出力端子１１ｈに電気的に接続されている。トランジスタＱ１１のソース及びトランジスタＱ１２のドレインは、ブリッジ回路１１の第６出力端子１１ｉに電気的に接続されている。
【0045】
変圧回路１２は、トランス４１からトランス４３までを含む。
【0046】
トランス４１は、１次巻線４１ａと、２次巻線４１ｂと、コア４１ｃと、を含む。１次巻線４１ａ及び２次巻線４１ｂは、コア４１ｃに巻回されている。
【0047】
１次巻線４１ａは、励磁インダクタンス５１と、漏れインダクタンス５２と、を含む。１次巻線４１ａには、コンデンサ５３が、励磁インダクタンス５１及び漏れインダクタンス５２と直列に設けられている。１次巻線４１ａの一端は、ブリッジ回路１１の第１出力端子１１ｄに電気的に接続されている。１次巻線４１ａの他端は、ブリッジ回路１１の第２出力端子１１ｅに電気的に接続されている。
【0048】
励磁インダクタンス５１、漏れインダクタンス５２及びコンデンサ５３は、ＬＬＣ共振回路を構成する。
【0049】
トランス４２は、１次巻線４２ａと、２次巻線４２ｂと、コア４２ｃと、を含む。１次巻線４２ａ及び２次巻線４２ｂは、コア４２ｃに巻回されている。
【0050】
１次巻線４２ａは、励磁インダクタンス５４と、漏れインダクタンス５５と、を含む。１次巻線４２ａには、コンデンサ５６が、励磁インダクタンス５４及び漏れインダクタンス５５と直列に設けられている。１次巻線４２ａの一端は、ブリッジ回路１１の第３出力端子１１ｆに電気的に接続されている。１次巻線４２ａの他端は、ブリッジ回路１１の第４出力端子１１ｇに電気的に接続されている。
【0051】
励磁インダクタンス５４、漏れインダクタンス５５及びコンデンサ５６は、ＬＬＣ共振回路を構成する。
【0052】
トランス４３は、１次巻線４３ａと、２次巻線４３ｂと、コア４３ｃと、を含む。１次巻線４３ａ及び２次巻線４３ｂは、コア４３ｃに巻回されている。
【0053】
１次巻線４３ａは、励磁インダクタンス５７と、漏れインダクタンス５８と、を含む。１次巻線４３ａには、コンデンサ５９が、励磁インダクタンス５７及び漏れインダクタンス５８と直列に設けられている。１次巻線４３ａの一端は、ブリッジ回路１１の第５出力端子１１ｈに電気的に接続されている。１次巻線４３ａの他端は、ブリッジ回路１１の第６出力端子１１ｉに電気的に接続されている。
【0054】
励磁インダクタンス５７、漏れインダクタンス５８及びコンデンサ５９は、ＬＬＣ共振回路を構成する。
【0055】
トランス４１の２次巻線４１ｂの一端、トランス４２の２次巻線４２ｂの一端及びトランス４３の２次巻線４３ｂの一端は、電気的に接続されている。
【0056】
整流回路１３は、ブリッジダイオードである。整流回路１３は、ダイオードＤ１からダイオードＤ６までを含む。
【0057】
ダイオードＤ１のアノードは、ダイオードＤ２のカソードに電気的に接続されている。ダイオードＤ３のアノードは、ダイオードＤ４のカソードに電気的に接続されている。ダイオードＤ５のアノードは、ダイオードＤ６のカソードに電気的に接続されている。
【0058】
ダイオードＤ１のアノード及びダイオードＤ２のカソードは、トランス４１の２次巻線４１ｂの他端に電気的に接続されている。ダイオードＤ３のアノード及びダイオードＤ４のカソードは、トランス４２の２次巻線４２ｂの他端に電気的に接続されている。ダイオードＤ５のアノード及びダイオードＤ６のカソードは、トランス４３の２次巻線４３ｂの他端に電気的に接続されている。
【0059】
ダイオードＤ１、ダイオードＤ３及びダイオードＤ５のカソードは、コンデンサ１４の高電位側端に電気的に接続されている。ダイオードＤ２、ダイオードＤ４及びダイオードＤ６のアノードは、コンデンサ１４の低電位側端に電気的に接続されている。
【0060】
コンデンサ１４は、整流回路１３が出力する電圧を平滑する。コンデンサ１４の電圧が、出力電圧Ｖｏｕｔである。
【0061】
電圧センサ１５は、出力電圧Ｖｏｕｔを検出して、検出信号を制御回路２０に出力する。
【0062】
電流センサ１６は、出力電流Ｉｏｕｔを検出して、検出信号を制御回路２０に出力する。
【0063】
（制御の概要）
一般に、ＬＬＣコンバータでは、各トランジスタのデューティは、０．５（以降、「標準値」と称する。）とされている。制御回路２０は、トランジスタＱ１とトランジスタＱ４とを同期（同位相且つ同デューティ）させ、トランジスタＱ２とトランジスタＱ３とを同期させる。同様に、制御回路２０は、トランジスタＱ５とトランジスタＱ８とを同期させ、トランジスタＱ６とトランジスタＱ７とを同期させる。同様に、制御回路２０は、トランジスタＱ９とトランジスタＱ１２とを同期させ、トランジスタＱ１０とトランジスタＱ１１とを同期させる。
一般に、ＬＬＣコンバータでは、各トランジスタのデューティは、０．５（以降、「標準値」と称する。）とされている。制御回路２０は、トランジスタＱ１とトランジスタＱ４とを同期（同位相且つ同デューティ）させ、トランジスタＱ２とトランジスタＱ３とを同期させる。同様に、制御回路２０は、トランジスタＱ５とトランジスタＱ８とを同期させ、トランジスタＱ６とトランジスタＱ７とを同期させる。同様に、制御回路２０は、トランジスタＱ９とトランジスタＱ１２とを同期させ、トランジスタＱ１０とトランジスタＱ１１とを同期させる。
【0064】
【0065】
制御回路２０は、各トランジスタのスイッチング周波数を高くすることで、出力電圧Ｖｏｕｔを下げることができる。以降、この制御を「第１制御」と称する。
【0066】
しかし、ＬＬＣ共振及びソフトスイッチングを維持するために、スイッチング周波数には上限がある。つまり、第１制御による出力電圧Ｖｏｕｔには、図２の中の境界線２０１で示す下限（以降「第１制御下限電圧」と称する。）がある。従って、電源装置１が第１制御によって出力可能な出力電圧－出力電流の範囲は、境界線２０１よりも図２中の上方の領域２０２となる。
【0067】
そこで、制御回路２０は、スイッチング周波数が上限に達したら、スイッチング周波数を上限に維持したまま、トランジスタＱ１（Ｑ５、Ｑ９）のデューティを標準値よりも下げる。以降、この制御を「第２制御」と称する。
【0068】
なお、制御回路２０は、第２制御において、トランジスタＱ４（Ｑ８、Ｑ１２）のデューティをトランジスタＱ１（Ｑ５、Ｑ９）のデューティと同じにすると好ましい。更に、制御回路２０は、第２制御において、トランジスタＱ４（Ｑ８、Ｑ１２）と、トランジスタＱ１（Ｑ５、Ｑ９）と、を同期させると好ましい。これにより、制御回路２０は、後述するように、スイッチング信号の生成が容易となる。
【0069】
【0070】
波形２１１は、トランジスタＱ１のゲートに入力されるスイッチング信号を示す。波形２１２は、トランジスタＱ２のゲートに入力されるスイッチング信号を示す。波形２１３は、トランジスタＱ３のゲートに入力されるスイッチング信号を示す。波形２１４は、トランジスタＱ４のゲートに入力されるスイッチング信号を示す。
【0071】
トランジスタＱ１のゲートに入力されるスイッチング信号（波形２１１）と、トランジスタＱ２のゲートに入力されるスイッチング信号（波形２１２）と、は相補的に変化する。トランジスタＱ３のゲートに入力されるスイッチング信号（波形２１３）と、トランジスタＱ４のゲートに入力されるスイッチング信号（波形２１４）と、は相補的に変化する。
【0072】
タイミングｔ０までは、制御回路２０は、第１制御として、各スイッチング信号のデューティを標準値に維持したまま、周波数を高くする。
【0073】
タイミングｔ０までは、トランジスタＱ１のゲートに入力されるスイッチング信号（波形２１１）のオン期間２１５は、１周期２１６の半分である。
【0074】
これにより、電源装置１は、出力電圧Ｖｏｕｔを第１制御下限電圧まで下げることができる。
【0075】
タイミングｔ０において、各スイッチング信号の周波数が上限に達すると、制御回路２０は、第２制御として、各スイッチング信号の周波数を上限に維持したまま、トランジスタＱ１のゲートに入力されるスイッチング信号（波形２１１）のデューティを標準値よりも下げる。
【0076】
タイミングｔ０以降では、トランジスタＱ１のゲートに入力されるスイッチング信号（波形２１１）のオン期間２１７は、１周期２１８の半分未満である。
【0077】
なお、タイミングｔ０以降で、制御回路２０は、トランジスタＱ４のゲートに入力されるスイッチング信号（波形２１４）のデューティを、トランジスタＱ１のゲートに入力されるスイッチング信号（波形２１１）のデューティと同じにすると好ましい。更に、制御回路２０は、第２制御において、トランジスタＱ４とトランジスタＱ１とを同期させると好ましい。これにより、制御回路２０は、１つのスイッチング信号をトランジスタＱ１とトランジスタＱ４とで共用できるので、スイッチング信号の生成が容易となり、制御が容易となる。
【0078】
【0079】
図４の波形２２１で示すように、電源装置１は、トランジスタＱ１のデューティを標準値から下げて行くにつれて、出力電圧Ｖｏｕｔを下げることができる。
【0080】
このように、電源装置１は、スイッチング周波数が上限に達したら第２制御を行うことにより、出力電圧Ｖｏｕｔを第１制御下限電圧よりも更に下げることができる。
【0081】
再び図２を参照すると、電源装置１は、境界線２０１（第１制御下限電圧）よりも出力電圧Ｖｏｕｔを下げることができる。従って、電源装置１が出力可能な出力電圧－出力電流の範囲は、領域２０２と、境界線２０１よりも図２中下方の領域２０３と、を合わせた領域２０４となる。
【0082】
（制御回路の構成）
図５は、第１の実施の形態の電源装置の制御回路の構成を示す図である。
図５は、第１の実施の形態の電源装置の制御回路の構成を示す図である。
【0083】
制御回路２０は、過電流保護制御回路６１と、スイッチング制御回路６２と、切換回路６３と、デッドタイム生成回路６５と、を含む。
【0084】
過電流保護制御回路６１は、出力電流Ｉｏｕｔが過電流であることを検出した場合、信号Ｓ１を切換回路６３に出力する。
【0085】
切換回路６３は、信号Ｓ１が入力されている場合、過電流保護制御回路６１から出力される複数の信号Ｓ２を複数のスイッチング信号ＳＳＷとして、トランジスタＱ１からトランジスタＱ１２までに出力する。
【0086】
切換回路６３は、信号Ｓ１が入力されていない場合、スイッチング制御回路６２から出力される複数の信号Ｓ３を複数のスイッチング信号ＳＳＷとして、デッドタイム生成回路６５に出力され、相補的に動作するトランジスタの信号間に任意のデッドタイムを設け、トランジスタＱ１からトランジスタＱ１２までに出力する。
【0087】
図６は、第１の実施の形態の電源装置の過電流保護制御回路の構成の一例を示す図である。
【0088】
過電流保護制御回路６１は、抵抗７１及び７２と、定電圧源７３と、ヒステリシスコンパレータ７４と、三角波信号源７５と、コンパレータ７６と、反転回路７７と、を含む。
【0089】
抵抗７１の一端には、出力電流Ｉｏｕｔを電圧に変換した電圧ＶＩｏｕｔが入力される。抵抗７１の他端は、抵抗７２の一端に電気的に接続されている。抵抗７２の他端は、基準電位に電気的に接続されている。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。
【0090】
抵抗７１の他端及び抵抗７２の一端は、ヒステリシスコンパレータ７４の非反転入力端子（＋端子）に電気的に接続されている。抵抗７１及び抵抗７２は、電圧ＶＩｏｕｔを分圧した電圧Ｖ１１を、ヒステリシスコンパレータ７４の非反転入力端子（＋端子）に出力する。
【0091】
定電圧源７３は、出力電流Ｉｏｕｔの過電流閾値に応じた基準電圧ＶＩｒｅｆを、ヒステリシスコンパレータ７４の反転入力端子（－端子）に出力する。
【0092】
ヒステリシスコンパレータ７４は、電圧Ｖ１１が基準電圧ＶＩｒｅｆよりも一定値以上高い場合、ハイレベルの電圧Ｖ１２を、コンパレータ７６の反転入力端子（－端子）に出力する。
【0093】
ヒステリシスコンパレータ７４は、基準電圧ＶＩｒｅｆが電圧Ｖ１１よりも一定値以上高い場合、ローレベルの電圧Ｖ１２を、コンパレータ７６の反転入力端子（－端子）に出力する。
【0094】
過電流保護制御回路６１は、ヒステリシスコンパレータ７４がヒステリシスを有することにより、過電流保護制御と通常のスイッチング制御とが頻繁に切り換わることを抑制できる。
【0095】
ヒステリシスコンパレータ７４が出力する電圧Ｖ１２は、信号Ｓ１として切換回路６３に出力される。
【0096】
三角波信号源７５は、予め定められた周波数の三角波信号Ｖ１３を、コンパレータ７６の非反転入力端子（＋端子）に出力する。
【0097】
コンパレータ７６は、三角波信号Ｖ１３の電圧が電圧Ｖ１２よりも高い場合には、ハイレベルの電圧Ｖ１４を出力する。コンパレータ７６は、電圧Ｖ１２が三角波信号Ｖ１３の電圧よりも高い場合には、ローレベルの電圧Ｖ１４を出力する。
【0098】
コンパレータ７６が出力する電圧Ｖ１４は、信号Ｓ２として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ１（Ｑ５、Ｑ９）及びトランジスタＱ４（Ｑ８、Ｑ１２）のゲートに出力される。
【0099】
反転回路７７は、電圧Ｖ１４を論理反転した電圧Ｖ１５を出力する。
【0100】
反転回路７７が出力する電圧Ｖ１５は、信号Ｓ２として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ２（Ｑ６、Ｑ１０）及びトランジスタＱ３（Ｑ７、Ｑ１１）のゲートに出力される。
【0101】
これにより、過電流保護制御回路６１は、出力電流Ｉｏｕｔが過電流閾値よりも一定値以上高い場合、予め定められたデューティで制御を行うことができる。例えば、過電流保護制御回路６１は、トランジスタＱ１（Ｑ５、Ｑ８）及びトランジスタＱ４（Ｑ８、Ｑ１２）のデューティを０．１とし、トランジスタＱ２（Ｑ６、Ｑ１０）及びトランジスタＱ３（Ｑ７、Ｑ１１）のデューティを０．９とすることが例示される。過電流保護制御回路６１は、ヒステリシスコンパレータ７４によって、パルス・バイ・パルスの制御を行うことができる。
【0102】
図７は、第１の実施の形態の電源装置の過電流保護制御回路の構成の他の例を示す図である。
【0103】
過電流保護制御回路６４は、過電流保護制御回路６１（図６参照）と比較して、ヒステリシスコンパレータ７４に代えて、誤差アンプ７８を含む。
【0104】
誤差アンプ７８の非反転入力端子（＋端子）には、電圧Ｖ１１が入力される。誤差アンプ７８の反転入力端子（－端子）には、基準電圧ＶＩｒｅｆが入力される。
【0105】
誤差アンプ７８は、電圧Ｖ１１と基準電圧ＶＩｒｅｆとの差に応じた電圧Ｖ２１を、コンパレータ７６の反転入力端子（－端子）に出力する。
【0106】
誤差アンプ７８が出力する電圧Ｖ２１は、信号Ｓ１として切換回路６３に出力される。
【0107】
これにより、過電流保護制御回路６４は、出力電流Ｉｏｕｔが過電流閾値を超えた場合、出力電流Ｉｏｕｔの増加に応じてトランジスタＱ１（Ｑ５、Ｑ９）及びトランジスタＱ４（Ｑ８、Ｑ１２）のデューティを下げる制御を行うことができる。
【0108】
図８は、第１の実施の形態の電源装置のスイッチング制御回路の構成を示す図である。
【0109】
なお、第１の実施の形態では、スイッチング制御回路６２が、出力電圧Ｖｏｕｔが目標電圧となるようにする定出力電圧制御を行う場合について説明するが、本開示はこれに限定されない。スイッチング制御回路６２は、出力電流Ｉｏｕｔが目標電流となるようにする定出力電流制御を行うこととしても良い。
【0110】
スイッチング制御回路６２は、抵抗９１及び９２と、可変電圧源９３と、誤差アンプ９４と、電圧リミッタ９５と、電圧制御発振器９６と、定電圧源９７と、誤差アンプ９８と、コンパレータ９９、１００及び１０１と、反転回路１０５、１０６及び１０７と、を含む。
【0111】
抵抗９１の一端には、出力電圧Ｖｏｕｔが入力される。抵抗９１の他端は、抵抗９２の一端に電気的に接続されている。抵抗９２の他端は、基準電位に電気的に接続されている。
【0112】
なお、定出力電流制御の場合には、抵抗９１の一端には、出力電流Ｉｏｕｔを電圧に変換した電圧ＶＩｏｕｔが入力される。
【0113】
抵抗９１の他端及び抵抗９２の一端は、誤差アンプ９４の非反転入力端子（＋端子）に電気的に接続されている。抵抗９１及び抵抗９２は、出力電圧Ｖｏｕｔを分圧した電圧Ｖ３１を、誤差アンプ９４の非反転入力端子（＋端子）に出力する。
【0114】
可変電圧源９３は、出力電圧Ｖｏｕｔの目標電圧に応じた指令値電圧Ｖｏ－ｒｅｆを、誤差アンプ９４の反転入力端子（－端子）に出力する。
【0115】
なお、出力電流制御の場合には、可変電圧源９３は、出力電流Ｉｏｕｔの目標電流に応じた電圧を、誤差アンプ９４の反転入力端子（－端子）に出力する。
【0116】
誤差アンプ９４は、電圧Ｖ３１と指令値電圧Ｖｏ－ｒｅｆとの差に応じた電圧ＶＥ１を、電圧リミッタ９５、及び、誤差アンプ９８の非反転入力端子（＋端子）に出力する。
【0117】
電圧リミッタ９５は、電圧ＶＥ１を下限電圧Ｖｆｍｉｎから上限電圧Ｖｆｍａｘまでの範囲に制限した電圧Ｖ３２を、電圧制御発振器９６に出力する。
【0118】
電圧リミッタ９５は、電圧制御発振器９６の発振周波数を、ＬＬＣ共振回路の下限周波数から上限周波数までの範囲に収めるためのものである。下限電圧Ｖｆｍｉｎから上限電圧Ｖｆｍａｘまでの範囲は、電圧ＶＥ１が変化する範囲よりも狭いものとする。
【0119】
電圧制御発振器９６は、電圧Ｖ３２に応じた周波数の三角波信号Ｖｔｒｉ１、Ｖｔｒｉ２及びＶｔｒｉ３を、コンパレータ９９の非反転入力端子（＋端子）、コンパレータ１００の非反転入力端子（＋端子）、及び、コンパレータ１０１の非反転入力端子（＋端子）に、夫々出力する。
【0120】
電圧制御発振器９６は、三角波信号Ｖｔｒｉ１と三角波信号Ｖｔｒｉ２との間の位相差を１２０°とする。電圧制御発振器９６は、三角波信号Ｖｔｒｉ２と三角波信号Ｖｔｒｉ３との間の位相差を１２０°とする。
【0121】
電圧制御発振器９６は、電圧Ｖ３２が高いほど、三角波信号Ｖｔｒｉ１、Ｖｔｒｉ２及びＶｔｒｉ３の周波数を高くし、電圧Ｖ３２が低いほど、三角波信号Ｖｔｒｉ１、Ｖｔｒｉ２及びＶｔｒｉ３の周波数を低くする。
【0122】
三角波信号Ｖｔｒｉ１、Ｖｔｒｉ２及びＶｔｒｉ３の周波数は、電圧Ｖ３２が下限電圧Ｖｆｍｉｎである場合に、最小となる。三角波信号Ｖｔｒｉ１、Ｖｔｒｉ２及びＶｔｒｉ３の周波数は、電圧Ｖ３２が上限電圧Ｖｆｍａｘである場合に、最大となる。
【0123】
電圧制御発振器９６は、三角波信号Ｖｔｒｉ１、Ｖｔｒｉ２及びＶｔｒｉ３の各々を、０Ｖを中心として正方向及び負方向に変化させる。
【0124】
定電圧源９７は、電圧Ｖｆｍａｘ－ｒｅｆを、誤差アンプ９８の反転入力端子（－端子）に出力する。
【0125】
なお、電圧Ｖｆｍａｘ－ｒｅｆは、上限電圧Ｖｆｍａｘと同じとする。
【0126】
誤差アンプ９８は、電圧ＶＥ１と電圧Ｖｆｍａｘ－ｒｅｆとの差に応じた電圧ＶＥ２を、コンパレータ９９の反転入力端子（－端子）、コンパレータ１００の反転入力端子（－端子）、及び、コンパレータ１０１の反転入力端子（－端子）に出力する。
【0127】
コンパレータ９９は、三角波信号Ｖｔｒｉ１の電圧が電圧ＶＥ２よりも高い場合には、ハイレベルの電圧Ｖ３３を出力する。コンパレータ９９は、電圧ＶＥ２が三角波信号Ｖｔｒｉ１の電圧よりも高い場合には、ローレベルの電圧Ｖ３３を出力する。
【0128】
コンパレータ９９が出力する電圧Ｖ３３は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ１及びトランジスタＱ４のゲートに出力される。
【0129】
図９は、第１の実施の形態の電源装置のスイッチング制御回路の波形の一例を示す図である。詳しくは、図９は、誤差アンプ９８が出力する電圧ＶＥ２と、電圧制御発振器９６が出力する三角波信号Ｖｔｒｉ１と、の波形を示す図である。
【0130】
波形２３１は、電圧ＶＥ２を示す。波形２３２は、三角波信号Ｖｔｒｉ１を示す。先に説明したように、三角波信号Ｖｔｒｉ１は、０Ｖを中心として、正方向及び負方向に変化する。
【0131】
タイミングｔ１０までは、誤差アンプ９４が出力する電圧ＶＥ１が電圧Ｖｆｍａｘ－ｒｅｆよりも低いものとする。この場合、波形２３１で示すように、誤差アンプ９８が出力する電圧ＶＥ２は、０Ｖとなる。従って、コンパレータ９９が出力する電圧Ｖ３３のデューティは、標準値（０．５）となる。
【0132】
タイミングｔ１０において、誤差アンプ９４が出力する電圧ＶＥ１が電圧Ｖｆｍａｘ－ｒｅｆよりも高くなると、誤差アンプ９８が出力する電圧ＶＥ２は、電圧ＶＥ１の上昇に応じて、０Ｖから上昇して行く。従って、コンパレータ９９が出力する電圧Ｖ３３のデューティは、標準値から小さくなって行く。
【0133】
再び図８を参照する。スイッチング制御回路６２は、トランジスタＱ１とトランジスタＱ４とを同期させることとすると、コンパレータ９９が出力する電圧Ｖ３３をトランジスタＱ１とトランジスタＱ４とで共用することができる。つまり、スイッチング制御回路６２は、スイッチング信号の生成が容易となり、制御が容易となる。
【0134】
反転回路１０５は、電圧Ｖ３３を論理反転した電圧Ｖ３９を出力する。
【0135】
反転回路１０５が出力する電圧Ｖ３９は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ２及びトランジスタＱ３のゲートに出力される。
【0136】
スイッチング制御回路６２は、トランジスタＱ２とトランジスタＱ３とを同期させることとすると、反転回路１０５が出力する電圧Ｖ３９をトランジスタＱ２とトランジスタＱ３とで共用することができる。つまり、スイッチング制御回路６２は、スイッチング信号の生成が容易となり、制御が容易となる。
【0137】
コンパレータ１００は、三角波信号Ｖｔｒｉ２の電圧が電圧ＶＥ２よりも高い場合には、ハイレベルの電圧Ｖ３４を出力する。コンパレータ１００は、電圧ＶＥ２が三角波信号Ｖｔｒｉ２の電圧よりも高い場合には、ローレベルの電圧Ｖ３４を出力する。
【0138】
コンパレータ１００が出力する電圧Ｖ３４は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ５及びトランジスタＱ８のゲートに出力される。
【0139】
スイッチング制御回路６２は、トランジスタＱ５とトランジスタＱ８とを同期させることとすると、コンパレータ１００が出力する電圧Ｖ３４をトランジスタＱ５とトランジスタＱ８とで共用することができる。つまり、スイッチング制御回路６２は、スイッチング信号の生成が容易となり、制御が容易となる。
【0140】
反転回路１０６は、電圧Ｖ３４を論理反転した電圧Ｖ４０を出力する。
【0141】
反転回路１０６が出力する電圧Ｖ４０は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ６及びトランジスタＱ７のゲートに出力される。
【0142】
スイッチング制御回路６２は、トランジスタＱ６とトランジスタＱ７とを同期させることとすると、反転回路１０６が出力する電圧Ｖ４０をトランジスタＱ６とトランジスタＱ７とで共用することができる。つまり、スイッチング制御回路６２は、スイッチング信号の生成が容易となり、制御が容易となる。
【0143】
コンパレータ１０１は、三角波信号Ｖｔｒｉ３の電圧が電圧ＶＥ３よりも高い場合には、ハイレベルの電圧Ｖ３５を出力する。コンパレータ１０１は、電圧ＶＥ３が三角波信号Ｖｔｒｉ３の電圧よりも高い場合には、ローレベルの電圧Ｖ３５を出力する。
【0144】
コンパレータ１０１が出力する電圧Ｖ３５は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ９及びトランジスタＱ１２のゲートに出力される。
【0145】
スイッチング制御回路６２は、トランジスタＱ９とトランジスタＱ１２とを同期させることとすると、コンパレータ１０１が出力する電圧Ｖ３５をトランジスタＱ９とトランジスタＱ１２とで共用することができる。つまり、スイッチング制御回路６２は、スイッチング信号の生成が容易となり、制御が容易となる。
【0146】
反転回路１０７は、電圧Ｖ３５を論理反転した電圧Ｖ４１を出力する。
【0147】
反転回路１０７が出力する電圧Ｖ４１は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ１０及びトランジスタＱ１１のゲートに出力される。
【0148】
スイッチング制御回路６２は、トランジスタＱ１０とトランジスタＱ１１とを同期させることとすると、反転回路１０７が出力する電圧Ｖ４１をトランジスタＱ１０とトランジスタＱ１１とで共用することができる。つまり、スイッチング制御回路６２は、スイッチング信号の生成が容易となり、制御が容易となる。
【0149】
（まとめ）
以上説明したように、スイッチング制御回路６２は、出力電圧Ｖｏｕｔを下げる場合に、各トランジスタのスイッチング周波数が上限以下の場合は、スイッチング周波数を高くする第１制御を行う。そして、スイッチング制御回路６２は、各トランジスタのスイッチング周波数が上限に達した場合は、スイッチング周波数を維持したまま、トランジスタＱ１（Ｑ５、Ｑ９）のデューティを標準値よりも下げる第２制御を行う。
以上説明したように、スイッチング制御回路６２は、出力電圧Ｖｏｕｔを下げる場合に、各トランジスタのスイッチング周波数が上限以下の場合は、スイッチング周波数を高くする第１制御を行う。そして、スイッチング制御回路６２は、各トランジスタのスイッチング周波数が上限に達した場合は、スイッチング周波数を維持したまま、トランジスタＱ１（Ｑ５、Ｑ９）のデューティを標準値よりも下げる第２制御を行う。
【0150】
これにより、電源装置１は、制御を煩雑にすることなく、出力電圧Ｖｏｕｔを第１制御下限電圧よりも更に下げることができる。
【0151】
スイッチング制御回路６２は、トランジスタＱ４（Ｑ８、Ｑ１２）のデューティを、トランジスタＱ１（Ｑ５、Ｑ９）のデューティと同じにすると好ましい。
【0152】
これにより、スイッチング制御回路６２は、１つのスイッチング信号（図８の電圧Ｖ３３）を、トランジスタＱ１とトランジスタＱ４とで共用することができる。つまり、スイッチング制御回路６２は、スイッチング信号の生成が容易となり、制御が容易となる。
【0153】
過電流保護制御回路６１は、出力電流Ｉｏｕｔが閾値電流を超えた場合に、トランジスタＱ１からトランジスタＱ１２までを、予め定められたデューティでスイッチングさせると好ましい。
【0154】
これにより、過電流保護制御回路６１は、出力電流Ｉｏｕｔを抑制することができる。
【0155】
（付記）
制御回路２０は、第１制御と第２制御との切り換えの際に、ヒステリシスを設けても良い。例えば、誤差アンプ９４（図８参照）をヒステリシスコンパレータに置き換えても良い。
制御回路２０は、第１制御と第２制御との切り換えの際に、ヒステリシスを設けても良い。例えば、誤差アンプ９４（図８参照）をヒステリシスコンパレータに置き換えても良い。
【0156】
これにより、制御回路２０は、第１制御と第２制御とが頻繁に切り換わることを抑制することができる。
【0157】
制御回路２０は、第２制御の場合に、ＰＳＭ制御（非特許文献２参照）を行うこととしても良い。
【0158】
＜第２の実施の形態＞
第２の実施の形態の構成要素のうち、第１の実施の形態と同一の構成要素については、同一の符号を付して説明を省略する。
第２の実施の形態の構成要素のうち、第１の実施の形態と同一の構成要素については、同一の符号を付して説明を省略する。
【0159】
（電源装置の全体構成）
第２の実施の形態の電源装置の全体構成は、第１の実施の形態の電源装置１（図１参照）と同様であるので、図示及び説明を省略する。
第２の実施の形態の電源装置の全体構成は、第１の実施の形態の電源装置１（図１参照）と同様であるので、図示及び説明を省略する。
【0160】
（制御の概要）
第１の実施の形態では、制御回路は、トランジスタＱ１（Ｑ５、Ｑ９）とトランジスタＱ４（Ｑ８、Ｑ１２）とを同期（同位相且つ同デューティ）させ、トランジスタＱ２（Ｑ６、Ｑ１０）とトランジスタＱ３（Ｑ７、Ｑ１１）とを同期させた。
第１の実施の形態では、制御回路は、トランジスタＱ１（Ｑ５、Ｑ９）とトランジスタＱ４（Ｑ８、Ｑ１２）とを同期（同位相且つ同デューティ）させ、トランジスタＱ２（Ｑ６、Ｑ１０）とトランジスタＱ３（Ｑ７、Ｑ１１）とを同期させた。
【0161】
トランス４１、４２及び４３の１次側回路の電流は、トランジスタＱ１（Ｑ５、Ｑ９）がオフ状態からオン状態へ変化するとき及びトランジスタＱ３（Ｑ７、Ｑ１１）がオフ状態からオン状態に変化するときに、大きく変化する。
【0162】
先に図３で示した第２制御（タイミングｔ０以降）の波形２１１及び波形２１３では、トランス４１、４２及び４３の１次側回路の電流が大きく変化するタイミングが、制御の１周期２１８の前半に偏っている。従って、コンデンサ１４（図１参照）に大きなリップル電流が流れる可能性がある。
【0163】
そこで、第２の実施の形態では、制御回路は、第２制御において、トランジスタＱ１（Ｑ５、Ｑ９）のデューティを下げるとともに、トランジスタＱ３（Ｑ７、Ｑ１１）のデューティも下げる。
【0164】
なお、制御回路は、第２制御において、トランジスタＱ１（Ｑ５、Ｑ９）のデューティとトランジスタＱ３（Ｑ７、Ｑ１１）のデューティとを同じにすると好ましい。これにより、制御回路は、後述するように、スイッチング信号の生成が容易になる。
【0165】
【0166】
波形２４１は、トランジスタＱ１のゲートに入力されるスイッチング信号を示す。波形２４２は、トランジスタＱ２のゲートに入力されるスイッチング信号を示す。波形２４３は、トランジスタＱ３のゲートに入力されるスイッチング信号を示す。波形２４４は、トランジスタＱ４のゲートに入力されるスイッチング信号を示す。
【0167】
トランジスタＱ１のゲートに入力されるスイッチング信号（波形２４１）と、トランジスタＱ２のゲートに入力されるスイッチング信号（波形２４２）と、は相補的に変化する。トランジスタＱ３のゲートに入力されるスイッチング信号（波形２４３）と、トランジスタＱ４のゲートに入力されるスイッチング信号（波形２４４）と、は相補的に変化する。
【0168】
タイミングｔ２０までは、制御回路は、第１制御として、各スイッチング信号のデューティを標準値に維持したまま、周波数を高くする。
【0169】
タイミングｔ２０までは、トランジスタＱ１のゲートに入力されるスイッチング信号（波形２４１）のオン期間２４５は、１周期２４６の半分である。
【0170】
これにより、電源装置は、出力電圧Ｖｏｕｔを第１制御下限電圧まで下げることができる。
【0171】
タイミングｔ２０において、各スイッチング信号の周波数が上限に達すると、制御回路は、第２制御として、各スイッチング信号の周波数を上限に維持したまま、トランジスタＱ１のゲートに入力されるスイッチング信号（波形２４１）のデューティを標準値よりも下げる。それとともに、制御回路は、トランジスタＱ３のゲートに入力されるスイッチング信号（波形２４３）のデューティを標準値よりも下げる。
【0172】
タイミングｔ２０以降では、トランジスタＱ１のゲートに入力されるスイッチング信号（波形２４１）のオン期間２４７は、１周期２４８の半分未満である。トランジスタＱ３のゲートに入力されるスイッチング信号（波形２４３）のオン期間２４９は、１周期２５０の半分未満である。
【0173】
なお、タイミングｔ２０以降で、制御回路は、トランジスタＱ３のゲートに入力されるスイッチング信号（波形２４３）のデューティを、トランジスタＱ１のゲートに入力されるスイッチング信号（波形２４１）のデューティと同じにすると好ましい。これにより、制御回路は、後述するように、スイッチング信号の生成が容易となる。
【0174】
これにより、制御回路は、トランジスタＱ１の立ち上がりと、トランジスタＱ３の立ち上がりと、を交互（位相差１８０°の場合、等間隔）にできるので、トランス４１、４２及び４３の１次側電流が大きく変化するタイミングをずらすことができる。従って、電源装置は、コンデンサ１４に流れるリップル電流を抑制できる。
【0175】
なお、制御回路は、トランジスタＱ１の位相とトランジスタＱ３の位相との間の位相差を１８０°にすると好ましい。これにより、制御回路は、後述するように、スイッチング信号の生成が容易となる。
【0176】
（制御回路の構成）
第２の実施の形態の制御回路の全体構成は、第１の実施の形態の制御回路２０（図５参照）と同様であるので、図示及び説明を省略する。
第２の実施の形態の制御回路の全体構成は、第１の実施の形態の制御回路２０（図５参照）と同様であるので、図示及び説明を省略する。
【0177】
図１１は、第２の実施の形態の電源装置の過電流保護制御回路の構成の一例を示す図である。
【0178】
過電流保護制御回路１２１は、第１の実施の形態の過電流保護制御回路６１（図６参照）と比較して、三角波信号源７９と、コンパレータ８０と、反転回路８１と、を更に含む。
【0179】
三角波信号源７９は、三角波信号Ｖ１３と同周波数、且つ、逆位相（位相差－１８０°）の三角波信号Ｖ１６を、コンパレータ８０の非反転入力端子（＋端子）に出力する。
【0180】
コンパレータ８０の反転入力端子（－端子）には、電圧Ｖ１２が入力される。
【0181】
コンパレータ８０は、三角波信号Ｖ１６の電圧が電圧Ｖ１２よりも高い場合には、ハイレベルの電圧Ｖ１７を出力する。コンパレータ８０は、電圧Ｖ１２が三角波信号Ｖ１６の電圧よりも高い場合には、ローレベルの電圧Ｖ１７を出力する。
【0182】
コンパレータ８０が出力する電圧Ｖ１７は、信号Ｓ２として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ１（Ｑ５、Ｑ９）のゲートに出力される。
【0183】
反転回路８１は、電圧Ｖ１７を論理反転した電圧Ｖ１８を出力する。
【0184】
反転回路８１が出力する電圧Ｖ１８は、信号Ｓ２として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ２（Ｑ６、Ｑ１０）のゲートに出力される。
【0185】
コンパレータ７６が出力する電圧Ｖ１４は、信号Ｓ２として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ３（Ｑ７、Ｑ１１）のゲートに出力される。
【0186】
反転回路７７が出力する電圧Ｖ１５は、信号Ｓ２として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ４（Ｑ８、Ｑ１２）のゲートに出力される。
【0187】
これにより、過電流保護制御回路１２１は、出力電流Ｉｏｕｔが過電流閾値よりも一定値以上高い場合、予め定められたデューティで制御を行うことができる。また、過電流保護制御回路１２１は、トランジスタＱ１及びトランジスタＱ２の位相と、トランジスタＱ３及びトランジスタＱ４の位相と、をずらす（例えば、位相差－１８０°とする）ことができる。
【0188】
図１２は、第２の実施の形態の電源装置の過電流保護制御回路の構成の他の例を示す図である。
【0189】
過電流保護制御回路１２２は、過電流保護制御回路１２１（図１１参照）と比較して、ヒステリシスコンパレータ７４に代えて、誤差アンプ７８を含む。
【0190】
誤差アンプ７８の非反転入力端子（＋端子）には、電圧Ｖ１１が入力される。誤差アンプ７８の反転入力端子（－端子）には、基準電圧ＶＩｒｅｆが入力される。
【0191】
誤差アンプ７８は、電圧Ｖ１１と基準電圧ＶＩｒｅｆとの差に応じた電圧Ｖ２１を、コンパレータ８０の反転入力端子（－端子）に出力する。
【0192】
コンパレータ８０は、三角波信号Ｖ１６の電圧が電圧Ｖ１２よりも高い場合には、ハイレベルの電圧Ｖ１７を出力する。コンパレータ８０は、電圧Ｖ１２が三角波信号Ｖ１６の電圧よりも高い場合には、ローレベルの電圧Ｖ１７を出力する。
【0193】
これにより、過電流保護制御回路６４は、出力電流Ｉｏｕｔが過電流閾値を超えた場合、出力電流Ｉｏｕｔの増加に応じてトランジスタＱ１（Ｑ５、Ｑ９）及びトランジスタＱ４（Ｑ８、Ｑ１２）のデューティを下げる制御を行うことができる。
【0194】
図１３は、第２の実施の形態の電源装置のスイッチング制御回路の構成を示す図である。
【0195】
なお、第２の実施の形態では、スイッチング制御回路１２３が、出力電圧Ｖｏｕｔが目標電圧となるようにする定出力電圧制御を行う場合について説明するが、本開示はこれに限定されない。スイッチング制御回路１２３は、出力電流Ｉｏｕｔが目標電流となるようにする定出力電流制御を行うこととしても良い。
【0196】
スイッチング制御回路１２３は、スイッチング制御回路６２（図８参照）と比較して、電圧制御発振器９６に代えて、電圧制御発振器１３１を含む。また、スイッチング制御回路１２３は、スイッチング制御回路６２と比較して、コンパレータ１０２、１０３及び１０４と、反転回路１０８、１０９及び１１０と、を更に含む。
【0197】
電圧制御発振器１３１は、三角波信号Ｖｔｒｉ１を、コンパレータ９９の非反転入力端子（＋端子）に出力する。
【0198】
電圧制御発振器１３１は、三角波信号Ｖｔｒｉ１を反転した三角波信号Ｖｔｒｉ１－ｎを、コンパレータ１００の非反転入力端子（＋端子）に出力する。
【0199】
電圧制御発振器１３１は、三角波信号Ｖｔｒｉ２を、コンパレータ１０１の非反転入力端子（＋端子）に出力する。
【0200】
電圧制御発振器１３１は、三角波信号Ｖｔｒｉ２を反転した三角波信号Ｖｔｒｉ２－ｎを、コンパレータ１０２の非反転入力端子（＋端子）に出力する。
【0201】
電圧制御発振器１３１は、三角波信号Ｖｔｒｉ３を、コンパレータ１０３の非反転入力端子（＋端子）に出力する。
【0202】
電圧制御発振器１３１は、三角波信号Ｖｔｒｉ３を反転した三角波信号Ｖｔｒｉ３－ｎを、コンパレータ１０４の非反転入力端子（＋端子）に出力する。
【0203】
誤差アンプ９８は、電圧ＶＥ２を、コンパレータ９９からコンパレータ１０４までの反転入力端子（－端子）に出力する。
【0204】
コンパレータ９９は、三角波信号Ｖｔｒｉ１の電圧が電圧ＶＥ２よりも高い場合には、ハイレベルの電圧Ｖ３３を出力する。コンパレータ９９は、電圧ＶＥ２が三角波信号Ｖｔｒｉ１の電圧よりも高い場合には、ローレベルの電圧Ｖ３３を出力する。
【0205】
コンパレータ９９が出力する電圧Ｖ３３は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ３のゲートに出力される。
【0206】
反転回路１０５は、電圧Ｖ３３を論理反転した電圧Ｖ３９を出力する。
【0207】
反転回路１０５が出力する電圧Ｖ３９は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ４のゲートに出力される。
【0208】
コンパレータ１００は、三角波信号Ｖｔｒｉ１－ｎの電圧が電圧ＶＥ２よりも高い場合には、ハイレベルの電圧Ｖ３４を出力する。コンパレータ１００は、電圧ＶＥ２が三角波信号Ｖｔｒｉ１－ｎの電圧よりも高い場合には、ローレベルの電圧Ｖ３４を出力する。
【0209】
コンパレータ１００が出力する電圧Ｖ３４は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ１のゲートに出力される。
【0210】
反転回路１０６は、電圧Ｖ３４を論理反転した電圧Ｖ４０を出力する。
【0211】
反転回路１０６が出力する電圧Ｖ４０は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ２のゲートに出力される。
【0212】
図１４は、第２の実施の形態の電源装置のスイッチング制御回路の波形の一例を示す図である。詳しくは、図１４は、誤差アンプ９８が出力する電圧ＶＥ２と、電圧制御発振器１３１が出力する三角波信号Ｖｔｒｉ１及びＶｔｒｉ１－ｎと、トランジスタＱ１のゲートに入力されるスイッチング信号と、トランジスタＱ３のゲートに入力されるスイッチング信号と、の波形を示す図である。
【0213】
波形２６１は、誤差アンプ９８が出力する電圧ＶＥ２を示す。波形２６２は、三角波信号Ｖｔｒｉ１－ｎを示す。波形２６３は、三角波信号Ｖｔｒｉ１を示す。三角波信号Ｖｔｒｉ１－ｎ及びＶｔｒｉ１は、０Ｖを中心として、正方向及び負方向に変化する。
【0214】
波形２６４は、トランジスタＱ１のゲートに入力されるスイッチング信号を示す。波形２６５は、トランジスタＱ３のゲートに入力されるスイッチング信号を示す。
【0215】
タイミングｔ３０までは、誤差アンプ９４が出力する電圧ＶＥ１が電圧Ｖｆｍａｘ－ｒｅｆよりも低いものとする。この場合、波形２６１で示すように、誤差アンプ９８が出力する電圧ＶＥ２は、０Ｖとなる。従って、波形２６４で示すように、トランジスタＱ１のゲートに入力されるスイッチング信号のデューティは、標準値（０．５）となる。一方、波形２６５で示すように、トランジスタＱ３のゲートに入力されるスイッチング信号のデューティは、標準値となるとともに、波形２６４と１８０°位相がずれる。
【0216】
タイミングｔ３０において、誤差アンプ９４が出力する電圧ＶＥ１が電圧Ｖｆｍａｘ－ｒｅｆよりも高くなると、誤差アンプ９８が出力する電圧ＶＥ２は、電圧ＶＥ１の上昇に応じて、０Ｖから上昇して行く。従って、波形２６４で示すように、トランジスタＱ１のゲートに入力されるスイッチング信号のデューティは、標準値（０．５）未満となる。一方、波形２６５で示すように、トランジスタＱ３のゲートに入力されるスイッチング信号のデューティは、標準値未満となるとともに、波形２６４と１８０°位相がずれる。
【0217】
再び図１３を参照する。コンパレータ１０１は、三角波信号Ｖｔｒｉ２の電圧が電圧ＶＥ２よりも高い場合には、ハイレベルの電圧Ｖ３５を出力する。コンパレータ１０１は、電圧ＶＥ２が三角波信号Ｖｔｒｉ２の電圧よりも高い場合には、ローレベルの電圧Ｖ３５を出力する。
【0218】
コンパレータ１０１が出力する電圧Ｖ３５は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ７のゲートに出力される。
【0219】
反転回路１０７は、電圧Ｖ３５を論理反転した電圧Ｖ４１を出力する。
【0220】
反転回路１０７が出力する電圧Ｖ４１は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ８のゲートに出力される。
【0221】
コンパレータ１０２は、三角波信号Ｖｔｒｉ２－ｎの電圧が電圧ＶＥ２よりも高い場合には、ハイレベルの電圧Ｖ３６を出力する。コンパレータ１０２は、電圧ＶＥ２が三角波信号Ｖｔｒｉ２－ｎの電圧よりも高い場合には、ローレベルの電圧Ｖ３６を出力する。
【0222】
コンパレータ１０２が出力する電圧Ｖ３６は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ５のゲートに出力される。
【0223】
反転回路１０８は、電圧Ｖ３６を論理反転した電圧Ｖ４２を出力する。
【0224】
反転回路１０８が出力する電圧Ｖ４２は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ６のゲートに出力される。
【0225】
コンパレータ１０３は、三角波信号Ｖｔｒｉ３の電圧が電圧ＶＥ２よりも高い場合には、ハイレベルの電圧Ｖ３７を出力する。コンパレータ１０３は、電圧ＶＥ２が三角波信号Ｖｔｒｉ３の電圧よりも高い場合には、ローレベルの電圧Ｖ３７を出力する。
【0226】
コンパレータ１０３が出力する電圧Ｖ３７は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ１１のゲートに出力される。
【0227】
反転回路１０９は、電圧Ｖ３７を論理反転した電圧Ｖ４３を出力する。
【0228】
反転回路１０９が出力する電圧Ｖ４３は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ１２のゲートに出力される。
【0229】
コンパレータ１０４は、三角波信号Ｖｔｒｉ３－ｎの電圧が電圧ＶＥ２よりも高い場合には、ハイレベルの電圧Ｖ３８を出力する。コンパレータ１０４は、電圧ＶＥ２が三角波信号Ｖｔｒｉ３－ｎの電圧よりも高い場合には、ローレベルの電圧Ｖ３８を出力する。
【0230】
コンパレータ１０４が出力する電圧Ｖ３８は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ９のゲートに出力される。
【0231】
反転回路１１０は、電圧Ｖ３８を論理反転した電圧Ｖ４４を出力する。
【0232】
反転回路１１０が出力する電圧Ｖ４４は、信号Ｓ３として切換回路６３（図５参照）に入力され、スイッチング信号ＳＳＷとしてトランジスタＱ１０のゲートに出力される。
【0233】
（回路シミュレーション）
第２の実施の形態の回路シミュレーション結果について説明する。
第２の実施の形態の回路シミュレーション結果について説明する。
【0234】
図１では、３相（第１相アーム３１から第３相アーム３３まで）の場合を示したが、回路シミュレーションは、１相（第１相アーム３１だけ）の場合について実行した。
【0235】
図１５は、第２の実施の形態の電源装置の回路シミュレーション結果を示す図である。
【0236】
波形２７１－１は、第１制御の場合に、トランジスタＱ１のゲートに入力されるスイッチング信号を示す。波形２７１－２は、第２制御の場合に、トランジスタＱ１のゲートに入力されるスイッチング信号を示す。
【0237】
波形２７２－１は、第１制御の場合に、トランジスタＱ２のゲートに入力されるスイッチング信号を示す。波形２７２－２は、第２制御の場合に、トランジスタＱ２のゲートに入力されるスイッチング信号を示す。
【0238】
波形２７３－１は、第１制御の場合に、トランジスタＱ３のゲートに入力されるスイッチング信号を示す。波形２７３－２は、第２制御の場合に、トランジスタＱ３のゲートに入力されるスイッチング信号を示す。
【0239】
波形２７４－１は、第１制御の場合に、トランジスタＱ４のゲートに入力されるスイッチング信号を示す。波形２７４－２は、第２制御の場合に、トランジスタＱ４のゲートに入力されるスイッチング信号を示す。
【0240】
波形２７１－１と波形２７１－２とを比較すると、波形２７１－２は、デューティが下げられている。
【0241】
波形２７２－１と波形２７２－２とを比較すると、波形２７２－２は、デューティが上げられている。
【0242】
波形２７３－１と波形２７３－２とを比較すると、波形２７３－２は、デューティが下げられている。
【0243】
波形２７４－１と波形２７４－２とを比較すると、波形２７４－２は、デューティが上げられている。
【0244】
図１６は、第２の実施の形態の電源装置の回路シミュレーション結果を示す図である。
【0245】
波形２８１は、第２制御の場合の、トランジスタＱ１のドレイン電流を示す。波形２８２は、第２制御の場合の、トランジスタＱ２のドレイン電流を示す。波形２８３は、第２制御の場合の、トランジスタＱ３のドレイン電流を示す。波形２８４は、第２制御の場合の、トランジスタＱ４のドレイン電流を示す。
【0246】
図１６に示すように、電源装置１は、第２制御の場合に、ソフトスイッチングが実現できている。これにより、電源装置１は、効率の低下を抑制でき、高効率を維持できる。
【0247】
【0248】
波形２９１は、出力電圧指令値を示す。波形２９２は、出力電圧Ｖｏｕｔを示す。
【0249】
波形２９１で示すように、出力電圧指令値は、タイミングｔ４０までは、８０Ｖで一定であり、タイミングｔ４０からタイミングｔ５０までは、一定率で上昇しており、タイミングｔ５０以降は、２００Ｖで一定である。波形２９２で示すように、出力電圧Ｖｏｕｔは、出力電圧指令値に追従している。
【0250】
【0251】
タイミングｔ４０近傍では、出力電圧指令値及び出力電圧Ｖｏｕｔが８０Ｖと低いので、第２制御が実行される。
【0252】
波形３０１は、トランジスタＱ１のドレイン電流を示す。波形３０２は、トランジスタＱ２のドレイン電流を示す。
【0253】
波形３０３は、トランジスタＱ１のドレイン－ソース間電圧波形を示す。波形３０４は、トランジスタＱ２のドレイン－ソース間電圧波形を示す。
【0254】
波形３０１から波形３０４までで示すように、ソフトスイッチングが実現できている。これにより、電源装置１は、効率の低下を抑制でき、高効率を維持できる。
【0255】
波形３０３及び波形３０４で示すように、トランジスタＱ１及びＱ２のゲートに入力されるスイッチング信号のデューティは、タイミングｔ４０までは、出力電圧指令値及び出力電圧Ｖｏｕｔが８０Ｖで一定であるので、一定である。
【0256】
タイミングｔ４０までは、出力電圧指令値及び出力電圧Ｖｏｕｔが非常に低い。従って、波形３０３で示すように、トランジスタＱ１のドレイン－ソース間電圧波形のデューティは、非常に小さい。一方、波形３０４で示すように、トランジスタＱ２のドレイン－ソース間電圧波形のデューティは、非常に大きい。
【0257】
タイミングｔ４０以降は、出力電圧指令値及び出力電圧Ｖｏｕｔが上昇している。従って、波形３０３で示すように、トランジスタＱ１のドレイン－ソース間電圧波形のデューティは、上がっている。一方、波形３０４で示すように、トランジスタＱ２のドレイン－ソース間電圧波形のデューティは、下がっている。
【0258】
【0259】
タイミングｔ３５近傍では、出力電圧指令値及び出力電圧Ｖｏｕｔが８０Ｖと低いので、第２制御が実行される。
【0260】
波形３０５は、トランジスタＱ３のゲートに入力されるスイッチング信号を示す。波形３０６は、トランジスタＱ４のゲートに入力されるスイッチング信号を示す。
【0261】
第２制御が実行されるので、波形３０３及び波形３０５で示すように、トランジスタＱ１及びＱ３のゲートに入力されるスイッチング信号のデューティは、下げられている。
【0262】
波形３０４で示すように、トランジスタＱ２のゲートに入力されるスイッチング信号は、トランジスタＱ１のゲートに入力されるスイッチング信号（波形３０３）と相補的に変化する。
【0263】
波形３０６で示すように、トランジスタＱ４のゲートに入力されるスイッチング信号は、トランジスタＱ３のゲートに入力されるスイッチング信号（波形３０５）と相補的に変化する。
【0264】
【0265】
タイミングｔ５０近傍では、出力電圧指令値及び出力電圧Ｖｏｕｔが２００Ｖと高いので、第１制御が実行される。
【0266】
波形３１１は、トランジスタＱ１のドレイン電流を示す。波形３１２は、トランジスタＱ２のドレイン電流を示す。
【0267】
波形３１３は、トランジスタＱ１のドレイン－ソース間電圧波形を示す。波形３１４は、トランジスタＱ２のドレイン－ソース間電圧波形を示す。
【0268】
波形３１１から波形３１４までで示すように、ソフトスイッチングが実現できている。これにより、電源装置１は、効率の低下を抑制でき、高効率を維持できる。
【0269】
第１制御が実行されるので、波形３１３及び波形３１４で示すように、トランジスタＱ１及びＱ２のドレイン－ソース間電圧波形のデューティは、標準値で一定である。
【0270】
波形３１３及び波形３１４で示すように、トランジスタＱ１及びＱ２のドレイン－ソース間電圧波形の周波数は、タイミングｔ５０までは、出力電圧指令値及び出力電圧Ｖｏｕｔが一定率で上昇しているので、下がっている。
【0271】
タイミングｔ５０以降は、出力電圧指令値及び出力電圧Ｖｏｕｔが一定である。従って、波形３１３及び波形３１４で示すように、トランジスタＱ１及びＱ２のドレイン－ソース間電圧波形の周波数は、一定である。
【0272】
【0273】
タイミングｔ５５近傍では、出力電圧指令値及び出力電圧Ｖｏｕｔが２００Ｖと高いので、第１制御が実行される。
【0274】
波形３１５は、トランジスタＱ３のゲートに入力されるスイッチング信号を示す。波形３１６は、トランジスタＱ４のゲートに入力されるスイッチング信号を示す。
【0275】
第１制御が実行されるので、波形３１３から波形３１６までに示すように、トランジスタＱ１からトランジスタＱ４までのゲートに入力されるスイッチング信号のデューティは、標準値で一定である。
【0276】
タイミングｔ５５近傍では、出力電圧指令値及び出力電圧Ｖｏｕｔが２００Ｖと一定である。従って、波形３１３から波形３１６までに示すように、トランジスタＱ１からトランジスタＱ４までのゲートに入力されるスイッチング信号の周波数は、一定である。
【0277】
（まとめ）
第２の実施の形態の電源装置は、第１の実施の形態の電源装置１と同様の効果に加えて、次の効果を奏する。
第２の実施の形態の電源装置は、第１の実施の形態の電源装置１と同様の効果に加えて、次の効果を奏する。
【0278】
第２の実施の形態では、スイッチング制御回路１２３は、第２制御において、トランジスタＱ１（Ｑ５、Ｑ９）のデューティを下げるとともに、トランジスタＱ３（Ｑ７、Ｑ１１）のデューティも下げる。
【0279】
これにより、スイッチング制御回路１２３は、トランジスタＱ１（Ｑ５、Ｑ９）の立ち上がりと、トランジスタＱ３（Ｑ７、Ｑ１１）の立ち上がりと、を交互（位相差１８０°の場合、等間隔）にできるので、トランス４１、４２及び４３の１次側電流が大きく変化するタイミングをずらすことができる。
【0280】
従って、電源装置は、コンデンサ１４に流れるリップル電流を抑制できる。
【0281】
スイッチング制御回路１２３は、トランジスタＱ３（Ｑ７、Ｑ１１）のゲートに入力されるスイッチング信号のデューティを、トランジスタＱ１（Ｑ５、Ｑ９）のゲートに入力されるスイッチング信号のデューティと同じにすると好ましい。
【0282】
これにより、スイッチング制御回路１２３は、スイッチング信号の生成が容易となり、制御が容易となる。
【0283】
スイッチング制御回路１２３は、トランジスタＱ１（Ｑ５、Ｑ９）の位相とトランジスタＱ３（Ｑ７、Ｑ１１）の位相との間の位相差を１８０°にすると好ましい。
【0284】
これにより、スイッチング制御回路１２３は、スイッチング信号の生成が容易となり、制御が容易となる。
【0285】
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0286】
１ 電源装置
２ 電源
３、４ 抵抗
５、６、１４ コンデンサ
１１ ブリッジ回路
１２ 変圧回路
１３ 整流回路
１５ 電圧センサ
１６ 電流センサ
２０ 制御回路
３１ 第１相アーム
３２ 第２相アーム
３３ 第３相アーム
４１、４２、４３ トランス
６１、６４、１２１、１２２ 過電流保護制御回路
６２、１２３ スイッチング制御回路
６３ 切換回路
６５ デッドタイム生成回路
２ 電源
３、４ 抵抗
５、６、１４ コンデンサ
１１ ブリッジ回路
１２ 変圧回路
１３ 整流回路
１５ 電圧センサ
１６ 電流センサ
２０ 制御回路
３１ 第１相アーム
３２ 第２相アーム
３３ 第３相アーム
４１、４２、４３ トランス
６１、６４、１２１、１２２ 過電流保護制御回路
６２、１２３ スイッチング制御回路
６３ 切換回路
６５ デッドタイム生成回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】