特開 2023-143583 積層型キャパシタ及びその内蔵基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023143583

(43)【公開日】2023-10-06

(54)【発明の名称】積層型キャパシタ及びその内蔵基板

(51)【国際特許分類】

   H01G 4/30 20060101AFI20230928BHJP

【ＦＩ】

H01G4/30 201F

H01G4/30 201C

H01G4/30 513

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2022099629

(22)【出願日】2022-06-21

(31)【優先権主張番号】10-2022-0036566

(32)【優先日】2022-03-24

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】パク、ミン チェオル

(72)【発明者】

【氏名】リー、サン ジョン

(72)【発明者】

【氏名】キム、ヒュン ジョーン

(72)【発明者】

【氏名】クワク、ヒュン サン

(72)【発明者】

【氏名】ジェオン、チ ヒョン

(72)【発明者】

【氏名】リー、セオン ファン

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC01

5E001AF06

5E082AA01

5E082AB03

5E082EE01

5E082GG10

(57)【要約】      （修正有）

【課題】総有効サイズに対して大きな静電容量を有する積層型キャパシタ及びその内蔵基板を提供する。
【解決手段】積層型キャパシタ１００は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２とが少なくとも一つの誘電体層１１１を間に挟んで第１方向Ｚに交互に積層された容量領域を含む本体１１０と、互いに離隔して本体の互いに対向する第１面及び第２面にそれぞれ配置された第１外部電極１３１及び第２外部電極１３２と、を含む。本体は、少なくとも一つの第１内部電極と第１外部電極との間を第１方向に連結する第１ビア電極１４１と、少なくとも一つの第２内部電極と第２外部電極との間を第１方向に連結する第２ビア電極１４２とをさらに含む。第１外部電極は、本体の第１面の半分を超える面積だけ第１面をカバーする。第２外部電極は、本体の第２面の半分を超える面積だけ第２面をカバーする。
【選択図】図１

【特許請求の範囲】

【請求項1】

少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された容量領域を含む本体と、
互いに離隔して前記本体の互いに対向する第１面及び第２面にそれぞれ配置された第１外部電極及び第２外部電極と、を含み、
前記本体は、前記少なくとも一つの第１内部電極と前記第１外部電極との間を前記第１方向に連結する第１ビア電極と、前記少なくとも一つの第２内部電極と前記第２外部電極との間を前記第１方向に連結する第２ビア電極とをさらに含み、
前記第１外部電極は、前記本体の前記第１面の半分を超える面積だけ前記第１面をカバーし、
前記第２外部電極は、前記本体の前記第２面の半分を超える面積だけ前記第２面をカバーする、積層型キャパシタ。

【請求項2】

少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された容量領域を含む本体と、
互いに離隔して前記本体の互いに対向する第１面及び第２面にそれぞれ配置された第１外部電極及び第２外部電極と、を含み、
前記本体は、前記少なくとも一つの第１内部電極と前記第１外部電極との間を前記第１方向に連結する第１ビア電極と、前記少なくとも一つの第２内部電極と前記第２外部電極との間を前記第１方向に連結する第２ビア電極とをさらに含み、
前記第１外部電極は前記第２ビア電極に前記第１方向に重なり、
前記第２外部電極は前記第１ビア電極に前記第１方向に重なる、積層型キャパシタ。

【請求項3】

前記本体は、前記第１方向に垂直な第２方向に互いに対向する第３面及び第４面と、前記第１方向及び前記第２方向に垂直な第３方向に互いに対向する第５面及び第６面とをさらに有し、
前記本体の第１方向の厚さは、前記本体の第２方向の幅より短く、前記本体の第３方向の長さより短い、請求項１又は２に記載の積層型キャパシタ。

【請求項4】

前記本体は、前記第１方向に垂直な第２方向に互いに対向する第３面及び第４面と、前記第１方向及び前記第２方向に垂直な第３方向に互いに対向する第５面及び第６面とをさらに有し、
前記本体は、前記少なくとも一つの第１内部電極及び前記少なくとも一つの第２内部電極に電気的に連結される経路を前記本体の前記第３面、前記第４面、前記第５面及び前記第６面を介して提供しないように構成された、請求項１又は２に記載の積層型キャパシタ。

【請求項5】

前記本体は、前記第１方向に垂直な第２方向に互いに対向する第３面及び第４面と、前記第１方向及び前記第２方向に垂直な第３方向に互いに対向する第５面及び第６面とをさらに有し、
前記本体は、前記容量領域が前記第２方向の間に位置するように配置される第１サイドマージン層及び第２サイドマージン層と、前記容量領域が前記第３方向の間に位置するように配置される第３サイドマージン層及び第４サイドマージン層とをさらに含む、請求項１又は２に記載の積層型キャパシタ。

【請求項6】

前記第１サイドマージン層、前記第２サイドマージン層、前記第３サイドマージン層及び前記第４サイドマージン層のそれぞれは、前記少なくとも一つの第１内部電極及び前記少なくとも一つの第２内部電極のそれぞれに接触する、請求項５に記載の積層型キャパシタ。

【請求項7】

前記第１サイドマージン層、前記第２サイドマージン層、前記第３サイドマージン層及び前記第４サイドマージン層のそれぞれの厚さは０μｍを超え、２０μｍ以下である、請求項６に記載の積層型キャパシタ。

【請求項8】

前記本体は、前記第１外部電極と前記容量領域との間に配置された第１カバー層と、前記第２外部電極と前記容量領域との間に配置された第２カバー層とをさらに含み、
前記第１サイドマージン層、前記第２サイドマージン層、前記第３サイドマージン層及び前記第４サイドマージン層のそれぞれの厚さは、前記第１カバー層及び前記第２カバー層のそれぞれの厚さより薄い、請求項５に記載の積層型キャパシタ。

【請求項9】

前記少なくとも一つの誘電体層と、前記第１カバー層及び前記第２カバー層と、前記第１サイドマージン層、前記第２サイドマージン層、前記第３サイドマージン層及び前記第４サイドマージン層のそれぞれは、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック材料を含有する、請求項８に記載の積層型キャパシタ。

【請求項10】

前記第１外部電極及び前記第２外部電極において前記第１ビア電極及び前記第２ビア電極に接触する部分はめっき層である、請求項１又は２に記載の積層型キャパシタ。

【請求項11】

前記第１外部電極及び前記第２外部電極のそれぞれの厚さは０μｍを超え、１０μｍ以下である、請求項１又は２に記載の積層型キャパシタ。

【請求項12】

前記第１ビア電極及び前記第２ビア電極の間の離隔距離は、前記第１ビア電極及び前記第２ビア電極が互いに対向する方向に前記本体の長さの半分より短い、請求項１又は２に記載の積層型キャパシタ。

【請求項13】

前記本体が提供するビア電極の個数は、前記第１ビア電極及び前記第２ビア電極を含んで２個である、請求項１又は２に記載の積層型キャパシタ。

【請求項14】

前記第１ビア電極は、前記本体の前記第２面に露出せず、
前記第２ビア電極は、前記本体の前記第１面に露出しない、請求項１又は２に記載の積層型キャパシタ。

【請求項15】

キャビティを有する第１絶縁層と、前記第１絶縁層の第１面に配置された第１導電性パターンと、前記第１絶縁層の第２面に配置された第２導電性パターンとを含む基板と、
前記キャビティに配置される請求項１又は２に記載の積層型キャパシタと、を含み、
前記積層型キャパシタの前記第１外部電極は前記第１導電性パターンに電気的に連結され、
前記積層型キャパシタの前記第２外部電極は前記第２導電性パターンに電気的に連結される、積層型キャパシタ内蔵基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層型キャパシタ及びその内蔵基板に関するものである。

【背景技術】

【0002】

積層型キャパシタは、小型でありながらも高容量が保障され、基板に配置されやすいという利点により、コンピュータ、携帯電話などの電子機器の部品として広く使用されており、高信頼性、高強度特性を有するため、電気機器（車両を含む）の部品としても広く使用されている。

【0003】

電子機器や電気機器の高性能化及び／又は超集積化に伴い、積層型キャパシタの小型化効率性もますます重要となっている。しかし、積層型キャパシタの体積に対する静電容量は、積層型キャパシタが小型化するほど向上しにくい可能性があるため、ますます重要となっている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】韓国公開特許公報第１０－２０１９－０１３６６７８号

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は積層型キャパシタを提供する。

【課題を解決するための手段】

【0006】

本発明の一実施形態による積層型キャパシタは、少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された容量領域を含む本体と、互いに離隔して上記本体の互いに対向する第１及び第２面にそれぞれ配置された第１及び第２外部電極と、を含み、上記本体は、上記少なくとも一つの第１内部電極と上記第１外部電極との間を上記第１方向に連結する第１ビア電極と、上記少なくとも一つの第２内部電極と上記第２外部電極との間を上記第１方向に連結する第２ビア電極とをさらに含み、上記第１外部電極は、上記本体の第１面の半分を超える面積だけ上記第１面をカバーし、上記第２外部電極は、上記本体の第２面の半分を超える面積だけ上記第２面をカバーすることができる。

【0007】

本発明の一実施形態による積層型キャパシタは、少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された容量領域を含む本体と、互いに離隔して上記本体の互いに対向する第１及び第２面にそれぞれ配置された第１及び第２外部電極と、を含み、上記本体は、上記少なくとも一つの第１内部電極と上記第１外部電極との間を上記第１方向に連結する第１ビア電極と、上記少なくとも一つの第２内部電極と上記第２外部電極との間を上記第１方向に連結する第２ビア電極とをさらに含み、上記第１外部電極は上記第２ビア電極に上記第１方向に重なり、上記第２外部電極は上記第１ビア電極に上記第１方向に重なることができる。

【0008】

本発明の一実施形態による積層型キャパシタ内蔵基板は、キャビティ（ｃａｖｉｔｙ）を有する第１絶縁層と、上記第１絶縁層の第１面に配置された第１導電性パターンと、上記第１絶縁層の第２面に配置された第２導電性パターンとを含む基板と、上記キャビティに配置される上記積層型キャパシタと、を含み、上記積層型キャパシタの第１外部電極は前記第１導電性パターンに電気的に連結され、上記積層型キャパシタの第２外部電極は上記第２導電性パターンに電気的に連結されることができる。

【発明の効果】

【0009】

本発明の一実施形態による積層型キャパシタは、総有効サイズに対して大きな静電容量を有することができるため、小型化に有利であり得る。

【0010】

あるいは、上記積層型キャパシタは、電流経路の減少又は電流経路の巻かれる要因を減らすことができるため、等価直列インダクタンス（ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｉｎｄｕｃｔａｎｃｅ，ＥＳＬ）を効率的に減らすことができる。

【図面の簡単な説明】

【0011】

【図1】本発明の一実施形態による積層型キャパシタの内部を示す斜視図である。

【図2】図１の積層型キャパシタの本体を示す斜視図である。

【図3】図２の本体においてサイドマージン層が除去された構造を示す斜視図である。

【図4】図１のＡ－Ａ'線に沿った断面図である。

【図5】図１のＢ－Ｂ'線に沿った断面図である。

【図6】本発明の一実施形態による積層型キャパシタ内蔵基板を示す側面図である。

【発明を実施するための形態】

【0012】

本発明の実施形態は、様々な異なる形態に変形することができ、本発明の範囲が以下で説明する実施形態に限定されるものではない。また、本発明の実施形態は、当技術分野において平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどは、より明確な説明のために誇張されてもよく、図面上の同じ符号で示される要素は同じ要素である。

【0013】

そして、図面において、本発明を明確に説明するために説明と関係のない部分は省略し、複数の層及び領域を明確に表現するために厚さを拡大して示しており、同一思想の範囲内の機能が同じである構成要素については同じ参照符号を用いて説明する。

【0014】

明細書全体において、ある部分がある構成要素を「含む」と言うとき、これは、特に反対される記載がない限り、他の構成要素を除外するものではなく、他の構成要素をさらに含むことができることを意味する。

【0015】

本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に表されているＸ、Ｙ、及びＺはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層される積層方向（又は第１方向）と同じ概念として使用することができる。

【0016】

以下では、本発明の一実施形態による積層型キャパシタについて説明するとともに、特に積層セラミックキャパシタ（Ｍｕｌｔｉ－ｌａｙｅｒ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ，ＭＬＣＣ）について説明するが、これに限定されるものではない。

【0017】

図１～図５を参照すると、本発明の一実施形態による積層型キャパシタ１００の本体１１０は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２とが少なくとも一つの誘電体層１１１を間に挟んで第１方向（例えば、Ｚ方向）に交互に積層された容量領域１１６を含むことができる。図１～図３は、本体１１０の内部を示すために、体積の約１／４だけ切断された形態を示しているが、実際の積層型キャパシタ１００は体積の約１／４だけ切断されなくてもよく、本体１１０の中心を基準にほぼ対称的な形態であってもよい。

【0018】

本体１１０は、第１方向（例えば、Ｚ方向）に互いに対向する第１及び第２面Ｓ１、Ｓ２を含むことができる。例えば、本体１１０は、第１方向（例えば、Ｚ方向）に垂直な第２方向（例えば、Ｙ方向）に互いに対向する第３及び第４面Ｓ３と、第１及び第２方向に垂直な第３方向（例えば、Ｘ方向）に互いに対向する第５及び第６面Ｓ５とをさらに有する六面体で形成されてもよく、上記六面体の角及び／又はコーナーは研磨されることによって丸い形態になってもよい。ただし、本体１１０の形状、寸法及び誘電体層１１１の積層数は、本実施形態に示されたものに限定されるものではない。

【0019】

例えば、本体１１０の第１方向（例えば、Ｚ方向）の厚さＴ０は、本体１１０の第２方向（例えば、Ｙ方向）の幅Ｗ２より短く、本体１１０の第３方向（例えば、Ｘ方向）の長さＬ０より短くてもよい。例えば、本体１１０の体積は、１６０８サイズ、１００５サイズ、０６０３サイズ、０４０２サイズであってもよい。０４０２サイズの０４及び０２は、長さＬ０及び幅Ｗ２が約０．４ｍｍ及び０．２ｍｍであることを示す。本発明の一実施形態による積層型キャパシタ１００は、０６０３サイズ、０４０２サイズのような超小型本体１１０にさらに効率的であり得るが、これに限定されない。

【0020】

例えば、本体１１０は、容量領域１１６の焼成によってセラミック本体で構成されてもよい。ここで、本体１１０に配置された少なくとも一つの誘電体層１１１は焼結された状態であって、隣接する誘電体層の間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認しにくいほど一体化することができる。

【0021】

少なくとも一つの誘電体層１１１は、その厚さを積層型キャパシタ１００の容量設計に合わせて任意に変更することができ、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系粉末を含むことができるが、本発明はこれに限定されるものではない。例えば、上記セラミック粉末は、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系のうち少なくとも一つであってもよく、上記セラミック粉末の一部はチタン酸バリウム（ＢａＴｉＯ_３）のバリウム（Ｂａ）及び／又はチタン（Ｔｉ）が他の元素（例えば、希土類）で置換されて固溶（ｓｏｌｉｄ－ｓｏｌｕｂｉｌｉｚｅｄ）することができる。また、積層型キャパシタ１００の要求規格に応じて、セラミック粉末に各種のセラミック添加剤（例えば、ＭｇＯ、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＺｎＯ）、有機溶剤、可塑剤、結合剤、分散剤などが添加されてもよい。例えば、上記セラミック粉末は、バインダーとしてポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）、アクリル樹脂などを含むこともできる。

【0022】

少なくとも一つの誘電体層１１１の形成に使用されるセラミック粉末の平均粒径は特に限定されず、積層型キャパシタ１００の要求規格（例えば、電子機器用キャパシタのように小型化及び／又は高容量が要求されるか、あるいは電気機器用キャパシタのように高い耐電圧特性及び／又は強い強度が要求される等）に応じて調節されてもよいが、例えば、４００ｎｍ以下に調節されてもよい。

【0023】

例えば、少なくとも一つの誘電体層１１１は、チタン酸バリウム（ＢａＴｉＯ_３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して複数個のセラミックシートを設けることによって形成されてもよい。上記セラミックシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法により数μｍの厚さを有するシート（ｓｈｅｅｔ）状に作製することによって形成されてもよいが、これに限定されない。

【0024】

少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２は、導電性金属を含む導電性ペーストを印刷して誘電体層の積層方向（例えば、Ｚ方向）に沿って交互に形成されてもよく、中間に配置された誘電体層によって互いに電気的に絶縁されてもよい。

【0025】

例えば、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２のそれぞれは、粒子平均サイズが０．１～０．２μｍであり、４０～５０重量％の導電性金属粉末を含む内部電極用導電性ペーストにより形成されてもよいが、これに限定されない。上記導電性ペーストは、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、鉛（Ｐｂ）又は白金（Ｐｔ）等の単独又はこれらの合金であってもよいが、本発明はこれらに限定されるものではない。

【0026】

例えば、上記セラミックシート上に上記内部電極用導電性ペーストを印刷工法などで塗布して内部電極パターンを形成することができる。上記導電性ペーストの印刷方法としては、スクリーン印刷法、グラビア印刷法、インクジェット印刷法等を使用することができるが、本発明はこれらに限定されるものではない。例えば、上記内部電極パターンが印刷されたセラミックシートを２００～３００層積層し、圧着、焼成することにより、本体１１０を作製することができる。

【0027】

積層型キャパシタ１００の静電容量は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２間の積層方向（例えば、Ｚ方向）の重なり面積に比例し、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２の総積層数に比例し、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２間の間隔に反比例することができる。上記内部電極の間隔は、少なくとも一つの誘電体層１１１のそれぞれの厚さと実質的に同一であってもよい。

【0028】

積層型キャパシタ１００は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２間の間隔が短いほど、厚さに対してより大きな静電容量を有することができる。一方、積層型キャパシタ１００の耐電圧は、上記内部電極の間隔が長いほど高くなることができる。したがって、上記内部電極の間隔は、積層型キャパシタ１００の要求規格（例えば、電子機器用キャパシタのように小型化及び／又は高容量が要求されるか、あるいは電気機器用キャパシタのように高い耐電圧特性及び／又は強い強度が要求される等）に応じて調節されることができる。少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２のそれぞれの厚さも、上記内部電極の間隔の影響を受けることができる。

【0029】

例えば、積層型キャパシタ１００は、高い耐電圧特性及び／又は強い強度が要求される場合に、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２間の間隔がそれぞれの厚さの２倍を超えるように設計されてもよい。例えば、積層型キャパシタ１００は、小型化及び／又は高容量が要求される場合に、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２のそれぞれの厚さが０．４μｍ以下、総積層数が４００層以上となるように設計されてもよい。

【0030】

図１～図５を参照すると、本発明の一実施形態による積層型キャパシタ１００は、互いに離隔して本体１１０に配置される第１及び第２外部電極１３１、１３２を含むことができる。第１外部電極１３１は本体１１０の第１面Ｓ１に配置されてもよく、第２外部電極１３２は本体１１０の第２面Ｓ２に配置されてもよい。

【0031】

積層型キャパシタ１００は、容量領域１１６で形成された静電容量を第１及び第２外部電極１３１、１３２を介して外部構造（例えば、基板、回路）に提供することができる。例えば、積層型キャパシタ１００は、外部基板（例えば、印刷回路基板）に実装又は内蔵されてもよく、第１及び第２外部電極１３１、１３２を介して上記外部基板の配線、ランド、半田バンプのうち少なくとも一つに連結されることにより、上記外部基板に電気的に連結された回路（例えば、集積回路、プロセッサ）に電気的に連結されてもよい。

【0032】

例えば、第１及び第２外部電極１３１、１３２のそれぞれは、金属成分が含まれたペーストにディッピング（ｄｉｐｐｉｎｇ）する方法、上記ペーストを印刷する方法、シート（Ｓｈｅｅｔ）転写、パッド（Ｐａｄ）転写方法、スパッタめっき又は電解めっきなどで形成されてもよい。上記金属成分は、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉛（Ｐｂ）、錫（Ｓｎ）等の単独又はこれらの合金であってもよいが、これらに限定されない。

【0033】

図１～図５を参照すると、本発明の一実施形態による積層型キャパシタ１００の本体１１０は、少なくとも一つの第１内部電極１２１と第１外部電極１３１との間を第１方向（例えば、Ｚ方向）に連結する第１ビア電極１４１と、少なくとも一つの第２内部電極１２２と第２外部電極１３２との間を第１方向（例えば、Ｚ方向）に連結する第２ビア電極１４２をさらに含むことができる。

【0034】

これにより、積層型キャパシタ１００は、容量領域１１６で形成された静電容量を第１方向（例えば、Ｚ方向）に第１及び第２外部電極１３１、１３２に提供することができ、容量領域１１６で形成された静電容量を、第２方向（例えば、Ｙ方向）や第３方向（例えば、Ｘ方向）に提供しないことができる。例えば、本体１１０は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２とに電気的に連結される経路を、本体１１０の第３及び第４面Ｓ３や第５及び第６面Ｓ５を介して提供しないように構成することができる。

【0035】

したがって、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２は、本体１１０の第３及び第４面Ｓ３におけるショート（ｓｈｏｒｔ）の可能性や段差（ｓｔｅｐ）による信頼性強化の必要性を考慮せずに形成することができ、本体１１０の第５及び第６面Ｓ５におけるショート発生の可能性や段差による信頼性強化の必要性を考慮せずに形成することができる。ここで、上記段差による信頼性強化の必要性は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２とが、第３及び第４面Ｓ３や第５及び第６面Ｓ５に交互に露出する構造の場合、本体１１０の圧着及び焼成過程で少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２の端が第３及び第４面Ｓ３の中心や第５及び第６面Ｓ５の中心にさらに偏った形態に起因したものであることができる。

【0036】

例えば、少なくとも一つの第１内部電極１２１の本体１１０の第３及び第４面Ｓ３に対する離隔距離と、少なくとも一つの第２内部電極１２２のそれとは互いに同一であってもよく、全般的に短くなってもよい。例えば、少なくとも一つの第１内部電極１２１の本体１１０の第５及び第６面Ｓ５に対する離隔距離と、少なくとも一つの第２内部電極１２２のそれとは互いに同一であってもよく、全般的に短くなってもよい。

【0037】

これにより、本体１１０のＸＹ平面面積に対する容量領域１１６のＸＹ平面面積の割合は効率的に高くなることができるため、積層型キャパシタ１００は、総有効サイズに対して大きな静電容量を有することができる。

【0038】

また、第１及び第２外部電極１３１、１３２が第１及び第２面Ｓ１、Ｓ２にそれぞれ配置されるため、第１及び第２外部電極１３１、１３２間のショート発生を考慮せずに形成することができる。例えば、第１及び第２外部電極１３１、１３２が、本体１１０の１つの面の互いに異なる位置に形成される場合と比較して、本発明の一実施形態による積層型キャパシタ１００の第１及び第２外部電極１３１、１３２は、より自由に選択された方式（例えば、ペーストディッピング、印刷、転写、めっき）によって形成されることができ、第１及び第２外部電極１３１、１３２の厚さはより効率的に薄くなることができ、第１及び第２外部電極１３１、１３２の信頼性もより効率的に確保することができる。このような利点は、本体１１０の体積（例えば、１６０８サイズ、１００５サイズ、０６０３サイズ、０４０２サイズ）が小さくなるほど、より重要となる可能性がある。

【0039】

例えば、第１外部電極１３１は本体１１０の第１面Ｓ１の半分を超える面積だけ第１面Ｓ１をカバーし、第２外部電極１３２は本体１１０の第２面Ｓ２の半分を超える面積だけ第２面Ｓ２をカバーすることができる。例えば、第１外部電極１３１は、第２ビア電極１４２に第１方向（例えば、Ｚ方向）に重なり、第２外部電極１３２は、第１ビア電極１４１に第１方向（例えば、Ｚ方向）に重なることができる。

【0040】

本体１１０の第１及び第２面Ｓ１、Ｓ２のそれぞれの面積は、本体１１０の長さＬ０と幅Ｗ２の積に基づいて測定することができ、第１及び第２外部電極１３１、１３２のそれぞれの面積は、第１及び第２外部電極１３１、１３２のそれぞれの長さＬ１と幅Ｗ１の積に基づいて測定することができる。例えば、上記面積は、測定装備（例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）、光学顕微鏡及びｓｕｒｆａｃｅ ｐｒｏｆｉｌｅｒ）により第１方向（例えば、Ｚ方向）に取得された画像（ｉｍａｇｅ）のピクセル個数に基づいて測定することができる。

【0041】

本体１１０の第１及び第２面Ｓ１、Ｓ２のそれぞれの面積に対して第１及び第２外部電極１３１、１３２のそれぞれの面積が大きいほど、第１及び第２ビア電極１４１、１４２の本体１１０内での配置自由度は高くなることができる。例えば、第１及び第２ビア電極１４１、１４２は、本体１１０の体積に対して静電容量が高くなるか、等価直列インダクタンス（ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｉｎｄｕｃｔａｎｃｅ，ＥＳＬ）が低くなるように適切に決定された位置に配置されてもよい。

【0042】

例えば、第１及び第２外部電極１３１、１３２が本体１１０の１つの面の互いに異なる位置に形成される場合と比較して、本発明の一実施形態による積層型キャパシタ１００を流れる全般的な電流の経路におけるＸＹ平面成分は、全般的にさらに縮小することができるため、上記全般的な電流の経路の長さは短くなることができる。これにより、積層型キャパシタ１００のＥＳＬは効率的に低くなることができる。

【0043】

万一、第１及び第２外部電極１３１、１３２が本体１１０の１つの面の互いに異なる位置に形成される場合、第１及び第２外部電極１３１、１３２の間を流れる電流は、本体１１０を介して巻かれる方向に流れることができるが、本発明の一実施形態による積層型キャパシタ１００の第１及び第２外部電極１３１、１３２の間を流れる電流の経路は、巻かれる経路をほとんど含まないことができる。電流の巻かれる経路はＥＳＬを高める要因となる可能性があるため、本発明の一実施形態による積層型キャパシタ１００は、電流の巻かれる経路を減らすことにより、ＥＳＬを効率的に減らすことができる。

【0044】

例えば、第１及び第２ビア電極１４１、１４２の間の離隔距離Ｌ２は、第１及び第２ビア電極１４１、１４２が互いに対向する方向（例えば、Ｘ方向）に本体１１０の長さＬ１の半分より短いことができる。ここで、第１及び第２ビア電極１４１、１４２が互いに対向する方向はＸ方向に限定されない。例えば、第１及び第２ビア電極１４１、１４２が互いに対向する方向がＹ方向である場合、第１及び第２ビア電極１４１、１４２の間の離隔距離Ｌ２は本体１１０の幅Ｗ２の半分より短いことができる。例えば、第１及び第２ビア電極１４１、１４２が互いに対向する方向がＸ方向からＸＹ平面において４５度回転した方向である場合、第１及び第２ビア電極１４１、１４２の間の離隔距離Ｌ２は、本体１１０の長さＬ１の平方と幅Ｗ２の平方との和の平方根の半分より短いことができる。

【0045】

図１～図５を参照すると、本体１１０は、第１カバー層１１２、第２カバー層１１３、第１及び第２サイドマージン層１１４ａ、並びに第３及び第４サイドマージン層１１４ｂのうち少なくとも一つを含むことができる。

【0046】

第１及び第２サイドマージン層１１４ａは、容量領域１１６が第２方向（例えば、Ｙ方向）の間に位置するように配置されてもよく、第３及び第４サイドマージン層１１４ｂは、容量領域１１６が第３方向（例えば、Ｘ方向）の間に位置するように配置されてもよい。例えば、第１及び第２サイドマージン層１１４ａと第３及び第４サイドマージン層１１４ｂは、少なくとも一つの誘電体層１１１と同じ材料（例えば、チタン酸バリウム（ＢａＴｉＯ３）系セラミック材料）や他の材料（例えば、エポキシ樹脂のような熱硬化性樹脂）を含むことができる。

【0047】

例えば、第１及び第２サイドマージン層１１４ａと第３及び第４サイドマージン層１１４ｂは、ＭＦ（Ｍａｒｇｉｎ Ｆｏｒｍａｔｉｏｎ）工法によって容量領域１１６に対して別途形成された後に、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２が第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｘ方向）に露出する構造１１０～１１４に対して第２方向（例えば、Ｙ方向）及び第３方向（例えば、Ｘ方向）に積層されることにより形成されることができる。ここで、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２のそれぞれは、第１及び第２サイドマージン層１１４ａと第３及び第４サイドマージン層１１４ｂのそれぞれに接触することができる。例えば、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２の露出は、容量領域１１６が大きいサイズを有する構造においてＸＺ平面やＹＺ平面に切断されることにより形成されることができる。

【0048】

容量領域１１６で形成された静電容量が、第２方向（例えば、Ｙ方向）や第３方向（例えば、Ｘ方向）に提供される必要がないため、本発明の一実施形態による積層型キャパシタ１００は、第１及び第２サイドマージン層１１４ａのそれぞれの厚さＴ１と第３及び第４サイドマージン層１１４ｂのそれぞれの厚さＴ２が薄くても信頼性を確保することができる。

【0049】

例えば、第１及び第２サイドマージン層１１４ａのそれぞれの厚さＴ１は、０μｍ超過２０μｍ以下であってもよく、第１及び第２カバー層１１２、１１３のそれぞれの厚さＴ３より薄くてもよい。例えば、第３及び第４サイドマージン層１１４ｂのそれぞれの厚さＴ２は、０μｍ超過２０μｍ以下であってもよく、第１及び第２カバー層１１２、１１３のそれぞれの厚さＴ３より薄くてもよい。

【0050】

第１及び第２カバー層１１２、１１３は、第１方向（例えば、Ｚ方向）に容量領域１１６を間に挟むように配置され、それぞれ少なくとも一つの誘電体層１１１のそれぞれよりも厚くてもよい。第１カバー層１１２は、本体１１０の第１面Ｓ１を提供することができ、第１外部電極１３１と容量領域１１６との間に配置されることができる。第２カバー層１１３は、本体１１０の第２面Ｓ２を提供することができ、第２外部電極１３２と容量領域１１６との間に配置されることができる。例えば、第１及び第２カバー層１１２、１１３は、少なくとも一つの誘電体層１１１と同じ材料（例えば、チタン酸バリウム（ＢａＴｉＯ３）系セラミック材料）や他の材料（例えば、エポキシ樹脂のような熱硬化性樹脂）を含むことができる。

【0051】

少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２の端（外部電極に近い部分）と比較して、第１及び第２カバー層１１２、１１３は少なくとも一つの第１内部電極１２１と第２外部電極１３２間のショート可能性や、少なくとも一つの第２内部電極１２２と第１外部電極１３１間のショート可能性や、水分／異物浸透の可能性を考慮せずに形成することができる。また、第１及び第２外部電極１３１、１３２は、含有可能な金属材料に基づいてより強い強度を有することができるため、第１及び第２カバー層１１２、１１３の強度確保に対する負担を減らすことができる。したがって、第１及び第２カバー層１１２、１１３を薄く形成することができ、本体１１０の厚さＴ０に対して容量領域１１６の積層数を効率的に確保することができ、本体１１０の体積に対して大きな静電容量を確保することができる。

【0052】

例えば、第１カバー層１１２は、第１ビア電極１４１が配置されるように形成される第１貫通孔ＶＨ１の一部分を提供することができ、第２カバー層１１３は、第２ビア電極１４２が配置されるように形成される第２貫通孔ＶＨ２の一部分を提供することができる。例えば、第１貫通孔ＶＨ１は本体１１０の第１面Ｓ１から－Ｚ方向に形成されてもよく、第２貫通孔ＶＨ２は本体１１０の第２面Ｓ２から＋Ｚ方向に形成されてもよい。

【0053】

例えば、第１及び第２貫通孔ＶＨ１、ＶＨ２は、ドリル（ｄｒｉｌｌ）やレーザ照射によって穿孔されて形成されてもよい。第１及び第２ビア電極１４１、１４２は、第１及び第２貫通孔ＶＨ１、ＶＨ２の少なくとも一部分の伝導性ペースト充填又はめっきによって形成されてもよい。少なくとも一つの第１内部電極１２１は、第１貫通孔ＶＨ１に対応する比較的小さい穴と、第２貫通孔ＶＨ２に対応する比較的大きい穴とを有することができ、少なくとも一つの第２内部電極１２２は、第１貫通孔ＶＨ１に対応する比較的大きい穴と、第２貫通孔ＶＨ２に対応する比較的小さい穴とを有することができる。少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２の比較的大きい穴は、第１ビア電極１４１や第２ビア電極１４２から離隔するための構造であることができ、比較的小さい穴は、第１ビア電極１４１や第２ビア電極１４２に連結されるための構造であることができる。

【0054】

例えば、本体１１０が提供するビア電極の個数は、第１及び第２ビア電極１４１、１４２を含んで２個であってもよい。すなわち、第１及び第２ビア電極１４１、１４２のそれぞれの個数は、本体１１０全体において１個であってもよい。

【0055】

これにより、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２のそれぞれの穴の個数及び穴の総面積は減少することができるため、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２の第１方向（例えば、Ｚ方向）の重なり面積は効率的に広くなることができ、本体１１０の体積に対して大きな静電容量を確保することができる。また、第１及び第２ビア電極１４１、１４２の直径も効率的に確保できるため、第１及び第２ビア電極１４１、１４２の内部電極や外部電極への連結性も確保することができ、等価直列抵抗（ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｒｅｓｉｓｔａｎｃｅ）も減少することができる。

【0056】

例えば、第１ビア電極１４１は本体１１０の第２面Ｓ２に露出せず、第２ビア電極１４２は本体１１０の第１面Ｓ１に露出しないことができる。すなわち、第１カバー層１１２は第２ビア電極１４２が配置される空間を提供しなくてもよく、第２カバー層１１３は第１ビア電極１４１が配置される空間を提供しなくてもよい。

【0057】

例えば、第１及び第２外部電極１３１、１３２の少なくとも一部分は、めっき（例えば、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））により形成されためっき層であってもよく、第１及び第２外部電極１３１、１３２において第１及び第２ビア電極１４１、１４２に接触する部分はめっき層であってもよい。これにより、第１及び第２外部電極１３１、１３２の厚さＴ４は効率的に薄くなることができる。例えば、第１及び第２外部電極１３１、１３２をディッピング（ｄｉｐｐｉｎｇ）方式で形成するのに比べて、第１及び第２外部電極１３１、１３２の厚さＴ４は半分以下に薄くなることができる。例えば、第１及び第２外部電極１３１、１３２の厚さＴ４は０μｍ超過１０μｍ以下であってもよい。第１及び第２外部電極１３１、１３２の各々の層数は特に限定されない。

【0058】

例えば、第１及び第２外部電極１３１、１３２の形成過程における拡散を考慮して、第１及び第２外部電極１３１、１３２は、本体１１０の第１面Ｓ１及び第２面Ｓ２よりもやや小さく形成されてもよい。例えば、第１及び第２外部電極１３１、１３２は、容量領域１１６の長さより余裕長さＬ３だけ小さい長さを有することができ、容量領域１１６の幅より余裕幅Ｗ３だけ小さい幅を有することができる。これにより、第１及び第２外部電極１３１、１３２の形成過程と、第１及び第２サイドマージン層１１４ａや第３及び第４サイドマージン層１１４ｂの形成過程間の順序は自由に決定することができる。

【0059】

実験によると、本発明の一実施形態による積層型キャパシタ１００の本体１１０が１６０８サイズである場合、本体１１０の体積に対する容量領域１１６の体積の割合は７６．６％であり、容量領域１１６で形成された静電容量を第３方向（例えば、Ｘ方向）に提供する構造の上記割合は５９．１％であり、上記構造の第１及び第２サイドマージン層１１４ａがＭＦ工法のように別途形成されて容量領域１１６に積層される構造でない場合の上記割合は５１．１％であることができる。

【0060】

実験によると、本発明の一実施形態による積層型キャパシタ１００の本体１１０が１００５サイズである場合、本体１１０の体積に対する容量領域１１６の体積の割合は６６．９％であり、容量領域１１６で形成された静電容量を第３方向（例えば、Ｘ方向）に提供する構造の上記割合は４４．８％であり、上記構造の第１及び第２サイドマージン層１１４ａがＭＦ工法のように別途形成されて容量領域１１６に積層される構造でない場合の上記割合は３７．８％であることができる。

【0061】

実験によると、本発明の一実施形態による積層型キャパシタ１００の本体１１０が０６０３サイズである場合、本体１１０の体積に対する容量領域１１６の体積の割合は６３．５％であり、容量領域１１６で形成された静電容量を第３方向（例えば、Ｘ方向）に提供する構造の上記割合は３５．２％であり、上記構造の第１及び第２サイドマージン層１１４ａがＭＦ工法のように別途形成されて容量領域１１６に積層される構造でない場合の上記割合は２６．８％であることができる。

【0062】

実験によると、本発明の一実施形態による積層型キャパシタ１００の本体１１０が０４０２サイズである場合、本体１１０の体積に対する容量領域１１６の体積の割合は５２．５％であり、容量領域１１６で形成された静電容量を第３方向（例えば、Ｘ方向）に提供する構造の上記割合は２５．０％であり、上記構造の第１及び第２サイドマージン層１１４ａがＭＦ工法のように別途形成されて容量領域１１６に積層される構造でない場合の上記割合は１６．４％であることができる。

【0063】

図６を参照すると、本発明の一実施形態による積層型キャパシタ内蔵基板２００は、積層型キャパシタ１００、第１絶縁層２１０、第１導電性パターン２２１及び第２導電性パターン２２２を含むことができる。

【0064】

例えば、第１絶縁層２１０は、印刷回路基板のコア（ｃｏｒｅ）絶縁層であることができ、キャビティ（ｃａｖｉｔｙ）を提供することができる。第１導電性パターン２２１は、第１絶縁層２１０の上面から上側にビルドアップ（ｂｕｉｌｄ ｕｐ）されることができ、第２導電性パターン２２２は、第１絶縁層２１０の下面から下側にビルドアップされることができる。

【0065】

例えば、第１及び第２導電性パターン２２１、２２２のうち少なくとも一つは、第１絶縁層２１０を貫通する基板ビア２２５に電気的に連結されることができるため、第１及び第２導電性パターン２２１、２２２は、積層型キャパシタ内蔵基板２００の上側及び下側にそれぞれ電気的に連結されることができるだけでなく、積層型キャパシタ内蔵基板２００の上側にのみ電気的に連結されるか、又は下側にのみ電気的に連結されることもできる。

【0066】

第１及び第２半田レジスト層２４１、２４２は、積層型キャパシタ内蔵基板２００の最上側及び最下側にそれぞれ配置されることができ、半田レジスト（ｓｏｌｄｅｒ ｒｅｓｉｓｔ）を含有することもできる。

【0067】

例えば、第１導電性パターン２２１は、複数の第１導電性パターン２２１ａ、２２１ｂ、２２１ｃ、２２１ｄを含むことができ、第２導電性パターン２２２は、複数の第２導電性パターン２２２ａ、２２２ｂ、２２２ｃ、２２２ｄを含むことができる。複数の第１導電性パターン２２１ａ、２２１ｂ、２２１ｃ、２２１ｄは第１層間ビア２２３を介して連結されることができ、複数の第２導電性パターン２２２ａ、２２２ｂ、２２２ｃ、２２２ｄは第２層間ビア２２４を介して連結されることができる。

【0068】

積層型キャパシタ１００は、第１絶縁層２１０のキャビティ内に配置されることができ、積層型キャパシタ１００の第１外部電極１３１は第１導電性パターン２２１に電気的に連結され、第２外部電極１３２は第２導電性パターン２２２に電気的に連結されることができる。

【0069】

積層型キャパシタ内蔵基板２００が小さくなるほど、第１絶縁層２１０のキャビティが有し得る最大体積も小さくなることができ、上記最大体積は、積層型キャパシタ１００が内蔵されるためのサイズ制限として作用することができる。本発明の一実施形態による積層型キャパシタ１００は、小型化しても本体１１０の体積に対して大きな静電容量を有することができるため、積層型キャパシタ内蔵基板２００が小さくなっても積層型キャパシタ内蔵基板２００に安定して内蔵されることができる。

【0070】

一方、図４に示すＷ１、Ｗ２、Ｗ３、Ｔ０、Ｔ１、Ｔ３、Ｔ４は、第１ビア電極１４１の中心又は第２ビア電極１４２の中心を含むＹＺ平面が露出するように積層型キャパシタ１００をＸ方向に研磨するか、又はＹＺ平面に切断して露出する図４のＡ－Ａ'線に沿った断面で測定されることができる。図５に示すＬ０、Ｌ１、Ｌ２、Ｌ３、Ｔ２は、第１ビア電極１４１の中心又は第２ビア電極１４２の中心を含むＸＺ平面が露出するように積層型キャパシタ１００をＹ方向に研磨するか、又はＸＺ平面に切断して露出する図５のＢ－Ｂ'線に沿った断面で測定されることができる。測定装備（例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）、光学顕微鏡及びｓｕｒｆａｃｅ ｐｒｏｆｉｌｅｒ）では、Ａ－Ａ'線に沿った断面又はＢ－Ｂ'線に沿った断面の画像（ｉｍａｇｅ）を得ることができ、上記画像の各ピクセルの色及び／又は明度（Ｂｒｉｇｈｔｎｅｓｓ）の分類によって、各構成要素を識別することができる。Ｗ１、Ｗ２、Ｗ３は、Ａ－Ａ'線に沿った断面の当該構成要素のＺ座標別Ｗ１、Ｗ２、Ｗ３の和をＺ座標の個数で除した値で平均化することにより計算することができる。Ｔ０、Ｔ１、Ｔ３、Ｔ４は、Ａ－Ａ'線に沿った断面の当該構成要素のＹ座標別Ｔ０、Ｔ１、Ｔ３、Ｔ４の和をＹ座標の個数で除した値で平均化することにより計算することができる。Ｌ０、Ｌ１、Ｌ２、Ｌ３は、Ｂ－Ｂ'線に沿った断面の当該構成要素のＺ座標別Ｌ０、Ｌ１、Ｌ２、Ｌ３の和をＺ座標の個数で除した値で平均化することにより計算することができる。Ｔ２は、Ｂ－Ｂ'線に沿った断面の当該構成要素のＸ座標別Ｔ２の和をＸ座標の個数で除した値で平均化することにより計算することができる。

【0071】

以上のように、本発明の実施形態について詳細に説明したが、本発明は、上述した実施形態及び添付の図面によって限定されるものではなく、添付の特許請求の範囲によって限定されるものとする。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で、当技術分野における通常の知識を有する者によって様々な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属すると言える。

【符号の説明】

【0072】

１００：積層型キャパシタ
１１０：本体（ｂｏｄｙ）
１１１：誘電体層
１１２：第１カバー層
１１３：第２カバー層
１１４ａ：第１及び第２サイドマージン層
１１４ｂ：第３及び第４サイドマージン層
１２１：第１内部電極
１２２：第２内部電極
１３１：第１外部電極
１３２：第２外部電極
１４１：第１ビア電極
１４２：第２ビア電極
２００：積層型キャパシタ内蔵基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】