特開 2023-143612 基準電位生成回路および半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023143612

(43)【公開日】2023-10-06

(54)【発明の名称】基準電位生成回路および半導体記憶装置

(51)【国際特許分類】

   G11C 16/30 20060101AFI20230928BHJP

   G11C 7/04 20060101ALI20230928BHJP

   G11C 16/32 20060101ALI20230928BHJP

   H01L 21/822 20060101ALI20230928BHJP

   H10B 41/00 20230101ALI20230928BHJP

   H10B 43/00 20230101ALI20230928BHJP

【ＦＩ】

G11C16/30 120

G11C7/04

G11C16/32

H01L27/04 B

H01L27/11517

H01L27/11563

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2022136967

(22)【出願日】2022-08-30

(31)【優先権主張番号】P 2022048992

(32)【優先日】2022-03-24

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】平林 修

【テーマコード（参考）】

5B225

5F038

5F083

【Ｆターム（参考）】

5B225BA01

5B225CA13

5B225DA09

5B225EA01

5B225EE03

5B225EE08

5B225EG08

5B225EG16

5B225EH08

5B225FA02

5F038BB07

5F038BH16

5F083EP77

5F083ER21

5F083ZA20

(57)【要約】

【課題】温度による影響を低減して読出マージンを大きくして信頼性の高い動作を行えるセンスアンプの基準電位を生成可能な基準電位生成回路および半導体記憶装置を提供する。
【解決手段】実施形態の基準電位生成回路は、原基準電位を生成する原基準電位生成部と、温度上昇に伴って原基準電位を低下させて基準電位としてセンスアンプに出力する基準電位補正部と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

原基準電位を生成する原基準電位生成部と、
温度上昇に伴って前記原基準電位を低下させて基準電位としてセンスアンプに出力する基準電位補正部と、
を備えた基準電位生成回路。

【請求項2】

前記基準電位補正部は、前記温度上昇に伴って変動する制御信号が入力され、前記制御信号に基づいて、前記原基準電位を低下させる、
請求項１に記載の基準電位生成回路。

【請求項3】

前記基準電位補正部には、前記制御信号として、前記センスアンプのイネーブルタイミングを制御するための基準電流制御電位が印加される、
請求項２に記載の基準電位生成回路。

【請求項4】

前記基準電位補正部は、前記基準電流制御電位の印加に伴う電流の電流値に応じたタイミングを、前記イネーブルタイミングとする、
請求項３記載の基準電位生成回路。

【請求項5】

前記基準電流制御電位の印加に伴う電流の電流値は、所定の基準温度よりも高温の場合には、所定の基準温度における電流値よりも高くなり、所定の基準温度よりも低温の場合には、所定の基準温度における電流値よりも低くなる、
請求項４記載の基準電位生成回路。

【請求項6】

前記基準電位補正部は、所定の基準温度よりも高温の場合には、前記基準電位を、所定の基準温度における基準電位よりも低い高温時の基準電位とし、前記基準温度よりも低温の場合には、前記基準電位を、前記基準温度における基準電位よりも高い低温時の基準電位とする、
請求項１記載の基準電位生成回路。

【請求項7】

前記基準電位補正部は、前記基準電流制御電位がバイアス電圧としてゲート端子に印加され、前記原基準電位をプルダウンして前記基準電位とするＭＯＳトランジスタを備えている、
請求項３に記載の基準電位生成回路。

【請求項8】

データを記憶するメモリセルと、
前記メモリセルから読み出された信号を伝送するビット線と、
前記ビット線にて伝送された信号に基づいて前記メモリセルに記憶されているデータを検出するセンスアンプ回路と、を備え、
前記センスアンプ回路は、
前記ビット線にて伝送された信号及び基準電位を比較してデータ検出信号を出力するセンスアンプと、
基準電流制御電位を生成して出力する基準電流生成回路と、
前記基準電流制御電位に基づいて、前記センスアンプをイネーブル状態とするセンスアンプイネーブル信号を出力端子から出力するタイミングを制御するセンスタイミング生成回路と、
原基準電位を生成する原基準電位生成部と、温度上昇に伴って前記原基準電位を低下させて前記基準電位として出力する基準電位補正部と、を有する基準電位生成回路と、を備える、
半導体記憶装置。

【請求項9】

前記基準電位補正部は、前記基準電流制御電位に基づいて、前記温度上昇に伴う前記原基準電位を低下させる、
請求項８記載の半導体記憶装置。

【請求項10】

前記基準電流生成回路は、トリミングにより、設定電流値を可変にする電流値設定部と、
電流値設定部により設定された前記設定電流値に対応する電流を複製して前記基準電流制御電位として出力するカレントミラー回路と、
を備えた請求項８記載の半導体記憶装置。

【請求項11】

前記基準電位補正部には、制御信号として、前記センスアンプのイネーブルタイミングを制御するための基準電流制御電位が印加される、
請求項９に記載の半導体記憶装置。

【請求項12】

前記基準電位補正部は、前記基準電流制御電位の印加に伴う電流の電流値に応じたタイミングを、前記イネーブルタイミングとする、
請求項１１記載の半導体記憶装置。

【請求項13】

前記基準電流制御電位の印加に伴う電流の電流値は、所定の基準温度よりも高温の場合には、所定の基準温度における電流値よりも高くなり、所定の基準温度よりも低温の場合には、所定の基準温度における電流値よりも低くなる、
請求項１２記載の半導体記憶装置。

【請求項14】

前記基準電位補正部は、所定の基準温度よりも高温の場合には、前記基準電位を、所定の基準温度における基準電位よりも低い高温時の基準電位とし、前記基準温度よりも低温の場合には、前記基準電位を、前記基準温度における基準電位よりも高い低温時の基準電位とする、
請求項８記載の半導体記憶装置。

【請求項15】

前記基準電位補正部は、前記基準電流制御電位がバイアス電圧としてゲート端子に印加され、前記原基準電位をプルダウンして前記基準電位とするＭＯＳトランジスタを備えている、
請求項８に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、基準電位生成回路および半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置では、データ読み出し時にビット線がセンスアンプの出力を確定させるのに十分な電位になってから、センスアンプが活性化される。この時、センスアンプに用いられるトランジスタの特性ばらつきを吸収し、読出信号のレベルを確実に判定できるように、センスアンプの基準電位が設定されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１２－１１３７６９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、読出信号の電位の変化は、周囲温度等の温度によって異なり、センスアンプの基準電位が同一であるとすると、メモリセルの値が“０”である場合は、温度が高いほど読出マージン（読み出される信号のレベルと、判定用の基準信号のレベルとの差）が少なくなり、メモリセルの値が“１”である場合は、温度が低いほどデータ読出マージンが少なくなることとなっていた。

【0005】

本発明の一つの実施形態は、温度による影響を低減して読出マージンを大きくして信頼性の高い動作を行えるセンスアンプの基準電位を生成可能な基準電位生成回路および半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

実施形態の基準電位生成回路は、原基準電位を生成する原基準電位生成部と、温度上昇に伴って前記原基準電位を低下させて基準電位としてセンスアンプに出力する基準電位補正部と、を備える。

【図面の簡単な説明】

【0007】

【図1】図１は、実施形態に係る半導体記憶装置の概要構成の説明図である。

【図2】図２は、センスアンプ回路の要部構成例の説明図である。

【図3】図３は、従来の問題点の説明図である。

【図4】図４は、実施形態の動作説明図である。

【発明を実施するための形態】

【0008】

以下に図面を参照して、実施形態の半導体記憶装置について詳細に説明する。
なお、これらの実施形態により本発明が限定されるものではない。

【0009】

図１は、実施形態に係る半導体記憶装置の概要構成の説明図である。
半導体装置１０は、ＮＯＲ型フラッシュメモリとして構成されており、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、リファレンス電位生成回路１４、センスアンプ回路１５、データ出力回路１６及び制御回路１７を備えている。

【0010】

メモリセルアレイ１１は、碁盤の目状に配置された複数のメモリセルＭＣを備えている。
また、メモリセルアレイは、複数のワード線ＷＬと、複数のソース線ＳＬと、複数のビット線ＢＬと、を備えている。

【0011】

図１においては、理解の容易のため、選択状態にあるメモリセルＭＣを一つのみ表示し、当該メモリセルに対応するワード線ＷＬ、ソース線ＳＬ及びビット線ＢＬのみを表示している。

【0012】

ここで、メモリセルＭＣは、ソース線ＳＬにソース端子が接続され、ワード線ＷＬがゲート端子に接続され、ビット線ＢＬにドレイン端子が接続されたメモリセルトランジスタＴＲを備えている。

【0013】

ロウデコーダ１２は、制御回路１７の制御下で、読出対象のメモリセルＭＣに対応するワード線ＷＬをイネーブル状態とする。
カラムデコーダ１３は、制御回路１７の制御下で、読出対象のメモリセルＭＣに対応するソース線ＳＬ及びビット線ＢＬをイネーブル状態とする。

【0014】

リファレンス電位生成回路１４は、センスアンプ回路１５に対してリファレンス電位を生成して供給する。
センスアンプ回路１５は、所定のタイミングで選択状態にあるメモリセルＭＣに対応するビット線の電位と、リファレンス電位とを比較して、メモリセルＭＣのデータを判定して、判定結果をデータ出力回路１６に出力する。

【0015】

データ出力回路１６は、センスアンプ回路１５の出力に基づいて、読出データＤＯＵＴを出力する。
制御回路１７は、図示しないホスト装置（例えば、ＭＰＵ）からのクロック信号ＣＬＫ、コマンドデータＣＭＤ及びアドレスデータＡＤＤに基づいて、対応するメモリセルＭＣに対するデータの書き込み、読み出しあるいは消去を行うようにロウデコーダ１２、カラムデコーダ１３及びセンスアンプ回路１５を制御する。

【0016】

次にセンスアンプ回路１５の構成について説明する。
図２は、センスアンプ回路の要部構成例の説明図である。
センスアンプ回路１５は、センスアンプ１５１と、センスタイミング生成回路１５２と、基準電流生成回路１５３と、基準電位生成回路１５４と、を備えている。

【0017】

この場合において、センスアンプ１５１とセンスタイミング生成回路１５２とは、複数のブロックＢＬＫに対応してそれぞれ設けられている。
この場合において、センスタイミング生成回路１５２は、複数のセンスアンプ１５１で共有することも可能である。

【0018】

上記構成において、基準電流生成回路１５３は、基準電流制御電位ＩＲＥＦを生成してセンスタイミング生成回路１５２及び基準電位生成回路１５４に出力する。
基準電位生成回路１５４は、基準電流制御電位ＩＲＥＦに基づいて、周囲温度に対応する基準電位Ｖｒｅｆを生成してセンスアンプ１５１の反転入力端子に出力する。

【0019】

センスタイミング生成回路１５２は、図示しない一又は複数のディレイ回路を有し、基準電流生成回路１５３から入力された基準電流制御電位ＩＲＥＦの電流値に対応するタイミングで、センスアンプ１５１をイネーブル状態とするセンスアンプイネーブル信号ＳＡＥを出力する。

【0020】

これらの結果、センスアンプ１５１は、非反転入力端子に各ブロックＢＬＫのビット線ＢＬからの入力信号ＩＮが入力され、反転入力端子に基準電位Ｖｒｅｆが入力され、センスタイミング生成回路１５２からのセンスアンプイネーブル信号ＳＡＥがイネーブル状態である場合に、入力信号ＩＮが基準電位Ｖｒｅｆ以上高い電圧である場合に、“Ｈ”レベルの出力信号ＯＵＴを出力する。

【0021】

また、センスアンプ１５１は、センスタイミング生成回路１５２からのセンスアンプイネーブル信号ＳＡＥがイネーブル状態であり、入力信号ＩＮが基準電位Ｖｒｅｆ未満の電圧である場合に、“Ｌ”レベルの出力信号ＯＵＴを出力する。

【0022】

基準電流生成回路１５３は、大別すると、電流値設定部１５３Ａと、カレントミラー１５３Ｂと、電流源１５３Ｃと、を備えている。

【0023】

電流値設定部１５３Ａは、ｎ個（ｎは、２以上の整数）並列接続され、ヒューズやフラッシュメモリから読み出したトリミング情報に基づいてゲート端子を“Ｈ”レベルまたは“Ｌ”レベルに設定することにより、並列接続数が可変のトリミング用ＮチャネルＭＯＳトランジスタＴＴ１～ＴＴｎを備えている。

【0024】

カレントミラー１５３Ｂは、ソース端子が高電位側電源ＶＤＤに接続され、ドレイン端子が電流設定部１５３Ａに接続され、ドレイン端子とゲート端子が接続されたＰチャネルＭＯＳトランジスタＰＭ１と、ソース端子が高電位側電源ＶＤＤに接続され、ドレイン端子が電流源１５３Ｃに接続され、ゲート端子が、ＰチャネルＭＯＳトランジスタのゲート端子に接続されたＰチャネルＭＯＳトランジスタＰＭ２と、を備えている。

【0025】

電流源１５３Ｃは、ドレイン端子とゲート端子が接続（ダイオード接続）されたＮチャネルＭＯＳトランジスタを備えている。

【0026】

上記構成において、トリミング用ＮチャネルＭＯＳトランジスタＴＴ１～ＴＴｎは、オン状態におけるドレイン－ソース間電流は、正の温度係数を有するように設定されており、温度が高くなるほど、ドレイン－ソース間電流が大きくなるようになっている。

【0027】

そして、ＰチャネルＭＯＳトランジスタＰＭ１を流れる電流は、電流値設定部１５３Ａのトリミング用ＮチャネルＭＯＳトランジスタＴＴ１～ＴＴｎのうち、ゲートが“Ｈ”レベルに設定されているトリミング用ＮチャネルＭＯＳトランジスタ全体を流れる電流の電流値に比例した電流値となる。

【0028】

したがって、ＰチャネルＭＯＳトランジスタＰＭ２を流れる電流の電流値、すなわち、基準電流制御電位ＩＲＥＦの電流の電流値も、電流値設定部１５３Ａのトリミング用ＮチャネルＭＯＳトランジスタＴＴ１～ＴＴｎのうち、ゲートが“Ｈ”レベルに設定されているトリミング用ＮチャネルＭＯＳトランジスタ全体を流れる電流の電流値に比例した電流値となっている。
ここで、基準電流制御電位ＩＲＥＦは、制御信号として機能している。

【0029】

これらの結果、電流値設定部１５３Ａにおいて、トリミング後に並列接続されているトリミング用ＮチャネルＭＯＳトランジスタＴＴの数に比例する参照電流がカレントミラー１５３ＢのＰチャネルＭＯＳトランジスタＰＭ１のドレイン端子－ソース端子間を流れる。

【0030】

これにより、ＰチャネルＭＯＳトランジスタＰＭ２のドレイン端子－ソース端子間にもトリミング後に並列接続されているトリミング用ＮチャネルＭＯＳトランジスタＴＴの数に比例する電流が流れ、制御信号として機能する基準電流制御電位ＩＲＥＦとしてセンスタイミング生成回路１５２に出力されることとなる。

【0031】

センスタイミング生成回路１５２は、基準電流制御電位ＩＲＥＦに応じてセンスタイミングが変化するようになっており、基準電流制御電位が大きいほどセンスタイミングが早くなり、基準電流制御電位ＩＲＥＦが小さいほどセンスタイミングが遅くなる。プロセスばらつきによらず一定のセンスタイミングとなるように、チップ毎にトリミングを設定し基準電流制御電位ＩＲＥＦを調節する。

【0032】

これらの結果、センスタイミング生成回路１５２は、プロセスばらつきが吸収された基準電流制御電位ＩＲＥＦが入力され、基準電流制御電位ＩＲＥＦの電流の電流値に応じたタイミングでセンスアンプイネーブル信号をイネーブル状態とする。

【0033】

次に基準電位生成回路１５４の構成について説明する。
基準電位生成回路１５４は、原基準電位Ｖｒｅｆ０を生成して出力する原基準電圧生成部１５４Ａと、原基準電位Ｖｒｅｆ０を基準電流制御電位ＩＲＥＦに基づいて温度補償を行って基準電位Ｖｒｅｆとしてセンスアンプ１５１の反転入力端子に出力する基準電圧補正部１５４Ｂと、を備えている。
原基準電圧生成部１５４Ａは、高電位側電源ＶＤＤに一端が接続された抵抗Ｒ１と、一端が抵抗Ｒ１の他端に接続され、他端が低電位側電源ＶＳＳに接続された抵抗Ｒ２とを備え、高電位側電源ＶＤＤの電圧と低電位側電源ＶＳＳの電圧との差電圧を分圧して原基準電位Ｖｒｅｆ０として出力する。
基準電圧補正部１５４Ｂは、抵抗Ｒ１と抵抗Ｒ２との接続点にドレイン端子が接続され、低電位側電源ＶＳＳにソース端子が接続され、電流源１５３Ｃを構成するＮチャネルＭＯＳトランジスタのゲート端子にゲート端子が接続されたＮチャネルＭＯＳトランジスタＮＭ１を有している。

【0034】

この場合において、ＮチャネルＭＯＳトランジスタＮＭ１のゲート端子には、制御信号としての基準電流制御電位ＩＲＥＦが供給され、基準電流制御電位ＩＲＥＦに対応するバイアス電圧が印加される。
この結果、ＮチャネルＭＯＳトランジスタＮＭ１は、バイアス電圧に相当するオン状態となり、原基準電位Ｖｒｅｆ０をプルダウンして、所望の基準電位Ｖｒｅｆとしてセンスアンプ１５１の反転入力端子に出力する。

【0035】

次に実施形態の動作を説明する。
まず、実施形態の動作に先立ち、従来の問題点について説明する。
図３は、従来の問題点の説明図である。
従来のセンスアンプにおいては、入力される基準電位が一定とされていた。

【0036】

ところで、ワイド温度レンジ（例えば、－４０～１７５℃）対応のフラッシュメモリにおいて読み出しを行う場合には、メモリセルに格納されている値及び温度によって、読み出し電圧の変動状態が異なっている。

【0037】

より詳細には、メモリセルＭＣを構成しているメモリセルトランジスタＴＲの閾値電圧Ｖｔｈが高い状態の場合は、ワード線ＷＬが“Ｈ”レベルとなってもメモリセルトランジスタＴＲは、オフ状態のままとなり、ビット線ＢＬの電位はほぼ電源電位のままとなる。

【0038】

しかしながら、メモリセルトランジスタＴＲのリーク電流により、わずかながら次第にビット線ＢＬの電位が下がる。
一般にメモリセルトランジスタＴＲのリーク電流は、高温になるほど増加する傾向がある。このため、高温になるほど図３に示すように、メモリセルＭＣに格納されている値＝０を読み出す場合のビット線ＢＬの電位の低下が速くなる。

【0039】

したがって、動作温度範囲がより高温になるほど、リファレンス電位Ｖｒｅｆに対するデータ読出マージンＭＧ０が十分でなくなる可能性があり、読み出したデータが誤りになる虞があった。

【0040】

一方、メモリセルＭＣを構成しているメモリセルトランジスタＴＲの閾値電圧Ｖｔｈが低い状態の場合、ワード線ＷＬがハイレベルとなるとメモリセルトランジスタＴＲがオン状態となり、ビット線ＢＬからソース線ＳＬへのオン電流が流れ、ビット線ＢＬの電位が次第に低下する。

【0041】

一般にメモリセルトランジスタＴＲのオン電流は低温になるほど減少する傾向があるため、低温になるほど図３に示すようにメモリセルＭＣに格納されている値＝１を読み出す場合にビット線ＢＬの電位の低下が遅くなる。

【0042】

したがって、動作温度範囲がより低温になるほど、リファレンス電位Ｖｒｅｆに対するのデータ読出マージンＭＧ１が十分でなくなる可能性があり、読み出したデータが誤りになる虞があった。

【0043】

次に実施形態の動作を再び図２を参照して説明する。
図４は、実施形態の動作説明図である。
この場合において、基準電位生成部１５４から出力される基準電位Ｖｒｅｆは、温度が高くなるほど低くなるようにされている。
すなわち、図４に示すように、所定の高温度の場合の基準電位ＶｒｅｆＨは、所定の低温度の場合の基準電位ＶｒｅｆＬよりも低くなるようになっている。

【0044】

より詳細には、トリミング用ＮチャネルＭＯＳトランジスタＴＴ１～ＴＴｎのオン状態におけるドレイン－ソース間電流は、温度が高くなるほど、ドレイン－ソース間電流が大きくなるようになっており、所定の基準温度よりも、高温の場合には、所定の基準温度における電流値よりも高い電流値となる。

【0045】

したがって、ＰチャネルＭＯＳトランジスタＰＭ２を流れる電流の電流値、すなわち、基準電流制御電位ＩＲＥＦの電流の電流値も、所定の基準温度よりも、高温の場合には、所定の基準温度における電流値よりも高い電流値となる。

【0046】

これと並行して、基準電位生成回路１５４の原基準電圧生成部１５４Ａは、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間の差電位に対応する電圧を分圧して、原基準電位Ｖｒｅｆ０を生成して出力する。

【0047】

このとき、基準電圧補正部１５４Ｂは、基準電流制御電位ＩＲＥＦに対応する電圧に基づいて温度補償を行って基準電位Ｖｒｅｆを補正する。

【0048】

すなわち、基準電流制御電位ＩＲＥＦの電流の電流値は、所定の基準温度よりも高温の場合には、所定の基準温度における電流値よりも高くなり、所定の基準温度よりも低温の場合には、所定の基準温度における電流値よりも低くなる。

【0049】

この結果、基準電圧補正部１５４Ｂを構成しているＮチャネルＭＯＳトランジスタのオン抵抗は、所定の基準温度よりも高温の場合には、所定の基準温度におけるオン抵抗よりも低くなり、所定の基準温度よりも低温の場合には、所定の基準温度におけるオン抵抗よりも高くなる。

【0050】

そして、センスアンプ１５１の反転入力端子に出力される基準電位Ｖｒｅｆは、高温の場合には、所定の基準温度における基準電位よりも低い高温時の基準電位ＶｒｅｆＨとなり、低温の場合には、基準電位Ｖｒｅｆは、所定の基準温度における基準電位よりも高い低温時の基準電位ＶｒｅｆＬ（＞ＶｒｅｆＨ）となる。

【0051】

したがって、メモリセルに格納されている値＝０を読み出す場合であって、温度が高い場合には、基準電位Ｖｒｅｆ＝基準電位ＶｒｅｆＨとなる。
これにより、図４の信号波形ＨＴ０に示すように、読出対象のメモリセルを構成しているトランジスタのドレイン－ソース間を流れる電流による読出電圧の低下が大きい場合であっても、図４に縦破線で示すセンスアンプイネーブル信号ＳＡＥがイネーブル状態となるタイミングでは、基準電位ＶｒｅｆＨからのデータ読出マージンＭＧＨ０を十分に大きく確保することができ、読み出したデータが誤りになることはない。
しかしながら、基準電位ＶｒｅｆＨが低すぎた場合、高温時にメモリセルに格納されている値＝１を読み出す場合に、データ読出マージンＭＧＨ１が減少し、読み出したデータが誤りになる虞がある。
このため、本実施形態では、基準電圧補正部１５４Ｂを構成しているＮチャネルＭＯＳトランジスタＮＭ１のオン抵抗が適切な値に設定され、データ読出マージンＭＧＨ１がデータ読出マージンＭＧＨ０を下回ることがないようにしている。

【0052】

また、メモリセルに格納されている値＝１を読み出す場合であって、温度が低い場合には、基準電位Ｖｒｅｆ＝基準電位ＶｒｅｆＬとなる。
これにより、図４の信号波形ＬＴ１に示すように、読出対象のメモリセルを構成しているトランジスタのドレイン－ソース間を流れる電流による読出電圧の低下が小さくなっても、基準電位ＶｒｅｆＬからのデータ読出マージンＭＧＬ１を十分に大きく確保することができ、読み出したデータが誤りになることはない。

【0053】

以上の説明のように、本実施形態によれば、周囲温度に応じて、温度が高くなった場合には、基準電位Ｖｒｅｆを低下させて、メモリセルに格納されている値＝０を判定する際のデータ読出マージンＭＧＨ０を十分に大きく確保できる。
さらに周囲温度に応じて、温度が低くなった場合には、基準電位Ｖｒｅｆを上昇させて、メモリセルに格納されている値＝１を判定する際のデータ読出マージンＭＧＬ１を十分に大きく確保できる。
したがって、周囲温度に応じて最適な基準電位Ｖｒｅｆとすることができ、安定して確実な判定を行うことができる。
しかしながら、基準電位ＶｒｅｆLが高すぎた場合、低温時にメモリセルに格納されている値＝０を読み出す場合に、データ読出マージンＭＧＬ０が減少し、読み出したデータが誤りになる虞がある。
このため、本実施形態では、基準電圧補正部１５４Ｂを構成しているＮチャネルＭＯＳトランジスタNM1のオン抵抗が適切な値に設定され、データ読出マージンＭＧＬ０がデータ読み出しマージンＭＧＬ１を下回ることがないようにしている。

【0054】

以上の説明においては、電流値設定部１５３Ａとして、ｎ個（ｎは、２以上の整数）並列接続されたトリミング用ＮチャネルＭＯＳトランジスタＴＴ１～ＴＴｎを備える構成を採っていたが、抵抗値の同じ複数の抵抗、あるいは、抵抗値の異なる（例えば、抵抗値がｒ、２ｒ、４ｒ、８ｒ、……）複数の抵抗を並列接続し、トリミングによりカレントミラー回路１５３Ｂに接続する抵抗の合成抵抗値を変更して、電流値を設定するように構成することも可能である。

【0055】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0056】

１０ 半導体記憶装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ リファレンス電位生成回路
１５ センスアンプ回路
１６ データ出力回路
１７ 制御回路
１５１ センスアンプ
１５２ センスタイミング生成回路
１５３ 基準電流生成回路
１５３Ａ 電流値設定部
１５３Ｂ カレントミラー
１５３Ｃ 電流源
１５４ 基準電位生成回路
１５４Ａ 基準電圧生成部
１５４Ｂ 基準電圧補正部
ＢＬＫ ブロック
ＢＬ、ＢＬ０～ＢＬｋ ビット線
ＩＮ 入力信号
ＩＲＥＦ 基準電流制御電位（制御信号）
ＨＴ０、ＨＴ１ 信号波形（高温時）
ＬＴ０、ＬＴ１ 信号波形（低温時
ＭＧＬ データ読出マージン
ＭｇＨ データ読出マージン
ＭＴ メモリセル
ＮＭ１ ＮチャネルＭＯＳトランジスタ（プルダウントランジスタ）
ＯＵＴ 出力信号
ＳＡＥ センスアンプイネーブル信号
ＴＴ１～ＴＴｎ トリミング用ＮチャネルＭＯＳトランジスタ
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源
Ｖｒｅｆ 基準電位
ＶｒｅｆＨ 基準電位（高温時）
ＶｒｅｆＬ 基準電位（低温時）
ＷＬ、ＷＬ０～ＷＬ６３ ワード線

【図1】

【図2】

【図3】

【図4】