▶ 株式会社東芝の特許一覧 ▶ 東芝デバイス＆ストレージ株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023143620
(43)【公開日】2023-10-06
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20230928BHJP
H01L 29/739 20060101ALI20230928BHJP
【ＦＩ】
H01L29/78 657G
H01L29/78 655G
H01L29/78 652J
H01L29/78 652M
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022140947
(22)【出願日】2022-09-05
(31)【優先権主張番号】P 2022047254
(32)【優先日】2022-03-23
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】南川 和生
(72)【発明者】
【氏名】吉川 大輝
(72)【発明者】
【氏名】安原 紀夫
(72)【発明者】
【氏名】中村 和敏
(57)【要約】
【課題】ターンオン時の損失を低減できる半導体装置を提供する。
【解決手段】半導体装置は、第１電極と、半導体部と、第２電極と、構造体と、絶縁部と、を備える。半導体部は、第１電極の上に設けられたｐ形の第１半導体領域と、第１半導体領域の上に設けられたｎ形の第２半導体領域と、第２半導体領域の上に設けられたｐ形の第３半導体領域と、第３半導体領域の上に設けられたｎ形の第４半導体領域及びｐ形の第５半導体領域と、を含む。構造体は、少なくとも１つのゲート電極を含むゲート部と、少なくとも２つのダミー電極を含むダミー部と、を含む。ゲート部とダミー部とは交互に配置される。第２電極には、第１電位が印加される。ゲート電極には、第１電位よりも高い第２電位が印加される。ゲート部に隣り合う位置に設けられたダミー電極には、第１電位よりも高い第３電位が印加される。
【選択図】図２
【解決手段】半導体装置は、第１電極と、半導体部と、第２電極と、構造体と、絶縁部と、を備える。半導体部は、第１電極の上に設けられたｐ形の第１半導体領域と、第１半導体領域の上に設けられたｎ形の第２半導体領域と、第２半導体領域の上に設けられたｐ形の第３半導体領域と、第３半導体領域の上に設けられたｎ形の第４半導体領域及びｐ形の第５半導体領域と、を含む。構造体は、少なくとも１つのゲート電極を含むゲート部と、少なくとも２つのダミー電極を含むダミー部と、を含む。ゲート部とダミー部とは交互に配置される。第２電極には、第１電位が印加される。ゲート電極には、第１電位よりも高い第２電位が印加される。ゲート部に隣り合う位置に設けられたダミー電極には、第１電位よりも高い第３電位が印加される。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む、半導体部と、
前記半導体部の上に設けられた第２電極と、
少なくとも１つのゲート電極を含むゲート部と、少なくとも２つのダミー電極を含むダミー部と、が前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置された構造体と、
前記ゲート電極と前記半導体部との間に設けられた絶縁部と、
を備え、
前記ゲート部は、前記第４半導体領域の中に設けられ、
前記第２電極には、第１電位が印加され、
前記ゲート電極には、前記第１電位よりも高い第２電位が印加され、
前記ゲート部に隣り合う位置に設けられた前記ダミー電極には、前記第１電位よりも高い第３電位が印加される、半導体装置。
前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む、半導体部と、
前記半導体部の上に設けられた第２電極と、
少なくとも１つのゲート電極を含むゲート部と、少なくとも２つのダミー電極を含むダミー部と、が前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置された構造体と、
前記ゲート電極と前記半導体部との間に設けられた絶縁部と、
を備え、
前記ゲート部は、前記第４半導体領域の中に設けられ、
前記第２電極には、第１電位が印加され、
前記ゲート電極には、前記第１電位よりも高い第２電位が印加され、
前記ゲート部に隣り合う位置に設けられた前記ダミー電極には、前記第１電位よりも高い第３電位が印加される、半導体装置。
【請求項2】
前記第４半導体領域及び前記第５半導体領域は、前記第２方向において、交互に配置され、
前記ダミー部は、前記第５半導体領域の中に設けられる、請求項１記載の半導体装置。
前記ダミー部は、前記第５半導体領域の中に設けられる、請求項１記載の半導体装置。
【請求項3】
前記第２電極は、前記半導体部の上に設けられた第１導電部と、前記第１導電部の下に設けられ前記第２方向において互いに隣り合う２つの前記ゲート電極の間に位置する第２導電部と、を含み、
前記第３半導体領域は、第１部分と、前記第１部分の上に設けられる第２部分と、を含み、
前記第４半導体領域は、前記第１部分の上に設けられ、
前記第４半導体領域及び前記第２部分は、前記第２方向において、交互に配置され、
前記第５半導体領域は、前記第２導電部の下に設けられ、
前記ダミー部は、前記第２部分の中に設けられる、請求項１記載の半導体装置。
前記第３半導体領域は、第１部分と、前記第１部分の上に設けられる第２部分と、を含み、
前記第４半導体領域は、前記第１部分の上に設けられ、
前記第４半導体領域及び前記第２部分は、前記第２方向において、交互に配置され、
前記第５半導体領域は、前記第２導電部の下に設けられ、
前記ダミー部は、前記第２部分の中に設けられる、請求項１記載の半導体装置。
【請求項4】
前記第３電位は、前記第２電位と等しい、請求項１記載の半導体装置。
【請求項5】
前記第２電位は、１５Ｖである、請求項１記載の半導体装置。
【請求項6】
前記ダミー部は、少なくとも３つの前記ダミー電極を含み、
前記ゲート部に隣り合わない位置に設けられた前記ダミー電極には、前記第１電位が印加される、請求項１記載の半導体装置。
前記ゲート部に隣り合わない位置に設けられた前記ダミー電極には、前記第１電位が印加される、請求項１記載の半導体装置。
【請求項7】
第１電極と、
前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む、半導体部と、
前記半導体部の上に設けられた第２電極と、
少なくとも１つのゲート電極を含むゲート部と、少なくとも２つのダミー電極を含むダミー部と、が前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置された構造体と、
前記ゲート電極と前記半導体部との間に設けられた絶縁部と、
を備え、
前記ゲート部は、前記第４半導体領域の中に設けられ、
前記ゲート部に隣り合う位置に設けられた前記ダミー電極は、前記ゲート電極に接続される、半導体装置。
前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む、半導体部と、
前記半導体部の上に設けられた第２電極と、
少なくとも１つのゲート電極を含むゲート部と、少なくとも２つのダミー電極を含むダミー部と、が前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置された構造体と、
前記ゲート電極と前記半導体部との間に設けられた絶縁部と、
を備え、
前記ゲート部は、前記第４半導体領域の中に設けられ、
前記ゲート部に隣り合う位置に設けられた前記ダミー電極は、前記ゲート電極に接続される、半導体装置。
【請求項8】
前記第４半導体領域及び前記第５半導体領域は、前記第２方向において、交互に配置され、
前記ダミー部は、前記第５半導体領域の中に設けられる、請求項７記載の半導体装置。
前記ダミー部は、前記第５半導体領域の中に設けられる、請求項７記載の半導体装置。
【請求項9】
前記第２電極は、前記半導体部の上に設けられた第１導電部と、前記第１導電部の下に設けられ前記第２方向において互いに隣り合う２つの前記ゲート電極の間に位置する第２導電部と、を含み、
前記第３半導体領域は、第１部分と、前記第１部分の上に設けられる第２部分と、を含み、
前記第４半導体領域は、前記第１部分の上に設けられ、
前記第４半導体領域及び前記第２部分は、前記第２方向において、交互に配置され、
前記第５半導体領域は、前記第２導電部の下に設けられ、
前記ダミー部は、前記第２部分の中に設けられる、請求項７記載の半導体装置。
前記第３半導体領域は、第１部分と、前記第１部分の上に設けられる第２部分と、を含み、
前記第４半導体領域は、前記第１部分の上に設けられ、
前記第４半導体領域及び前記第２部分は、前記第２方向において、交互に配置され、
前記第５半導体領域は、前記第２導電部の下に設けられ、
前記ダミー部は、前記第２部分の中に設けられる、請求項７記載の半導体装置。
【請求項10】
前記ダミー部は、少なくとも３つの前記ダミー電極を含み、
前記ゲート部に隣り合わない位置に設けられた前記ダミー電極は、前記第２電極に接続される、請求項７記載の半導体装置。
前記ゲート部に隣り合わない位置に設けられた前記ダミー電極は、前記第２電極に接続される、請求項７記載の半導体装置。
【請求項11】
前記ゲート部は、３つの前記ゲート電極を含み、
前記ダミー部は、３つの前記ダミー電極を含む、請求項１～１０のいずれか１つに記載の半導体装置。
前記ダミー部は、３つの前記ダミー電極を含む、請求項１～１０のいずれか１つに記載の半導体装置。
【請求項12】
第１電極と、
前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む、半導体部と、
前記半導体部の上に設けられた第２電極と、
少なくとも２つのゲート電極を含むゲート部と、少なくとも１つのダミー電極を含むダミー部と、が前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置された構造体と、
前記ゲート電極と前記半導体部との間に設けられた絶縁部と、
を備え、
前記第２電極は、前記半導体部の上に設けられた第１導電部と、前記第１導電部の下に設けられ前記第２方向において互いに隣り合う２つの前記ゲート電極の間に位置する第２導電部と、を含み、
前記第３半導体領域は、第１部分と、前記第１部分の上に設けられる第２部分と、を含み、
前記第４半導体領域は、前記第１部分の上に設けられ、
前記第４半導体領域及び前記第２部分は、前記第２方向において、交互に配置され、
前記第５半導体領域は、前記第２導電部の下に設けられ、
前記ダミー部は、前記第２部分の中に設けられ、
前記ゲート部は、前記第２方向において前記第４半導体領域の一端に設けられた第１ゲート電極と、前記第２方向において前記第４半導体領域の他端に設けられた第２ゲート電極と、を含む、半導体装置。
前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む、半導体部と、
前記半導体部の上に設けられた第２電極と、
少なくとも２つのゲート電極を含むゲート部と、少なくとも１つのダミー電極を含むダミー部と、が前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置された構造体と、
前記ゲート電極と前記半導体部との間に設けられた絶縁部と、
を備え、
前記第２電極は、前記半導体部の上に設けられた第１導電部と、前記第１導電部の下に設けられ前記第２方向において互いに隣り合う２つの前記ゲート電極の間に位置する第２導電部と、を含み、
前記第３半導体領域は、第１部分と、前記第１部分の上に設けられる第２部分と、を含み、
前記第４半導体領域は、前記第１部分の上に設けられ、
前記第４半導体領域及び前記第２部分は、前記第２方向において、交互に配置され、
前記第５半導体領域は、前記第２導電部の下に設けられ、
前記ダミー部は、前記第２部分の中に設けられ、
前記ゲート部は、前記第２方向において前記第４半導体領域の一端に設けられた第１ゲート電極と、前記第２方向において前記第４半導体領域の他端に設けられた第２ゲート電極と、を含む、半導体装置。
【請求項13】
前記ダミー部に含まれる前記ダミー電極の数は、１つである、請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
Insulated Gate Bipolar Transistor（ＩＧＢＴ）などの半導体装置は、電力変換等の用途に用いられる。このような半導体装置において、ターンオン時の損失の低減が求められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１３－０８０７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態は、ターンオン時の損失を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、半導体部と、第２電極と、構造体と、絶縁部と、を備える。前記半導体部は、前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む。前記第２電極は、前記半導体部の上に設けられる。前記構造体は、ゲート部と、ダミー部と、を含む。前記ゲート部は、少なくとも１つのゲート電極を含む。前記ダミー部は、少なくとも２つのダミー電極を含む。前記ゲート部と前記ダミー部とは、前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置される。前記絶縁部は、前記ゲート電極と前記半導体部との間に設けられる。前記ゲート部は、前記第４半導体領域の中に設けられる。前記第２電極には、第１電位が印加される。前記ゲート電極には、前記第１電位よりも高い第２電位が印加される。前記ゲート部に隣り合う位置に設けられた前記ダミー電極には、前記第１電位よりも高い第３電位が印加される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体装置を示す平面図である。
【図2】第１実施形態に係る半導体装置を示す断面図である。
【図4】第１実施形態の第１変形例に係る半導体装置を示す断面図である。
【図5】第１実施形態の第２変形例に係る半導体装置を示す平面図である。
【図6】第１実施形態の第２変形例に係る半導体装置を示す断面図である。
【図7】第２実施形態に係る半導体装置を示す平面図である。
【図8】第２実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【0007】
以下に、各実施形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。更に、本明細書と各図において、既出の図に関して説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
また、以下では、説明をわかりやすくするために、ＸＹＺ直交座標系を用いて、各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交している。またＸ軸が延びる方向を「Ｘ方向」とし、Ｙ軸が延びる方向を「Ｙ方向」とし、Ｚ軸が延びる方向を「Ｚ方向」とする。また、説明をわかりやすくするために、Ｚ方向のうち矢印の方向を上方、その逆方向を下方とするが、これらの方向は、重力方向とは無関係である。
【0009】
また、以下において、＋、－の表記は、各導電形における不純物濃度の相対的な高低を表す。具体的には、「＋」が付されている表記は、「＋」および「－」のいずれも付されていない表記よりも、不純物濃度が高いことを表す。「－」が付されている表記は、「＋」および「－」のいずれも付されていない表記よりも、不純物濃度が低いことを表す。ここで、「不純物濃度」とは、それぞれの領域にドナーとなる不純物とアクセプターとなる不純物の両方が含まれている場合には、それらの不純物が相殺した後の正味の不純物濃度を表す。
【0010】
図１は、第１実施形態に係る半導体装置を示す平面図である。
図２は、第１実施形態に係る半導体装置を示す断面図である。
図２は、図１に示したＡ１－Ａ２線による断面図である。
図１及び図２に表したように、第１実施形態に係る半導体装置１００は、第１電極１０と、半導体部２０と、第２電極３０と、構造体４０と、第１絶縁部５１と、第２絶縁部５２と、を備えている。半導体装置１００は、ＩＧＢＴである。
図２は、第１実施形態に係る半導体装置を示す断面図である。
図２は、図１に示したＡ１－Ａ２線による断面図である。
図１及び図２に表したように、第１実施形態に係る半導体装置１００は、第１電極１０と、半導体部２０と、第２電極３０と、構造体４０と、第１絶縁部５１と、第２絶縁部５２と、を備えている。半導体装置１００は、ＩＧＢＴである。
【0011】
第１電極１０は、半導体装置１００の下部に設けられている。第１電極１０は、下部電極である。第１電極１０は、例えば、コレクタ電極として機能する。第１電極１０の上面および下面は、ＸＹ平面に概ね平行である。第１電極１０は、金属材料等の導電材料からなる。
【0012】
半導体部２０は、第１半導体領域２１と、第２半導体領域２２と、第３半導体領域２３と、第４半導体領域２４と、第５半導体領域２５と、を含む。
【0013】
第１半導体領域２１は、第１電極１０の上に設けられている。第１半導体領域２１は、ｐ形の半導体領域である。第１半導体領域２１は、ｐ＋の半導体領域である。第１半導体領域２１の不純物濃度は、例えば、第３半導体領域２３の不純物濃度よりも高い。
【0014】
第２半導体領域２２は、第１半導体領域２１の上に設けられている。第２半導体領域２２は、ｎ形の半導体領域である。第２半導体領域２２は、第１層２２ａと、第２層２２ｂと、を含む。第１層２２ａは、第１半導体領域２１の上に設けられている。第２層２２ｂは、第１層２２ａの上に設けられている。第１層２２ａは、ｎ－の半導体領域である。第１層２２ａの不純物濃度は、例えば、第２層２２ｂの不純物濃度よりも低い。
【0015】
第３半導体領域２３は、第２半導体領域２２の上に設けられている。第３半導体領域２３は、第２層２２ｂの上に設けられている。第３半導体領域２３は、ｐ形の半導体領域である。
【0016】
第４半導体領域２４は、第３半導体領域２３の上に設けられている。第４半導体領域２４は、ｎ形の半導体領域である。第４半導体領域２４は、ｎ＋の半導体領域である。第４半導体領域２４の不純物濃度は、例えば、第２半導体領域２２の第２層２２ｂの不純物濃度よりも高い。
【0017】
第５半導体領域２５は、第３半導体領域２３の上に設けられている。第５半導体領域２５は、ｐ形の半導体領域である。第５半導体領域２５は、ｐ＋の半導体領域である。第５半導体領域２５の不純物濃度は、例えば、第３半導体領域２３の不純物濃度よりも高い。
【0018】
第１半導体領域２１から第２半導体領域２２に向かう第１方向は、Ｚ方向に沿う。第１方向に垂直な第２方向は、Ｘ方向に沿う。この例では、Ｘ方向において、第４半導体領域２４と第５半導体領域２５とは、交互に配置されている。この例では、Ｙ方向において、第４半導体領域２４と第５半導体領域２５とは、交互に配置されている。
【0019】
第１半導体領域２１、第２半導体領域２２、第３半導体領域２３、第４半導体領域２４、及び第５半導体領域２５は、例えば、シリコン等の半導体材料と、各領域に対応する不純物と、を含む。
【0020】
半導体部２０の内部には、構造体４０が設けられている。構造体４０は、Ｘ方向において、ゲート部４１と、ダミー部４３と、が交互に配置された構造を有する。すなわち、構造体４０は、複数のゲート部４１と、複数のダミー部４３と、を有する。ゲート部４１とダミー部４３とは、Ｘ方向において、交互に配列されている。ゲート部４１及びダミー部４３は、それぞれ、Ｙ方向に延びている。
【0021】
ゲート部４１は、第４半導体領域２４の中に設けられる。ゲート部４１は、少なくとも１つのゲート電極４２を含む。この例では、ゲート部４１は、３つのゲート電極４２を含む。この例では、ゲート部４１は、３つのゲート電極４２からなる。
【0022】
ゲート電極４２は、Ｚ方向において、第４半導体領域２４の上端から第３半導体領域２３及び第２半導体領域２２の第２層２２ｂを通って、第２半導体領域の第１層２２ａまで延びている。すなわち、ゲート電極４２は、Ｘ方向において、第４半導体領域２４、第３半導体領域２３、第２半導体領域２２の第２層２２ｂ、及び第２半導体領域の第１層２２ａと並んでいる。ゲート電極４２は、例えば、金属材料またはポリシリコンなどの導電材料からなる。
【0023】
ゲート電極４２と半導体部２０との間には、第１絶縁部５１が設けられている。第１絶縁部５１の一部は、Ｘ方向において、ゲート電極４２と第４半導体領域２４との間、ゲート電極４２と第３半導体領域２３との間、ゲート電極４２と第２半導体領域２２の第２層２２ｂとの間、及びゲート電極４２と第２半導体領域２２の第１層２２ａとの間に位置している。第１絶縁部５１の他の一部は、Ｚ方向において、ゲート電極４２と第２半導体領域２２の第１層２２ａとの間に位置している。第１絶縁部５１の一部は、例えば、ゲート絶縁膜として機能する。第１絶縁部５１は、例えば、シリコン酸化物またはシリコン窒化物などの絶縁材料からなる。
【0024】
この例では、ダミー部４３は、第５半導体領域２５の中に設けられている。ダミー部４３は、少なくとも２つのダミー電極４４を含む。この例では、ダミー部４３は、３つのダミー電極４４を含む。この例では、ダミー部４３は、３つのダミー電極４４からなる。
【0025】
ダミー電極４４は、Ｚ方向において、第５半導体領域２５の上端から第３半導体領域２３及び第２半導体領域２２の第２層２２ｂを通って、第２半導体領域の第１層２２ａまで延びている。すなわち、ダミー電極４４は、Ｘ方向において、第５半導体領域２５、第３半導体領域２３、第２半導体領域２２の第２層２２ｂ、及び第２半導体領域の第１層２２ａと並んでいる。ダミー電極４４の下端は、例えば、Ｘ方向において、ゲート電極４２の下端と並ぶ。ダミー電極４４は、例えば、金属材料またはポリシリコンなどの導電材料からなる。
【0026】
ダミー電極４４と半導体部２０との間には、第２絶縁部５２が設けられている。第２絶縁部５２の一部は、Ｘ方向において、ダミー電極４４と第５半導体領域２５との間、ダミー電極４４と第３半導体領域２３との間、ダミー電極４４と第２半導体領域２２の第２層２２ｂとの間、及びダミー電極４４と第２半導体領域２２の第１層２２ａとの間に位置している。第２絶縁部５２の他の一部は、Ｚ方向において、ダミー電極４４と第２半導体領域２２の第１層２２ａとの間に位置している。第２絶縁部５２は、例えば、シリコン酸化物またはシリコン窒化物などの絶縁材料からなる。
【0027】
この例では、構造体４０は、ゲート部４１ａ、４１ｂ、４１ｃと、ダミー部４３ａ、４３ｂと、を含む。各部は、Ｘ方向において、ゲート部４１ｂ、ダミー部４３ａ、ゲート部４１ａ、ダミー部４３ｂ、ゲート部４１ｃ、の順に並んでいる。
【0028】
ゲート部４１ａは、ゲート電極４２ａ、４２ｂ、４２ｃを有する。ゲート部４１ｂは、ゲート電極４２ｄ、及び図示しない２つのゲート電極４２を有する。ゲート部４１ｃは、ゲート電極４２ｅ、及び図示しない２つのゲート電極４２を有する。ダミー部４３ａは、ダミー電極４４ａ、４４ｂ、４４ｃを有する。ダミー部４３ｂは、ダミー電極４４ｄ、４４ｅ、４４ｆを有する。
【0029】
第２電極３０は、半導体部２０の上に設けられている。第２電極３０は、第４半導体領域２４の上、及び第５半導体領域２５の上に設けられている。第２電極３０は、上部電極である。第２電極３０は、例えば、エミッタ電極として機能する。第２電極３０は、金属材料等の導電材料からなる。図１では、第２電極３０を省略している。第２電極３０とゲート電極４２との間には絶縁部が設けられている。
【0030】
第２電極３０には、第１電位が印加される。第１電位は、例えば、エミッタ電位Ｅである。第１電位は、例えば、０Ｖである。
【0031】
ゲート電極４２には、第２電位が印加される。第２電位は、例えば、ゲート電位Ｇである。第２電位は、第１電位よりも高い。第２電位は、例えば、１５Ｖである。
【0032】
ダミー電極４４のうち、ゲート部４１に隣り合う位置に設けられたダミー電極４４には、第３電位が印加される。第３電位は、第１電位よりも高い。この例では、ゲート部４１ｂに隣り合う位置に設けられたダミー電極４４ａ、ゲート部４１ａに隣り合う位置に設けられたダミー電極４４ｃ、４４ｄ、及びゲート部４１ｃに隣り合う位置に設けられたダミー電極４４ｆには、第３電位が印加される。
【0033】
第３電位は、例えば、第１電位よりも高く、第２電位以下である。第３電位は、例えば、第２電位と等しい。第３電位は、例えば、０Ｖよりも高く１５Ｖ以下である。第３電位は、例えば、１５Ｖである。すなわち、ダミー電極４４のうち、ゲート部４１に隣り合う位置に設けられたダミー電極４４には、例えば、ゲート電位Ｇが印加される。言い換えれば、ダミー電極４４のうち、ゲート部４１に隣り合う位置に設けられたダミー電極４４は、例えば、ゲート電極４２に接続される。ダミー電極４４のうち、ゲート部４１に隣り合う位置に設けられたダミー電極４４は、例えば、半導体装置１００のＹ方向の端部においてゲート電極４２と接続される。
【0034】
一方、ダミー電極４４のうち、ゲート部４１に隣り合わない位置に設けられたダミー電極４４には、例えば、第１電位が印加される。この例では、ゲート部４１に隣り合わない位置に設けられたダミー電極４４ｂ、４４ｅには、第１電位が印加される。すなわち、ダミー電極４４のうち、ゲート部４１に隣り合わない位置に設けられたダミー電極４４には、例えば、エミッタ電位Ｅが印加される。言い換えれば、ダミー電極４４のうち、ゲート部４１に隣り合わない位置に設けられたダミー電極４４は、例えば、第２電極３０に接続される。
【0035】
次に、半導体装置１００の動作及び効果について説明する。
第１電極１０（コレクタ電極）に、第２電極３０（エミッタ電極）に対して正の電圧が印加された状態で、ゲート電極４２に閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、第３半導体領域２３の第１絶縁部５１（ゲート絶縁膜）近傍の領域にチャネル（反転層）が形成される。電子は、このチャネルを通って第４半導体領域２４から第２半導体領域２２に注入され、正孔は、第１半導体領域２１から第２半導体領域２に注入される。その後、ゲート電極４２に印加される電圧が閾値よりも低くなると、第３半導体領域２３におけるチャネルが消滅し、半導体装置がオフ状態になる。
第１電極１０（コレクタ電極）に、第２電極３０（エミッタ電極）に対して正の電圧が印加された状態で、ゲート電極４２に閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、第３半導体領域２３の第１絶縁部５１（ゲート絶縁膜）近傍の領域にチャネル（反転層）が形成される。電子は、このチャネルを通って第４半導体領域２４から第２半導体領域２２に注入され、正孔は、第１半導体領域２１から第２半導体領域２に注入される。その後、ゲート電極４２に印加される電圧が閾値よりも低くなると、第３半導体領域２３におけるチャネルが消滅し、半導体装置がオフ状態になる。
【0036】
半導体部２０の内部に、ゲート電極４２を含むゲート部４１とダミー電極４４を含むダミー部４３とが交互に配置された構造体４０を設け、ダミー電極４４に第１電位（エミッタ電位Ｅ）を印加することで、ゲート電極４２の容量を低下させることができる。これにより、応答速度を向上させることができる。
【0037】
一方で、ゲート部４１に隣り合う位置に設けられたダミー電極４４に第１電位が印加されている場合、ターンオン時の正孔反転層により正孔電流が排出されてしまい、正孔蓄積速度が低下しやすい。
【0038】
これに対して、第１実施形態に係る半導体装置１００では、ゲート部４１に隣り合う位置に設けられたダミー電極４４に第１電位よりも高い第３電位を印加することで、正孔蓄積速度を確保し、ターンオン時のコレクタエミッタ間電圧Ｖｃｅの立ち下がり特性を改善することができる。これにより、ターンオン時の損失を低減できる。
【0039】
また、ゲート部４１に隣り合う位置に設けられたダミー電極４４に印加される第３電位をゲート電極４２に印加される第２電位（ゲート電位Ｇ）と等しくすることで、ターンオン時の損失をさらに低減できる。例えば、ゲート部４１に隣り合う位置に設けられたダミー電極４４をゲート電極４２に接続することで、第３電位を第２電位と等しくすることができる。
【0040】
また、ゲート部４１に隣り合わない位置に設けられたダミー電極４４には、第１電位を印加することで、応答速度を向上させることができる。例えば、ゲート部４１に隣り合わない位置に設けられたダミー電極４４を第２電極３０に接続することで、ゲート部４１に隣り合わない位置に設けられたダミー電極４４に第１電位を印加することができる。
【0041】
また、ゲート部４１が３つのゲート電極４２を含み、ダミー部４３が３つのダミー電極４４を含むことで、応答速度の向上と、オン電圧やオン抵抗の向上と、をよりバランスよく達成することができる。
【0042】
図３（ａ）及び図３（ｂ）は、第１実施形態に係る半導体装置の特性のシミュレーション結果を示すグラフである。
図３（ａ）及び図３（ｂ）において、横軸は、時間［ａ．ｕ．］である。図３（ａ）において、縦軸は、コレクタエミッタ間電流Ｉｃ［ａ．ｕ．］及びコレクタエミッタ間電圧Ｖｃｅ［ａ．ｕ．］である。図３（ｂ）において、縦軸は、損失［ａ．ｕ．］である。「ａ．ｕ．」は任意単位（arbitrary unit）を示す。
図３（ａ）及び図３（ｂ）において、横軸は、時間［ａ．ｕ．］である。図３（ａ）において、縦軸は、コレクタエミッタ間電流Ｉｃ［ａ．ｕ．］及びコレクタエミッタ間電圧Ｖｃｅ［ａ．ｕ．］である。図３（ｂ）において、縦軸は、損失［ａ．ｕ．］である。「ａ．ｕ．」は任意単位（arbitrary unit）を示す。
【0043】
図３（ａ）及び図３（ｂ）では、３つのゲート電極４２を含むゲート部４１と、３つのダミー電極４４を含むダミー部４３と、が交互に配置された構造において、ゲート部４１に隣り合う位置に設けられたダミー電極４４にゲート電位を印加した実験例１と、ゲート部４１に隣り合う位置に設けられたダミー電極４４にエミッタ電位を印加した実験例２と、の特性のシミュレーション結果を示している。
なお、実験例１及び実験例２では、ゲート電極４２にはゲート電位が印加されている。また、実験例１及び実験例２では、ゲート電位は１５Ｖに設定されており、エミッタ電位は０Ｖに設定されている。
なお、実験例１及び実験例２では、ゲート電極４２にはゲート電位が印加されている。また、実験例１及び実験例２では、ゲート電位は１５Ｖに設定されており、エミッタ電位は０Ｖに設定されている。
【0044】
図３（ａ）では、実験例１のターンオン時のコレクタエミッタ間電流Ｉｃ及びコレクタエミッタ間電圧Ｖｃｅの経時変化を破線で示しており、実験例２のターンオン時のコレクタエミッタ間電流Ｉｃ及びコレクタエミッタ間電圧Ｖｃｅの経時変化を実線で示している。
また、図３（ｂ）では、実験例１のターンオン時の損失の経時変化を破線で示しており、実験例２のターンオン時の損失の経時変化を実線で示している。
また、図３（ｂ）では、実験例１のターンオン時の損失の経時変化を破線で示しており、実験例２のターンオン時の損失の経時変化を実線で示している。
【0045】
【0046】
このことから、第１実施形態によれば、ゲート部４１に隣り合う位置に設けられたダミー電極４４に第１電位よりも高い第３電位（例えば、ゲート電位）を印加することで、ゲート部４１に隣り合う位置に設けられたダミー電極４４に第１電位（例えば、エミッタ電位）を印加する場合に比べて、ターンオン時の損失を低減できることが示唆された。
【0047】
図４は、第１実施形態の第１変形例に係る半導体装置を示す断面図である。
図４に表したように、第１実施形態の第１変形例に係る半導体装置１００Ａでは、ダミー電極４４のうち、ゲート部４１に隣り合う位置に設けられたダミー電極４４とゲート電位Ｇとの間に抵抗部６０が設けられている。それ以外は、上述の半導体装置１００と実質的に同じである。
図４に表したように、第１実施形態の第１変形例に係る半導体装置１００Ａでは、ダミー電極４４のうち、ゲート部４１に隣り合う位置に設けられたダミー電極４４とゲート電位Ｇとの間に抵抗部６０が設けられている。それ以外は、上述の半導体装置１００と実質的に同じである。
【0048】
より具体的には、ダミー電極４４ａ、４４ｃ、４４ｄ、４４ｆとゲート電位Ｇとの間に抵抗部６０が設けられている。これにより、ダミー電極４４ａ、４４ｃ、４４ｄ、４４ｆに印加される第３電位は、第２電位（ゲート電位Ｇ）よりも低くなる。このように、抵抗部６０などを設けることで、第３電位を調節してもよい。
【0049】
第１実施形態の第１変形例に係る半導体装置１００Ａにおいても、ゲート部４１に隣り合う位置に設けられたダミー電極４４に第１電位よりも高い第３電位を印加することで、正孔蓄積速度を確保し、ターンオン時のコレクタエミッタ間電圧Ｖｃｅの立ち下がり特性を改善することができる。これにより、ターンオン時の損失を低減できる。
【0050】
図５は、第１実施形態の第２変形例に係る半導体装置を示す平面図である。
図６は、第１実施形態の第２変形例に係る半導体装置を示す断面図である。
図６は、図５に示したＢ１－Ｂ２線による断面図である。
図５及び図６に表したように、第１実施形態の第２変形例に係る半導体装置１００Ｂでは、第２電極３０は、第１導電部３１と、第２導電部３２と、を含む。図５では、第１導電部３１を省略している。
図６は、第１実施形態の第２変形例に係る半導体装置を示す断面図である。
図６は、図５に示したＢ１－Ｂ２線による断面図である。
図５及び図６に表したように、第１実施形態の第２変形例に係る半導体装置１００Ｂでは、第２電極３０は、第１導電部３１と、第２導電部３２と、を含む。図５では、第１導電部３１を省略している。
【0051】
第１導電部３１は、半導体部２０の上に設けられている。第２導電部３２は、第１導電部３１の下に設けられている。第２導電部３２は、半導体部２０の中に設けられている。第２導電部３２の少なくとも一部は、Ｘ方向において、互いに隣り合う２つのゲート電極４２の間に位置する。この例では、第２導電部３２は、互いに隣り合う２つのゲート電極４２の間、互いに隣り合う２つのダミー電極４４の間、及び互いに隣り合うゲート電極４２とダミー電極４４との間に設けられている。
【0052】
この例では、第３半導体領域２３は、第１部分２３ａと、第２部分２３ｂと、を含む。第２部分２３ｂは、第１部分２３ａの上に設けられている。第４半導体領域２４は、第１部分２３ａの上に設けられている。この例では、Ｂ１－Ｂ２線において、第４半導体領域２４と第３半導体領域２３の第２部分２３ｂとは、Ｘ方向に交互に配置されている。この例では、ゲート電極４２の側面において、第４半導体領域２４と第３半導体領域２３の第２部分２３ｂとは、Ｙ方向に交互に配置されている。また、この例では、ダミー部４３は、第３半導体領域２３の第２部分２３ｂの中に設けられている。
【0053】
また、この例では、第５半導体領域２５は、第２導電部３２の下に設けられている。第５半導体領域２５は、Ｚ方向において、第３半導体領域２３の第１部分２３ａと第２導電部３２との間に設けられている。第５半導体領域２５は、Ｘ方向において、第３半導体領域２３の第１部分２３ａと並んでいる。それ以外は、上述の半導体装置１００と実質的に同じである。
【0054】
互いに隣り合う２つのゲート電極４２の間に設けられた第２導電部３２は、第４半導体領域２４の中に設けられている。互いに隣り合う２つのゲート電極４２の間に設けられた第２導電部３２は、Ｚ方向において、第１導電部３１の下端から第４半導体領域２４を通って、第３半導体領域２３の第１部分２３ａまで延びている。すなわち、互いに隣り合う２つのゲート電極４２の間に設けられた第２導電部３２は、Ｘ方向において、第４半導体領域２４及び第３半導体領域２３の第１部分２３ａと並んでいる。
【0055】
互いに隣り合う２つのダミー電極４４の間に設けられた第２導電部３２は、第３半導体領域２３の第２部分２３ｂの中に設けられている。互いに隣り合う２つのダミー電極４４の間に設けられた第２導電部３２は、Ｚ方向において、第１導電部３１の下端から第３半導体領域２３の第２部分２３ｂを通って、第３半導体領域２３の第１部分２３ａまで延びている。すなわち、互いに隣り合う２つのダミー電極４４の間に設けられた第２導電部３２は、Ｘ方向において、第３半導体領域２３の第１部分２３ａ及び第２部分２３ｂと並んでいる。
【0056】
互いに隣り合うゲート電極４２とダミー電極４４との間に設けられた第２導電部３２は、第４半導体領域２４と第３半導体領域２３の第２部分２３ｂとの境界に設けられている。互いに隣り合うゲート電極４２とダミー電極４４との間に設けられた第２導電部３２は、Ｚ方向において、第１導電部３１の下端から第３半導体領域２３の第２部分２３ｂ及び第４半導体領域２４を通って、第３半導体領域２３の第１部分２３ａまで延びている。すなわち、互いに隣り合うゲート電極４２とダミー電極４４との間に設けられた第２導電部３２は、Ｘ方向において、第４半導体領域２４及び第３半導体領域２３の第１部分２３ａ、第２部分２３ｂと並んでいる。
【0057】
第１実施形態の第２変形例に係る半導体装置１００Ｂにおいても、ゲート部４１に隣り合う位置に設けられたダミー電極４４に第１電位よりも高い第３電位を印加することで、正孔蓄積速度を確保し、ターンオン時のコレクタエミッタ間電圧Ｖｃｅの立ち下がり特性を改善することができる。これにより、ターンオン時の損失を低減できる。
【0058】
図７は、第２実施形態に係る半導体装置を示す平面図である。
図８は、第２実施形態に係る半導体装置を示す断面図である。
図８は、図７に示したＣ１－Ｃ２線による断面図である。
図７及び図８に表したように、第２実施形態に係る半導体装置２００では、ゲート部４１は、少なくとも２つのゲート電極４２を含む。また、半導体装置２００では、ダミー部４３は、少なくとも１つのダミー電極４４を含む。それ以外は、上述の半導体装置１００Ｂと実質的に同じである。図７では、第１導電部３１を省略している。
図８は、第２実施形態に係る半導体装置を示す断面図である。
図８は、図７に示したＣ１－Ｃ２線による断面図である。
図７及び図８に表したように、第２実施形態に係る半導体装置２００では、ゲート部４１は、少なくとも２つのゲート電極４２を含む。また、半導体装置２００では、ダミー部４３は、少なくとも１つのダミー電極４４を含む。それ以外は、上述の半導体装置１００Ｂと実質的に同じである。図７では、第１導電部３１を省略している。
【0059】
より具体的には、ゲート部４１は、少なくとも、第１ゲート電極４２ｘと、第２ゲート電極４２ｙと、を含む。第１ゲート電極４２ｘは、Ｘ方向において、第４半導体領域２４の一端に設けられる。第２ゲート電極４２ｙは、Ｘ方向において、第４半導体領域２４の他端に設けられる。第１ゲート電極４２ｘは、Ｘ方向において、第４半導体領域２４と第３半導体領域２３の第２部分２３ｂとの間に位置する。第２ゲート電極４２ｙは、Ｘ方向において、第４半導体領域２４と第３半導体領域２３の第２部分２３ｂとの間に位置する。第４半導体領域２４は、Ｘ方向において、第１ゲート電極４２ｘと第２ゲート電極４２ｙとの間に設けられる。
【0060】
Ｘ方向において、１つのゲート部４１（例えば、ゲート部４１ａ）と、これに隣接する他のゲート部４１（例えば、ゲート部４１ｂまたはゲート部４１ｃ）と、の間には、第３半導体領域２３の第２部分２３ｂが設けられている。第１ゲート電極４２ｘのＸ方向における一方の側面は、第３半導体領域２３の第２部分２３ｂに面している。第１ゲート電極４２ｘのＸ方向における他方の側面は、第４半導体領域２４に面している。第２ゲート電極４２ｙのＸ方向における一方の側面は、第４半導体領域２４に面している。第２ゲート電極４２ｙのＸ方向における他方の側面は、第３半導体領域２３の第２部分２３ｂに面している。
【0061】
ゲート部４１は、第１ゲート電極４２ｘと第２ゲート電極４２ｙとの間に設けられる第３ゲート電極４２ｚをさらに含んでもよい。第３ゲート電極４２ｚは、第４半導体領域２４の中に設けられる。この例では、ゲート部４１は、１つの第３ゲート電極４２ｚを含む。つまり、この例では、ゲート部４１は、３つのゲート電極４２からなる。ゲート部４１に含まれる第３ゲート電極４２ｚの数は、０であってもよいし、１つであってもよいし、２つ以上であってもよい。
【0062】
この例では、ダミー部４３は、１つのダミー電極４４を含む。この例では、ダミー部４３は、１つのダミー電極４４からなる。つまり、この例では、ダミー部４３に含まれるダミー電極４４の数は、１つである。ダミー部４３に含まれるダミー電極４４の数は、１つであってもよし、２つ以上であってもよい。
【0063】
この例では、構造体４０は、ゲート部４１ａ、４１ｂ、４１ｃと、ダミー部４３ａ、４３ｂと、を含む。各部は、Ｘ方向において、ゲート部４１ｂ、ダミー部４３ａ、ゲート部４１ａ、ダミー部４３ｂ、ゲート部４１ｃ、の順に並んでいる。
【0064】
ゲート部４１ａ、４１ｂ、４１ｃは、それぞれ、第１ゲート電極４２ｘ、第２ゲート電極４２ｙ、第３ゲート電極４２ｚを有する。ダミー部４３ａは、ダミー電極４４ａを有する。ダミー部４３ｂは、ダミー電極４４ｂを有する。
【0065】
この例では、第２電極３０及びダミー電極４４には、第１電位が印加される。第１電位は、例えば、エミッタ電位Ｅである。第１電位は、例えば、０Ｖである。一方、ゲート電極４２には、第２電位が印加される。第２電位は、例えば、ゲート電位Ｇである。第２電位は、第１電位よりも高い。第２電位は、例えば、１５Ｖである。
【0066】
次に、半導体装置２００の動作及び効果について説明する。
第１電極１０（コレクタ電極）に、第２電極３０（エミッタ電極）に対して正の電圧が印加された状態で、ゲート電極４２に閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、第３半導体領域２３の第１絶縁部５１（ゲート絶縁膜）近傍の領域にチャネル（反転層）が形成される。電子は、このチャネルを通って第４半導体領域２４から第２半導体領域２２に注入され、正孔は、第１半導体領域２１から第２半導体領域２２に注入される。その後、ゲート電極４２に印加される電圧が閾値よりも低くなると、第３半導体領域２３におけるチャネルが消滅し、半導体装置がオフ状態になる。
第１電極１０（コレクタ電極）に、第２電極３０（エミッタ電極）に対して正の電圧が印加された状態で、ゲート電極４２に閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、第３半導体領域２３の第１絶縁部５１（ゲート絶縁膜）近傍の領域にチャネル（反転層）が形成される。電子は、このチャネルを通って第４半導体領域２４から第２半導体領域２２に注入され、正孔は、第１半導体領域２１から第２半導体領域２２に注入される。その後、ゲート電極４２に印加される電圧が閾値よりも低くなると、第３半導体領域２３におけるチャネルが消滅し、半導体装置がオフ状態になる。
【0067】
半導体部２０の内部に、ゲート電極４２を含むゲート部４１とダミー電極４４を含むダミー部４３とが交互に配置された構造体４０を設け、ゲート部４１が第４半導体領域２４の一端に設けられる第１ゲート電極４２ｘと、第４半導体領域２４の他端に設けられる第２ゲート電極４２ｙと、を含むことで、ゲート電極４２の容量を低下させることができる。これにより、応答速度を向上させることができる。また、正孔蓄積速度を確保し、ターンオン時のコレクタエミッタ間電圧Ｖｃｅの立ち下がり特性を改善することができる。これにより、ターンオン時の損失を低減できる。なお、第２実施形態に係る半導体装置の特性のシミュレーション結果も、上述の図３（ａ）及び図３（ｂ）に表した第１実施形態に係る半導体装置の特性のシミュレーション結果と同様になる。
【0068】
また、ダミー部４３に含まれるダミー電極４４の数が１つであれば、例えば第１実施形態の第２変形例と比較して、ゲート容量を小さくしてドライブ損失を小さくすることができる。エミッタ電位Ｅが印加されるダミー電極４４を設けず、全てのダミー電極４４にゲート電位Ｇを印加すると、負荷短絡の時などに負性容量（ゲート電位Ｇを大きくしたときにゲート電荷が小さくなる現象）が生じてゲート振動が起きやすくなる。これに対して、エミッタ電位Ｅが印加されるダミー電極４４を設けることで、ゲート振動を抑制できる。この例では、図５、図６に示した第１実施形態の第２変形例と比較すると、オンしたときに電子電流を供給する第４半導体領域２４の面積比率は、同じになっている。しかしながら、ゲート電位Ｇが印加される電極の数は少ないので、ゲート容量は小さくなっており、ドライブ損失が小さくなる。また、このＩＧＢＴを駆動するゲートドライバーを小さく作ることができる。連続して隣接するゲート電位Ｇが印加される電極の数は、図６の例の５本に対して図８の例では３本と少ない分、負性容量はより生じにくいという長所がある。ただし、ゲートドライバーの負荷を別にすれば、用途によってゲート容量は必ずしも小さい方が良いとは限らないので、第１実施形態のような構造と第２実施形態の構造を使い分けることが好ましい。
【0069】
実施形態は、以下の構成を含んでもよい。
【0070】
（構成１）
第１電極と、
前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む、半導体部と、
前記半導体部の上に設けられた第２電極と、
少なくとも１つのゲート電極を含むゲート部と、少なくとも２つのダミー電極を含むダミー部と、が前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置された構造体と、
前記ゲート電極と前記半導体部との間に設けられた絶縁部と、
を備え、
前記ゲート部は、前記第４半導体領域の中に設けられ、
前記第２電極には、第１電位が印加され、
前記ゲート電極には、前記第１電位よりも高い第２電位が印加され、
前記ゲート部に隣り合う位置に設けられた前記ダミー電極には、前記第１電位よりも高い第３電位が印加される、半導体装置。
第１電極と、
前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む、半導体部と、
前記半導体部の上に設けられた第２電極と、
少なくとも１つのゲート電極を含むゲート部と、少なくとも２つのダミー電極を含むダミー部と、が前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置された構造体と、
前記ゲート電極と前記半導体部との間に設けられた絶縁部と、
を備え、
前記ゲート部は、前記第４半導体領域の中に設けられ、
前記第２電極には、第１電位が印加され、
前記ゲート電極には、前記第１電位よりも高い第２電位が印加され、
前記ゲート部に隣り合う位置に設けられた前記ダミー電極には、前記第１電位よりも高い第３電位が印加される、半導体装置。
【0071】
（構成２）
前記第４半導体領域及び前記第５半導体領域は、前記第２方向において、交互に配置され、
前記ダミー部は、前記第５半導体領域の中に設けられる、構成１記載の半導体装置。
前記第４半導体領域及び前記第５半導体領域は、前記第２方向において、交互に配置され、
前記ダミー部は、前記第５半導体領域の中に設けられる、構成１記載の半導体装置。
【0072】
（構成３）
前記第２電極は、前記半導体部の上に設けられた第１導電部と、前記第１導電部の下に設けられ前記第２方向において互いに隣り合う２つの前記ゲート電極の間に位置する第２導電部と、を含み、
前記第３半導体領域は、第１部分と、前記第１部分の上に設けられる第２部分と、を含み、
前記第４半導体領域は、前記第１部分の上に設けられ、
前記第４半導体領域及び前記第２部分は、前記第２方向において、交互に配置され、
前記第５半導体領域は、前記第２導電部の下に設けられ、
前記ダミー部は、前記第２部分の中に設けられる、構成１記載の半導体装置。
前記第２電極は、前記半導体部の上に設けられた第１導電部と、前記第１導電部の下に設けられ前記第２方向において互いに隣り合う２つの前記ゲート電極の間に位置する第２導電部と、を含み、
前記第３半導体領域は、第１部分と、前記第１部分の上に設けられる第２部分と、を含み、
前記第４半導体領域は、前記第１部分の上に設けられ、
前記第４半導体領域及び前記第２部分は、前記第２方向において、交互に配置され、
前記第５半導体領域は、前記第２導電部の下に設けられ、
前記ダミー部は、前記第２部分の中に設けられる、構成１記載の半導体装置。
【0073】
（構成４）
前記第３電位は、前記第２電位と等しい、構成１～３のいずれか１つに記載の半導体装置。
前記第３電位は、前記第２電位と等しい、構成１～３のいずれか１つに記載の半導体装置。
【0074】
（構成５）
前記第２電位は、１５Ｖである、構成１～４のいずれか１つに記載の半導体装置。
前記第２電位は、１５Ｖである、構成１～４のいずれか１つに記載の半導体装置。
【0075】
（構成６）
前記ダミー部は、少なくとも３つの前記ダミー電極を含み、
前記ゲート部に隣り合わない位置に設けられた前記ダミー電極には、前記第１電位が印加される、構成１～５のいずれか１つに記載の半導体装置。
前記ダミー部は、少なくとも３つの前記ダミー電極を含み、
前記ゲート部に隣り合わない位置に設けられた前記ダミー電極には、前記第１電位が印加される、構成１～５のいずれか１つに記載の半導体装置。
【0076】
（構成７）
第１電極と、
前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む、半導体部と、
前記半導体部の上に設けられた第２電極と、
少なくとも１つのゲート電極を含むゲート部と、少なくとも２つのダミー電極を含むダミー部と、が前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置された構造体と、
前記ゲート電極と前記半導体部との間に設けられた絶縁部と、
を備え、
前記ゲート部は、前記第４半導体領域の中に設けられ、
前記ゲート部に隣り合う位置に設けられた前記ダミー電極は、前記ゲート電極に接続される、半導体装置。
第１電極と、
前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む、半導体部と、
前記半導体部の上に設けられた第２電極と、
少なくとも１つのゲート電極を含むゲート部と、少なくとも２つのダミー電極を含むダミー部と、が前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置された構造体と、
前記ゲート電極と前記半導体部との間に設けられた絶縁部と、
を備え、
前記ゲート部は、前記第４半導体領域の中に設けられ、
前記ゲート部に隣り合う位置に設けられた前記ダミー電極は、前記ゲート電極に接続される、半導体装置。
【0077】
（構成８）
前記第４半導体領域及び前記第５半導体領域は、前記第２方向において、交互に配置され、
前記ダミー部は、前記第５半導体領域の中に設けられる、構成７記載の半導体装置。
前記第４半導体領域及び前記第５半導体領域は、前記第２方向において、交互に配置され、
前記ダミー部は、前記第５半導体領域の中に設けられる、構成７記載の半導体装置。
【0078】
（構成９）
前記第２電極は、前記半導体部の上に設けられた第１導電部と、前記第１導電部の下に設けられ前記第２方向において互いに隣り合う２つの前記ゲート電極の間に位置する第２導電部と、を含み、
前記第３半導体領域は、第１部分と、前記第１部分の上に設けられる第２部分と、を含み、
前記第４半導体領域は、前記第１部分の上に設けられ、
前記第４半導体領域及び前記第２部分は、前記第２方向において、交互に配置され、
前記第５半導体領域は、前記第２導電部の下に設けられ、
前記ダミー部は、前記第２部分の中に設けられる、構成７記載の半導体装置。
前記第２電極は、前記半導体部の上に設けられた第１導電部と、前記第１導電部の下に設けられ前記第２方向において互いに隣り合う２つの前記ゲート電極の間に位置する第２導電部と、を含み、
前記第３半導体領域は、第１部分と、前記第１部分の上に設けられる第２部分と、を含み、
前記第４半導体領域は、前記第１部分の上に設けられ、
前記第４半導体領域及び前記第２部分は、前記第２方向において、交互に配置され、
前記第５半導体領域は、前記第２導電部の下に設けられ、
前記ダミー部は、前記第２部分の中に設けられる、構成７記載の半導体装置。
【0079】
（構成１０）
前記ダミー部は、少なくとも３つの前記ダミー電極を含み、
前記ゲート部に隣り合わない位置に設けられた前記ダミー電極は、前記第２電極に接続される、構成７～９のいずれか１つに記載の半導体装置。
前記ダミー部は、少なくとも３つの前記ダミー電極を含み、
前記ゲート部に隣り合わない位置に設けられた前記ダミー電極は、前記第２電極に接続される、構成７～９のいずれか１つに記載の半導体装置。
【0080】
（構成１１）
前記ゲート部は、３つの前記ゲート電極を含み、
前記ダミー部は、３つの前記ダミー電極を含む、構成１～１０のいずれか１つに記載の半導体装置。
前記ゲート部は、３つの前記ゲート電極を含み、
前記ダミー部は、３つの前記ダミー電極を含む、構成１～１０のいずれか１つに記載の半導体装置。
【0081】
（構成１２）
第１電極と、
前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む、半導体部と、
前記半導体部の上に設けられた第２電極と、
少なくとも２つのゲート電極を含むゲート部と、少なくとも１つのダミー電極を含むダミー部と、が前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置された構造体と、
前記ゲート電極と前記半導体部との間に設けられた絶縁部と、
を備え、
前記第２電極は、前記半導体部の上に設けられた第１導電部と、前記第１導電部の下に設けられ前記第２方向において互いに隣り合う２つの前記ゲート電極の間に位置する第２導電部と、を含み、
前記第３半導体領域は、第１部分と、前記第１部分の上に設けられる第２部分と、を含み、
前記第４半導体領域は、前記第１部分の上に設けられ、
前記第４半導体領域及び前記第２部分は、前記第２方向において、交互に配置され、
前記第５半導体領域は、前記第２導電部の下に設けられ、
前記ダミー部は、前記第２部分の中に設けられ、
前記ゲート部は、前記第２方向において前記第４半導体領域の一端に設けられた第１ゲート電極と、前記第２方向において前記第４半導体領域の他端に設けられた第２ゲート電極と、を含む、半導体装置。
第１電極と、
前記第１電極の上に設けられたｐ形の第１半導体領域と、前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、前記第２半導体領域の上に設けられたｐ形の第３半導体領域と、前記第３半導体領域の上に設けられたｎ形の第４半導体領域と、前記第３半導体領域の上に設けられたｐ形の第５半導体領域と、を含む、半導体部と、
前記半導体部の上に設けられた第２電極と、
少なくとも２つのゲート電極を含むゲート部と、少なくとも１つのダミー電極を含むダミー部と、が前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において交互に配置された構造体と、
前記ゲート電極と前記半導体部との間に設けられた絶縁部と、
を備え、
前記第２電極は、前記半導体部の上に設けられた第１導電部と、前記第１導電部の下に設けられ前記第２方向において互いに隣り合う２つの前記ゲート電極の間に位置する第２導電部と、を含み、
前記第３半導体領域は、第１部分と、前記第１部分の上に設けられる第２部分と、を含み、
前記第４半導体領域は、前記第１部分の上に設けられ、
前記第４半導体領域及び前記第２部分は、前記第２方向において、交互に配置され、
前記第５半導体領域は、前記第２導電部の下に設けられ、
前記ダミー部は、前記第２部分の中に設けられ、
前記ゲート部は、前記第２方向において前記第４半導体領域の一端に設けられた第１ゲート電極と、前記第２方向において前記第４半導体領域の他端に設けられた第２ゲート電極と、を含む、半導体装置。
【0082】
（構成１３）
前記ダミー部に含まれる前記ダミー電極の数は、１つである、構成１２記載の半導体装置。
前記ダミー部に含まれる前記ダミー電極の数は、１つである、構成１２記載の半導体装置。
【0083】
以上のように、実施形態によれば、ターンオン時の損失を低減できる半導体装置を提供することができる。
【0084】
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【0085】
１００、１００Ａ、１００Ｂ、２００ 半導体装置
１０ 第１電極
２０ 半導体部
２１ 第１半導体領域
２２ 第２半導体領域
２２ａ 第１層
２２ｂ 第２層
２３ 第３半導体領域
２３ａ、２３ｂ 第１、第２部分
２４ 第４半導体領域
２５ 第５半導体領域
３０ 第２電極
３１、３２ 第１、第２導電部
４０ 構造体
４１、４１ａ～４１ｃ ゲート部
４２、４２ａ～４２ｅ ゲート電極
４２ｘ～４２ｚ 第１～第３ゲート電極
４３、４３ａ、４３ｂ ダミー部
４４、４４ａ～４４ｆ ダミー電極
５１ 第１絶縁部
５２ 第２絶縁部
６０ 抵抗部
１０ 第１電極
２０ 半導体部
２１ 第１半導体領域
２２ 第２半導体領域
２２ａ 第１層
２２ｂ 第２層
２３ 第３半導体領域
２３ａ、２３ｂ 第１、第２部分
２４ 第４半導体領域
２５ 第５半導体領域
３０ 第２電極
３１、３２ 第１、第２導電部
４０ 構造体
４１、４１ａ～４１ｃ ゲート部
４２、４２ａ～４２ｅ ゲート電極
４２ｘ～４２ｚ 第１～第３ゲート電極
４３、４３ａ、４３ｂ ダミー部
４４、４４ａ～４４ｆ ダミー電極
５１ 第１絶縁部
５２ 第２絶縁部
６０ 抵抗部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】