知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023144706
(43)【公開日】2023-10-11
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 43/35 20230101AFI20231003BHJP
H01L 21/336 20060101ALI20231003BHJP
H01L 21/8234 20060101ALI20231003BHJP
【ＦＩ】
H01L27/1157
H01L29/78 371
H01L27/088 H
H01L29/78 301M
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022051814
(22)【出願日】2022-03-28
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】関口 勇士
【テーマコード（参考）】
5F048
5F083
5F101
5F140
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048AC10
5F048BA02
5F048BB05
5F048BC06
5F048BE04
5F048BG13
5F048BG14
5F083EP35
5F083ER02
5F083ER09
5F083ER11
5F083GA09
5F083JA04
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083LA10
5F083NA01
5F083NA03
5F083PR25
5F083ZA01
5F101BB05
5F101BC11
5F101BD35
5F101BD36
5F101BE02
5F101BE05
5F101BE06
5F101BH11
5F101BH21
5F140AB01
5F140AB06
5F140AC32
5F140BA01
5F140BA16
5F140BD05
5F140BE07
5F140BF04
5F140BG08
5F140BG09
5F140BG12
5F140BG14
5F140BH15
(57)【要約】
【課題】回路面積の増加を抑制しつつ、書き込み時と消去時に効率良く電圧を印加することが可能な不揮発メモリを備える半導体装置を提供する。
【解決手段】不揮発メモリ１は、データを不揮発的に記憶するように構成されたトランジスタ１０１と、トランジスタ１０１のゲートとトランジスタ１０１のバックゲートとの間に接続されたダイオードＤ１とを含む。好ましくは、ダイオードＤ１は、トランジスタ１０２を含み、トランジスタ１０２のゲートとトランジスタ１０２のソースとは接続されている。
【選択図】図１
【解決手段】不揮発メモリ１は、データを不揮発的に記憶するように構成されたトランジスタ１０１と、トランジスタ１０１のゲートとトランジスタ１０１のバックゲートとの間に接続されたダイオードＤ１とを含む。好ましくは、ダイオードＤ１は、トランジスタ１０２を含み、トランジスタ１０２のゲートとトランジスタ１０２のソースとは接続されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体装置であって、不揮発メモリを備え、
前記不揮発メモリは、
データを不揮発的に記憶するように構成された第１電界効果トランジスタと、
前記第１電界効果トランジスタのゲートと前記第１電界効果トランジスタのバックゲートとの間に接続されたダイオードとを含む、半導体装置。
前記不揮発メモリは、
データを不揮発的に記憶するように構成された第１電界効果トランジスタと、
前記第１電界効果トランジスタのゲートと前記第１電界効果トランジスタのバックゲートとの間に接続されたダイオードとを含む、半導体装置。
【請求項2】
前記ダイオードは、第２電界効果トランジスタを含み、
前記第２電界効果トランジスタのゲートと前記第２電界効果トランジスタのソースとは接続されている、請求項１に記載の半導体装置。
前記第２電界効果トランジスタのゲートと前記第２電界効果トランジスタのソースとは接続されている、請求項１に記載の半導体装置。
【請求項3】
前記ダイオードは、第３電界効果トランジスタをさらに含み、
前記第３電界効果トランジスタのゲートと前記第３電界効果トランジスタのソースと前記第２電界効果トランジスタのドレインとは接続されている、請求項２に記載の半導体装置。
前記第３電界効果トランジスタのゲートと前記第３電界効果トランジスタのソースと前記第２電界効果トランジスタのドレインとは接続されている、請求項２に記載の半導体装置。
【請求項4】
前記半導体装置は、主面を有する半導体層を備え、
前記第１電界効果トランジスタは、
前記半導体層の前記主面の表面部に形成された第１ウェル領域と、
前記第１ウェル領域の表面部に互いに第１方向に間隔を空けて形成された第１領域および第２領域とを備え、
前記第１領域および前記第２領域の導電型は第１導電型であり、
前記第１ウェル領域の導電型は第２導電型であり、
前記第１電界効果トランジスタは、
前記第１領域と前記第２領域との間のチャネル領域に対向するように前記半導体層の前記主面上に第２方向に積層形成された第１ゲート絶縁膜および第１ゲート電極を含む第１プレーナゲート構造と、
前記第１領域側の前記第１プレーナゲート構造の前記第１方向の側方に隣接配置されたサイドウォール構造とをさらに備え、
前記サイドウォール構造は、
第１絶縁膜および第２絶縁膜と、
前記第１絶縁膜と前記第２絶縁膜との間に配置された電荷蓄積膜とを含み、
前記第１領域は、前記第１電界効果トランジスタのソース電極であり、
前記第２領域は、前記第１電界効果トランジスタのドレイン電極であり、
前記第１ゲート電極は、前記第１電界効果トランジスタのゲート電極である、請求項１に記載の半導体装置。
前記第１電界効果トランジスタは、
前記半導体層の前記主面の表面部に形成された第１ウェル領域と、
前記第１ウェル領域の表面部に互いに第１方向に間隔を空けて形成された第１領域および第２領域とを備え、
前記第１領域および前記第２領域の導電型は第１導電型であり、
前記第１ウェル領域の導電型は第２導電型であり、
前記第１電界効果トランジスタは、
前記第１領域と前記第２領域との間のチャネル領域に対向するように前記半導体層の前記主面上に第２方向に積層形成された第１ゲート絶縁膜および第１ゲート電極を含む第１プレーナゲート構造と、
前記第１領域側の前記第１プレーナゲート構造の前記第１方向の側方に隣接配置されたサイドウォール構造とをさらに備え、
前記サイドウォール構造は、
第１絶縁膜および第２絶縁膜と、
前記第１絶縁膜と前記第２絶縁膜との間に配置された電荷蓄積膜とを含み、
前記第１領域は、前記第１電界効果トランジスタのソース電極であり、
前記第２領域は、前記第１電界効果トランジスタのドレイン電極であり、
前記第１ゲート電極は、前記第１電界効果トランジスタのゲート電極である、請求項１に記載の半導体装置。
【請求項5】
前記ダイオードは、
前記半導体層の前記主面の表面部に形成された第２ウェル領域と、
前記第２ウェル領域の表面部に互いに間隔を空けて形成された第３領域および第４領域とをさらに備え、
前記第３領域および前記第４領域の導電型は前記第１導電型であり、
前記第２ウェル領域の導電型は前記第２導電型であり、
前記ダイオードは、
前記第３領域と前記第４領域との間のチャネル領域に対向するように前記半導体層の前記主面上に前記第２方向に積層形成された第２ゲート絶縁膜および第２ゲート電極を含む第２プレーナゲート構造と、
前記第２ウェル領域、前記第３領域および前記第２ゲート電極を接続する第１配線とをさらに備え、
前記第１配線は、前記第１ウェル領域にさらに接続され、
前記半導体装置は、
前記第１ゲート電極と前記第４領域とを接続する第２配線をさらに備える、請求項４に記載の半導体装置。
前記半導体層の前記主面の表面部に形成された第２ウェル領域と、
前記第２ウェル領域の表面部に互いに間隔を空けて形成された第３領域および第４領域とをさらに備え、
前記第３領域および前記第４領域の導電型は前記第１導電型であり、
前記第２ウェル領域の導電型は前記第２導電型であり、
前記ダイオードは、
前記第３領域と前記第４領域との間のチャネル領域に対向するように前記半導体層の前記主面上に前記第２方向に積層形成された第２ゲート絶縁膜および第２ゲート電極を含む第２プレーナゲート構造と、
前記第２ウェル領域、前記第３領域および前記第２ゲート電極を接続する第１配線とをさらに備え、
前記第１配線は、前記第１ウェル領域にさらに接続され、
前記半導体装置は、
前記第１ゲート電極と前記第４領域とを接続する第２配線をさらに備える、請求項４に記載の半導体装置。
【請求項6】
前記不揮発メモリが、書き込み動作時に、ホットエレクトロンを前記電荷蓄積膜に注入し、消去動作時に、ホットホールを前記電荷蓄積膜に引き込むように構成されている、請求項４に記載の半導体装置。
【請求項7】
前記第１絶縁膜の厚さは前記第２絶縁膜の厚さよりも薄い、請求項４に記載の半導体装置。
【請求項8】
前記電荷蓄積膜がＳｉＮからなり、前記第１絶縁膜および前記第２絶縁膜の各々は、ＳｉＯ２からなる、請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関し、より特定的には不揮発メモリを備える半導体装置に関する。
【背景技術】
【0002】
たとえば、不揮発メモリを備える半導体装置を開示する文献として、特開２０２１－１９０４６４号公報（特許文献１）がある。特許文献１に開示された半導体装置に備えられたメモリセルでは、ｐウェル領域上に、ゲート絶縁膜を介して、ゲート電極が形成されている。ゲート電極の側方には、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜がｐウェル領域の表面部に形成された抵抗変化部上に順次積層されている。このメモリセルでは、ドレイン領域近傍で発生したホットエレクトロンをシリコン窒化膜に注入することで書き込みが行なわれ、ゲートに負バイアス、ソースに正バイアスを印加してホットホールをシリコン窒化膜に引き込むことで消去が行なわれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１９０４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記のように、特許文献１に開示された半導体装置に備えられたメモリセルでは、消去動作時には書き込み時とは逆バイアスをソースとウェル間に印加することによってバンド間トンネリングを起こし、そのとき発生するホットホールをシリコン窒化膜に引き込む。そのため、ソースとウェル間に印加する逆バイアスを高くする方がより効率良く消去することが可能となる。
【0005】
書き込み時には高電流を流す必要がある一方で、消去時は高電流を流す必要がない。代わりに消去時には高電圧を印加する必要がある。高電流を流す必要がないので、チャージポンプなどの昇圧回路で高電圧を消去時に印加することも可能である。
【0006】
しかし、消去時に使用する昇圧回路を書き込み時にも使用する場合には、高電流を流す必要があるために昇圧回路の回路面積を大きくする必要がある。
【0007】
逆に昇圧回路を使用せずに、書き込み時に使用する外部電源電圧を消去時に使用する場合、電圧が足らず、十分にメモリセルを消去できない可能性がある。
【0008】
すなわち、書き込み時と消去時において効率良く電圧を印加することと、回路面積を減らすこととの両立が困難であった。
【0009】
本開示の１つの目的は、回路面積の増加を抑制しつつ、書き込み時と消去時に効率良く電圧を印加することが可能な不揮発メモリを備える半導体装置を提供することである。
【課題を解決するための手段】
【0010】
本開示の一実施形態は、半導体装置に関する。半導体装置は、不揮発メモリを備える。不揮発メモリは、データを不揮発的に記憶するように構成された第１電界効果トランジスタと、第１電界効果トランジスタのゲートと第１電界効果トランジスタのバックゲートとの間に接続されたダイオードとを含む。
【発明の効果】
【0011】
本開示によれば、回路面積の増加を抑制しつつ、不揮発メモリの書き込み時および消去時に電圧を効率良く印加することができる。
【図面の簡単な説明】
【0012】
【図1】実施の形態１に係る半導体装置に搭載される不揮発メモリ１の構成を示す回路図である。
【図2】実施の形態１に係る半導体装置の断面図である。
【図3】不揮発メモリの電荷蓄積膜を含むサイドウォール構造を示す拡大断面図である。
【図4】不揮発メモリ１に対する消去動作を説明するための模式断面図である。
【図5】不揮発メモリ１に対する書き込み動作を説明するための模式断面図である。
【図6】不揮発メモリ１に対する読み出し動作を説明するための模式断面図である。
【図7】実施の形態２に係る半導体装置に搭載される不揮発メモリ１Ａの構成を示す回路図である。
【図8】実施の形態２に係る半導体装置の断面図である。
【発明を実施するための形態】
【0013】
以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0014】
［実施の形態１］
図１は、実施の形態１に係る半導体装置に搭載される不揮発メモリ１の構成を示す回路図である。不揮発メモリ１は、半導体装置に搭載され、種々の情報、設定値などを不揮発的に記憶することができる。
図１は、実施の形態１に係る半導体装置に搭載される不揮発メモリ１の構成を示す回路図である。不揮発メモリ１は、半導体装置に搭載され、種々の情報、設定値などを不揮発的に記憶することができる。
【0015】
不揮発メモリ１は、電界効果トランジスタ１０１と、ダイオードＤ１とを含む。電界効果トランジスタは一般にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）で構成される。以下、「電界効果トランジスタ」を単に「トランジスタ」と称する。トランジスタ１０１は、データを不揮発的に記憶するように構成される。ダイオードＤ１は、トランジスタ１０１のゲートとトランジスタ１０１のバックゲートとの間に接続される。
【0016】
ダイオードＤ１は、トランジスタ１０１のバックゲートからゲートに向かう方向が順方向となるように接続されている。ダイオードＤ１は、ダイオード接続されたトランジスタによって構成される。
【0017】
すなわち、ダイオードＤ１は、トランジスタ１０２を含む。トランジスタ１０２のゲート、ソースおよびバックゲートとトランジスタ１０１のバックゲートとは、配線Ｌ１によって接続されている。トランジスタ１０１のゲートとトランジスタ１０２のドレインとは配線Ｌ２によって接続されている。
【0018】
不揮発メモリ１は、グランド電位選択用のトランジスタ１０４をさらに備える。トランジスタ１０４のドレインとトランジスタ１０１のバックゲートとは配線Ｌ３によって接続される。
【0019】
端子ＴＧ１は、トランジスタ１０１のゲートに接続される。端子ＴＰ１は、トランジスタ１０１のドレインに接続される。端子ＴＰ２は、トランジスタ１０１のソースに接続される。端子ＴＧ２は、トランジスタ１０４のゲートに接続される。端子ＴＰ３は、トランジスタ１０４のソースに接続される。端子ＴＧ１，ＴＧ２，ＴＰ１～ＴＰ３に種々の電圧が設定されることによって、不揮発メモリ１に対するデータの書き込み（プログラム）、消去、読み出しを行なうことができる。
【0020】
なお、端子ＴＧ１，ＴＧ２，ＴＰ１～ＴＰ３は、半導体装置の内部ノードであっても良く、メモリセルの選択回路に接続され、印加電位が制御されてもよい。トランジスタ１０４は、このような選択回路の一部であっても良い。
【0021】
ダイオードとして動作するトランジスタ１０２は、図１に例示するように、データを記憶するトランジスタ１０１と１対１に設けられてもよいが、消去の単位となる複数のトランジスタ１０１に対して１つのトランジスタ１０２を設けても良い。
【0022】
図２は、実施の形態１に係る半導体装置の断面図である。なお、図２では、構成を分かりやすく説明するため、図３で後述するサイドウォール構造４０の詳細構造、被覆絶縁膜５１および層間絶縁膜６５等を省略して図示している。
【0023】
半導体装置は、ＭＯＳＦＥＴを用いた不揮発メモリ１を含む。半導体装置は、Ｓｉ単結晶からなる半導体層２を含む。半導体層２は、第１主面（表面）と第２主面（裏面）とを有する。
【0024】
半導体装置は、半導体層２の第１主面に形成されたｎ型（第１導電型）のエピタキシャル層２０を含む。エピタキシャル層２０は、半導体層２の全体に形成されている。
【0025】
半導体装置には、ＭＯＳＦＥＴが形成されるデバイス領域を区画するためトレンチ絶縁構造１０が設けられている。具体的に、図２に示す不揮発メモリ１を備える半導体装置では、トレンチ絶縁構造１０としてトレンチ１１および絶縁埋設物１２が設けられている。トレンチ１１は、第１主面を第２主面に向けて掘り下げることにより形成されている。トレンチ１１は、第１主面および第２主面の法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角環状に形成され、四角形状のデバイス領域を区画している。なお、平面視におけるデバイス領域の一辺が延びる方向を方向Ｘとする。方向Ｘおよび法線方向Ｚの両方と直交する方向（図示せず）を方向Ｙとする。図２には、主面に平行な方向Ｘおよび主面の法線方向Ｚが図示されている。
【0026】
本実施形態では、トレンチ１１は、底壁に向かって開口幅が狭まる先細り形状に形成されている。トレンチ１１のテーパ角は、９０°を超えて１２５°以下であってもよい。テーパ角は、９０°を超えて１００°以下であることが好ましい。トレンチ１１のテーパ角は、半導体層２内においてトレンチ１１の内側壁が第１主面との間で成す角度である。むろん、トレンチ１１は、第１主面に対して垂直に形成されていてもよい。
【0027】
トレンチ１１の深さは、０．１μｍ以上１μｍ以下であってもよい。トレンチ１１の幅は、任意である。トレンチ１１の幅は、０．１μｍ以上１０μｍ以下であってもよい。トレンチ１１の幅は、平面視においてトレンチ１１が延びる方向に直交する方向の幅によって定義される。
【0028】
絶縁埋設物１２は、トレンチ１１に埋設されている。当該絶縁埋設物１２を構成する絶縁体は任意である。絶縁埋設物１２は、酸化シリコン（ＳｉＯ２）および窒化シリコン（ＳｉＮ）のうちの少なくとも１つを含んでいてもよい。本実施形態では、たとえば、絶縁埋設物１２を酸化シリコンで形成する。絶縁埋設物１２は、半導体層２から突出している部分を有していてもよい。
【0029】
半導体装置は、デバイス領域において第１主面の表面部に形成されたｐ型（第２導電型）のウェル領域２１，７１を含む。ウェル領域２１，７１のｐ型不純物濃度は、エピタキシャル層２０のｎ型不純物濃度を超えている。ウェル領域２１，７１のｐ型不純物濃度は、たとえば、１０×１０１２ｃｍ－３以上１０×１０１６ｃｍ－３以下である。
【0030】
ウェル領域２１，７１の底部は、エピタキシャル層２０に電気的に接続されている。本実施形態では、ウェル領域２１，７１がトレンチ１１よりも深く形成され、当該トレンチ１１の底壁を部分的に被覆している。もちろん、ウェル領域２１，７１は、本実施形態とは異なり、ウェル領域２１，７１とエピタキシャル層２０との境界が、トレンチ１１の底壁と同じ位置にあってもよい。
【0031】
トランジスタ１０１は、ウェル領域７１の表面部に形成されたｎ型（第１導電型）のソース領域２２Ｓ（第１領域）と、ソース領域２２Ｓから間隔を空けてウェル領域７１の表面部に形成されたｎ型（第１導電型）ドレイン領域２２Ｄ（第２領域）とを含む。ソース領域２２Ｓおよびドレイン領域２２Ｄのｎ型不純物濃度は、たとえば、１０×１０１６ｃｍ－３以上１０×１０２０ｃｍ－３以下である。
【0032】
ドレイン領域２２Ｄとソース領域２２Ｓとの間には、トランジスタ１０１のチャネル領域２４が形成されている。チャネル領域２４は、ソース領域２２Ｓとドレイン領域２２Ｄとの間において、方向Ｘに沿う電流経路を形成する。
【0033】
なお、本明細書において、トランジスタ１０１のソース領域２２Ｓおよびドレイン領域２２Ｄは、メモリ素子からのデータを読み出し時のＭＯＳＦＥＴのソース、ドレインとなる領域をそれぞれ示している。書き込み時および消去時には、ソース領域２２Ｓ、ドレイン領域２２Ｄは、必ずしも名称が示す動作をするとは限らない。なお、本実施形態では、第１領域がソース領域であり、第２領域がドレイン領域であると説明するが、第１領域がドレイン領域で、第２領域がソース領域であるとしてもよい。
【0034】
さらに、トランジスタ１０２，１０４に示すような通常素子の場合には、ソース領域２２Ｓを含む側およびドレイン領域２２Ｄを含む側には、ソース領域２２Ｓおよびドレイン領域２２Ｄよりも不純物濃度が低いｎ型（第１導電型）のＬＤＤ（Lightly Doped Drain）領域（Ｎ－ＬＤＤ領域）２３Ｓ，２３Ｄが重ねて設けられる。しかし、メモリ素子として使用する場合には、図２に示すようにＮ－ＬＤＤ領域は設けられない。
【0035】
トランジスタ１０１は、チャネル領域２４に対向するように、第１主面の上に形成されたプレーナゲート構造３０を含む。プレーナゲート構造３０は、平面視において、ソース領域２２Ｓおよびドレイン領域２２Ｄの間に位置している。
【0036】
トランジスタ１０２，１０４の各々も、チャネル領域２４に対向するように、第１主面の上に形成されたプレーナゲート構造３０を含む。プレーナゲート構造３０は、平面視において、トランジスタ１０２，１０４の各々に対応するソース領域２２Ｓおよびドレイン領域２２Ｄの間に位置している。
【0037】
各プレーナゲート構造３０は、半導体層２上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成されたゲート電極３２とを含む。ゲート絶縁膜３１は、半導体層２の酸化物からなる。ゲート絶縁膜３１は、具体的には、第１主面の表面部が酸化されることによって膜状に形成された酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面に沿って形成されたシリコン酸化膜（ＳｉＯ２膜）からなる。ゲート絶縁膜３１は、さらに具体的には、半導体層２の第１主面の表面部が熱酸化されることによって膜状に形成された半導体層２の熱酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面に沿って形成されたシリコン熱酸化膜（熱酸化膜）からなる。ゲート絶縁膜３１は、７ｎｍ以上１３ｎｍ以下の厚さを有していてもよい。
【0038】
ゲート電極３２は、導電性ポリシリコンからなる。ゲート電極３２は、ゲート絶縁膜３１の上に形成されている。方向Ｘにおけるゲート電極３２の幅（ゲート長）は、０．１３μｍ以上０．５μｍ以下であってもよい。
【0039】
図３は、不揮発メモリの電荷蓄積膜を含むサイドウォール構造を示す拡大断面図である。図２、図３に示すように、トランジスタ１０１には、プレーナゲート構造３０の側方に、窒化シリコン（ＳｉＮ）の電荷蓄積膜４２を含むサイドウォール構造４０が形成されている。サイドウォール構造４０は、ゲート電極３２の側壁を被覆するようにプレーナゲート構造３０の側方に隣接配置されている。具体的には、サイドウォール構造４０は、ゲート電極３２の側壁を被覆している。本実施形態では、図４～図６を参照して後述するようにサイドウォール構造４０を利用してデータの消去、書き込み、および読み出しを行なうことができる。そのため、サイドウォール構造４０は、不揮発メモリ１において電荷蓄積膜を含むメモリ構造として機能する。
【0040】
サイドウォール構造４０は、平面視において、プレーナゲート構造３０を取り囲む四角環状である。具体的に、サイドウォール構造４０は、ソース領域２２Ｓとプレーナゲート構造３０との間に位置する部分と、ドレイン領域２２Ｄとプレーナゲート構造３０との間に位置する部分と、図２には示されないが絶縁埋設物１２上に位置する部分とに形成される。サイドウォール構造４０は、絶縁膜４１と、電荷蓄積膜４２と絶縁膜４３（絶縁スペーサ）とを含んで構成される。
【0041】
半導体装置は、プレーナゲート構造３０およびサイドウォール構造４０を被覆する被覆絶縁膜５１をさらに含む。被覆絶縁膜５１は、ソース領域２２Ｓおよびドレイン領域２２Ｄを被覆し、さらに絶縁埋設物１２を被覆している。
【0042】
半導体装置は、第１主面を被覆する層間絶縁膜６５を含む。層間絶縁膜６５は、酸化膜（ＳｉＯ２膜）および窒化膜（ＳｉＮ膜）のうちの少なくとも１つを含む。層間絶縁膜６５は、酸化膜または窒化膜からなる単層構造を有していてもよい。層間絶縁膜６５は、１つまたは複数の酸化膜、および、１つまたは複数の窒化膜が任意の順序で積層された積層構造を有していてもよい。図２では図示省略されている層間絶縁膜６５は、第１主面の上においてトレンチ絶縁構造１０、ソース領域２２Ｓ、ドレイン領域２２Ｄ、プレーナゲート構造３０、およびサイドウォール構造４０を被覆している。
【0043】
半導体装置は、層間絶縁膜６５の上に形成された配線Ｌ１～Ｌ３を含む。各配線は、Ａｌ膜、ＡｌＳｉＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
【0044】
各配線と層間絶縁膜６５との間には、バリア配線膜が設けられていてもよい。バリア配線膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア配線膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。バリア配線膜は、各配線上にも設けられていてもよい。
【0045】
以上、トランジスタ１０１について主に説明した。トランジスタ１０２，１０４は、Ｐウェル領域７１に代えてＰウェル領域２１を有する点、Ｎ－ＬＤＤ領域２３Ｓ，２３Ｄが設けられる点がトランジスタ１０１とは異なるが、他の構成は同様であるので説明は繰り返さない。
【0046】
（半導体装置の動作）
次に、図を用いて、不揮発メモリ１の各動作（消去動作、書き込み動作、および読み出し動作）について具体的に説明する。
次に、図を用いて、不揮発メモリ１の各動作（消去動作、書き込み動作、および読み出し動作）について具体的に説明する。
【0047】
図４は、不揮発メモリ１に対する消去動作を説明するための模式断面図である。消去時には、端子ＴＧ１に－５Ｖが印加され、端子ＴＰ１には４Ｖが印加され、端子ＴＰ２はＯＰＥＮ状態とされ、端子ＴＧ２，ＴＰ３，ＴＰ４には０Ｖが印加される。
【0048】
図４に示すように、端子ＴＰ１に電源電圧相当の電圧（４Ｖ）を印加し、端子ＴＧ１に負バイアス(－５Ｖ）程度の電圧を印加することで、サイドウォール構造４０の電荷蓄積膜に注入された電子を引き抜くことで消去動作を実現している。
【0049】
トランジスタ１０１の保持情報を消去するために必要なソースとウェル間に印加する高電圧は、ダイオードＤ１を通してゲートに印加した負バイアスをＰウェル領域７１に印加することによって得られる。
【0050】
ｎ型拡散層２０内（もしくは濃度の低いｎ型基板）にＰウェル領域７１を形成することによってＰウェル領域７１は電気的にフローティングにすることができる。Ｐウェル領域７１にトランジスタ１０４によるスイッチとトランジスタ１０２によるダイオードとを接続することによって、Ｐウェル領域７１の電位を０Ｖ（＝ＧＮＤ）か負バイアス（－３Ｖ）かを選択可能としている。
【0051】
すなわち、本実施の形態の不揮発メモリ１では、トランジスタ１０１のゲートとＰウェル間にダイオード接続されたトランジスタ１０２を接続することにより、消去時にゲートに印加した負バイアスをＰウェル領域７１にも印加することが可能となる。Ｐウェル領域７１の電圧は、ダイオードＤ１の順方向ＯＮ電圧を２Ｖとすると、図４に記載したように－３Ｖとなる。
【0052】
Ｐウェル領域７１に負バイアスを印加することで、ソースとウェル間に印加される逆バイアスが従来よりも３Ｖ高くなり７Ｖとなる。これによりホットホールの発生率が増加するため、不揮発メモリ１を消去する効率が改善される。消去動作の効率を上げることで、低い電源電圧でもメモリ動作が可能となる。
【0053】
また、消去時には電源電圧相当の従来よりも低い電圧（４Ｖ）を端子ＴＰ１に使用できるため、書き込み時に使用する外部電源（４Ｖ）を消去時にも使用することができる。これにより、従来高電圧（７Ｖ以上）が必要であったために搭載していたチャージポンプ回路を削減することができ、半導体基板に占める回路面積の縮小が可能となる。
【0054】
図５は、不揮発メモリ１に対する書き込み動作を説明するための模式断面図である。書き込み時には、端子ＴＧ１に＋５Ｖが印加され、端子ＴＰ１には４Ｖが印加され、端子ＴＰ２には０Ｖが印加され、端子ＴＧ２には５Ｖが印加され、端子ＴＰ３，ＴＰ４には０Ｖが印加される。端子ＴＰ１には、たとえば、外部電源の電圧が供給される。
【0055】
図５の模式図に示すように、不揮発メモリ１の書き込み動作は、トランジスタ１０１のソース領域２２Ｓに流れる電子（ホットエレクトロンＨＥ）をサイドウォール構造４０の電荷蓄積膜に注入することによって達成される。
【0056】
詳しくは、書き込み動作の際、端子ＴＧ１および端子ＴＰ１に正電位（たとえば、＋４～５Ｖ）が印加され、端子ＴＰ２に基準電位（Ｖｓｓ＝０Ｖ）が印加される。これにより、トランジスタ１０１のソースとドレインとの間に高電流を流すことで、ホットエレクトロンが発生し、ゲートの正電位に引き込まれて、電荷がサイドウォールの電荷蓄積膜にトラップされる。書き込み時間は、たとえば０．１ｍｓ～１００ｍｓである。
【0057】
書き込み動作における端子ＴＧ１、ＴＰ１の電位は、Ｖｐｐ＝＋４～５Ｖに限られず、たとえば、３Ｖ以上８Ｖ以下の範囲から選択された任意の電位であってもよい。なお、電位量（絶対値）が大きいほど不揮発メモリ１の書き込み動作は早くなる。
【0058】
書き込み動作によって電荷蓄積膜に注入された電子の負電荷により、チャネル領域２４のチャネルの一部が消失し、トランジスタ１０１のソース領域２２Ｓとドレイン領域２２Ｄとの間に電流が流れにくくなる。つまり、注入された電子の負電荷により、ゲート閾値電圧Ｖｔｈが増加する。
【0059】
書き込み動作時は高電流を流す必要があるため、端子ＴＰ１に印加する電圧はチャージポンプなどの昇圧回路を使用せずに、直接外部の電源電圧から印加することが望ましい。これに対して、本開示の不揮発メモリ１では、回路の構成上、図５に示した書き込み動作時と図４に示した消去動作時で、端子ＴＰ１（ドレイン）に印加する電圧を同じ４Ｖにすることができる。これにより、昇圧回路等を減らし、半導体基板上に占める回路面積を削減することが可能となる。
【0060】
次に、不揮発メモリ１の読み出し動作について説明する。図６は、不揮発メモリ１に対する読み出し動作を説明するための模式断面図である。
【0061】
読み出し時には、端子ＴＧ１に＋２Ｖが印加され、端子ＴＰ１には１Ｖが印加され、端子ＴＰ２には０Ｖが印加され、端子ＴＧ２には５Ｖが印加され、端子ＴＰ３，ＴＰ４には０Ｖが印加される。
【0062】
書き込みされたトランジスタの場合は、サイドウォールの電荷蓄積膜４２（窒化膜）に注入された電荷の影響により、ゲート電位（Ｖｇ＝２Ｖ）によって発生する電界がチャネル領域に届かないため、チャネルが途切れる。このため、書き込みされたトランジスタ１０１には、ゲート電位Ｖｇを２Ｖに設定し、ドレイン・ソース間電圧Ｖｇｓを１Ｖに設定しても電流が流れない。
【0063】
一方、未書き込みのトランジスタ１０１の場合は、ゲート電位Ｖｇを２Ｖに設定するとチャネルが形成されオン状態となるので、ドレイン・ソース間電圧Ｖｇｓを１Ｖに設定すると電流が流れる。
【0064】
そのため、読み出し動作時には、ゲート電極３２に電位を印加した状態で、ドレイン・ソース間電流Ｉｄｓの有無によってメモリ構造にデータが書き込まれているか否かを判別できる。したがって、読み出し時には、端子ＴＰ１またはＴＰ３に電流を検出するセンスアンプを接続することにより、トランジスタ１０１のサイドウォールに書き込まれた情報を読み出すことができる。
【0065】
［実施の形態２］
実施の形態１では、ダイオード接続されたトランジスタ１０２をトランジスタ１０１のゲートとバックゲートとの間に接続した。この場合、トランジスタ１０２の順方向オン電圧分の電圧降下があり、トランジスタ１０１のバックゲートの電圧とゲート電圧との電位差は、電圧降下分となる。したがって、消去時のウェル領域７１の電位は、ウェル領域２１の不純物濃度などのパラメータによって調節することになる。
実施の形態１では、ダイオード接続されたトランジスタ１０２をトランジスタ１０１のゲートとバックゲートとの間に接続した。この場合、トランジスタ１０２の順方向オン電圧分の電圧降下があり、トランジスタ１０１のバックゲートの電圧とゲート電圧との電位差は、電圧降下分となる。したがって、消去時のウェル領域７１の電位は、ウェル領域２１の不純物濃度などのパラメータによって調節することになる。
【0066】
実施の形態２では、消去時のウェル領域７１の電位の調節がより簡単となる。図７は、実施の形態２に係る半導体装置に搭載される不揮発メモリ１Ａの構成を示す回路図である。図８は、実施の形態２に係る半導体装置の断面図である。
【0067】
不揮発メモリ１Ａは、電界効果トランジスタ１０１と、ダイオードＤ１とを含む。トランジスタ１０１は、データを不揮発的に記憶するように構成される。ダイオードＤ１は、トランジスタ１０１のゲートとトランジスタ１０１のバックゲートとの間に接続される。
【0068】
ダイオードＤ１は、トランジスタ１０１のバックゲートからゲートに向かう方向が順方向となるように接続されている。実施の形態２では、ダイオードＤ１は、ダイオード接続された２つのトランジスタによって構成される。
【0069】
すなわち、ダイオードＤ１は、トランジスタ１０２Ａ、１０２Ｂを含む。トランジスタ１０２Ａのゲート、ソースおよびバックゲートとトランジスタ１０１のバックゲートとは、配線Ｌ１によって接続されている。
【0070】
トランジスタ１０２Ｂのゲート、ソースおよびバックゲートとトランジスタ１０２Ａのドレインとは、配線Ｌ２Ｂによって接続されている。トランジスタ１０１のゲートとトランジスタ１０２Ｂのドレインとは配線Ｌ２Ａによって接続されている。
【0071】
不揮発メモリ１Ａの他の構成は、図１に示した不揮発メモリ１の構成と同じであるので、説明は繰り返さない。
【0072】
なお、図７，図８では、ダイオード接続されたトランジスタを２つ直列接続した例を示したが、３つ以上のダイオード接続されたトランジスタによってダイオードＤ１を構成しても良い。このようにすれば、不純物濃度を決める注入量などの製造条件を変更しなくてもトランジスタの直列接続する個数によって、ウェル領域７１の消去時の電位を調節することができる。
【0073】
以上説明した実施の形態１，２の不揮発メモリは、マイコン、ゲートドライバー、その他メモリ機能が必要なＬＳＩに内蔵され使用される。
【0074】
（まとめ）
以下に、再び図面を参照して本実施の形態について総括する。
以下に、再び図面を参照して本実施の形態について総括する。
【0075】
本開示は、不揮発メモリ１を備える半導体装置に関する。図１、図２に示すように不揮発メモリ１は、データを不揮発的に記憶するように構成されたトランジスタ１０１と、トランジスタ１０１のゲートとトランジスタ１０１のバックゲートとの間に接続されたダイオードＤ１とを含む。
【0076】
好ましくは、ダイオードＤ１は、トランジスタ１０２を含む。トランジスタ１０２のゲートとトランジスタ１０２のソースとは接続されている。すなわち、トランジスタ１０２は、トランジスタ１０１のゲートとバックゲートとの間にダイオード接続されている。
【0077】
より好ましくは、図７および図８に示すように、ダイオードが直列接続されていてもよい。すなわちダイオードＤ１は、トランジスタ１０２Ａ，１０２Ｂを含む。トランジスタ１０２Ａのゲートとトランジスタ１０２Ａのソースとは接続されている。トランジスタ１０２Ｂのゲートとトランジスタ１０２Ｂのソースとトランジスタ１０２Ａのドレインとは接続されている。
【0078】
図２に示すように、好ましくは、半導体装置は、主面を有する半導体層２を備える。トランジスタ１０１は、半導体層２の主面の表面部に形成された第１ウェル領域７１と、第１ウェル領域７１の表面部に互いに第１方向（Ｘ方向）に間隔を空けて形成された第１領域（ソース領域２２Ｓ）および第２領域（ドレイン領域２２Ｄ）とを備える。第１領域および第２領域の導電型は第１導電型（ｎ型）であり、第１ウェル領域７１の導電型は第２導電型（ｐ型）である。
【0079】
トランジスタ１０１は、第１領域（ソース領域２２Ｓ）と第２領域（ドレイン領域２２Ｄ）との間のチャネル領域２４に対向するように半導体層２の主面上に第２方向（Ｚ方向）に積層形成された第１ゲート絶縁膜３１および第１ゲート電極３２を含む第１プレーナゲート構造３０と、第１領域（ソース領域２２Ｓ）側の第１プレーナゲート構造３０の第１方向（Ｘ方向）の側方に隣接配置されたサイドウォール構造４０とをさらに備える。図３に示すように、サイドウォール構造４０は、第１絶縁膜４１および第２絶縁膜４３と、第１絶縁膜４１と第２絶縁膜４３との間に配置された電荷蓄積膜４２とを含む。
【0080】
第１領域は、トランジスタ１０１のソース電極であり、第２領域は、トランジスタ１０１のドレイン電極であり、第１ゲート電極３２は、トランジスタ１０１のゲート電極である。
【0081】
より好ましくは、図２に示すように、ダイオードＤ１は、半導体層２の主面の表面部に形成された第２ウェル領域２１と、第２ウェル領域２１の表面部に互いに間隔を空けて形成された第３領域（ソース領域２２Ｓ）および第４領域（ドレイン領域２２Ｄ）とをさらに備える。第３領域および第４領域の導電型は第１導電型（ｎ型）であり、第２ウェル領域２１の導電型は第２導電型（ｐ型）である。ダイオードＤ１は、第３領域（ソース領域２２Ｓ）と第４領域（ドレイン領域２２Ｄ）との間のチャネル領域２４に対向するように半導体層２の主面上に第２方向（Ｚ方向）に積層形成された第２ゲート絶縁膜３１および第２ゲート電極３２を含む第２プレーナゲート構造３０と、第２ウェル領域２１、第３領域（ソース領域２２Ｓ）および第２ゲート電極３２を接続する第１配線Ｌ１とをさらに備える。第１配線Ｌ１は、第１ウェル領域７１にさらに接続される。半導体装置は、第１ゲート電極３２と第４領域（ドレイン領域２２Ｄ）とを接続する第２配線Ｌ２をさらに備える。
【0082】
【0083】
より好ましくは、図３に示されるように、第１絶縁膜４１の厚さは第２絶縁膜４３の厚さよりも薄い。
【0084】
より好ましくは、電荷蓄積膜４２がＳｉＮからなり、第１絶縁膜４１および第２絶縁膜４３の各々は、ＳｉＯ２からなる。
【0085】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0086】
１，１Ａ 不揮発メモリ、２ 半導体層、１０ トレンチ絶縁構造、１１ トレンチ、１２ 絶縁埋設物、２０ エピタキシャル層、２１，７１ ウェル領域、２２Ｄ ドレイン領域、２２Ｓ ソース領域、２３Ｄ，２３Ｓ ＬＤＤ領域、２４ チャネル領域、３０ プレーナゲート構造、３１ ゲート絶縁膜、３２ ゲート電極、４０ サイドウォール構造、４１，４３ 絶縁膜、４２ 電荷蓄積膜、５１ 被覆絶縁膜、６５ 層間絶縁膜、１０１，１０２，１０２Ａ，１０２Ｂ，１０４ トランジスタ、Ｄ１ ダイオード、Ｌ１，Ｌ２Ａ，Ｌ２，Ｌ２Ｂ，Ｌ３ 配線、ＴＧ１，ＴＧ２，ＴＰ１～ＴＰ４ 端子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】