特開 2023-145414 デジタル化回路及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023145414

(43)【公開日】2023-10-11

(54)【発明の名称】デジタル化回路及び方法

(51)【国際特許分類】

   H03M 1/12 20060101AFI20231003BHJP

【ＦＩ】

H03M1/12 C

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023051629

(22)【出願日】2023-03-28

(31)【優先権主張番号】63/324,417

(32)【優先日】2022-03-28

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/125,668

(32)【優先日】2023-03-23

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】505436014

【氏名又は名称】ケースレー・インスツルメンツ・エルエルシー

【氏名又は名称原語表記】Ｋｅｉｔｈｌｅｙ Ｉｎｓｔｒｕｍｅｎｔｓ，ＬＬＣ

(74)【代理人】

【識別番号】100090033

【弁理士】

【氏名又は名称】荒船 博司

(74)【代理人】

【識別番号】100093045

【弁理士】

【氏名又は名称】荒船 良男

(72)【発明者】

【氏名】ウェイン・シー・ゲーク

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA01

5J022AA07

5J022BA01

5J022BA07

(57)【要約】

【課題】積分型ＡＤＣの良い特性を維持しつつ、高速なサンプルを生成する。
【解決手段】デジタル化回路には、高速ＡＤＣ２０と、積分型ＡＤＣ２６とがある。デジタル・フィルタ２４は、積分型ＡＤＣ２６のサンプル・レートに対する高速ＡＤＣ２０のサンプル・レートの比ｎに応じて、高速ＡＤＣ２０の出力サンプルをｎ個毎に平均してフィルタ処理サンプルｆｆ_jを生成する。フィルタ処理サンプルｆｆ_jと積分型ＡＤＣ２６からのサンプルｄ_jとの差分である誤差値ｅｒｒ_jを生成し、高速ＡＤＣの出力サンプルｆ_jに誤差値ｅｒｒ_jを加えることで、積分型ＡＤＣ２６の良い特性を生かしつつ、高速なサンプルを得る。
【選択図】図２

【特許請求の範囲】

【請求項1】

入力されるアナログ信号を受けるために被試験デバイス（ＤＵＴ）に接続可能なポートと、
上記アナログ信号を受けるための上記ポートに結合された積分型アナログ・デジタル・コンバータ（ＡＤＣ）と、
上記アナログ信号を受けるための上記ポートに結合された上記積分型ＡＤＣよりも高速な高速ＡＤＣと、
１つ以上のプロセッサと
を具え、該１つ以上のプロセッサが、
上記高速ＡＤＣの出力サンプルにデジタル・フィルタを適用してフィルタ処理サンプルを生成する処理と、
該フィルタ処理サンプルと上記積分型ＡＤＣの出力サンプルの差分を検出して誤差値を生成する処理と、
上記高速ＡＤＣの上記出力サンプルに上記誤差値を加えて上記アナログ信号を表すデータ・サンプルを生成する処理と
を行うように構成されるデジタル化回路。

【請求項2】

上記１つ以上のプロセッサが、更に、上記積分型ＡＤＣの上記出力サンプルの夫々の後に、上記デジタル・フィルタをアップデートするように構成される請求項１のデジタル化回路。

【請求項3】

１つ以上のプロセッサが、上記高速ＡＤＣの出力サンプルにデジタル・フィルタを適用してフィルタ処理サンプルを生成する処理において、更に、上記積分型ＡＤＣのサンプル・レートに対する上記高速ＡＤＣのサンプル・レートの比ｎに応じて、上記高速ＡＤＣの上記出力サンプルをｎ個毎に平均して上記フィルタ処理サンプルを生成する処理を行うように構成される請求項１のデジタル化回路。

【請求項4】

上記積分型ＡＤＣは、上記高速ＡＤＣのサンプリング時間位置の整数個に等しい積分ウィンドウを有し、該積分ウィンドウが、上記サンプリング時間位置の連続したブロックに適用される請求項１のデジタル化回路。

【請求項5】

上記積分型ＡＤＣは、上記高速ＡＤＣのサンプリング時間位置の特定の個数に等しい積分ウィンドウを有し、該積分ウィンドウは、上記サンプリング時間位置を横断するスライディング・ウィンドウである請求項１のデジタル化回路。

【請求項6】

積分型アナログ・デジタル・コンバータ（ＡＤＣ）と該積分型ＡＤＣよりも高速な高速ＡＤＣとにおいて入力されるアナログ信号を受けるステップと、
上記高速ＡＤＣの出力サンプルに上記積分型ＡＤＣのタイミングとフィルタ処理に一致させたデジタル・フィルタを適用してフィルタ処理サンプルを生成するステップと、
上記フィルタ処理サンプルと上記積分型ＡＤＣの出力サンプルの差分を検出して誤差値を生成するステップと、
上記高速ＡＤＣの上記出力サンプルに上記誤差値を加算して上記アナログ信号を表すデータ・サンプルを生成するステップと
を具えるアナログ信号からデジタル信号を生成する方法。

【請求項7】

上記積分型ＡＤＣの上記出力サンプルの後に、必要に応じて上記デジタル・フィルタをアップデートするステップを更に具える請求項６のアナログ信号からデジタル信号を生成する方法。

【請求項8】

上記高速ＡＤＣの出力サンプルに上記積分型ＡＤＣのタイミングとフィルタ処理に一致させたデジタル・フィルタを適用してフィルタ処理サンプルを生成するステップが、上記積分型ＡＤＣのサンプル・レートに対する上記高速ＡＤＣのサンプル・レートの比ｎに応じて、上記高速ＡＤＣの上記出力サンプルをｎ個毎に平均して上記フィルタ処理サンプルを生成するステップを有する請求項６のアナログ信号からデジタル信号を生成する方法。

【請求項9】

上記積分型ＡＤＣは、上記高速ＡＤＣのサンプリング時間位置の特定の個数に等しい積分ウィンドウを有し、該積分ウィンドウが、上記サンプリング時間位置の連続したブロックに適用される請求項６のアナログ信号からデジタル信号を生成する方法。

【請求項10】

上記積分型ＡＤＣは、上記高速ＡＤＣのサンプリング時間位置の特定の個数に等しい積分ウィンドウを有し、該積分ウィンドウが、上記サンプリング時間位置を横断するスライディング・ウィンドウである請求項６のアナログ信号からデジタル信号を生成する方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、試験測定システムに関し、具体的には、試験測定システムでの利用に適したデジタル化回路及び方法に関する。

【背景技術】

【0002】

アナログ・デジタル・コンバータ（ＡＤＣ）は、試験測定システム又はオシロスコープ、デジタル・マルチ・メータ（ＤＭＭ）、ソース・メジャー・ユニット（ＳＭＵ）などの試験測定装置で使用され、連続的なアナログ入力信号をデジタル・サンプルのストリームに変換する。ＡＤＣの性能における２つの重要な要素は、速度（即ち、サンプル・レート）と分解能である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平０５－１７５８４７号公報

【特許文献2】特開平０５－１１０４３９号公報

【非特許文献】

【0004】

【非特許文献1】「知っておきたい計測器の基本」、特に第５１～５３頁「二重積分型A/D変換器の動作」、株式会社オーム社、平成２６（２０１４）年２月２５日第１版第１刷発行

【発明の概要】

【発明が解決しようとする課題】

【0005】

一部のＡＤＣは高速で動作するが、分解能（通常、ビット数で表される）が低い。例えば、１０ビット分解能のＡＤＣは、１２ビットＡＤＣよりも分解能が低くなる。ＡＤ変換を実行するための様々な方法が存在し、いくつかの方法では、より速い速度で機能し、他の方法では、より高い分解能を有する。既存の手法では、連続積分型ＡＤＣの直線性、低ノイズ、高分解能及び非エイリアシング性能を生かしつつ、高速性を同時に実現するのは困難である。

【課題を解決するための手段】

【0006】

本願の実施形態は、高速サンプリングＡＤＣと連続積分型ＡＤＣ（continuously integrating ADC）の２つのアナログ・デジタル・コンバータ（ＡＤＣ）を使用する。これらの出力の差分を高速ＡＤＣの出力と組み合わせるプロセスによって、出力サンプルが得られる。これにより、このプロセスは、連続積分型ＡＤＣの直線性、低ノイズ、高分解能及び非エイリアシング性能を維持しながら、ＡＤＣの高速性能を得ることができる。

【図面の簡単な説明】

【0007】

【図1】図１は、デジタイザ回路を有する試験測定装置を示す。

【図2】図２は、デジタイザ回路の一実施形態を示す。

【図3】図３は、２つのＡＤＣ間のサンプルの相関のグラフ表示を示す。

【発明を実施するための形態】

【0008】

オシロスコープ、ソース・メジャー・ユニット（ＳＭＵ）、アナライザ、マルチメータなどの様々な種類の試験測定装置は、被試験デバイス（ＤＵＴ）などからアナログ信号を受けて、様々な目的でデジタル信号に変換する場合がある。図１に、このような試験測定装置の一部分のブロック図を示す。

【0009】

ＤＵＴ１２は、プローブ、ケーブル又はその他のコネクタを介して試験測定装置１０に接続され、試験測定装置１０は、ポート１４を介してＤＵＴ１２からアナログ信号を受信できるようにする。試験測定装置１０は、入力されるアナログ信号を受信し、デジタル化回路１６内の１つ以上のＡＤＣでデジタル化し、フィルタ処理、信号に対する演算処理、複数のＡＤＣ間の利得やオフセットのマッチングなどのような信号処理を行う１つ以上のプロセッサ１８を有している。

【0010】

本願で使用される用語「プロセッサ」は、限定するものではないが、例えば、汎用プロセッサ、デジタル・シグナル・プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）など、信号を処理できる任意のタイプのコンポーネントを意味する。プロセッサが汎用又はデジタル・シグナル・プロセッサである場合、これらプロセッサは、プロセッサが実行する実行可能なプログラムの形態で実施形態を実装しても良い。他のコンポーネントは、プログラムを実行しなくても良いが、実施形態のプロセスを実施するように構成されたハードウェア・コンポーネントを有する。複数のプロセッサが存在する場合がある。

【0011】

図２は、本開示技術の実施形態による、高速サンプリングＡＤＣと積分型ＡＤＣとを組み合わせたデジタイザ回路又はサンプリング・システムのブロック図を示す。連続積分型ＡＤＣと擬似連続積分型ＡＤＣ（サンプリング・デルタ・シグマＡＤＣなど）には、クロック、ロジック、デジタル・フィルタによって決定される時間間隔（アパーチャ）がある。本願での使用では、「積分型」ＡＤＣという用語は、連続積分型ＡＤＣと、サンプリング・デルタ・シグマＡＤＣなどの擬似連続積分型ＡＤＣの両方に適用される。

【0012】

図２において、高速ＡＤＣ２０及び積分型ＡＤＣ２６は、入力アナログ信号ｖ(ｔ)を受信する。高速ＡＤＣは、デジタル・フィルタ２４と加算ノード２２の両方に送られるｆ_iのような複数のサンプルを生成する。後で説明するように、２つのＡＤＣ間のオフセットとゲインを調整する必要がある場合は、係数ａによって、これらの調整が可能である。積分型ＡＤＣには、デジタル・フィルタ２４ｈ_digとマッチング（整合）しているフィルタｈ_intがあり、サンプルｄ_jを生成する。デジタル・フィルタ２４は、高速ＡＤＣ２０からのサンプルについて、フィルタ処理された高速サンプルｆｆ_jを生成する。このデジタル・フィルタ処理では、以下で数式で示すように、そのフィルタ処理の一部として、積分型ＡＤＣのサンプル・レートに対する高速ＡＤＣのサンプル・レートの比ｎに応じて、高速ＡＤＣの出力サンプルをｎ個毎に平均してフィルタ処理サンプルを生成しても良い。次いで、ノード２８は、サンプルｄ_jと、フィルタ処理された高速サンプルｆｆ_jを比較し、ｅｒｒ_j＝ｄ_j－ｆｆ_jに従って、誤差値ｅｒｒ_jを生成する。この誤差値ｅｒｒ_jは、高速ＡＤＣと積分型ＡＤＣが適切に調整されていれば、ほぼゼロに近いものの、それでも残存する高速ＡＤＣと積分型ＡＤＣの誤差を表すものとなる。

【0013】

積分型ＡＤＣと高速ＡＤＣの間には、サンプリングに差があるので、高速ＡＤＣは、積分型ＡＤＣの積分インターバル中に、ある個数（ｎ個）のサンプルを生成する。つまり、ｎは、積分型ＡＤＣのサンプル・レートに対する高速ＡＤＣのサンプル・レートの比である。図３に示すように、ｎ＝４は、考察を容易にするための一例として挙げており、任意の数として良い。この場合、図２の各ｄ_jに対して、図３に示すように、高速ＡＤＣには４つのサンプルが存在する。

【0014】

図３において、高速ＡＤＣには、ｆ_-1などのサンプルがある。積分型ＡＤＣは、高速ＡＤＣがサンプルｆ_-4、ｆ_-3、ｆ_-2及びｆ_-1を生成する期間中に、サンプルｄ₀を生成する。次いで、高速ＡＤＣは、サンプルｄ₁に関する積分型ＡＤＣの積分期間中に、次の４つの高速ＡＤＣサンプルｆ₀、ｆ₁、ｆ₂及びｆ₃を生成する。デジタル化回路の出力として、加算ノード２２から得られるサンプルs_iは、次の数式１から得られる。なお、関数truncは、公知のもので、数値の小数部を切り捨てて、整数値に変換する関数である。

【0015】

【数1】

これに基づいて、ｎ＝４の場合では、例えば、次の数式２から数式１０等が得られる（ｓ₈より後にも続く）。

［数２］
ｓ₀＝ｆ₀＋ｄ₀－(ｆ_-4＋ｆ_-3＋ｆ_-2＋ｆ_-1)／４
［数３］
ｓ₁＝ｆ₁＋ｄ₀－(ｆ_-4＋ｆ_-3＋ｆ_-2＋ｆ_-1)／４
［数４］
ｓ₂＝ｆ₂＋ｄ₀－(ｆ_-4＋ｆ_-3＋ｆ_-2＋ｆ_-1)／４
［数５］
ｓ₃＝ｆ₃＋ｄ₀－(ｆ_-4＋ｆ_-3＋ｆ_-2＋ｆ_-1)／４
［数６］
ｓ₄＝ｆ₄＋ｄ₁－(ｆ₀＋ｆ₁＋ｆ₂＋ｆ₃)／４
［数７］
ｓ₅＝ｆ₅＋ｄ₁－(ｆ₀＋ｆ₁＋ｆ₂＋ｆ₃)／４
［数８］
ｓ₆＝ｆ₆＋ｄ₁－(ｆ₀＋ｆ₁＋ｆ₂＋ｆ₃)／４
［数９］
ｓ₇＝ｆ₇＋ｄ₁－(ｆ₀＋ｆ₁＋ｆ₂＋ｆ₃)／４
［数１０］
ｓ₈＝ｆ₈＋ｄ₂－(ｆ₄＋ｆ₅＋ｆ₆＋ｆ₇)／４

【0016】

この特定の例は、ｎ個のフィルタ処理されたサンプルから１つのブロックが形成され、積分型ＡＤＣの積分ウィンドウと対応する例を示す。システムは、サンプルのスライディング・ウィンドウを利用することもできる。ｎ個のサンプルの平均を使用すると、次の数式１１に従って、結果から高速ＡＤＣの影響が除去される。

【数11】

例えば、ｓ₁にはｆ₁が含まれるが、ｓ₄からｓ₇にはそれぞれ－ｆ₁／４が含まれる。ｓ₁からｓ₇を含む平均は、数学的にｆ₁を除去する。

【0017】

高速ＡＤＣは、積分型ＡＤＣのタイミングとフィルタ処理にマッチングしたフィルタを有している。このプロセスは、このフィルタの出力を積分型ＡＤＣサンプルと同じレートでアップデートする。積分型ＡＤＣには、クロック、ロジック、デジタル・フィルタによって決まる時間間隔（time aperture）がある。これを利用して、デジタル・フィルタを高速ＡＤＣのサンプリング出力に適用したときに、積分型ＡＤＣの間隔に完全に一致するように、デジタル・フィルタを設計できる。このようなデジタル・フィルタを高速サンプリングＡＤＣの出力に適用することにより、デジタル・フィルタの出力は、ノイズ、直線性、歪みなどの２つのＡＤＣの誤差項の差の範囲内で、積分型ＡＤＣの時間間隔（アパーチャ）に一致させることができる。積分型ＡＤＣは、相対的に低速で新しい出力を生成するが、高速ＡＤＣに適用されるデジタル・フィルタにより、高速ＡＤＣからのサンプルを、これに合わせてアップデートすることができる。

【0018】

その結果、高速サンプリング・システムが実現し、高周波では高速ＡＤＣの性能が支配的になり、低周波数では積分型ＡＤＣが支配的になる。２つのＡＤＣ間の遷移は、周波数に対してほぼ完全に平坦である。遷移誤差は、デジタル・フィルタが連続積分型ＡＤＣの時間間隔（アパーチャ）とどの程度一致しているか及びＡＤＣのゲインの差によって決まる。

【0019】

これらＡＤＣのゲインとオフセットの不一致が原因で、問題が発生する可能性がある。これに対しては、２段階のプロセスにより、これらＡＤＣをマッチングさせることができる。第１ステップでは、入力信号ｖ(ｔ)をゼロに設定し、一方又は両方のＡＤＣのオフセットを、誤差ｅｒｒ_jがほぼゼロになるまで調整する。第２ステップでは、ゼロ周波数（ＤＣ）又は低周波数の大きな振幅の既知の信号を入力して、誤差ｅｒｒ_j＝ｄ_j－ｆｆ_jが、ほぼゼロになるまで、一方又は両方のＡＤＣのゲインを調整する。このときの信号の振幅は、最大振幅でも良いが、最大振幅より小さくても良い。

【0020】

このようにして、システムは、高速サンプリングＡＤＣからの読み取り値と、連続積分型ＡＤＣの低速な読み取り値を組み合わせて、高速サンプリングＡＤＣの高速読み取りレートでサンプルを生成しつつ、連続積分型ＡＤＣの上述した良い特性を、生成されるサンプルに反映させることができる。

【0021】

連続積分型ＡＤＣのタイミングと帯域幅の特性にマッチングするようにデジタル・フィルタを整形すると、２つのＡＤＣ間で遷移するときの周波数特性を平坦にできる。これによれば、この２種類のＡＤＣを組み合わせたサンプリング・システムは、高周波信号に必要な高速性能を提供しながら、低周波数に関する連続積分型ＡＤＣの直線性、低ノイズ、高分解能及び非エイリアシングを維持することができる。

【0022】

本開示技術の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本開示技術の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本開示技術の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。

【0023】

開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はこれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行され得る１つ又は複数のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含んでいても良い。

【0024】

コンピュータ記憶媒体とは、コンピュータ読み取り可能な情報を記憶するために使用することができる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Versatile Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置、及び任意の技術で実装された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は除外される。

【0025】

通信媒体とは、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気又は任意の他の媒体を含んでも良い。

【0026】

また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。

【0027】

明細書、要約書、特許請求の範囲及び図面に開示される全ての機能、並びに開示される任意の方法又はプロセスにおける全てのステップは、そのような機能やステップの少なくとも一部が相互に排他的な組み合わせである場合を除いて、任意の組み合わせで組み合わせることができる。明細書、要約書、特許請求の範囲及び図面に開示される機能の夫々は、特に明記されない限り、同じ、等価、又は類似の目的を果たす代替の機能によって置き換えることができる。

実施例

【0028】

以下では、本願で開示される技術の理解に有益な実施例が提示される。この技術の実施形態は、以下で記述する実施例の１つ以上及び任意の組み合わせを含んでいても良い。

【0029】

実施例１は、デジタル化回路であって、入力されるアナログ信号を受けるために被試験デバイス（ＤＵＴ）に接続可能なポートと、上記アナログ信号を受けるための上記ポートに結合された積分型アナログ・デジタル・コンバータ（ＡＤＣ）と、上記アナログ信号を受けるための上記ポートに結合された上記積分型ＡＤＣよりも高速な高速ＡＤＣと、１つ以上のプロセッサとを具え、該１つ以上のプロセッサが、上記高速ＡＤＣの出力サンプルにデジタル・フィルタを適用してフィルタ処理サンプルを生成する処理と、該フィルタ処理サンプルと上記積分型ＡＤＣの出力サンプルの差分を検出して誤差値を生成する処理と、上記高速ＡＤＣの上記出力サンプルに上記誤差値を加えて上記アナログ信号を表すデータ・サンプルを生成する処理とを行うように構成される。

【0030】

実施例２は、実施例１のデジタル化回路であって、上記１つ以上のプロセッサが、更に、上記積分型ＡＤＣの上記出力サンプルの夫々の後に、上記デジタル・フィルタをアップデートするように構成される。

【0031】

実施例３は、実施例１又は２のいずれかのデジタル化回路であって、１つ以上のプロセッサが、上記高速ＡＤＣの出力サンプルにデジタル・フィルタを適用してフィルタ処理サンプルを生成する処理において、更に、上記積分型ＡＤＣのサンプル・レートに対する上記高速ＡＤＣのサンプル・レートの比ｎに応じて、上記高速ＡＤＣの上記出力サンプルをｎ個毎に平均して上記フィルタ処理サンプルを生成する処理を行うように構成される。

【0032】

実施例４は、実施例１から３のいずれかのデジタル化回路であって、上記積分型ＡＤＣは、上記高速ＡＤＣのサンプリング時間位置の整数個に等しい積分ウィンドウ（間隔）を有し、該積分ウィンドウが、上記サンプリング時間位置の連続したブロックに適用される。

【0033】

実施例５は、実施例１から３のいずれかのデジタル化回路であって、上記積分型ＡＤＣは、上記高速ＡＤＣのサンプリング時間位置の特定の個数に等しい積分ウィンドウ（間隔）を有し、該積分ウィンドウは、上記サンプリング時間位置を横断するスライディング・ウィンドウである。

【0034】

実施例６は、実施例１から５のいずれかのデジタル化回路であって、１つ以上のプロセッサは、上記積分型ＡＤＣ及び上記高速ＡＤＣのオフセットをマッチングさせるように更に構成されている。

【0035】

実施例７は、実施例１から６のいずれかのデジタル化回路であって、１つ以上のプロセッサは、上記積分型ＡＤＣ及び上記高速ＡＤＣのゲインをマッチングさせるように更に構成されている。

【0036】

実施例８は、アナログ信号からデジタル信号を生成する方法であって、積分型アナログ・デジタル・コンバータ（ＡＤＣ）と該積分型ＡＤＣよりも高速な高速ＡＤＣとにおいて入力されるアナログ信号を受けるステップと、上記高速ＡＤＣの出力サンプルに上記積分型ＡＤＣのタイミングとフィルタ処理に一致させたデジタル・フィルタを適用してフィルタ処理サンプルを生成するステップと、上記フィルタ処理サンプルと上記積分型ＡＤＣの出力サンプルの差分を検出して誤差値を生成するステップと、上記高速ＡＤＣの上記出力サンプルに上記誤差値を加算して上記アナログ信号を表すデータ・サンプルを生成するステップとを具える。

【0037】

実施例９は、実施例８の方法であって、上記積分型ＡＤＣの上記出力サンプルの後に、必要に応じて上記デジタル・フィルタをアップデートするステップを更に具える。

【0038】

実施例１０は、実施例８又は９のいずれかの方法であって、上記高速ＡＤＣの出力サンプルに上記積分型ＡＤＣのタイミングとフィルタ処理に一致させたデジタル・フィルタを適用してフィルタ処理サンプルを生成するステップが、上記積分型ＡＤＣのサンプル・レートに対する上記高速ＡＤＣのサンプル・レートの比ｎに応じて、上記高速ＡＤＣの上記出力サンプルをｎ個毎に平均して上記フィルタ処理サンプルを生成するステップを有する。

【0039】

実施例１１は、実施例８から１０のいずれかの方法であって、上記積分型ＡＤＣは、上記高速ＡＤＣのサンプリング時間位置の特定の個数に等しい積分ウィンドウ（間隔）を有し、該積分ウィンドウが、上記サンプリング時間位置の連続したブロックに適用される。

【0040】

実施例１２は、実施例８から１１のいずれかの方法であって、上記積分型ＡＤＣは、上記高速ＡＤＣのサンプリング時間位置の特定の個数に等しい積分ウィンドウ（間隔）を有し、該積分ウィンドウが、上記サンプリング時間位置を横断するスライディング・ウィンドウである。

【0041】

実施例１３は、実施例８から１２のいずれかの方法であって、上記積分型ＡＤＣと上記高速ＡＤＣのオフセットをマッチングさせるステップを更に具える。

【0042】

実施例１４は、実施例１３の方法であって、オフセットを整合させるステップが、入力される上記アナログ信号の値をゼロに設定するステップと、上記積分型ＡＤＣ及び上記高速ＡＤＣのうちの少なくとも一方のオフセットを誤差値がゼロになるまで調整するステップとを有する。

【0043】

実施例１５は、実施例８から１２のいずれかの方法であって、上記積分型ＡＤＣと上記高速ＡＤＣのゲインをマッチングさせるステップを更に具える。

【0044】

実施例１６は、実施例１５の方法であって、上記ゲインを整合させるステップが、上記ゲインを調整するのに十分な振幅に入力される上記アナログ信号を設定するステップと、上記積分型ＡＤＣ及び上記高速ＡＤＣの少なくとも一方のゲインを誤差がゼロになるまで調整するステップとを有する。

【0045】

開示された本件の上述のバージョンは、記述したか又は当業者には明らかであろう多くの効果を有する。それでも、開示された装置、システム又は方法のすべてのバージョンにおいて、これらの効果又は特徴のすべてが要求されるわけではない。

【0046】

説明の都合上、本発明の具体的な実施例を図示し、説明してきたが、本発明の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本発明は、添付の請求項以外では、限定されるべきではない。

【符号の説明】

【0047】

１０ 試験測定装置
１２ 被試験デバイス（ＤＵＴ）
１４ 入力ポート
１６ デジタル化回路
１８ プロセッサ
２０ 高速アナログ・デジタル・コンバータ
２２ 加算ノード
２４ デジタル・フィルタ
２６ 積分型アナログ・デジタル・コンバータ
２８ ノード

【図1】

【図2】

【図3】