(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023001457
(43)【公開日】2023-01-06
(54)【発明の名称】半導体スイッチ回路
(51)【国際特許分類】
H03K 17/10 20060101AFI20221226BHJP
H03K 17/687 20060101ALI20221226BHJP
H03K 17/16 20060101ALI20221226BHJP
【ＦＩ】
H03K17/10
H03K17/687 G
H03K17/16 D
【審査請求】未請求
【請求項の数】2
【出願形態】ＯＬ
(21)【出願番号】P 2021102195
(22)【出願日】2021-06-21
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】栗原 大介
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055BX01
5J055CX03
5J055DX13
5J055DX43
5J055DX61
5J055DX72
5J055EX37
5J055EY01
5J055EY10
5J055EY21
5J055GX01
5J055GX06
(57)【要約】 （修正有）
【課題】大信号入力時における入出力端子の直流電圧上昇とアイソレーション劣化を抑制可能とする高周波信号の切り替えを行う半導体スイッチ回路を提供する。
【解決手段】半導体スイッチ回路において、第１の単位スイッチ１０１の入力となる第１のＦＥＴ１のドレインと第２の単位スイッチ１０２の入力となる第３のＦＥＴ３のドレインは、共に共通入出力端子６１に接続され、かつ、第１のＦＥＴ１のドレイン・ソース間には第１の補正容量５１が、第３のＦＥＴ３のドレイン・ソース間には第２の補正容量５２が、それぞれ接続され、大信号入力時の交流電圧が第１の補正容量５１、第２の補正容量５２を介してカップリングされ、大信号入力時の第１の個別入出力端子６２及び第２の個別入出力端子６３における直流電圧上昇とアイソレーション劣化の抑制が可能となる。
【選択図】図１
【解決手段】半導体スイッチ回路において、第１の単位スイッチ１０１の入力となる第１のＦＥＴ１のドレインと第２の単位スイッチ１０２の入力となる第３のＦＥＴ３のドレインは、共に共通入出力端子６１に接続され、かつ、第１のＦＥＴ１のドレイン・ソース間には第１の補正容量５１が、第３のＦＥＴ３のドレイン・ソース間には第２の補正容量５２が、それぞれ接続され、大信号入力時の交流電圧が第１の補正容量５１、第２の補正容量５２を介してカップリングされ、大信号入力時の第１の個別入出力端子６２及び第２の個別入出力端子６３における直流電圧上昇とアイソレーション劣化の抑制が可能となる。
【選択図】図１
【特許請求の範囲】
【請求項1】
高周波信号の通過、遮断を可能とする単位スイッチが１つ以上設けられ、
前記単位スイッチは、複数の電界効果トランジスタが直列されてなり、前記単位スイッチの入力に接続される前記電界効果トランジスタのゲートと前記単位スイッチの入力との間に第１の付加容量が、前記単位スイッチの出力に接続される電界効果トランジスタのゲートと前記単位スイッチの出力との間に第２の付加容量が、それぞれ設けられ、
前記単位スイッチの出力とグランドとの間には、前記単位スイッチの出力側から、前記単位スイッチが非導通状態の時に導通状態とされるシャントスイッチ及びＤＣカット容量が直列接続されてなる半導体スイッチ回路であって、
前記単位スイッチの入力に接続される電界効果トランジスタのドレインとソース間に補正容量が接続されてなることを特徴とする半導体スイッチ回路。
前記単位スイッチは、複数の電界効果トランジスタが直列されてなり、前記単位スイッチの入力に接続される前記電界効果トランジスタのゲートと前記単位スイッチの入力との間に第１の付加容量が、前記単位スイッチの出力に接続される電界効果トランジスタのゲートと前記単位スイッチの出力との間に第２の付加容量が、それぞれ設けられ、
前記単位スイッチの出力とグランドとの間には、前記単位スイッチの出力側から、前記単位スイッチが非導通状態の時に導通状態とされるシャントスイッチ及びＤＣカット容量が直列接続されてなる半導体スイッチ回路であって、
前記単位スイッチの入力に接続される電界効果トランジスタのドレインとソース間に補正容量が接続されてなることを特徴とする半導体スイッチ回路。
【請求項2】
前記補正容量の容量値は、前記単位スイッチが非導通状態の時に、前記単位スイッチの入力に接続される前記電界効果トランジスタのドレイン・ソース間交流電圧と、前記単位スイッチの出力に接続される前記電界効果トランジスタのドレイン・ソース間交流電圧が等しくなるように設定されることを特徴とする請求項１記載の半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、高周波信号の切り替えを行う半導体スイッチ回路に係り、特に、アイソレーション特性の向上等を図ったものに関する。
【背景技術】
【0002】
この種の半導体スイッチ回路の構成例として、例えば、図７に示されたような構成を有するものが知られている。
以下、図７を参照しつつ、かかる従来回路について説明することとする。
この半導体スイッチ回路は、共通入出力端子６１Ａと第１の個別入出力端子６２Ａとの間に、２つの電界効果トランジスタ（以下、説明の便宜上、電界効果トランジスタを「ＦＥＴ」と称する）が直列接続されてなる第１の単位スイッチＳＷ１が接続され、共通入出力端子６１Ａと第２の個別入出力端子６３Ａとの間に、２つのＦＥＴが直列接続されてなる第２の単位スイッチＳＷ２が接続されたものとなっている。
以下、図７を参照しつつ、かかる従来回路について説明することとする。
この半導体スイッチ回路は、共通入出力端子６１Ａと第１の個別入出力端子６２Ａとの間に、２つの電界効果トランジスタ（以下、説明の便宜上、電界効果トランジスタを「ＦＥＴ」と称する）が直列接続されてなる第１の単位スイッチＳＷ１が接続され、共通入出力端子６１Ａと第２の個別入出力端子６３Ａとの間に、２つのＦＥＴが直列接続されてなる第２の単位スイッチＳＷ２が接続されたものとなっている。
【0003】
さらに、第１の個別入出力端子６２Ａとグランドとの間には、第１のシャントスイッチＳＷ３が、第２の個別入出力端子６３Ａとグランドとの間には、第２のシャントスイッチＳＷ４が、それぞれ設けられたものとなっている。
例えば、共通入出力端子６１Ａと第１の個別入出力端子６２Ａ間を導通状態とする場合には、第１の単位スイッチＳＷ１をＯＮ、第２の単位スイッチＳＷ２をＯＦＦとすると共に、第１のシャントスイッチＳＷ３をＯＦＦ、第２のシャントスイッチＳＷ４をＯＮとすべく第１及び第２の制御端子６４Ａ，６５Ａへそれぞれ所定の制御電圧を印加する。
例えば、共通入出力端子６１Ａと第１の個別入出力端子６２Ａ間を導通状態とする場合には、第１の単位スイッチＳＷ１をＯＮ、第２の単位スイッチＳＷ２をＯＦＦとすると共に、第１のシャントスイッチＳＷ３をＯＦＦ、第２のシャントスイッチＳＷ４をＯＮとすべく第１及び第２の制御端子６４Ａ，６５Ａへそれぞれ所定の制御電圧を印加する。
【0004】
その結果、第１の単位スイッチＳＷ１を介して共通入出力端子６１Ａと第１の個別入出力端子６２Ａ間が導通状態とされる一方、第２の単位スイッチＳＷ２がＯＦＦとなり、さらに、第２のシャントスイッチＳＷ４がＯＮとなり、第２の個別入出力端子６３Ａが接地され、高周波信号が反射されるため、第２の個別入出力端子６３Ａにおける信号が小さくなり、高アイソレーションが確保される。
【0005】
一方、共通入出力端子６１Ａと第２の個別入出力端子６３Ａ間を導通状態とする場合には、第１の単位スイッチＳＷ１をＯＦＦ、第２の単位スイッチＳＷ２をＯＮとすると共に、第１のシャントスイッチＳＷ３をＯＮ、第２のシャントスイッチＳＷ４をＯＦＦとすべく第１及び第２の制御端子６４Ａ，６５Ａへそれぞれ所定の制御電圧を印加する。
その結果、第２の単位スイッチＳＷ２を介して共通入出力端子６１Ａと第２の個別入出力端子６３Ａ間が導通状態とされる一方、第１の単位スイッチＳＷ１がＯＦＦとなり、さらに、第１のシャントスイッチＳＷ３がＯＮとなり、第１の個別入出力端子６２Ａが接地され、高周波信号が反射されるため、第１の個別入出力端子６２Ａにおける信号が小さくなり、高アイソレーションが確保される。
その結果、第２の単位スイッチＳＷ２を介して共通入出力端子６１Ａと第２の個別入出力端子６３Ａ間が導通状態とされる一方、第１の単位スイッチＳＷ１がＯＦＦとなり、さらに、第１のシャントスイッチＳＷ３がＯＮとなり、第１の個別入出力端子６２Ａが接地され、高周波信号が反射されるため、第１の個別入出力端子６２Ａにおける信号が小さくなり、高アイソレーションが確保される。
【0006】
このような従来回路においては、回路動作の線形性向上のために、各入出力端子に接続されるＦＥＴのゲートと各入出力端子との間に容量が付加されたものとなっている。
以下、大信号動作について説明する。
例えば、第１の制御端子６４ＡにＨｉｇｈに相当する電圧を印加すると共に、第２の制御端子６５ＡにＬｏｗに相当する電圧を印加する。
このとき、第１の単位スイッチＳＷ１及び第２のシャントスイッチＳＷ４が共にＯＮ状態となり、第２の単位スイッチＳＷ２及び第１のシャントスイッチＳＷ３がＯＦＦ状態となる。
以下、大信号動作について説明する。
例えば、第１の制御端子６４ＡにＨｉｇｈに相当する電圧を印加すると共に、第２の制御端子６５ＡにＬｏｗに相当する電圧を印加する。
このとき、第１の単位スイッチＳＷ１及び第２のシャントスイッチＳＷ４が共にＯＮ状態となり、第２の単位スイッチＳＷ２及び第１のシャントスイッチＳＷ３がＯＦＦ状態となる。
【0007】
この場合の、第２の単位スイッチＳＷ２の動作について、図８に示された等価回路図を参照しつつ、以下に説明する。
まず、ＯＦＦ状態のＦＥＴは容量と見做すことができるため、一つのＦＥＴは、図８に示されたように、ゲート・ドレイン間容量Ｃｇｄ、ゲート・ソース間容量Ｃｇｓ、及び、ドレイン・ソース間容量Ｃｄｓで表すことができる。
まず、ＯＦＦ状態のＦＥＴは容量と見做すことができるため、一つのＦＥＴは、図８に示されたように、ゲート・ドレイン間容量Ｃｇｄ、ゲート・ソース間容量Ｃｇｓ、及び、ドレイン・ソース間容量Ｃｄｓで表すことができる。
【0008】
また、ＦＥＴのゲートに接続される抵抗は、高周波阻止用の高抵抗であるため、無視することができる。
例えば、共通入出力端子６１Ａに高周波電力が入力された場合、ＦＥＴ３ＡとＦＥＴ４Ａの接続点（図８において符号Ｄの箇所）の交流電圧は、図８に示された等価回路の容量により分圧されるため、共通入出力端子６１Ａ（図８においては符号Ｂの箇所）と第２の個別入出力端子６３Ａ（図８においては符号Ｆの箇所）間の交流電圧の２分の１となる。
例えば、共通入出力端子６１Ａに高周波電力が入力された場合、ＦＥＴ３ＡとＦＥＴ４Ａの接続点（図８において符号Ｄの箇所）の交流電圧は、図８に示された等価回路の容量により分圧されるため、共通入出力端子６１Ａ（図８においては符号Ｂの箇所）と第２の個別入出力端子６３Ａ（図８においては符号Ｆの箇所）間の交流電圧の２分の１となる。
【0009】
また、ＦＥＴ３Ａのゲート（図８においては符号Ｃの箇所）の交流電圧は、付加容量４３Ａの容量値をＣ３Ａとすると、（Ｃ３Ａ＋Ｃｇｄ３）とＣｇｓ３の容量分圧された電圧となる。
図９には、共通入出端子６１Ａに２０ｄＢｍの高周波信号が入力された場合の、図８におけるＢ～Ｄ各点の電圧波形のシミュレーション結果が示されており、以下、同図について説明する。
図９には、共通入出端子６１Ａに２０ｄＢｍの高周波信号が入力された場合の、図８におけるＢ～Ｄ各点の電圧波形のシミュレーション結果が示されており、以下、同図について説明する。
【0010】
スイッチで使用されるＦＥＴは、通常、Ｎ型ＦＥＴであり、図８においては、ソースであるＢ点又はＤ点よりゲートであるＣ点の電圧が閾値より低ければＯＦＦ状態を保つことができる。
例えば、ＦＥＴの閾値電圧が－０．５Ｖの場合、図９において、実線両矢印が示されたＣ点とＤ点間の電圧差が０．５Ｖ以上あれば、ＯＦＦ状態を保つことができ、０．５Ｖより小さくなると電流が流れ始める。
例えば、ＦＥＴの閾値電圧が－０．５Ｖの場合、図９において、実線両矢印が示されたＣ点とＤ点間の電圧差が０．５Ｖ以上あれば、ＯＦＦ状態を保つことができ、０．５Ｖより小さくなると電流が流れ始める。
【0011】
図１０には、図９に示された波形について、Ｃ点とＢ点間電圧（Ｃ・Ｂ間電圧）の変化、及び、Ｃ点とＤ点間の電圧（Ｃ・Ｄ間電圧）の変化を、それぞれ表した特性線図が示されており、以下、同図について説明する。
ＦＥＴ３Ａのゲート（Ｃ点）の交流電圧は付加容量４３Ａが無い場合より大きくなるため、Ｃ点とＤ点間の交流電圧振幅は大きくなる一方、Ｃ点とＢ点間の交流電圧は小さくなる（図１０参照）。
そのため、入力電力が大きくなると、Ｃ点とＢ点間よりもＣ点とＤ点間の電圧の方が先に閾値電圧に到達し、Ｃ点とＤ点間の電圧が閾値を超えると、Ｂ点からＤ点に電流が流れ始める。
ＦＥＴ３Ａのゲート（Ｃ点）の交流電圧は付加容量４３Ａが無い場合より大きくなるため、Ｃ点とＤ点間の交流電圧振幅は大きくなる一方、Ｃ点とＢ点間の交流電圧は小さくなる（図１０参照）。
そのため、入力電力が大きくなると、Ｃ点とＢ点間よりもＣ点とＤ点間の電圧の方が先に閾値電圧に到達し、Ｃ点とＤ点間の電圧が閾値を超えると、Ｂ点からＤ点に電流が流れ始める。
【0012】
一方、Ｃ点とＢ点間はＦＥＴの閾値を超えないため、Ｄ点からＢ点には電流は流れない。そのため、Ｄ点に電荷がたまることになり、結果として、Ｄ点の直流電圧が上昇することになる。
さらに、Ｄ点の直流電圧が上昇し、Ｃ点とＤ点間の電圧が閾値に達するとＯＦＦ状態を保つことができる。
さらに、Ｄ点の直流電圧が上昇し、Ｃ点とＤ点間の電圧が閾値に達するとＯＦＦ状態を保つことができる。
【0013】
このように、付加容量４３Ａの作用により、Ｄ点の直流電圧はＯＦＦ状態を保つ電圧まで上昇するため、ＦＥＴ３ＡはＯＦＦ状態を保つことができる。
一方、ＦＥＴ４Ａについては、ＦＥＴ４Ａのゲート（図８においては符号Ｅの箇所）の交流電圧は付加容量４４Ａが無い場合より小さくなるため、ＦＥＴ４Ａのゲートと第２の個別入出力端子６３Ａ（図８においては符号Ｆの箇所）、すなわち、図８のＥ点とＦ点間の交流電圧振幅は小さくなる一方、Ｅ点とＤ点間の交流電圧は大きくなる。
そのため、入力電力が大きくなると、Ｅ点とＦ点間よりもＥ点とＤ点間の電圧の方が先に閾値電圧に到達し、Ｅ点とＤ点間の電圧が閾値を超えると、Ｆ点からＤ点に電流が流れ始める。
一方、Ｅ点とＦ点間はＦＥＴの閾値を超えないため、Ｄ点からＦ点には電流は流れない。そのため、Ｄ点に電荷がたまることになり、結果として、Ｄ点の直流電圧が上昇することになる。
さらに、Ｄ点の直流電圧が上昇し、Ｅ点とＤ点間の電圧が閾値に達するとＯＦＦ状態を保つことができる。
このように、付加容量４４Ａの作用により、Ｄ点の直流電圧はＯＦＦ状態を保つ電圧まで上昇するため、ＦＥＴ４ＡはＯＦＦ状態を保つことができる。
なお、上述のような半導体スイッチ回路としては、例えば、特許文献１等に開示されたものがある。
一方、ＦＥＴ４Ａについては、ＦＥＴ４Ａのゲート（図８においては符号Ｅの箇所）の交流電圧は付加容量４４Ａが無い場合より小さくなるため、ＦＥＴ４Ａのゲートと第２の個別入出力端子６３Ａ（図８においては符号Ｆの箇所）、すなわち、図８のＥ点とＦ点間の交流電圧振幅は小さくなる一方、Ｅ点とＤ点間の交流電圧は大きくなる。
そのため、入力電力が大きくなると、Ｅ点とＦ点間よりもＥ点とＤ点間の電圧の方が先に閾値電圧に到達し、Ｅ点とＤ点間の電圧が閾値を超えると、Ｆ点からＤ点に電流が流れ始める。
一方、Ｅ点とＦ点間はＦＥＴの閾値を超えないため、Ｄ点からＦ点には電流は流れない。そのため、Ｄ点に電荷がたまることになり、結果として、Ｄ点の直流電圧が上昇することになる。
さらに、Ｄ点の直流電圧が上昇し、Ｅ点とＤ点間の電圧が閾値に達するとＯＦＦ状態を保つことができる。
このように、付加容量４４Ａの作用により、Ｄ点の直流電圧はＯＦＦ状態を保つ電圧まで上昇するため、ＦＥＴ４ＡはＯＦＦ状態を保つことができる。
なお、上述のような半導体スイッチ回路としては、例えば、特許文献１等に開示されたものがある。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開平９－８６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
しかしながら、上述の従来回路において、例えば、第１の単位スイッチＳＷ１がＯＮ、第２の単位スイッチＳＷ２がＯＦＦ状態にあって、共通入出力端子６１Ａに入力される高周波信号の電力が大きくなるにしたがって、第２の個別入出力端子６３Ａ側におけるアイソレーション特性が劣化することがある。
図１１には、図７に示された従来回路のＦＥＴ３ＡとＦＥＴ４Ａの接続点Ｄに対地容量７１Ａを付加した回路図が示されており、以下、同図について説明する。
このような対地容量（寄生容量）が存在する回路においては、ＦＥＴ３ＡとＦＥＴ４Ａの接続点Ｄの交流電圧振幅が小さくなる。一般的に、スイッチ回路に使用されるＦＥＴ３ＡやＦＥＴ４Ａのゲート幅は数ｍｍと大きいため、レイアウトサイズが大きくなる。そのような場合も、対地容量（寄生容量）が存在する要因となる。
接続点Ｄの交流電圧振幅が小さくなると、ＦＥＴ４Ａのドレイン・ソース間の交流電圧振幅が小さくなる。
図１１には、図７に示された従来回路のＦＥＴ３ＡとＦＥＴ４Ａの接続点Ｄに対地容量７１Ａを付加した回路図が示されており、以下、同図について説明する。
このような対地容量（寄生容量）が存在する回路においては、ＦＥＴ３ＡとＦＥＴ４Ａの接続点Ｄの交流電圧振幅が小さくなる。一般的に、スイッチ回路に使用されるＦＥＴ３ＡやＦＥＴ４Ａのゲート幅は数ｍｍと大きいため、レイアウトサイズが大きくなる。そのような場合も、対地容量（寄生容量）が存在する要因となる。
接続点Ｄの交流電圧振幅が小さくなると、ＦＥＴ４Ａのドレイン・ソース間の交流電圧振幅が小さくなる。
【0016】
一方、接続点Ｄの交流電圧振幅が小さくなるとＦＥＴ３Ａのドレイン・ソース間の交流電圧振幅が大きくなる。
ＦＥＴ４Ａのドレイン・ソース間の交流電圧振幅よりも、ＦＥＴ３Ａのドレイン・ソース間の交流電圧振幅が大きいと、ＦＥＴ３Ａの直流電圧を上昇させる作用の方が大きくなり、第２の個別入出力端子６３Ａの直流電圧が上昇してしまう。
図１１に示された回路において、対地容量７１Ａを１０ｆＦとした場合、第１の単位スイッチＳＷ１がＯＮ、第２の単位スイッチＳＷ２がＯＦＦ状態にあって、共通入出力端子６１Ａに高周波信号を入力した場合の、入力電力の変化に対する第２の単位スイッチＳＷ２の各ドレイン、ソースにおける直流電圧の変化のシミュレーション結果が図１２に示されており、以下、同図について説明する。
ＦＥＴ４Ａのドレイン・ソース間の交流電圧振幅よりも、ＦＥＴ３Ａのドレイン・ソース間の交流電圧振幅が大きいと、ＦＥＴ３Ａの直流電圧を上昇させる作用の方が大きくなり、第２の個別入出力端子６３Ａの直流電圧が上昇してしまう。
図１１に示された回路において、対地容量７１Ａを１０ｆＦとした場合、第１の単位スイッチＳＷ１がＯＮ、第２の単位スイッチＳＷ２がＯＦＦ状態にあって、共通入出力端子６１Ａに高周波信号を入力した場合の、入力電力の変化に対する第２の単位スイッチＳＷ２の各ドレイン、ソースにおける直流電圧の変化のシミュレーション結果が図１２に示されており、以下、同図について説明する。
【0017】
図１２においては、第２の個別入出力端子６３Ａの直流電圧（実線の特性線参照）が、共通入出力端子６１Ａの直流電圧（点線の特性線参照）より高い領域があることが確認できる。
このように、第２の個別入出力端子６３Ａの直流電圧が定常状態より上昇してしまうと、第２のシャントスイッチＳＷ４を構成しているＦＥＴのゲート・ソース間の逆方向電圧が大きくなる。
このように、第２の個別入出力端子６３Ａの直流電圧が定常状態より上昇してしまうと、第２のシャントスイッチＳＷ４を構成しているＦＥＴのゲート・ソース間の逆方向電圧が大きくなる。
【0018】
そして、その逆方向電圧がＦＥＴの閾値電圧を超えてしまうと、第２のシャントスイッチＳＷ４がＯＦＦ状態となってしまう。
第２のシャントスイッチＳＷ４は、高アイソレーションを得るためにＯＮ状態であるべきところ、上述の現象によりＯＦＦ状態となってしまうため、第２の個別入出力端子６３Ａにおけるアイソレーション特性が劣化してしまう。
第２のシャントスイッチＳＷ４は、高アイソレーションを得るためにＯＮ状態であるべきところ、上述の現象によりＯＦＦ状態となってしまうため、第２の個別入出力端子６３Ａにおけるアイソレーション特性が劣化してしまう。
【0019】
本発明は、上記実状に鑑みてなされたもので、大信号入力時における入出力端子の直流電圧上昇とアイソレーション劣化を抑制可能とする半導体スイッチ回路を提供するものである。
【課題を解決するための手段】
【0020】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
高周波信号の通過、遮断を可能とする単位スイッチが１つ以上設けられ、
前記単位スイッチは、複数の電界効果トランジスタが直列されてなり、前記単位スイッチの入力に接続される前記電界効果トランジスタのゲートと前記単位スイッチの入力との間に第１の付加容量が、前記単位スイッチの出力に接続される電界効果トランジスタのゲートと前記単位スイッチの出力との間に第２の付加容量が、それぞれ設けられ、
前記単位スイッチの出力とグランドとの間には、前記単位スイッチの出力側から、前記単位スイッチが非導通状態の時に導通状態とされるシャントスイッチ及びＤＣカット容量が直列接続されてなる半導体スイッチ回路であって、
前記単位スイッチの入力に接続される電界効果トランジスタのドレインとソース間に補正容量が接続されてなるものである。
高周波信号の通過、遮断を可能とする単位スイッチが１つ以上設けられ、
前記単位スイッチは、複数の電界効果トランジスタが直列されてなり、前記単位スイッチの入力に接続される前記電界効果トランジスタのゲートと前記単位スイッチの入力との間に第１の付加容量が、前記単位スイッチの出力に接続される電界効果トランジスタのゲートと前記単位スイッチの出力との間に第２の付加容量が、それぞれ設けられ、
前記単位スイッチの出力とグランドとの間には、前記単位スイッチの出力側から、前記単位スイッチが非導通状態の時に導通状態とされるシャントスイッチ及びＤＣカット容量が直列接続されてなる半導体スイッチ回路であって、
前記単位スイッチの入力に接続される電界効果トランジスタのドレインとソース間に補正容量が接続されてなるものである。
【発明の効果】
【0021】
本発明によれば、共通入出力端子に接続されるＦＥＴのドレイン・ソース間に補正容量を接続することにより、大信号入力時にＯＦＦ状態の個別入出力端子における直流電圧上昇が抑制され、その結果、大信号入力時におけるアイソレーションの劣化を防止することができるという効果を奏するものである。
【図面の簡単な説明】
【0022】
【図1】本発明の実施の形態における半導体スイッチ回路の回路構成例を示す回路図である。
【図2】本発明の実施の形態における半導体スイッチ回路の入力電力に対する端子電圧の変化例を示す特性線図である。
【図3】本発明の実施の形態における半導体スイッチ回路の入力電力に対するアイソレーションの変化例を、従来回路の同様の変化例と共に示す特性線図である。
【図4】本発明の実施の形態における半導体スイッチ回路のＳＰＳＴ構成例を示す回路図である。
【図5】本発明の実施の形態における半導体スイッチ回路のＳＰ３Ｔ構成例を示す回路図である。
【図6】本発明の実施の形態における半導体スイッチ回路の他の回路構成例を示す回路図である。
【図7】従来の半導体スイッチ回路の回路構成例を示す回路図である。
【図8】従来回路を構成する第２の単位スイッチＳＷ２の等価回路図である。
【図9】従来回路におけるＦＥＴ３Ａのドレイン、ソースの電圧波形のシミュレーション結果を示す特性線図である。
【図10】従来回路におけるＦＥＴ３Ａのゲート・ドレイン間、ゲート・ソース間の電圧波形のシミュレーション結果を示す特性線図である。
【発明を実施するための形態】
【0023】
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の構成について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、２つの単位スイッチ１０１，１０２の組合せによるＳＰＤＴ(Single Pole Dual Throw)スイッチが構成されてなるもので、共通入出力端子６１と第１の個別入出力端子６２との間、又は、共通入出力端子６１と第２の個別入出力端子６３との間のいずれか一方を、選択的に導通状態として、高周波信号を通過せしめることができるよう構成されたものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の構成について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、２つの単位スイッチ１０１，１０２の組合せによるＳＰＤＴ(Single Pole Dual Throw)スイッチが構成されてなるもので、共通入出力端子６１と第１の個別入出力端子６２との間、又は、共通入出力端子６１と第２の個別入出力端子６３との間のいずれか一方を、選択的に導通状態として、高周波信号を通過せしめることができるよう構成されたものである。
【0024】
以下、具体的に、その構成を説明すれば、まず、共通入出力端子６１と第１の個別入出力端子６２との間に第１の単位スイッチ１０１（図１においては「ＳＷ１」と表記）が接続され、共通入出力端子６１と第２の個別入出力端子６３との間に第２の単位スイッチ１０２（図１においては「ＳＷ２」と表記）が接続されて設けられたものとなっている。
そして、第１の個別入出力端子６２とグランドとの間には、第１のシャントスイッチ（図１においては「ＳＷ３」と表記）１０３が、また、第２の個別入出力端子６３とグランドとの間には、第２のシャントスイッチ（図１においては「ＳＷ４」と表記）１０４が、それぞれ設けられたものとなっている。
そして、第１の個別入出力端子６２とグランドとの間には、第１のシャントスイッチ（図１においては「ＳＷ３」と表記）１０３が、また、第２の個別入出力端子６３とグランドとの間には、第２のシャントスイッチ（図１においては「ＳＷ４」と表記）１０４が、それぞれ設けられたものとなっている。
【0025】
第１の単位スイッチ１０１は、第１及び第２のＦＥＴ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２の直列接続により構成され、また、第２の単位スイッチ１０２は、第３及び第４のＦＥＴ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４の直列接続により構成されている。
第１の単位スイッチ１０１においては、第１のＦＥＴ１のソース（又はドレイン）と第２のＦＥＴ２のドレイン（又はソース）が相互に接続されている。また、同様に、第２の単位スイッチ１０２においては、第３のＦＥＴ３のソース（又はドレイン）と第４のＦＥＴ４のドレイン（又はソース）が相互に接続されたものとなっている。
第１の単位スイッチ１０１においては、第１のＦＥＴ１のソース（又はドレイン）と第２のＦＥＴ２のドレイン（又はソース）が相互に接続されている。また、同様に、第２の単位スイッチ１０２においては、第３のＦＥＴ３のソース（又はドレイン）と第４のＦＥＴ４のドレイン（又はソース）が相互に接続されたものとなっている。
【0026】
そして、第１のＦＥＴ１の他端、すなわち、ドレイン（又はソース）は、第３のＦＥＴ３のドレイン（又はソース）と共に、共通入出力端子６１と接続されている。
また、第２のＦＥＴ２の他端であるソース（又はドレイン）は、第１の個別入出力端子６２に、第４のＦＥＴ４の他端であるソース（又はドレイン）は、第２の個別入出力端子６３に、それぞれ接続されている。
また、第２のＦＥＴ２の他端であるソース（又はドレイン）は、第１の個別入出力端子６２に、第４のＦＥＴ４の他端であるソース（又はドレイン）は、第２の個別入出力端子６３に、それぞれ接続されている。
【0027】
また、第１のＦＥＴ１のゲートは、第１のゲート抵抗器（図１においては「Ｒ２１」と表記）２１を介して、第２のＦＥＴ２のゲートは、第２のゲート抵抗器（図１においては「Ｒ２２」と表記）２２を介して、共に第１の制御端子６４に接続されている。
同様に、第３のＦＥＴ３のゲートは、第３のゲート抵抗器（図１においては「Ｒ２３」と表記）２３を介して、また、第４のＦＥＴ４のゲートは、第４のゲート抵抗器（図１においては「Ｒ２４」と表記）２４を介して、共に第２の制御端子６５に接続されている。
同様に、第３のＦＥＴ３のゲートは、第３のゲート抵抗器（図１においては「Ｒ２３」と表記）２３を介して、また、第４のＦＥＴ４のゲートは、第４のゲート抵抗器（図１においては「Ｒ２４」と表記）２４を介して、共に第２の制御端子６５に接続されている。
【0028】
さらに、第１のＦＥＴ１のドレイン・ソース間に第１の補正容量（図１においては「Ｃ１１」と表記）５１が、第３のＦＥＴ３のドレイン・ソース間に第２の補正容量（図１においては「Ｃ１２」と表記）５２が、それぞれ並列接続されている。
また、第１のＦＥＴ１のゲート・ドレイン（又はソース）間には、第１の付加容量（図１においては「Ｃ１」と表記）４１が、第２のＦＥＴ２のゲート・ソース（又はドレイン）間には、第２の付加容量（図１においては「Ｃ２」と表記）４２が、第３のＦＥＴ３のゲート・ドレイン（又はソース）間には、第３の付加容量（図１においては「Ｃ３」と表記）４３が、第４のＦＥＴ４のゲート・ソース（又はドレイン）間には、第４の付加容量（図１においては「Ｃ４」と表記）４４が、それぞれ接続されている。
また、第１のＦＥＴ１のゲート・ドレイン（又はソース）間には、第１の付加容量（図１においては「Ｃ１」と表記）４１が、第２のＦＥＴ２のゲート・ソース（又はドレイン）間には、第２の付加容量（図１においては「Ｃ２」と表記）４２が、第３のＦＥＴ３のゲート・ドレイン（又はソース）間には、第３の付加容量（図１においては「Ｃ３」と表記）４３が、第４のＦＥＴ４のゲート・ソース（又はドレイン）間には、第４の付加容量（図１においては「Ｃ４」と表記）４４が、それぞれ接続されている。
【0029】
一方、第１のシャントスイッチ１０３は、第５及び第６のＦＥＴ（図１においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６の直列接続により構成され、また、第２のシャントスイッチ１０４は、第７及び第８のＦＥＴ（図１においては、それぞれ「Ｑ７」、「Ｑ８」と表記）７，８の直列接続により構成されている。
【0030】
第１のシャントスイッチ１０３においては、第５のＦＥＴ５のソース（又はドレイン）と第６のＦＥＴ６のドレイン（又はソース）が相互に接続され、また、同様に、第２のシャントスイッチ１０４においては、第７のＦＥＴ７のソース（又はドレイン）と第８のＦＥＴ８のドレイン（又はソース）が相互に接続されたものとなっている。
【0031】
そして、第５のＦＥＴ５の他端であるドレイン（又はソース）は、第１の個別入出力端子６２に、第７のＦＥＴ７の他端であるドレイン（又はソース）は、第２の個別入出力端子６３に、それぞれ接続されている。
また、第６のＦＥＴ６の他端であるソース（又はドレイン）は、第１のＤＣカット容量（図１においては「Ｃ９」と表記）４９を介して、また、第８のＦＥＴ８の他端であるソース（又はドレイン）は、第２のＤＣカット容量（図１においては「Ｃ１０」と表記）５０を介して、共にグランドに接続されている。
また、第６のＦＥＴ６の他端であるソース（又はドレイン）は、第１のＤＣカット容量（図１においては「Ｃ９」と表記）４９を介して、また、第８のＦＥＴ８の他端であるソース（又はドレイン）は、第２のＤＣカット容量（図１においては「Ｃ１０」と表記）５０を介して、共にグランドに接続されている。
【0032】
また、第５のＦＥＴ５のゲートは、第５のゲート抵抗器（図１においては「Ｒ２５」と表記）２５を介して、第６のＦＥＴ６のゲートは、第６のゲート抵抗器（図１においては「Ｒ２６」と表記）２６を介して、共に第２の制御端子６５に接続されている。
同様に、第７のＦＥＴ７のゲートは、第７のゲート抵抗器（図１においては「Ｒ２７」と表記）２７を介して、第８のＦＥＴ８のゲートは、第８のゲート抵抗器（図１においては「Ｒ２８」と表記）２８を介して、共に第１の制御端子６４に接続されている。
同様に、第７のＦＥＴ７のゲートは、第７のゲート抵抗器（図１においては「Ｒ２７」と表記）２７を介して、第８のＦＥＴ８のゲートは、第８のゲート抵抗器（図１においては「Ｒ２８」と表記）２８を介して、共に第１の制御端子６４に接続されている。
【0033】
そして、第５のＦＥＴ５のゲート・ドレイン（又はソース）間には、第５の付加容量（図１においては「Ｃ５」と表記）４５が、第６のＦＥＴ６のゲート・ソース（又はドレイン）間には、第６の付加容量（図１においては「Ｃ６」と表記）４６が、第７のＦＥＴ７のゲート・ドレイン（又はソース）間には、第７の付加容量（図１においては「Ｃ７」と表記）４７が、第８のＦＥＴ８のゲート・ソース（又はドレイン）間には、第８の付加容量（図１においては「Ｃ８」と表記）４８が、それぞれ接続されている。
【0034】
次に、上記構成における回路動作について説明する。
まず、スイッチ回路としての基本的な動作は、この種の従来回路と同一であるので、概括的に説明することとする。
例えば、共通入出力端子６１と第１の個別入出力端子６２間を導通状態とする場合には、第１の単位スイッチ１０１をＯＮ、第２の単位スイッチ１０２をＯＦＦとすると共に、第１のシャントスイッチ１０３をＯＦＦ、第２のシャントスイッチ１０４をＯＮとすべく、第１及び第２の制御端子６４，６５へ、それぞれ所定の制御電圧を印加する。
まず、スイッチ回路としての基本的な動作は、この種の従来回路と同一であるので、概括的に説明することとする。
例えば、共通入出力端子６１と第１の個別入出力端子６２間を導通状態とする場合には、第１の単位スイッチ１０１をＯＮ、第２の単位スイッチ１０２をＯＦＦとすると共に、第１のシャントスイッチ１０３をＯＦＦ、第２のシャントスイッチ１０４をＯＮとすべく、第１及び第２の制御端子６４，６５へ、それぞれ所定の制御電圧を印加する。
【0035】
その結果、第１の単位スイッチ１０１を介して共通入出力端子６１と第１の個別入出力端子６２間が導通状態とされる。一方、第２の単位スイッチ１０２をＯＦＦとし、さらに第２のシャントスイッチ１０４をＯＮとすることにより、第２の個別入出力端子６３が接地されるため、第２の個別入出力端子６３におけるアイソレーションが確保される。
一方、共通入出力端子６１と第２の個別入出力端子６３間を導通状態とする場合には、第１の単位スイッチ１０１をＯＦＦ、第２の単位スイッチ１０２をＯＮとすると共に、第１のシャントスイッチ１０３をＯＮ、第２のシャントスイッチ１０４をＯＦＦとすべく、第１及び第２の制御端子６４，６５へ、それぞれ所定の制御電圧を印加する。
一方、共通入出力端子６１と第２の個別入出力端子６３間を導通状態とする場合には、第１の単位スイッチ１０１をＯＦＦ、第２の単位スイッチ１０２をＯＮとすると共に、第１のシャントスイッチ１０３をＯＮ、第２のシャントスイッチ１０４をＯＦＦとすべく、第１及び第２の制御端子６４，６５へ、それぞれ所定の制御電圧を印加する。
【0036】
その結果、第２の単位スイッチ１０２を介して共通入出力端子６１と第２の個別入出力端子６３間が導通状態とされる。一方、第１の単位スイッチ１０１をＯＦＦとし、さらに第１のシャントスイッチ１０３をＯＮとすることにより、第１の個別入出力端子６２が接地されるため、第１の個別入出力端子６２におけるアイソレーションが確保される。
【0037】
次に、大信号入力時の回路動作について説明する。
例えば、共通入出力端子６１と第２の個別入出力端子６３間が非導通状態の場合、第３及び第４のＦＥＴ３，４がＯＦＦ状態となる。
このとき、共通入出力端子６１の交流電圧は、第２の単位スイッチ１０２の入出力間、すなわち、第３及び第４のＦＥＴ３，４間に印加される。
第３及び第４のＦＥＴ３，４にかかる交流電圧は、共通入出力端子６１と第２の個別入出力端子６３間の交流電圧が分圧された電圧となる。
第３及び第４のＦＥＴ３，４に接続される素子は、回路図に現れる接続配置の形状を見ると左右対称であるから、第３及び第４のＦＥＴ３，４の接続点（図１におけるＡ点）の交流電圧は、理想的には共通入出力端子６１と第２の個別入出力端子６３間の交流電圧の２分の１となる。
例えば、共通入出力端子６１と第２の個別入出力端子６３間が非導通状態の場合、第３及び第４のＦＥＴ３，４がＯＦＦ状態となる。
このとき、共通入出力端子６１の交流電圧は、第２の単位スイッチ１０２の入出力間、すなわち、第３及び第４のＦＥＴ３，４間に印加される。
第３及び第４のＦＥＴ３，４にかかる交流電圧は、共通入出力端子６１と第２の個別入出力端子６３間の交流電圧が分圧された電圧となる。
第３及び第４のＦＥＴ３，４に接続される素子は、回路図に現れる接続配置の形状を見ると左右対称であるから、第３及び第４のＦＥＴ３，４の接続点（図１におけるＡ点）の交流電圧は、理想的には共通入出力端子６１と第２の個別入出力端子６３間の交流電圧の２分の１となる。
【0038】
しかしながら、Ａ点に寄生容量などがあると、Ａ点の交流電圧波形に影響を及ぼし、上述の理想的な電圧状態とはならない。すなわち、寄生容量の一方側が、対地や第１の制御端子６４、第２の制御端子６５のように、交流的に接地された点の場合、Ａ点の交流電圧は小さくなる。
一般に、スイッチ回路に使用されるＦＥＴのゲート幅は、数ｍｍと大きいため、レイアウトサイズが大きくなる。
その結果、レイアウト起因の寄生容量が大きくなり、その影響が無視できなくなる。
一般に、スイッチ回路に使用されるＦＥＴのゲート幅は、数ｍｍと大きいため、レイアウトサイズが大きくなる。
その結果、レイアウト起因の寄生容量が大きくなり、その影響が無視できなくなる。
【0039】
本発明の実施の形態における半導体スイッチ回路においては、従来と異なり、第１の補正容量５１、第２の補正容量５２が接続されているため、共通入出力端子６１の交流電圧が、第１及び第２のＦＥＴ１，２の相互の接続点には、第１の補正容量５１を介して、また、第３及び第４のＦＥＴ３，４の相互の接続点には、第２の補正容量５２を介して、それぞれカップリングされるため、各々の接続点における交流電圧は、従来回路に比して大きくなる。
【0040】
第１及び第２の補正容量５１，５２の容量値は、寄生容量による交流電圧減少を補正するため、寄生容量値に近い値に設定されることとなる。
すなわち、具体的には、例えば、第３のＦＥＴ３のドレイン・ソース間の交流電圧と第４のＦＥＴ４のドレイン・ソース間の交流電圧が等しくなるように補正容量値を設定する。
なお、寄生容量は、レイアウト情報を基に、電磁界シミュレーション等で算出することができる。
すなわち、具体的には、例えば、第３のＦＥＴ３のドレイン・ソース間の交流電圧と第４のＦＥＴ４のドレイン・ソース間の交流電圧が等しくなるように補正容量値を設定する。
なお、寄生容量は、レイアウト情報を基に、電磁界シミュレーション等で算出することができる。
【0041】
図２には、本発明の実施の形態における半導体スイッチ回路の入力電力に対するＯＦＦ状態の端子の直流電圧の変化のシミュレーション結果の一例を示す特性線が従来回路の同様な特性線と共に示されており、以下、同図について説明する。
図２において、横軸は入力電力を、縦軸は第２の個別入出力端子６３の直流電圧を、それぞれ示している。
また、同図において、本発明の実施の形態における半導体スイッチ回路の特性線は実線により、従来回路の特性線は点線により、それぞれ示されている。
図２において、横軸は入力電力を、縦軸は第２の個別入出力端子６３の直流電圧を、それぞれ示している。
また、同図において、本発明の実施の形態における半導体スイッチ回路の特性線は実線により、従来回路の特性線は点線により、それぞれ示されている。
【0042】
図２に示された本発明の実施の形態における半導体スイッチ回路の特性線（実線）は、図１における第３及び第４のＦＥＴ３，４の相互の接続点Ａに寄生容量として対地に１０ｆＦを付加し、第２の補正容量５２の容量値を１０ｆＦとした場合に、通過する高周波信号の入力電力の変化に対する第２の個別入出力端子６３における直流電圧の変化のシミュレーション結果を示している。
【0043】
また、図２に示された従来回路の点線の特性線は、先に図１１に示された従来回路において、対地容量７１Ａ（寄生容量）を１０ｆＦとした場合に、通過する高周波信号の入力電力に対する第２の個別入出力端子６３Ａにおける直流電圧の変化のシミュレーション結果を示している。
図２によれば、本発明の実施の形態における半導体スイッチ回路の入出力端子における電圧上昇が、従来回路に比して格段に抑制されたものとなっていることが確認できる。
図２によれば、本発明の実施の形態における半導体スイッチ回路の入出力端子における電圧上昇が、従来回路に比して格段に抑制されたものとなっていることが確認できる。
【0044】
次に、図３には、本発明の実施の形態における半導体スイッチ回路の入力電力に対するアイソレーションの変化のシミュレーション結果の一例を示す特性線が従来回路の同様な特性線と共に示されており、以下、同図について説明する。
図３において、横軸は入力電力を、縦軸はアイソレーションを、それぞれ示している。
また、同図において、本発明の実施の形態における半導体スイッチ回路の特性線は実線により、従来回路の特性線は点線により、それぞれ示されている。
図３において、横軸は入力電力を、縦軸はアイソレーションを、それぞれ示している。
また、同図において、本発明の実施の形態における半導体スイッチ回路の特性線は実線により、従来回路の特性線は点線により、それぞれ示されている。
【0045】
図３に示された本発明の実施の形態における半導体スイッチ回路の特性線（実線）は、図１に示された構成において、第２の補正容量５２の容量値を１０ｆＦとし、第３及び第４のＦＥＴ３，４の相互の接続点Ａに寄生容量として対地に１０ｆＦを付加し、共通入出力端子６１及び第１の個別入出力端子６２間を導通状態とした場合に、通過する高周波信号の入力電力の変化に対する第２の個別入出力端子６３におけるアイソレーションの変化のシミュレーション結果を示している。
【0046】
また、図３に示された従来回路の点線の特性線は、図７に示された構成において、共通入出力端子６１Ａ、第１の個別入出力端子６２Ａ間を導通状態とした場合に、通過する高周波信号の入力電力の変化に対する第２の個別入出力端子６３Ａにおけるアイソレーションの変化のシミュレーション結果を示している。
図３によれば、従来回路では入力電力増加に伴って、アイソレーションが急激に劣化しているが、本発明の実施の形態における半導体スイッチ回路では、格段に抑制されたものとなっていることが確認できる。
図３によれば、従来回路では入力電力増加に伴って、アイソレーションが急激に劣化しているが、本発明の実施の形態における半導体スイッチ回路では、格段に抑制されたものとなっていることが確認できる。
【0047】
なお、本発明の実施の形態における第１の補正容量５１、第２の補正容量５２のような補正容量は、ＯＦＦ状態のスイッチに大電力がかかる場合に必要となる。
例えば、図１において、第１の単位スイッチ１０１がＯＮ状態の場合は大電力が通過するが、第２の単位スイッチ１０２がＯＮ状態の場合に大電力が通過しない場合は、ＯＦＦ状態の第１の単位スイッチ１０１の第１の補正容量５１は不要である。
例えば、図１において、第１の単位スイッチ１０１がＯＮ状態の場合は大電力が通過するが、第２の単位スイッチ１０２がＯＮ状態の場合に大電力が通過しない場合は、ＯＦＦ状態の第１の単位スイッチ１０１の第１の補正容量５１は不要である。
【0048】
図１を参照しつつ、上述した本発明の実施の形態における半導体スイッチ回路は、ＳＰＤＴスイッチの構成を前提として説明したが、勿論、ＳＰＤＴスイッチに限定される必要はなく、他の構成のスイッチであっても良い。
例えば、本発明は、図４に示されたＳＰＳＴ(Single Pole Single Throw)スイッチや、図５に示されたＳＰ３Ｔ(Single Pole Triple Throw)スイッチにも適用することができる。
例えば、本発明は、図４に示されたＳＰＳＴ(Single Pole Single Throw)スイッチや、図５に示されたＳＰ３Ｔ(Single Pole Triple Throw)スイッチにも適用することができる。
【0049】
なお、ここで、図４に示されたＳＰＳＴ(Single Pole Single Throw)スイッチの構成について概括的に説明する。
このＳＰＳＴスイッチは、第１の入出力端子６１Ｂと第２の入出力端子６２Ｂとの間に、単位スイッチ２０１が設けられる一方、第２の入出力端子６２Ｂと接地間に、シャントスイッチ２０３が設けられた構成を有するものである。
単位スイッチ２０１は、先に図１に示された単位スイッチ１０１，１０２と基本的に同様の構成を有してなるものである。また、シャントスイッチ２０３は、同じく図１に示されたシャントスイッチ１０３，１０４と基本的に同様の構成を有してなるものであり、ここでの再度の詳細な説明は省略することとする。
なお、単位スイッチ２０１は、制御端子６４Ｂに印加される制御電圧により、また、シャントスイッチ２０３は、制御端子６５Ｂに印加される制御電圧により、それぞれＯＮ・ＯＦＦが制御可能となっている。
このＳＰＳＴスイッチは、第１の入出力端子６１Ｂと第２の入出力端子６２Ｂとの間に、単位スイッチ２０１が設けられる一方、第２の入出力端子６２Ｂと接地間に、シャントスイッチ２０３が設けられた構成を有するものである。
単位スイッチ２０１は、先に図１に示された単位スイッチ１０１，１０２と基本的に同様の構成を有してなるものである。また、シャントスイッチ２０３は、同じく図１に示されたシャントスイッチ１０３，１０４と基本的に同様の構成を有してなるものであり、ここでの再度の詳細な説明は省略することとする。
なお、単位スイッチ２０１は、制御端子６４Ｂに印加される制御電圧により、また、シャントスイッチ２０３は、制御端子６５Ｂに印加される制御電圧により、それぞれＯＮ・ＯＦＦが制御可能となっている。
【0050】
次に、図５に示されたＳＰ３Ｔスイッチの構成について概括的に説明する。
このＳＰ３Ｔスイッチは、共通入出力端子６１Ｃと第１の個別入出力端子６２Ｃ－１との間に第１の単位スイッチ２０１－１が、共通入出力端子６１Ｃと第２の個別入出力端子６２Ｃ－２との間に第２の単位スイッチ２０１－２が、共通入出力端子６１Ｃと第３の個別入出力端子６２Ｃ－３との間に第３の単位スイッチ２０１－３が、それぞれ設けられている。
このＳＰ３Ｔスイッチは、共通入出力端子６１Ｃと第１の個別入出力端子６２Ｃ－１との間に第１の単位スイッチ２０１－１が、共通入出力端子６１Ｃと第２の個別入出力端子６２Ｃ－２との間に第２の単位スイッチ２０１－２が、共通入出力端子６１Ｃと第３の個別入出力端子６２Ｃ－３との間に第３の単位スイッチ２０１－３が、それぞれ設けられている。
【0051】
第１乃至第３の単位スイッチ２０１－１～２０１－３は、先に図１に示された単位スイッチ１０１，１０２と基本的に同様の構成を有してなるもので、ここでの再度の詳細な説明は省略することとする。
なお、第１乃至第３の単位スイッチ２０１－１～２０１－３は、制御端子６４Ｃ－１～６４Ｃ－３に印加される制御電圧によって、それぞれのＯＮ・ＯＦＦが制御されるものとなっている。
なお、第１乃至第３の単位スイッチ２０１－１～２０１－３は、制御端子６４Ｃ－１～６４Ｃ－３に印加される制御電圧によって、それぞれのＯＮ・ＯＦＦが制御されるものとなっている。
【0052】
また、第１の個別入出力端子６２Ｃ－１と接地との間に、第１のシャントスイッチ２０３－１が、第２の個別入出力端子６２Ｃ－２と接地との間に、第２のシャントスイッチ２０３－２が、第３の個別入出力端子６２Ｃ－３と接地との間に、第３のシャントスイッチ２０３－３が、それぞれ設けられている。
第１乃至第３のシャントスイッチ２０３－１～２０３－３は、先に図１に示されたシャントスイッチ１０３，１０４と基本的に同様の構成を有してなるものであり、ここでの再度の詳細な説明は省略することとする。
なお、第１乃至第３のシャントスイッチ２０３－１～２０３－３は、制御端子６５Ｃ－１～６５Ｃ－３に印加される制御電圧によって、それぞれのＯＮ・ＯＦＦが制御されるものとなっている。
第１乃至第３のシャントスイッチ２０３－１～２０３－３は、先に図１に示されたシャントスイッチ１０３，１０４と基本的に同様の構成を有してなるものであり、ここでの再度の詳細な説明は省略することとする。
なお、第１乃至第３のシャントスイッチ２０３－１～２０３－３は、制御端子６５Ｃ－１～６５Ｃ－３に印加される制御電圧によって、それぞれのＯＮ・ＯＦＦが制御されるものとなっている。
【0053】
上述したそれぞれの半導体スイッチ回路においては、基本的にシャントスイッチが個別入出力端子に接続される構成を説明したが、シャントスイッチを設ける位置は、これに限定されるものではない。
例えば、図６に示されたように、第３の入出力端子６１Ｄ、第４の入出力端子６２Ｄ間に直列接続されて設けられた第１及び第２の単位スイッチ３０１，３０２の相互の接続点と接地との間に、シャントスイッチ３０３を設ける構成としても良い。
なお、この場合、第２の単位スイッチ３０２側にも大電力が入力される場合には、第２の単位スイッチ３０２の入力側のＦＥＴのドレイン・ソース間に補正容量を付加する構成とすると好適である。
例えば、図６に示されたように、第３の入出力端子６１Ｄ、第４の入出力端子６２Ｄ間に直列接続されて設けられた第１及び第２の単位スイッチ３０１，３０２の相互の接続点と接地との間に、シャントスイッチ３０３を設ける構成としても良い。
なお、この場合、第２の単位スイッチ３０２側にも大電力が入力される場合には、第２の単位スイッチ３０２の入力側のＦＥＴのドレイン・ソース間に補正容量を付加する構成とすると好適である。
【0054】
なお、上述した本発明の実施の形態における半導体スイッチ回路は、単位スイッチを２つのＦＥＴの直列接続による構成として説明したが、２つに限定される必要はない。３つ以上のＦＥＴの直列接続による構成においても、使用するＦＥＴのゲート幅が大きい場合は、本発明の実施の形態と同様に寄生容量の影響により大信号入力時にＯＦＦ状態の入出力端子における直流電圧が上昇し、アイソレーション特性が劣化することがある。
ここで、単位スイッチが３つ以上のＦＥＴの直列接続による構成の場合には、各ＦＥＴのそれぞれに接続点に寄生容量が存在することになる。つまり、寄生容量が複数存在するため、補正容量の容量値は、上述した実施の形態のように各寄生容量の容量値に近い値に設定することは適切ではない場合がある。
その場合には、大信号が入力される入出力端子（図１、図５に示す共通入出力端子６１、６１Ｃ、図４に示す第１の入出力端子６１Ｂ、図６に示す第３の入出力端子６１Ｄ）に接続されるＦＥＴのドレイン・ソース間に補正容量を接続すると共に、補正容量の容量値を、大信号が入力される入出力端子に接続される単位スイッチのＦＥＴのドレイン・ソース間の交流電圧と、単位スイッチの出力に接続されるＦＥＴのドレイン・ソース間の交流電圧が等しくなるように設定することで、すなわち、ゲート・ドレイン（又はソース）間に付加容量が接続されるＦＥＴの交流電圧が等しくなるように設定することで、大信号入力時におけるアイソレーションの劣化を防止することができる。
ここで、単位スイッチが３つ以上のＦＥＴの直列接続による構成の場合には、各ＦＥＴのそれぞれに接続点に寄生容量が存在することになる。つまり、寄生容量が複数存在するため、補正容量の容量値は、上述した実施の形態のように各寄生容量の容量値に近い値に設定することは適切ではない場合がある。
その場合には、大信号が入力される入出力端子（図１、図５に示す共通入出力端子６１、６１Ｃ、図４に示す第１の入出力端子６１Ｂ、図６に示す第３の入出力端子６１Ｄ）に接続されるＦＥＴのドレイン・ソース間に補正容量を接続すると共に、補正容量の容量値を、大信号が入力される入出力端子に接続される単位スイッチのＦＥＴのドレイン・ソース間の交流電圧と、単位スイッチの出力に接続されるＦＥＴのドレイン・ソース間の交流電圧が等しくなるように設定することで、すなわち、ゲート・ドレイン（又はソース）間に付加容量が接続されるＦＥＴの交流電圧が等しくなるように設定することで、大信号入力時におけるアイソレーションの劣化を防止することができる。
【産業上の利用可能性】
【0055】
大信号入力時における入出力端子の直流電圧上昇とアイソレーション劣化の抑制が所望される半導体スイッチ回路に適用できる。
【符号の説明】
【0056】
５１…第１の補正容量
５２…第２の補正容量
６１…共通入出力端子
６２…第１の個別入出力端子
６３…第２の個別入出力端子
１０１…第１の単位スイッチ
１０２…第２の単位スイッチ
１０３…第１のシャントスイッチ
１０４…第２のシャントスイッチ
５２…第２の補正容量
６１…共通入出力端子
６２…第１の個別入出力端子
６３…第２の個別入出力端子
１０１…第１の単位スイッチ
１０２…第２の単位スイッチ
１０３…第１のシャントスイッチ
１０４…第２のシャントスイッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】