(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023146474
(43)【公開日】2023-10-12
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20231004BHJP
H01L 21/8234 20060101ALI20231004BHJP
H10B 41/10 20230101ALI20231004BHJP
H10B 41/30 20230101ALI20231004BHJP
【ＦＩ】
H01L29/78 301D
H01L29/78 301G
H01L27/088 B
H01L27/088 C
H01L27/11519
H01L27/11521
H01L29/78 371
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022053668
(22)【出願日】2022-03-29
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】関口 勇士
【テーマコード（参考）】
5F048
5F083
5F101
5F140
【Ｆターム（参考）】
5F048AA05
5F048AA09
5F048AB01
5F048AC01
5F048AC03
5F048BA01
5F048BB02
5F048BB05
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5F048BF16
5F048BG13
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5F083EP02
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5F083JA02
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5F140CC03
5F140CC08
5F140CF00
5F140DA03
(57)【要約】
【課題】ＦＬＯＴＯＸ型ＥＥＰＲＯＭと同じの半導体基板上に作成することが容易で、耐圧設定、ＯＮ抵抗設定を調整することができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、ＤＭＯＳトランジスタ１００をｐ型の半導体基板１上に備える。ＤＭＯＳトランジスタ１００は、ディープｐ型ウェル３と、ディープｎ型ウェル５と、ＤＭＯＳ－ｎ型ソース領域１４と、ＤＭＯＳ－ｎ型ドレイン領域９と、ＤＭＯＳゲート絶縁膜７と、を備える。ＤＭＯＳトランジスタ１００は、ＤＭＯＳゲート絶縁膜７を介してＤＭＯＳチャネル領域にあるディープｎ型ウェル５に対向するＰＯＬＹ－Ｓｉ層８と、ＰＯＬＹ－Ｓｉ層を覆うように形成されたＯＮＯ膜１１と、ＯＮＯ膜１１およびＤＭＯＳゲート絶縁膜７に跨って形成され、ＰＯＬＹ－Ｓｉ層８およびＤＭＯＳゲート絶縁膜７を介してＤＭＯＳチャネル領域に対向するＰＯＬＹ－Ｓｉ層１３と、を備える。
【選択図】図１
【解決手段】半導体装置は、ＤＭＯＳトランジスタ１００をｐ型の半導体基板１上に備える。ＤＭＯＳトランジスタ１００は、ディープｐ型ウェル３と、ディープｎ型ウェル５と、ＤＭＯＳ－ｎ型ソース領域１４と、ＤＭＯＳ－ｎ型ドレイン領域９と、ＤＭＯＳゲート絶縁膜７と、を備える。ＤＭＯＳトランジスタ１００は、ＤＭＯＳゲート絶縁膜７を介してＤＭＯＳチャネル領域にあるディープｎ型ウェル５に対向するＰＯＬＹ－Ｓｉ層８と、ＰＯＬＹ－Ｓｉ層を覆うように形成されたＯＮＯ膜１１と、ＯＮＯ膜１１およびＤＭＯＳゲート絶縁膜７に跨って形成され、ＰＯＬＹ－Ｓｉ層８およびＤＭＯＳゲート絶縁膜７を介してＤＭＯＳチャネル領域に対向するＰＯＬＹ－Ｓｉ層１３と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
ＤＭＯＳトランジスタを第１導電型の半導体基板上に備える半導体装置であって、
前記半導体基板の前記ＤＭＯＳトランジスタ用の領域に形成されたＤＭＯＳ第１導電型ウェルと、
前記ＤＭＯＳ第１導電型ウェルと隣接して形成されたＤＭＯＳ第２導電型ウェルと、
前記ＤＭＯＳ第１導電型ウェルの内方領域に形成されたＤＭＯＳ第２導電型ソース領域と、
前記ＤＭＯＳ第２導電型ウェルの内方領域に形成されたＤＭＯＳ第２導電型ドレイン領域と、
前記ＤＭＯＳ第２導電型ソース領域と前記ＤＭＯＳ第２導電型ドレイン領域との間のＤＭＯＳチャネル領域を覆うように形成されたＤＭＯＳゲート絶縁膜と、
前記ＤＭＯＳゲート絶縁膜を介して前記ＤＭＯＳチャネル領域にある前記ＤＭＯＳ第２導電型ウェルに対向するＤＭＯＳ第１ゲート電極と、
前記ＤＭＯＳ第１ゲート電極を覆うように形成されたＤＭＯＳ層間絶縁膜と、
前記ＤＭＯＳ層間絶縁膜および前記ＤＭＯＳゲート絶縁膜に跨って形成され、前記ＤＭＯＳ第１ゲート電極および前記ＤＭＯＳゲート絶縁膜を介して前記ＤＭＯＳチャネル領域に対向するＤＭＯＳ第２ゲート電極と、を備える半導体装置。
前記半導体基板の前記ＤＭＯＳトランジスタ用の領域に形成されたＤＭＯＳ第１導電型ウェルと、
前記ＤＭＯＳ第１導電型ウェルと隣接して形成されたＤＭＯＳ第２導電型ウェルと、
前記ＤＭＯＳ第１導電型ウェルの内方領域に形成されたＤＭＯＳ第２導電型ソース領域と、
前記ＤＭＯＳ第２導電型ウェルの内方領域に形成されたＤＭＯＳ第２導電型ドレイン領域と、
前記ＤＭＯＳ第２導電型ソース領域と前記ＤＭＯＳ第２導電型ドレイン領域との間のＤＭＯＳチャネル領域を覆うように形成されたＤＭＯＳゲート絶縁膜と、
前記ＤＭＯＳゲート絶縁膜を介して前記ＤＭＯＳチャネル領域にある前記ＤＭＯＳ第２導電型ウェルに対向するＤＭＯＳ第１ゲート電極と、
前記ＤＭＯＳ第１ゲート電極を覆うように形成されたＤＭＯＳ層間絶縁膜と、
前記ＤＭＯＳ層間絶縁膜および前記ＤＭＯＳゲート絶縁膜に跨って形成され、前記ＤＭＯＳ第１ゲート電極および前記ＤＭＯＳゲート絶縁膜を介して前記ＤＭＯＳチャネル領域に対向するＤＭＯＳ第２ゲート電極と、を備える半導体装置。
【請求項2】
前記ＤＭＯＳゲート絶縁膜は、
前記ＤＭＯＳ第１ゲート電極と前記ＤＭＯＳ第２導電型ウェルとの間に形成された第１絶縁膜と、
前記ＤＭＯＳ第２ゲート電極と前記ＤＭＯＳ第１導電型ウェルとの間に形成され、前記第１絶縁膜より膜厚が薄い第２絶縁膜とを含む、請求項１に記載の半導体装置。
前記ＤＭＯＳ第１ゲート電極と前記ＤＭＯＳ第２導電型ウェルとの間に形成された第１絶縁膜と、
前記ＤＭＯＳ第２ゲート電極と前記ＤＭＯＳ第１導電型ウェルとの間に形成され、前記第１絶縁膜より膜厚が薄い第２絶縁膜とを含む、請求項１に記載の半導体装置。
【請求項3】
前記ＤＭＯＳ第１ゲート電極および前記ＤＭＯＳ第２ゲート電極は、ポリシリコン膜で形成されている、請求項１または請求項２に記載の半導体装置。
【請求項4】
前記ＤＭＯＳ層間絶縁膜は、ＯＮＯ膜で形成されている、請求項２に記載の半導体装置。
【請求項5】
前記ＯＮＯ膜は、前記ＤＭＯＳ第１ゲート電極の側面に形成された部分から、前記ＤＭＯＳ第２ゲート電極と前記ＤＭＯＳゲート絶縁膜との間に延びた部分を有する形状である、請求項４に記載の半導体装置。
【請求項6】
前記ＤＭＯＳチャネル領域において、
前記ＤＭＯＳ第２ゲート電極と前記ＤＭＯＳ第１導電型ウェルとの間に前記第２絶縁膜が形成された領域、
前記ＤＭＯＳ第２ゲート電極と前記ＤＭＯＳ第１導電型ウェルとの間に前記第１絶縁膜および前記ＯＮＯ膜が形成された領域、
前記ＤＭＯＳ第２ゲート電極と前記ＤＭＯＳ第２導電型ウェルとの間に前記第１絶縁膜および前記ＯＮＯ膜が形成された領域、
前記ＤＭＯＳ第２ゲート電極と前記ＤＭＯＳ第２導電型ウェルとの間に前記第１絶縁膜、前記ＤＭＯＳ第１ゲート電極および前記ＯＮＯ膜が形成された領域、が前記ＤＭＯＳ第２導電型ソース領域から前記ＤＭＯＳ第２導電型ドレイン領域までの間に順に形成されている、請求項５に記載の半導体装置。
前記ＤＭＯＳ第２ゲート電極と前記ＤＭＯＳ第１導電型ウェルとの間に前記第２絶縁膜が形成された領域、
前記ＤＭＯＳ第２ゲート電極と前記ＤＭＯＳ第１導電型ウェルとの間に前記第１絶縁膜および前記ＯＮＯ膜が形成された領域、
前記ＤＭＯＳ第２ゲート電極と前記ＤＭＯＳ第２導電型ウェルとの間に前記第１絶縁膜および前記ＯＮＯ膜が形成された領域、
前記ＤＭＯＳ第２ゲート電極と前記ＤＭＯＳ第２導電型ウェルとの間に前記第１絶縁膜、前記ＤＭＯＳ第１ゲート電極および前記ＯＮＯ膜が形成された領域、が前記ＤＭＯＳ第２導電型ソース領域から前記ＤＭＯＳ第２導電型ドレイン領域までの間に順に形成されている、請求項５に記載の半導体装置。
【請求項7】
前記ＤＭＯＳ第１ゲート電極は、電気的に接続されているコンタクト導体と、前記コンタクト導体と電気的に接続されている配線と、を有する、請求項１または請求項２に記載の半導体装置。
【請求項8】
ＤＭＯＳトランジスタと、ＥＥＰＲＯＭとを共通の第１導電型の半導体基板上に備える半導体装置の製造方法であって、
前記半導体基板の前記ＤＭＯＳトランジスタ用の領域に第１導電型の不純物を選択的に導入することによって、ＤＭＯＳ第１導電型ウェルを形成する工程と、
前記半導体基板の前記ＤＭＯＳトランジスタ用の領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ウェルを形成する工程と、
前記半導体基板の前記ＥＥＰＲＯＭ用の領域に第１導電型の不純物を選択的に導入することによって、前記ＤＭＯＳ第１導電型ウェルと比べて不純物濃度が低く、拡散が深いＥＥＰＲＯＭ第１導電型ウェルを形成する工程と、
前記ＥＥＰＲＯＭ第１導電型ウェルの一部の領域に第２導電型の不純物を選択的に導入することによって、前記ＤＭＯＳ第２導電型ウェルと比べて不純物濃度が高いＥＥＰＲＯＭ第２導電型ウェルを形成する工程と、
前記ＤＭＯＳ第１導電型ウェルの一部、前記ＤＭＯＳ第２導電型ウェル、および前記ＥＥＰＲＯＭ用の領域に第１絶縁膜を形成する工程と、
前記ＥＥＰＲＯＭ第２導電型ウェルの領域を覆う前記第１絶縁膜の一部の膜厚を薄くする工程と、
前記ＤＭＯＳ第１導電型ウェルの領域にＤＭＯＳ第１ゲート電極を、前記ＥＥＰＲＯＭ第１導電型ウェルの領域にＥＥＰＲＯＭ第１ゲート電極を形成し、前記ＥＥＰＲＯＭ第１導電型ウェルおよび前記ＥＥＰＲＯＭ第２導電型ウェルを跨ぐ領域にＥＥＰＲＯＭ第２ゲート電極をそれぞれ形成する工程と、
前記ＤＭＯＳ第２導電型ウェルの内方領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ドレイン領域を形成し、前記ＥＥＰＲＯＭ第１導電型ウェルおよび前記ＥＥＰＲＯＭ第２導電型ウェルに第２導電型の不純物を選択的に導入することによって、ＥＥＰＲＯＭ第２導電型拡散領域を形成する工程と、
ＤＭＯＳチャネル領域および前記ＥＥＰＲＯＭ用の領域にＯＮＯ膜を形成する工程と、
前記第１絶縁膜を形成していない前記ＤＭＯＳ第１導電型ウェルの領域に、前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、
前記ＤＭＯＳ第１導電型ウェルおよび前記ＤＭＯＳ第１ゲート電極を跨ぐ領域にＤＭＯＳ第２ゲート電極を、前記ＥＥＰＲＯＭ第２ゲート電極を覆ってＥＥＰＲＯＭ第３ゲート電極をそれぞれ形成する工程と、
前記ＤＭＯＳ第１導電型ウェルの内方領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ソース領域を形成する工程と、を含む半導体装置の製造方法。
前記半導体基板の前記ＤＭＯＳトランジスタ用の領域に第１導電型の不純物を選択的に導入することによって、ＤＭＯＳ第１導電型ウェルを形成する工程と、
前記半導体基板の前記ＤＭＯＳトランジスタ用の領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ウェルを形成する工程と、
前記半導体基板の前記ＥＥＰＲＯＭ用の領域に第１導電型の不純物を選択的に導入することによって、前記ＤＭＯＳ第１導電型ウェルと比べて不純物濃度が低く、拡散が深いＥＥＰＲＯＭ第１導電型ウェルを形成する工程と、
前記ＥＥＰＲＯＭ第１導電型ウェルの一部の領域に第２導電型の不純物を選択的に導入することによって、前記ＤＭＯＳ第２導電型ウェルと比べて不純物濃度が高いＥＥＰＲＯＭ第２導電型ウェルを形成する工程と、
前記ＤＭＯＳ第１導電型ウェルの一部、前記ＤＭＯＳ第２導電型ウェル、および前記ＥＥＰＲＯＭ用の領域に第１絶縁膜を形成する工程と、
前記ＥＥＰＲＯＭ第２導電型ウェルの領域を覆う前記第１絶縁膜の一部の膜厚を薄くする工程と、
前記ＤＭＯＳ第１導電型ウェルの領域にＤＭＯＳ第１ゲート電極を、前記ＥＥＰＲＯＭ第１導電型ウェルの領域にＥＥＰＲＯＭ第１ゲート電極を形成し、前記ＥＥＰＲＯＭ第１導電型ウェルおよび前記ＥＥＰＲＯＭ第２導電型ウェルを跨ぐ領域にＥＥＰＲＯＭ第２ゲート電極をそれぞれ形成する工程と、
前記ＤＭＯＳ第２導電型ウェルの内方領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ドレイン領域を形成し、前記ＥＥＰＲＯＭ第１導電型ウェルおよび前記ＥＥＰＲＯＭ第２導電型ウェルに第２導電型の不純物を選択的に導入することによって、ＥＥＰＲＯＭ第２導電型拡散領域を形成する工程と、
ＤＭＯＳチャネル領域および前記ＥＥＰＲＯＭ用の領域にＯＮＯ膜を形成する工程と、
前記第１絶縁膜を形成していない前記ＤＭＯＳ第１導電型ウェルの領域に、前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、
前記ＤＭＯＳ第１導電型ウェルおよび前記ＤＭＯＳ第１ゲート電極を跨ぐ領域にＤＭＯＳ第２ゲート電極を、前記ＥＥＰＲＯＭ第２ゲート電極を覆ってＥＥＰＲＯＭ第３ゲート電極をそれぞれ形成する工程と、
前記ＤＭＯＳ第１導電型ウェルの内方領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ソース領域を形成する工程と、を含む半導体装置の製造方法。
【請求項9】
前記ＤＭＯＳ第１ゲート電極は、前記ＤＭＯＳトランジスタのＬＯＣＯＳ酸化層に代えて形成されている、請求項８に記載の半導体装置の製造方法。
【請求項10】
前記半導体基板が、高耐圧ＣＭＯＳトランジスタと、低耐圧ＣＭＯＳトランジスタとをさらに備え、
前記第１絶縁膜は、前記高耐圧ＣＭＯＳトランジスタの高耐圧ゲート絶縁膜を形成する工程で形成され、
前記第２絶縁膜は、前記低耐圧ＣＭＯＳトランジスタの低耐圧ゲート絶縁膜を形成する工程で形成される、請求項８または請求項９に記載の半導体装置の製造方法。
前記第１絶縁膜は、前記高耐圧ＣＭＯＳトランジスタの高耐圧ゲート絶縁膜を形成する工程で形成され、
前記第２絶縁膜は、前記低耐圧ＣＭＯＳトランジスタの低耐圧ゲート絶縁膜を形成する工程で形成される、請求項８または請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
高耐圧電界効果トランジスタとして、高耐圧ＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）トランジスタが知られている。たとえば、特開２００９－３２８２０号公報（特許文献１）に、高耐圧ＤＭＯＳトランジスタの構成が開示されている。また近年、メモリ機能を搭載したＬＳＩ（Large Scale Integration）の開発が進められている。たとえば、従来のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）プロセス、あるいはＢＣＤＭＯＳ（Bipolar CMOS Double-diffused MOS）プロセスをそのまま使用したメモリの開発が進められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００９－３２８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、ＦＬＯＴＯＸ（FLOating gate Tunnel OXide）型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）を搭載した半導体装置の開発は、ＥＥＰＲＯＭプロセスが他のプロセスに比べて特殊な工程が多いことと、逆に高耐圧ＤＭＯＳトランジスタに必要な構造や工程がＥＥＰＲＯＭに不要であるため、あまり進んでいない。また、高耐圧ＤＭＯＳトランジスタには、様々な耐圧設定、ＯＮ抵抗設定があるので、素子のサイズ、構造、および作成方法などを変えて作成した上で必要な仕様に合わせる必要がある。そのため、素子のサイズ、構造、および作成方法などを変えた高耐圧ＤＭＯＳトランジスタをあらかじめ半導体基板上に作成しておくことがあり、素子数が増加して管理が困難になるという問題があった。
【0005】
本開示の半導体装置の目的は、ＦＬＯＴＯＸ型ＥＥＰＲＯＭと同じの半導体基板上に作成することが容易で、耐圧設定、ＯＮ抵抗設定を調整することができる半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0006】
本開示は、ＤＭＯＳトランジスタを第１導電型の半導体基板上に備える半導体装置である。半導体装置は、半導体基板のＤＭＯＳトランジスタ用の領域に形成されたＤＭＯＳ第１導電型ウェルと、ＤＭＯＳ第１導電型ウェルと隣接して形成されたＤＭＯＳ第２導電型ウェルと、ＤＭＯＳ第１導電型ウェルの内方領域に形成されたＤＭＯＳ第２導電型ソース領域と、ＤＭＯＳ第２導電型ウェルの内方領域に形成されたＤＭＯＳ第２導電型ドレイン領域と、ＤＭＯＳ第２導電型ソース領域とＤＭＯＳ第２導電型ドレイン領域との間のＤＭＯＳチャネル領域を覆うように形成されたＤＭＯＳゲート絶縁膜と、を備える。半導体装置は、ＤＭＯＳゲート絶縁膜を介してＤＭＯＳチャネル領域にあるＤＭＯＳ第２導電型ウェルに対向するＤＭＯＳ第１ゲート電極と、ＤＭＯＳ第１ゲート電極を覆うように形成されたＤＭＯＳ層間絶縁膜と、ＤＭＯＳ層間絶縁膜およびＤＭＯＳゲート絶縁膜に跨って形成され、ＤＭＯＳ第１ゲート電極およびＤＭＯＳゲート絶縁膜を介してＤＭＯＳチャネル領域に対向するＤＭＯＳ第２ゲート電極と、を備える。
【発明の効果】
【0007】
本開示に係る半導体装置によれば、ＤＭＯＳ第１ゲート電極およびＤＭＯＳ第２ゲート電極を備えるので、ＦＬＯＴＯＸ型ＥＥＰＲＯＭと同じの半導体基板上に作成することが容易で、耐圧設定、ＯＮ抵抗設定を調整することができる。
【図面の簡単な説明】
【0008】
【図1】実施の形態に従う半導体装置の模式断面図である。
【図2】実施の形態に従う半導体装置の平面図である。
【図3】半導体装置の製造工程を説明するための第１の断面図である。
【図4】半導体装置の製造工程を説明するための第１の平面図である。
【図5】半導体装置の製造工程を説明するための第２の断面図である。
【図6】半導体装置の製造工程を説明するための第３の断面図である。
【図7】半導体装置の製造工程を説明するための第２の平面図である。
【図8】半導体装置の製造工程を説明するための第４の断面図である。
【図9】半導体装置の製造工程を説明するための第５の断面図である。
【図10】半導体装置の製造工程を説明するための第３の平面図である。
【発明を実施するための形態】
【0009】
以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0010】
［実施の形態］
（半導体装置の構成）
図１は、実施の形態に従う半導体装置の模式断面図である。図２は、実施の形態に従う半導体装置の平面図である。図１には、図２におけるＩ－Ｉ断面が示されている。図１では、図面を理解容易とするため後述するシリサイド膜１７および層間膜１８は取り除かれている。以下では、図１および図２を参照して、半導体装置の構成について説明する。
（半導体装置の構成）
図１は、実施の形態に従う半導体装置の模式断面図である。図２は、実施の形態に従う半導体装置の平面図である。図１には、図２におけるＩ－Ｉ断面が示されている。図１では、図面を理解容易とするため後述するシリサイド膜１７および層間膜１８は取り除かれている。以下では、図１および図２を参照して、半導体装置の構成について説明する。
【0011】
半導体装置は、高耐圧ＤＭＯＳ（Double diffused Metal Oxide Semiconductor）トランジスタ１００を含む。半導体装置は、高耐圧ＤＭＯＳトランジスタ１００以外に、後述するＦＬＯＴＯＸ（FLOating gate Tunnel OXide）型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）２００と、高耐圧ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ３００と、低耐圧ＣＭＯＳトランジスタ４００とが共通のｐ型の半導体基板（たとえば、シリコン基板）１上に設けられている。
【0012】
半導体基板１の表面部には、高耐圧ＤＭＯＳトランジスタ１００、ＥＥＰＲＯＭ２００、高耐圧ＣＭＯＳトランジスタ３００、低耐圧ＣＭＯＳトランジスタ４００を互いに分離するための素子分離部２が形成してある。素子分離部２は、高耐圧ＤＭＯＳトランジスタ１００、ＥＥＰＲＯＭ２００、高耐圧ＣＭＯＳトランジスタ３００、低耐圧ＣＭＯＳトランジスタ４００がそれぞれ形成される領域を矩形状に取り囲んでいる。そして、素子分離部２は、半導体基板１の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２μｍ～０．５μｍのシャロートレンチ）に、酸化シリコン（ＳｉＯ２）等の絶縁物が埋め込まれた構造（ＳＴＩ（Shallow Trench Isolation）構造）である。
【0013】
この素子分離部２によって区画された高耐圧ＤＭＯＳトランジスタ１００用の領域のサイズは、たとえば、１０μｍ～１００μｍである。高耐圧ＤＭＯＳトランジスタ１００用の領域には、この領域を矩形状に取り囲む素子分離部２の辺に沿って、ＤＭＯＳ第１導電型ウェルの一例としてのディープｐ型ウェル３と、ＤＭＯＳ第２導電型ウェルの一例としてのディープｎ型ウェル５とが形成されている。
【0014】
ディープｐ型ウェル３の内方領域には、ＤＭＯＳ第２導電型ソース領域の一例としてのＤＭＯＳ－ｎ型ソース領域１４が形成され、ディープｎ型ウェル５の内方領域には、ＤＭＯＳ第２導電型ドレイン領域の一例としてのＤＭＯＳ－ｎ型ドレイン領域９が形成されている。図２に示すように、ＤＭＯＳ－ｎ型ドレイン領域９にはドレイン電極Ｄが設けられている。ＤＭＯＳ－ｎ型ソース領域１４とＤＭＯＳ－ｎ型ドレイン領域９とは、半導体基板１の表面に沿って互いに間隔を空けて形成されている。このＤＭＯＳ－ｎ型ソース領域１４とＤＭＯＳ－ｎ型ドレイン領域９との間の領域が、高耐圧ＤＭＯＳトランジスタ１００のチャネル領域である。
【0015】
ディープｐ型ウェル３の内方領域には、ＤＭＯＳ－ｎ型ソース領域１４とは別にＤＭＯＳ－ｐ型コンタクト領域２１が形成されている。ＤＭＯＳ－ｐ型コンタクト領域２１は、ＤＭＯＳ－ｎ型ソース領域１４に対してＤＭＯＳ－ｎ型ドレイン領域９の側とは反対側にＤＭＯＳ－ｎ型ソース領域１４に接して形成されている。ＤＭＯＳ－ｐ型コンタクト領域２１は、高耐圧ＤＭＯＳトランジスタ１００のバックゲートとして機能する。図２に示すように、ＤＭＯＳ－ｐ型コンタクト領域２１に設けた電極Ｓａは、ＤＭＯＳ－ｎ型ソース領域１４に設けたソース電極Ｓと電気的に接続され、ＤＭＯＳ－ｐ型コンタクト領域２１とＤＭＯＳ－ｎ型ソース領域１４とは同電位となる。
【0016】
高耐圧ＤＭＯＳトランジスタ１００用の領域において半導体基板１の表面には、ＤＭＯＳゲート絶縁膜７，１２が形成されている。ＤＭＯＳゲート絶縁膜７は、ディープｎ型ウェル５およびディープｐ型ウェル３の一部に形成され、ＤＭＯＳゲート絶縁膜７は、ディープｐ型ウェル３に形成されている。ディープｎ型ウェル５と対向する位置には、ＤＭＯＳゲート絶縁膜７を挟んでディープｎ型ウェル５とＤＭＯＳ第１ゲート電極の一例としてのＰＯＬＹ－Ｓｉ層８が形成されている。
【0017】
さらに、ディープｎ型ウェル５およびディープｐ型ウェル３と対向する位置には、ＤＭＯＳゲート絶縁膜７，１２を挟んで、一部がＰＯＬＹ－Ｓｉ層８を乗り上げるようにＤＭＯＳ第２ゲート電極の一例としてのＰＯＬＹ－Ｓｉ層１３が形成されている。ＰＯＬＹ－Ｓｉ層８とＰＯＬＹ－Ｓｉ層１３との間には、ＤＭＯＳ層間絶縁膜の一例としてのシリコン酸化膜と窒化膜の積層膜であるＯＮＯ膜１１が形成されている。
【0018】
高耐圧ＤＭＯＳトランジスタ１００は、ＰＯＬＹ－Ｓｉ層８とＰＯＬＹ－Ｓｉ層１３との２層のＰＯＬＹ－Ｓｉ層でゲート電極を構成している。ＰＯＬＹ－Ｓｉ層８およびＰＯＬＹ－Ｓｉ層１３は、コンタクト導体と、当該コンタクト導体と電気的に接続されている配線とをそれぞれ有している。そのため、ＰＯＬＹ－Ｓｉ層１３は、高耐圧ＤＭＯＳトランジスタ１００の通常のゲート電極Ｇとして機能し、ＰＯＬＹ－Ｓｉ層８は、ゲート電極Ｇとは独立して電圧を印加することができる耐圧調整用ゲート電極Ｃとして機能する。耐圧調整用ゲート電極Ｃに負バイアスを印加することで、ドレイン電極Ｄに印加された高い正バイアスを打ち消し、ゲート電極Ｇとドレイン電極Ｄとの間の耐圧を高くすることができる。また、耐圧調整用ゲート電極Ｃに印加する負バイアスを変更することで、ゲート電極Ｇとドレイン電極Ｄとの間の耐圧を調整したり、ＰＯＬＹ－Ｓｉ層８の直下に形成されるチャネル領域の深さを変えてＯＮ抵抗を調整したりして、高耐圧ＤＭＯＳトランジスタ１００の最適な耐圧とＯＮ抵抗を設定することができる。そのため、素子のサイズ、構造、および作成方法などを変えた高耐圧ＤＭＯＳトランジスタ１００をあらかじめ半導体基板１上に作成しておく必要がない。
【0019】
一般的な高耐圧ＤＭＯＳトランジスタでは、ゲートとドレインとの間に挿入されるように、半導体基板の表面にＬＯＣＯＳ（LOCal Oxidation of Silicon）酸化膜が形成されている。しかし、本開示の高耐圧ＤＭＯＳトランジスタ１００では、ＬＯＣＯＳ酸化膜の代わりに、同じ半導体基板１に形成されるＥＥＰＲＯＭ２００のフローティングゲートに使用されるＰＯＬＹ－Ｓｉ層８をゲートとドレインとの間に挿入することで、高耐圧の構造を実現している。後述する高耐圧ＤＭＯＳトランジスタ１００の製造工程で説明するように、ＥＥＰＲＯＭ２００のフローティングゲートを形成する際のフォトマスクや工程で、ＬＯＣＯＳ酸化膜の代わりのＰＯＬＹ－Ｓｉ層８を形成するので、ＬＯＣＯＳ酸化膜を形成するために必要なフォトマスクや工程が不要となり、低コスト化が可能となる。
【0020】
高耐圧ＤＭＯＳトランジスタ１００は、ＰＯＬＹ－Ｓｉ層８とＰＯＬＹ－Ｓｉ層１３との間にＯＮＯ膜１１が形成されていることで、ゲート電極Ｇとドレイン電極Ｄとの間の耐圧を高くすることができる。さらに、図１のチャネル領域の拡大図に示すように、ＤＭＯＳゲート絶縁膜７とＤＭＯＳゲート絶縁膜１２とは、連なって形成されている。また、ＤＭＯＳゲート絶縁膜７の膜厚ｈ１（たとえば、２００～５００Å）は、ＤＭＯＳゲート絶縁膜１２の膜厚ｈ２（たとえば、７０～１５０Å）に比べて厚い。これにより、ＤＭＯＳ－ｎ型ドレイン領域９からＤＭＯＳ－ｎ型ソース領域１４へ向かって、段階的に絶縁膜の厚さが薄くなっている。
【0021】
具体的に、ＤＭＯＳ－ｎ型ドレイン領域９からＤＭＯＳ－ｎ型ソース領域１４へ向かって、第１領域から第４領域までの領域が順に形成されている。第１領域には、ＰＯＬＹ－Ｓｉ層１３（ＤＭＯＳ第２ゲート電極）とディープｎ型ウェル５との間にＤＭＯＳゲート絶縁膜７（第１絶縁膜）、ＰＯＬＹ－Ｓｉ層８（ＤＭＯＳ第１ゲート電極）およびＯＮＯ膜１１が形成されている。第２領域には、ＰＯＬＹ－Ｓｉ層１３とディープｎ型ウェル５との間にＤＭＯＳゲート絶縁膜７およびＯＮＯ膜１１が形成されている。第３領域には、ＰＯＬＹ－Ｓｉ層１３とディープｐ型ウェル３との間にＤＭＯＳゲート絶縁膜７およびＯＮＯ膜１１が形成されている。第４領域には、ＰＯＬＹ－Ｓｉ層１３とディープｐ型ウェル３との間にＤＭＯＳゲート絶縁膜１２（第２絶縁膜）が形成されている。
【0022】
後述する高耐圧ＤＭＯＳトランジスタ１００の製造工程で説明するように、ＤＭＯＳゲート絶縁膜７（第１絶縁膜）には、ＥＥＰＲＯＭ２００および、ＥＥＰＲＯＭ２００の周辺回路を構成する高耐圧ＣＭＯＳトランジスタ３００のゲート酸化膜を使用し、ＤＭＯＳゲート絶縁膜１２（第２絶縁膜）には、ＥＥＰＲＯＭ２００の周辺回路を構成する低耐圧ＣＭＯＳトランジスタ４００のゲート酸化膜を使用する。そのため、高耐圧ＤＭＯＳトランジスタ１００は、低耐圧ＣＭＯＳトランジスタ４００のゲート酸化膜を使用することでＯＮ抵抗を抑えつつ、高耐圧ＣＭＯＳトランジスタ３００のゲート酸化膜でゲート電極Ｇとドレイン電極Ｄとの間の耐圧を高くすることができる。さらに、ＤＭＯＳ－ｎ型ドレイン領域９からＤＭＯＳ－ｎ型ソース領域１４へ向かって、段階的に絶縁膜の厚さを薄くすることで、ドレイン電極Ｄとチャネル領域との間の電界を段階的に緩和し、ゲート電極Ｇとドレイン電極Ｄとの間の耐圧を高くすることができる。
【0023】
ＯＮＯ膜１１は、ＰＯＬＹ－Ｓｉ層８（ＤＭＯＳ第１ゲート電極）の側面に形成された部分から、ＰＯＬＹ－Ｓｉ層１３（ＤＭＯＳ第２ゲート電極）とＤＭＯＳゲート絶縁膜７との間に延びた部分を有する形状である。そのため、高耐圧ＤＭＯＳトランジスタ１００は、ＤＭＯＳゲート絶縁膜７上にＯＮＯ膜１１の一部を残すことで、さらにゲート電極Ｇとドレイン電極Ｄとの間の耐圧を高くすることができる。
【0024】
また、本実施の形態では、ＤＭＯＳゲート絶縁膜７とＤＭＯＳゲート絶縁膜１２との境界は、ディープｎ型ウェル５とディープｐ型ウェル３との境界よりもＤＭＯＳ－ｎ型ソース領域１４の側に設定されている。これにより、ディープｐ型ウェル３とＰＯＬＹ－Ｓｉ層１３との間の一部にＤＭＯＳゲート絶縁膜７が入り込んだ構造となり、ゲート電極Ｇとドレイン電極Ｄとの間の耐圧を高くすることができる。
【0025】
さらに、ＰＯＬＹ－Ｓｉ層１３（ＤＭＯＳ第２ゲート電極）の両側面は、酸化シリコン（ＳｉＯ２）等の絶縁物からなるサイドウォール１５で覆われている。ＤＭＯＳ－ｎ型ソース領域１４とＰＯＬＹ－Ｓｉ層１３との間、すなわち、サイドウォール１５の直下の領域には、ｎ型低濃度層１６が形成されている。こうして、ＬＤＤ（Lightly Doped Drain）構造が形成されている。ｎ型低濃度層１６は、ＤＭＯＳ－ｎ型ソース領域１４よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｎ型低濃度層１６は、ＰＯＬＹ－Ｓｉ層１３に対して自己整合的に形成されており、ＤＭＯＳ－ｎ型ソース領域１４は、サイドウォール１５に対して自己整合的に形成されている。
【0026】
高耐圧ＤＭＯＳトランジスタ１００は、図２に示されるように直方体形状に形成されている。高耐圧ＤＭＯＳトランジスタ１００は、ディープｐ型ウェル３およびディープｎ型ウェル５が形成されている。ディープｐ型ウェル３のｐ型不純物濃度は、たとえば、１０×１０１２ｃｍ－３以上１０×１０１６ｃｍ－３以下である。ディープｎ型ウェル５のｎ型不純物濃度は、たとえば、１０×１０１２ｃｍ－３以上１０×１０１６ｃｍ－３以下である。
【0027】
ディープｐ型ウェル３に、ＤＭＯＳ－ｎ型ソース領域１４およびＤＭＯＳ－ｐ型コンタクト領域２１が形成され、ディープｎ型ウェル５にＤＭＯＳ－ｎ型ドレイン領域９が形成されている。ＤＭＯＳ－ｎ型ソース領域１４とＤＭＯＳ－ｎ型ドレイン領域９と間にＰＯＬＹ－Ｓｉ層８およびＰＯＬＹ－Ｓｉ層１３が形成されている。ＰＯＬＹ－Ｓｉ層１３は、ＰＯＬＹ－Ｓｉ層８の一部に重なるように形成されている。
【0028】
（半導体装置の製造工程）
図３は、半導体装置の製造工程を説明するための第１の断面図である。図４は、半導体装置の製造工程を説明するための第１の平面図である。図４には、図３における高耐圧ＤＭＯＳトランジスタ１００を形成する領域の平面図が示されている。まず、図３（ａ）に示すように、ＳＴＩ構造により、半導体基板１に素子分離部２が形成される。これにより、高耐圧ＤＭＯＳトランジスタ１００、ＥＥＰＲＯＭ２００、高耐圧ＣＭＯＳトランジスタ３００、および低耐圧ＣＭＯＳトランジスタ４００の各アクティブ領域がそれぞれ確保される。高耐圧ＤＭＯＳトランジスタ１００を形成する領域に素子分離部２が形成された平面図を図４（ａ）に示す。
図３は、半導体装置の製造工程を説明するための第１の断面図である。図４は、半導体装置の製造工程を説明するための第１の平面図である。図４には、図３における高耐圧ＤＭＯＳトランジスタ１００を形成する領域の平面図が示されている。まず、図３（ａ）に示すように、ＳＴＩ構造により、半導体基板１に素子分離部２が形成される。これにより、高耐圧ＤＭＯＳトランジスタ１００、ＥＥＰＲＯＭ２００、高耐圧ＣＭＯＳトランジスタ３００、および低耐圧ＣＭＯＳトランジスタ４００の各アクティブ領域がそれぞれ確保される。高耐圧ＤＭＯＳトランジスタ１００を形成する領域に素子分離部２が形成された平面図を図４（ａ）に示す。
【0029】
次に、図３（ｂ）に示すように、ディープｐ型ウェル３，４およびディープｎ型ウェル５，６の形成工程が行われる。具体的には、まず、半導体基板１上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ディープｐ型ウェル３を形成すべき高耐圧ＤＭＯＳトランジスタ１００および低耐圧ＣＭＯＳトランジスタ４００の領域にｐ型不純物イオンが半導体基板１に選択的に注入される。たとえば、ｐ型不純物としてＢ＋イオンが用いられる（以下、同じ）。こうして、ディープｐ型ウェル３が形成される。さらに、半導体基板１上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ディープｐ型ウェル４を形成すべきＥＥＰＲＯＭ２００および高耐圧ＣＭＯＳトランジスタ３００の領域にｐ型不純物イオンが半導体基板１に選択的に注入される。ディープｐ型ウェル４は、ディープｐ型ウェル３に比べて不純物濃度が比較的低く、拡散が深い。
【0030】
次に、半導体基板１上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ディープｎ型ウェル５を形成すべき高耐圧ＤＭＯＳトランジスタ１００および高耐圧ＣＭＯＳトランジスタ３００の領域にｎ型不純物イオンが半導体基板１に選択的に注入される。たとえば、ｎ型不純物としてＡｓ＋イオンまたはＰ＋イオンが用いられる（以下、同じ）。こうして、ディープｎ型ウェル５が形成される。さらに、半導体基板１上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ディープｎ型ウェル６を形成すべきＥＥＰＲＯＭ２００および低耐圧ＣＭＯＳトランジスタ４００の領域にｎ型不純物イオンが半導体基板１に選択的に注入される。ディープｎ型ウェル６は、ディープｎ型ウェル５に比べて不純物濃度が比較的高く、拡散が浅い。高耐圧ＤＭＯＳトランジスタ１００を形成する領域にディープｐ型ウェル３，４およびディープｎ型ウェル５，６が形成された平面図を図４（ｂ）に示す。
【0031】
次に、図３（ｃ）に示すように、ＤＭＯＳゲート絶縁膜７の形成工程が行われる。具体的には、半導体基板１上に高耐圧ＣＭＯＳトランジスタ３００用のゲート絶縁膜としても用いることができる比較的厚めのＤＭＯＳゲート絶縁膜７（たとえば、５００Å程度のＳｉＯ２などの酸化膜）が積層される。
【0032】
次に、図５は、半導体装置の製造工程を説明するための第２の断面図である。図６は、半導体装置の製造工程を説明するための第３の断面図である。図７は、半導体装置の製造工程を説明するための第２の平面図である。まず、図５（ａ）に示すように、ＥＥＰＲＯＭ２００のＴＵＮＮＥＬ酸化膜７ａの形成工程が行われる。具体的には、まず、半導体基板１上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとしてウェットエッチングにより、ＥＥＰＲＯＭ２００のディープｎ型ウェル６上に膜厚が８０－１００ÅのＴＵＮＮＥＬ酸化膜７ａを形成する。ＴＵＮＮＥＬ酸化膜７ａは、ＥＥＰＲＯＭ２００の書き込み時に電子が通過する膜である。
【0033】
次に、図５（ｂ）に示すように、高耐圧ＤＭＯＳトランジスタ１００のＰＯＬＹ－Ｓｉ層８（ＤＭＯＳ第１ゲート電極）、ＥＥＰＲＯＭ２００のゲート電極８ａ，フローティングゲート８ｂ、および高耐圧ＣＭＯＳトランジスタ３００のゲート電極８ｃの形成工程が行われる。具体的には、半導体基板１上にＰＯＬＹ－Ｓｉ層を積層し、所定のパターンのレジスト膜８０が形成され、当該レジスト膜８０をマスクとして、ドライエッチングにより高耐圧ＤＭＯＳトランジスタ１００のＰＯＬＹ－Ｓｉ層８（ＤＭＯＳ第１ゲート電極）、ＥＥＰＲＯＭ２００のゲート電極８ａ，フローティングゲート８ｂ、および高耐圧ＣＭＯＳトランジスタ３００のゲート電極８ｃを形成する。高耐圧ＤＭＯＳトランジスタ１００を形成する領域にＰＯＬＹ－Ｓｉ層８（ＤＭＯＳ第１ゲート電極）が形成された平面図を図７（ａ）に示す。
【0034】
次に、図５（ｃ）に示すように、高耐圧ＤＭＯＳトランジスタ１００のＤＭＯＳ－ｎ型ドレイン領域９、ＥＥＰＲＯＭ２００のｎ型ＬＤＤ領域１０ａ、および高耐圧ＣＭＯＳトランジスタ３００のｎ型ＬＤＤ領域１０ｂの形成工程が行われる。具体的には、半導体基板１上に、所定のパターンのレジスト膜８１が形成され、当該レジスト膜８１をマスクとして、ｎ型不純物イオンが半導体基板１に選択的に注入される。なお、同様の工程で、高耐圧ＣＭＯＳトランジスタ３００のｐ型ＬＤＤ領域１０ｃが形成される。
【0035】
次に、図６（ａ）に示すように、高耐圧ＤＭＯＳトランジスタ１００、ＥＥＰＲＯＭ２００および高耐圧ＣＭＯＳトランジスタ３００のＯＮＯ膜１１の形成工程が行われる。具体的には、半導体基板１上にＯＮＯ膜１１を積層し、所定のパターンのレジスト膜８２が形成され、当該レジスト膜８２をマスクとして、ドライエッチングにより高耐圧ＤＭＯＳトランジスタ１００の一部、および低耐圧ＣＭＯＳトランジスタ４００のＯＮＯ膜１１およびＤＭＯＳゲート絶縁膜７を除去する。
【0036】
次に、図６（ｂ）に示すように、ＰＯＬＹ－Ｓｉ層１３ａの形成工程が行われる。具体的には、高耐圧ＤＭＯＳトランジスタ１００のＤＭＯＳゲート絶縁膜１２および低耐圧ＣＭＯＳトランジスタ４００のゲート絶縁膜（たとえば、８０－１３０Å程度）を形成した後、半導体基板１上に、ＰＯＬＹ－Ｓｉ層１３ａが形成される。
【0037】
次に、図６（ｃ）に示すように、高耐圧ＤＭＯＳトランジスタ１００のＰＯＬＹ－Ｓｉ層１３（ＤＭＯＳ第２ゲート電極）、ＥＥＰＲＯＭ２００のコントロールゲート１３ｂ、および低耐圧ＣＭＯＳトランジスタ４００のゲート電極１３ｃの形成工程が行われる。具体的には、半導体基板１上に積層したＰＯＬＹ－Ｓｉ層１３ａに、所定のパターンのレジスト膜８３が形成され、当該レジスト膜８３をマスクとして、ドライエッチングにより高耐圧ＤＭＯＳトランジスタ１００のＰＯＬＹ－Ｓｉ層１３（ＤＭＯＳ第２ゲート電極）、ＥＥＰＲＯＭ２００のコントロールゲート１３ｂ、および低耐圧ＣＭＯＳトランジスタ４００のゲート電極１３ｃを形成する。高耐圧ＤＭＯＳトランジスタ１００を形成する領域にＰＯＬＹ－Ｓｉ層１３（ＤＭＯＳ第２ゲート電極）が形成された平面図を図７（ｂ）に示す。
【0038】
次に、図８は、半導体装置の製造工程を説明するための第４の断面図である。図９は、半導体装置の製造工程を説明するための第５の断面図である。図１０は、半導体装置の製造工程を説明するための第３の平面図である。まず、図８（ａ）に示すように、高耐圧ＤＭＯＳトランジスタ１００のｎ型ＬＤＤ領域（ｎ型低濃度層１６）、および低耐圧ＣＭＯＳトランジスタ４００のｎ型ＬＤＤ領域１６ａの形成工程が行われる。具体的には、半導体基板１上に、所定のパターンのレジスト膜８４が形成され、当該レジスト膜８４をマスクとして、ｎ型不純物イオンが半導体基板１に選択的に注入される。なお、同様の工程で、低耐圧ＣＭＯＳトランジスタ４００のｐ型ＬＤＤ領域１６ｂが形成される。
【0039】
次に、図８（ｂ）に示すように、高耐圧ＤＭＯＳトランジスタ１００のＰＯＬＹ－Ｓｉ層１３（ＤＭＯＳ第２ゲート電極）などのサイドウォール１５の形成工程が行われる。具体的には、ＣＶＤ法によって、半導体基板１の全面に酸化シリコン（ＳｉＯ２）膜や窒化シリコン（ＳｉＮ）膜等の絶縁膜が５００Å～１０００Å堆積された後、その絶縁膜がドライエッチングによってエッチバックされる。このエッチバックを、高耐圧ＤＭＯＳトランジスタ１００のＰＯＬＹ－Ｓｉ層１３（ＤＭＯＳ第２ゲート電極）、ＥＥＰＲＯＭ２００のゲート電極、高耐圧ＣＭＯＳトランジスタ３００のゲート電極、および低耐圧ＣＭＯＳトランジスタ４００のゲート電極の各々が露出するまで行うと、それらの各両側面にサイドウォール１５が同時に形成される。
【0040】
次に、図８（ｃ）に示すように、半導体基板１上に所定のパターンのレジスト膜８５が形成され、当該レジスト膜８５をマスクとして、高耐圧ＤＭＯＳトランジスタ１００のソース領域、高耐圧ＣＭＯＳトランジスタ３００および低耐圧ＣＭＯＳトランジスタ４００のソース領域およびドレイン領域にｎ型不純物イオンが半導体基板１に選択的に注入される。これにより、高耐圧ＤＭＯＳトランジスタ１００のソース領域にＤＭＯＳ－ｎ型ソース領域１４が形成される。同様に、半導体基板１上に所定のパターンのレジスト膜が形成され、当該レジスト膜をマスクとして、高耐圧ＣＭＯＳトランジスタ３００および低耐圧ＣＭＯＳトランジスタ４００のソース領域およびドレイン領域にｐ型不純物イオンが半導体基板１に選択的に注入される。なお、図示していないが、ディープｐ型ウェル３の内方領域にＤＭＯＳ－ｐ型コンタクト領域２１を形成してもよい。
【0041】
次に、図９（ａ）に示すように、高耐圧ＤＭＯＳトランジスタ１００のＰＯＬＹ－Ｓｉ層１３（ＤＭＯＳ第２ゲート電極）などにシリサイド膜１７を形成する。具体的に、半導体基板１上に酸化膜を３００－１０００Å程度積んだ後、エッチングにより所定の領域の酸化膜、およびＯＮＯ膜１１を除去した後、シリサイド膜１７を形成する。
【0042】
次に、図９（ｂ）に示すように、半導体基板１の全面を覆う層間膜１８が形成され、層間膜１８に複数のコンタクトホールがエッチングにより形成され、これらのコンタクトホールにコンタクト導体１９が埋め込まれる。そして、層間膜１８上に、複数の配線２０が形成され、複数のコンタクト導体１９とそれぞれ電気的に接続される。以上の工程を経て、図１０に示すの高耐圧ＤＭＯＳトランジスタ１００が得られる。
【0043】
以上説明した、実施の形態の半導体装置は、マイコン、ゲートドライバー、その他メモリ機能が必要なＬＳＩ（Large-Scale Integration）に適用することが可能であり、以下のような特徴を有する。
【0044】
半導体装置は、２層のＰＯＬＹ－Ｓｉ層８，１３を有する高耐圧ＤＭＯＳトランジスタ１００を含む。半導体装置は、高耐圧ＤＭＯＳトランジスタ１００とＦｌｏｔｏｘ型のＥＥＰＲＯＭ２００とを同じ半導体基板１上に形成するので、使用フォトマスクを共用して、少ないフォトマスクの枚数で製造する。高耐圧ＤＭＯＳトランジスタ１００は、ゲートとドレインとの間に挿入される局所的に膜厚の厚いＬＯＣＯＳ酸化膜の代わりに、ＥＥＰＲＯＭ２００のフローティングゲートに使用されるＰＯＬＹ－Ｓｉ層８を挟むことで、ゲート電極Ｇとドレイン電極Ｄとの間の耐圧を高くすることができる。また、高耐圧ＤＭＯＳトランジスタ１００は、ＬＯＣＯＳ酸化膜を形成しないので、ＬＯＣＯＳ酸化膜を形成するために必要なフォトマスク、工程などを削減でき、低コスト化が可能である。
【0045】
さらに、高耐圧ＤＭＯＳトランジスタ１００は、ＰＯＬＹ－Ｓｉ層８（ＤＭＯＳ第１ゲート電極）とＰＯＬＹ－Ｓｉ層１３（ＤＭＯＳ第２ゲート電極）との間にＯＮＯ膜１１を形成することで、より高耐圧構造とすることができる。ＥＥＰＲＯＭ２００の書き込み用回路に使用される高耐圧ＣＭＯＳトランジスタ３００のゲート酸化膜を、高耐圧ＤＭＯＳトランジスタ１００のＤＭＯＳゲート絶縁膜７（第１絶縁膜）とすることで、電界を緩和しつつ、ＯＮ抵抗を低減することができる。また、高耐圧ＤＭＯＳトランジスタ１００は、ＤＭＯＳゲート絶縁膜７（第１絶縁膜）上にＯＮＯ膜１１の一部を残すことで、さらに高耐圧構造とすることができる。
【0046】
ＥＥＰＲＯＭ２００に用いられるＴＵＮＮＥＬ酸化膜７ａ、もしくはロジック回路に使用される低耐圧ＣＭＯＳトランジスタ４００のゲート酸化膜を、高耐圧ＤＭＯＳトランジスタ１００のチャネル領域に用いることで、ＯＮ抵抗を下げることができる。ＰＯＬＹ－Ｓｉ層８（ＤＭＯＳ第１ゲート電極）にコンタクト導体１９および配線２０を繋ぐことで、他の端子とは独立して電圧を印加することができる。ＰＯＬＹ－Ｓｉ層８（ＤＭＯＳ第１ゲート電極）に負バイアスを印加することで、ドレイン電極Ｄに印加された高い正バイアスを打ち消し、ゲート電極Ｇとドレイン電極Ｄとの間の耐圧を高くすることができる。その際に印加する負バイアスを変化させることで、ゲート電極Ｇとドレイン電極Ｄとの間の耐圧を調整したり、ＰＯＬＹ－Ｓｉ層８の直下に形成されるチャネル領域の深さを変えてＯＮ抵抗を調整したりして、高耐圧ＤＭＯＳトランジスタ１００の最適な耐圧とＯＮ抵抗を設定することができる。
【0047】
（まとめ）
（１）本開示は、ＤＭＯＳトランジスタを第１導電型の半導体基板上に備える半導体装置である。半導体装置は、半導体基板のＤＭＯＳトランジスタ用の領域に形成されたＤＭＯＳ第１導電型ウェルと、ＤＭＯＳ第１導電型ウェルと隣接して形成されたＤＭＯＳ第２導電型ウェルと、ＤＭＯＳ第１導電型ウェルの内方領域に形成されたＤＭＯＳ第２導電型ソース領域と、ＤＭＯＳ第２導電型ウェルの内方領域に形成されたＤＭＯＳ第２導電型ドレイン領域と、ＤＭＯＳ第２導電型ソース領域とＤＭＯＳ第２導電型ドレイン領域との間のＤＭＯＳチャネル領域を覆うように形成されたＤＭＯＳゲート絶縁膜と、を備える。半導体装置は、ＤＭＯＳゲート絶縁膜を介してＤＭＯＳチャネル領域にあるＤＭＯＳ第２導電型ウェルに対向するＤＭＯＳ第１ゲート電極と、ＤＭＯＳ第１ゲート電極を覆うように形成されたＤＭＯＳ層間絶縁膜と、ＤＭＯＳ層間絶縁膜およびＤＭＯＳゲート絶縁膜に跨って形成され、ＤＭＯＳ第１ゲート電極およびＤＭＯＳゲート絶縁膜を介してＤＭＯＳチャネル領域に対向するＤＭＯＳ第２ゲート電極と、を備える。
（１）本開示は、ＤＭＯＳトランジスタを第１導電型の半導体基板上に備える半導体装置である。半導体装置は、半導体基板のＤＭＯＳトランジスタ用の領域に形成されたＤＭＯＳ第１導電型ウェルと、ＤＭＯＳ第１導電型ウェルと隣接して形成されたＤＭＯＳ第２導電型ウェルと、ＤＭＯＳ第１導電型ウェルの内方領域に形成されたＤＭＯＳ第２導電型ソース領域と、ＤＭＯＳ第２導電型ウェルの内方領域に形成されたＤＭＯＳ第２導電型ドレイン領域と、ＤＭＯＳ第２導電型ソース領域とＤＭＯＳ第２導電型ドレイン領域との間のＤＭＯＳチャネル領域を覆うように形成されたＤＭＯＳゲート絶縁膜と、を備える。半導体装置は、ＤＭＯＳゲート絶縁膜を介してＤＭＯＳチャネル領域にあるＤＭＯＳ第２導電型ウェルに対向するＤＭＯＳ第１ゲート電極と、ＤＭＯＳ第１ゲート電極を覆うように形成されたＤＭＯＳ層間絶縁膜と、ＤＭＯＳ層間絶縁膜およびＤＭＯＳゲート絶縁膜に跨って形成され、ＤＭＯＳ第１ゲート電極およびＤＭＯＳゲート絶縁膜を介してＤＭＯＳチャネル領域に対向するＤＭＯＳ第２ゲート電極と、を備える。
【0048】
本開示に係る半導体装置によれば、ＤＭＯＳ第１ゲート電極およびＤＭＯＳ第２ゲート電極を備えるので、ＦＬＯＴＯＸ型ＥＥＰＲＯＭと同じの半導体基板上に作成することが容易で、耐圧設定、ＯＮ抵抗設定を調整することができる。
【0049】
（２）（１）に記載の半導体装置であって、ＤＭＯＳゲート絶縁膜は、ＤＭＯＳ第１ゲート電極とＤＭＯＳ第２導電型ウェルとの間に形成された第１絶縁膜と、ＤＭＯＳ第２ゲート電極とＤＭＯＳ第１導電型ウェルとの間に形成され、第１絶縁膜より膜厚が薄い第２絶縁膜とを含む。これにより、半導体装置は、絶縁膜の厚さを薄くすることで、ドレイン電極とチャネル領域との間の電界を段階的に緩和し、ゲート電極とドレイン電極との間の耐圧を高くすることができる。
【0050】
（３）（１）または（２）に記載の半導体装置であって、ＤＭＯＳ第１ゲート電極およびＤＭＯＳ第２ゲート電極は、ポリシリコン膜で形成されている。これにより、ＤＭＯＳトランジスタとＥＥＰＲＯＭとの製造工程を共用できる。
【0051】
（４）（１）～（３）のいずれか１項に記載の半導体装置であって、ＤＭＯＳ層間絶縁膜は、ＯＮＯ膜で形成されている。これにより、ＤＭＯＳトランジスタを高耐圧構造にすることができる。
【0052】
（５）（４）に記載の半導体装置であって、ＯＮＯ膜は、ＤＭＯＳ第１ゲート電極の側面に形成された部分から、ＤＭＯＳ第２ゲート電極とＤＭＯＳゲート絶縁膜との間に延びた部分を有する形状である。これにより、ＤＭＯＳトランジスタをより高耐圧構造にすることができる。
【0053】
（６）（５）に記載の半導体装置であって、ＤＭＯＳチャネル領域において、ＤＭＯＳ第２ゲート電極とＤＭＯＳ第１導電型ウェルとの間に第２絶縁膜が形成された領域、ＤＭＯＳ第２ゲート電極とＤＭＯＳ第１導電型ウェルとの間に第１絶縁膜およびＯＮＯ膜が形成された領域、ＤＭＯＳ第２ゲート電極とＤＭＯＳ第２導電型ウェルとの間に第１絶縁膜およびＯＮＯ膜が形成された領域、ＤＭＯＳ第２ゲート電極とＤＭＯＳ第２導電型ウェルとの間に第１絶縁膜、ＤＭＯＳ第１ゲート電極およびＯＮＯ膜が形成された領域、がＤＭＯＳ第２導電型ソース領域からＤＭＯＳ第２導電型ドレイン領域までの間に順に形成されている。これにより、ＤＭＯＳトランジスタを高耐圧構造にすることができる。
【0054】
（７）（１）～（６）のいずれか１項に記載の半導体装置であって、ＤＭＯＳ第１ゲート電極は、電気的に接続されているコンタクト導体と、コンタクト導体と電気的に接続されている配線と、を有する。これにより、ＤＭＯＳトランジスタの最適な耐圧とＯＮ抵抗を設定することができる。
【0055】
（８）本開示は、ＤＭＯＳトランジスタと、ＥＥＰＲＯＭとを共通の第１導電型の半導体基板上に備える半導体装置の製造方法である。半導体装置の製造方法は、半導体基板のＤＭＯＳトランジスタ用の領域に第１導電型の不純物を選択的に導入することによって、ＤＭＯＳ第１導電型ウェルを形成する工程と、半導体基板のＤＭＯＳトランジスタ用の領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ウェルを形成する工程と、を含む。半導体装置の製造方法は、半導体基板のＥＥＰＲＯＭ用の領域に第１導電型の不純物を選択的に導入することによって、ＤＭＯＳ第１導電型ウェルと比べて不純物濃度が低く、拡散が深いＥＥＰＲＯＭ第１導電型ウェルを形成する工程と、ＥＥＰＲＯＭ第１導電型ウェルの一部の領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ウェルと比べて不純物濃度が高いＥＥＰＲＯＭ第２導電型ウェルを形成する工程と、を含む。半導体装置の製造方法は、ＤＭＯＳ第１導電型ウェルの一部、ＤＭＯＳ第２導電型ウェル、およびＥＥＰＲＯＭ用の領域に第１絶縁膜を形成する工程と、ＥＥＰＲＯＭ第２導電型ウェルの領域を覆う第１絶縁膜の一部の膜厚を薄くする工程と、を含む。半導体装置の製造方法は、ＤＭＯＳ第１導電型ウェルの領域にＤＭＯＳ第１ゲート電極を、ＥＥＰＲＯＭ第１導電型ウェルの領域にＥＥＰＲＯＭ第１ゲート電極を形成し、ＥＥＰＲＯＭ第１導電型ウェルおよびＥＥＰＲＯＭ第２導電型ウェルを跨ぐ領域にＥＥＰＲＯＭ第２ゲート電極をそれぞれ形成する工程と、ＤＭＯＳ第２導電型ウェルの内方領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ドレイン領域を形成し、ＥＥＰＲＯＭ第１導電型ウェルおよびＥＥＰＲＯＭ第２導電型ウェルに第２導電型の不純物を選択的に導入することによって、ＥＥＰＲＯＭ第２導電型拡散領域を形成する工程と、を含む。半導体装置の製造方法は、ＤＭＯＳチャネル領域およびＥＥＰＲＯＭ用の領域にＯＮＯ膜を形成する工程と、第１絶縁膜を形成していないＤＭＯＳ第１導電型ウェルの領域に、第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、を含む。半導体装置の製造方法は、ＤＭＯＳ第１導電型ウェルおよびＤＭＯＳ第１ゲート電極を跨ぐ領域にＤＭＯＳ第２ゲート電極を、ＥＥＰＲＯＭ第２ゲート電極を覆ってＥＥＰＲＯＭ第３ゲート電極をそれぞれ形成する工程と、ＤＭＯＳ第１導電型ウェルの内方領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ソース領域を形成する工程と、を含む。
【0056】
本開示に係る半導体装置によれば、ＤＭＯＳ第１ゲート電極およびＤＭＯＳ第２ゲート電極を備えるので、ＦＬＯＴＯＸ型ＥＥＰＲＯＭと同じの半導体基板上に作成することが容易で、耐圧設定、ＯＮ抵抗設定を調整することができる。
【0057】
（９）（８）に記載の半導体装置の製造方法であって、ＤＭＯＳ第１ゲート電極は、ＤＭＯＳトランジスタのＬＯＣＯＳ酸化層に代えて形成されている。これにより、ＤＭＯＳトランジスタのＬＯＣＯＳ酸化層を形成するために必要なフォトマスク、工程などを削減でき、低コスト化が可能である。
【0058】
（１０）（８）または（９）に記載の半導体装置の製造方法であって、半導体基板が、高耐圧ＣＭＯＳトランジスタと、低耐圧ＣＭＯＳトランジスタとをさらに備え、第１絶縁膜は、高耐圧ＣＭＯＳトランジスタの高耐圧ゲート絶縁膜を形成する工程で形成され、第２絶縁膜は、低耐圧ＣＭＯＳトランジスタの低耐圧ゲート絶縁膜を形成する工程で形成される。これにより、ＤＭＯＳトランジスタの工程に高耐圧ＣＭＯＳトランジスタおよび低耐圧ＣＭＯＳトランジスタの工程を共用することができ低コスト化が可能である。
【0059】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0060】
１ 半導体基板、２ 素子分離部、３，４ ディープｐ型ウェル、５，６ ディープｎ型ウェル、７，１２ ＤＭＯＳゲート絶縁膜、７ａ ＴＵＮＮＥＬ酸化膜、８，１３ ＰＯＬＹ－Ｓｉ層、９ ＤＭＯＳ－ｎ型ドレイン領域、１１ ＯＮＯ膜、１４ ＤＭＯＳ－ｎ型ソース領域、１５ サイドウォール、１６ ｎ型低濃度層、１７ シリサイド膜、１８ 層間膜、１９ コンタクト導体、２０ 配線、２１ ＤＭＯＳ－ｐ型コンタクト領域、８０～８５ レジスト膜、１００ 高耐圧ＤＭＯＳトランジスタ、２００ ＥＥＰＲＯＭ、３００ 高耐圧ＣＭＯＳトランジスタ、４００ 低耐圧ＣＭＯＳトランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】