特開 2023-14708 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023014708

(43)【公開日】2023-01-31

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230124BHJP

   H01L 21/336 20060101ALI20230124BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 652F

H01L29/78 652S

H01L29/78 653A

H01L29/78 658A

H01L29/78 658F

H01L29/78 652N

H01L29/78 658L

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021118820

(22)【出願日】2021-07-19

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】眞利子 岳比郎

(72)【発明者】

【氏名】岡本 康宏

(72)【発明者】

【氏名】長瀬 仙一郎

(57)【要約】

【課題】半導体装置の耐圧を推定することができる半導体装置を提供する。
【解決手段】ウェハ状態の半導体装置ＰＳＤでは、半導体基板ＳＵＢにおける一方の主面に、素子領域ＥＦＲとスクライブ領域ＳＲＢとが規定されている。素子領域ＥＦＲには、半導体素子ＴＲＥとして、縦型のＭＯＳトランジスタが形成されている。スクライブ領域ＳＲＢには、ｎ型カラム領域ＲＮＣとｐ型カラム領域ＲＰＣとが規定されている。ｎ型カラム領域ＲＮＣには、ｎ型カラム抵抗体ＮＣＲが形成されている。ｐ型カラム領域ＲＰＣには、ｐ型カラム抵抗体ＰＣＲが形成されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１主面および第２主面を有し、前記第１主面に、第１領域、第２領域および第３領域がそれぞれ規定され、前記第２主面に、第１導電型の基板を含む第１導電型領域が配置された半導体基板と、
前記第１領域に形成された第１カラム構造体、前記第２領域に形成された第２カラム構造体および前記第３領域に形成された第３カラム構造体を含む、前記半導体基板に形成されたカラム構造体と、
前記半導体基板における前記第２主面上に形成された裏面電極と
を備え、
前記カラム構造体は、
前記第１主面から前記第２主面に向かって、前記半導体基板に形成された埋め込み絶縁体と、
前記半導体基板における、前記第１主面から前記第２主面に向かって距離を隔てられた深さ位置から前記第１導電型領域にわたって少なくとも形成された第１導電型の第１不純物領域と、
前記半導体基板における、前記深さ位置から前記第１導電型領域にわたって少なくとも形成され、前記埋め込み絶縁体と前記第１不純物領域とに接する第２導電型の第２不純物領域と
を有し、
前記第１カラム構造体では、
前記埋め込み絶縁体は、前記第１主面から見た平面視において、互いに距離を開けて島状に形成され、
前記第１不純物領域は、前記深さ位置よりも浅い位置から前記第１導電型領域にわたって形成され、
前記第１不純物領域によって第１抵抗体が形成され、
前記第２カラム構造体では、
前記埋め込み絶縁体は、前記第１主面から見た平面視において、第１方向に帯状に延在するように形成され、
前記第２不純物領域は、前記第１主面から前記第１導電型領域にわたって形成され、かつ、帯状に延在する前記埋め込み絶縁体に接し、
帯状に延在する前記埋め込み絶縁体の一端側と他端側との間に位置する前記第２不純物領域によって第２抵抗体が形成され、
前記第３カラム構造体では、前記半導体基板に、前記第１主面と前記第２主面との間で電流の導通を行う半導体素子が形成された、半導体装置。

【請求項2】

前記第１カラム構造体は、
第１カラム構造体第１部と、
前記第１カラム構造体第１部とは距離を隔てられた第１カラム構造体第２部と
を有し、
前記第１カラム構造体第１部における前記第１不純物領域と、前記第２カラム構造体第２部における前記第１不純物領域とが、前記半導体基板における前記第１導電型領域を介して電気的に接続された、請求項１記載の半導体装置。

【請求項3】

前記半導体基板における前記第１主面では、スクライブ領域と前記スクライブ領域によって仕切られた素子領域とが規定され、
前記第１領域および前記第２領域は前記スクライブ領域に配置され、
前記第３領域は前記素子領域に配置された、請求項１または２に記載の半導体装置。

【請求項4】

前記第２カラム構造体における前記埋め込み絶縁体が延在する前記第１方向は、前記スクライブ領域が延在する方向である、請求項３記載の半導体装置。

【請求項5】

第１主面および第２主面を有し、前記第２主面に第１導電型の基板が配置された半導体基板を用意する工程と、
前記半導体基板における前記第１主面に、第１領域および第２領域を含むスクライブ領域を規定するとともに、前記スクライブ領域によって仕切られた素子領域を規定する工程と、
前記スクライブ領域における前記第１領域に第１カラム構造体を形成する工程と、前記スクライブ領域における前記第２領域に第２カラム構造体を形成する工程と、前記素子領域に第３カラム構造体を形成する工程とを含む、カラム構造体を形成する工程と、
前記第３カラム構造体が配置される領域に、前記第１主面側と前記第２主面側との間で電流の導通を行う半導体素子を形成する工程と、
前記半導体基板の前記第２主面を研磨し、研磨処理が行われた前記半導体基板の前記第２主面上に裏面電極を形成する工程と、
前記スクライブ領域に沿って前記半導体基板をダイシングすることにより、前記半導体素子が形成された前記素子領域を半導体チップとして取り出す工程と
を備え、
前記カラム構造体を形成する工程は、
前記スクライブ領域における前記第１領域に複数の第１ディープトレンチを形成する工程と、前記スクライブ領域における前記第２領域に複数の第２ディープトレンチを形成する工程と、前記素子領域に複数の第３ディープトレンチを形成する工程とを含む、前記第１主面から前記第２主面に向かって複数のディープトレンチを形成する工程と、
前記複数のディープトレンチのそれぞれを介して第１導電型の第１不純物を導入することにより、前記スクライブ領域における前記第１領域、前記第２領域および前記素子領域のそれぞれに、前記第１主面から前記基板に向かって第１導電型の第１不純物領域を形成する工程と、
前記複数のディープトレンチのそれぞれを介して第２導電型の第２不純物を導入することにより、前記複数の第１ディープトレンチ、前記複数の第２ディープトレンチおよび前記複数の第３ディープトレンチのそれぞれの内壁面に、第２導電型の第２不純物領域を形成する工程と、
前記複数のディープトレンチ内に絶縁体を充填することにより、前記第２不純物領域に接するように埋め込み絶縁体を形成する工程と
を含み、
前記第１カラム構造体を形成する工程は、前記複数の第１ディープトレンチを互いに距離を開けて形成する工程を含み、
前記第２カラム構造体を形成する工程は、前記第１主面からの平面視において、前記複数の第２ディープトレンチのうち、少なくとも一つの前記第２ディープトレンチを、前記スクライブ領域が延在する方向に沿って帯状に形成する工程を含み、
前記カラム構造体および前記半導体素子を形成した後、かつ、前記半導体基板の前記第２主面を研磨する前に、
前記第１カラム構造体における前記第１不純物領域の第１抵抗値を測定する工程と、
前記第２カラム構造体における前記第２不純物領域の第２抵抗値を測定する工程と、
前記第１抵抗値と前記第２抵抗値との比を算出することによって、前記素子領域の耐圧を見積もる工程と
を備えた、半導体装置の製造方法。

【請求項6】

前記第１カラム構造体を形成する工程では、
第１カラム構造体第１部と、前記第１カラム構造体第１部とは距離を隔てられた第１カラム構造体第２部とが形成され、
前記第１不純物領域を形成する工程では、前記第１カラム構造体第１部における前記第１不純物領域と、前記第１カラム構造体第２部における前記第１不純物領域とが、前記半導体基板における前記第２主面に配置された前記基板を含む、前記第２主面に形成された第１導電型領域を介して電気的に接続され、
前記第１カラム構造体における前記第１不純物領域の前記第１抵抗値を測定する工程では、前記第１抵抗値として、前記第１カラム構造体第１部における前記第１不純物領域と、前記第１カラム構造体第２部における前記第１不純物領域との間の抵抗値が測定され、
前記第２カラム構造体における前記第２不純物領域の前記第２抵抗値を測定する工程では、前記第２抵抗値として、前記第１主面から見た平面視において帯状に延在する前記第２ディープトレンチの前記内壁面に形成された前記第２不純物領域の一端側と他端側との間の抵抗値が測定される、請求項５記載の半導体装置の製造方法。

【請求項7】

前記第１抵抗値を測定する工程および前記第２抵抗値を測定する工程のそれぞれでは、二端子法が用いられる、請求項５または６に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、たとえば、スーパージャンクション構造を備えた半導体装置に好適に利用できるものである。

【背景技術】

【0002】

たとえば、縦型のＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の半導体素子を備えたパワー系の半導体装置では、ｐｎ接合を周期的に配置させたスーパージャンクション構造が知られている。スーパージャンクション構造では、ｐ型カラム層とｎ型カラム層とによって、ｐｎ接合が周期的に配置されている。

【0003】

スーパージャンクション構造を備えた半導体装置では、ｐｎ接合が周期的に配置されることで、半導体装置の耐圧（接合耐圧）が確保される。従来、半導体装置の耐圧は、ｐ型カラム層を形成する際のｐ型の不純物のドーズ量と、ｎ型カラム層を形成する際のｎ型の不純物のドーズ量とのドーズ量比に基づいて、耐圧が見積もられていた。なお、このようなスーパージャンクション構造を備えたパワー系の半導体装置を開示した特許文献として、たとえば、特許文献１および特許文献２がある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－３３１４８号公報

【特許文献2】特開２０１４－１５４５９６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

半導体装置におけるｎ型カラム層とｐ型カラム層とは、半導体基板に形成された比較的深い溝（ディープトレンチ）を介して、ｎ型の不純物とｐ型の不純物とをそれぞれ注入することによって、自己整合的に半導体基板に形成されることになる。このため、ディープトレンチの形状に依存して、不純物の分布等にばらつきが生じることがある。不純物の分布等にばらつきが生じると、実際の半導体装置の耐圧もばらついてしまうことになる。

【0006】

ドーズ量比から耐圧を見積もる手法では、たとえ、不純物の分布等にばらつきが生じたとしても、耐圧は一義的に見積もられることになる。パワー系の半導体装置として、耐圧が比較的低い低耐圧の半導体装置の場合、不純物の分布のばらつきに伴って耐圧がばらついたとしても、その影響は小さい。このため、低耐圧の半導体装置に対しては、ドーズ量比から耐圧を見積もる手法が有効とされた。

【0007】

今後、この種の半導体装置としては、中耐圧以上（たとえば、８０Ｖ以上）の耐圧を有する半導体装置が求められている。中耐圧以上の耐圧が要求される半導体装置の場合、不純物の分布等のばらつきに起因して耐圧がばらついた場合には、その耐圧のばらつきを無視することができなくなる。

【0008】

このため、中耐圧以上の耐圧が要求される半導体装置に対しては、耐圧を見積もるための新たな手法が求められる。すなわち、不純物の分布等のばらつきが反映されないドーズ量比から耐圧を見積もる手法に替わる新たな手法が求められる。

【0009】

発明者らは、新たな手法として、完成した半導体装置（半導体素子）の耐圧を測定する手法を考えた。この手法では、半導体装置の耐圧をより正確に測定することが可能になる。ところが、この手法によって、半導体装置の耐圧を測定する場合には、ウェハプロセスが完了した後に、半導体基板の裏面を研磨し、裏面電極を形成する必要がある。

【0010】

このため、ウェハプロセスが完了してから半導体装置の耐圧を測定するまでに時間（日数）を要することになる。そうすると、半導体装置の良・不良の判断が遅れてしまい、その結果、不良の半導体装置を検出するのが遅れることになる。

【0011】

そこで、ウェハプロセスが完了してから半導体装置の耐圧を測定するまでの時間を短縮するために、発明者らは、他の新たな手法として、耐圧を測定するためのＴＥＧ（Test Element Group）を形成する手法を考えた。ＴＥＧとして、スーパージャンクション構造を有する半導体素子に対応した、耐圧測定用の半導体素子が形成される。ＴＥＧは、製品となる半導体素子が形成される領域を避けて、スクライブ領域に形成される。

【0012】

スクライブ領域は素子領域を仕切る領域である。スクライブ領域は、最終的には、ダイシングが行われる領域であり、平面視的に帯状に延在する。このことで、ＴＥＧが配置される領域では、特に、スクライブ領域の幅方向の制約を受けてしまい、幅方向に十分な長さを確保することができない。

【0013】

このため、ＴＥＧが配置された領域において、耐圧を測定する際に広がる空乏層のうち、特に、スクライブ領域の幅方向に広がろうとする空乏層に起因して、ＴＥＧ（半導体素子）がブレークダウンを起こしてしまう場合があることがわかった。

【0014】

このため、中耐圧以上の耐圧が要求される半導体装置の場合、従来のＴＥＧによる耐圧測定では、耐圧を正確に測定することができず、半導体装置の耐圧を測定する新たな手法が求められている。

【0015】

その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

【課題を解決するための手段】

【0016】

一実施の形態に係る半導体装置は、半導体基板とカラム構造体と裏面電極とを備えている。半導体基板は、第１主面および第２主面を有し、第１主面に、第１領域、第２領域および第３領域がそれぞれ規定され、第２主面に、第１導電型の基板を含む第１導電型領域が配置されている。カラム構造体は、半導体基板に形成された、第１領域に形成された第１カラム構造体、第２領域に形成された第２カラム構造体および第３領域に形成された第３カラム構造体を含む。裏面電極は、半導体基板における第２主面上に形成されている。カラム構造体は、埋め込み絶縁体と第１導電型の第１不純物領域と第２導電型の第２不純物領域とを有する。埋め込み絶縁体は、第１主面から前記第２主面に向かって、半導体基板に形成されている。第１不純物領域は、半導体基板における、第１主面から第２主面に向かって距離を隔てられた深さ位置から第１導電型領域にわたって少なくとも形成されている。第２不純物領域は、半導体基板における、深さ位置から第１導電型領域にわたって少なくとも形成され、埋め込み絶縁体と第１不純物領域とに接する。第１カラム構造体では、埋め込み絶縁体は、第１主面から見た平面視において、互いに距離を開けて島状に形成されている。第１不純物領域は、深さ位置よりも浅い位置から第１導電型領域にわたって形成されている。第１不純物領域によって第１抵抗体が形成されている。第２カラム構造体では、埋め込み絶縁体は、第１主面から見た平面視において、第１方向に帯状に延在するように形成されている。第２不純物領域は、第１主面から第１導電型領域にわたって形成され、かつ、帯状に延在する埋め込み絶縁体に接している。帯状に延在する埋め込み絶縁体の一端側と他端側との間に位置する第２不純物領域によって第２抵抗体が形成されている。第３カラム構造体では、半導体基板に、第１主面と第２主面との間で電流の導通を行う半導体素子が形成されている。

【0017】

他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。第１主面および第２主面を有し、第２主面の側に第１導電型の基板が配置された半導体基板を用意する。半導体基板における第１主面に、第１領域および第２領域を含むスクライブ領域を規定するとともに、スクライブ領域によって仕切られた素子領域を規定する。カラム構造体を形成する。カラム構造体を形成する工程は、スクライブ領域における第１領域に第１カラム構造体を形成する工程と、スクライブ領域における第２領域に第２カラム構造体を形成する工程と、素子領域に第３カラム構造体を形成する工程とを含む。第３カラム構造体が配置される領域に、第１主面側と第２主面側との間で電流の導通を行う半導体素子を形成する。半導体基板の第２主面を研磨し、研磨処理が行われた半導体基板の第２主面上に裏面電極を形成する。スクライブ領域に沿って半導体基板をダイシングすることにより、半導体素子が形成された素子領域を半導体チップとして取り出す。カラム構造体を形成する工程は、以下の工程を含む。スクライブ領域における第１領域に複数の第１ディープトレンチを形成する工程と、スクライブ領域における第２領域に複数の第２ディープトレンチを形成する工程と、素子領域に複数の第３ディープトレンチを形成する工程とを含む、第１主面から第２主面に向かって複数のディープトレンチを形成する。複数のディープトレンチのそれぞれを介して第１導電型の第１不純物を導入することにより、スクライブ領域における第１領域および第２領域ならびに素子領域のそれぞれに、第１主面から基板に向かって第１導電型の第１不純物領域を形成する。複数のディープトレンチのそれぞれを介して第２導電型の第２不純物を導入することにより、複数の第１ディープトレンチ、複数の第２ディープトレンチおよび複数の第３ディープトレンチのそれぞれの内壁面に、第２導電型の第２不純物領域を形成する。複数のディープトレンチ内に絶縁体を充填することにより、第２不純物領域に接するように埋め込み絶縁体を形成する。第１カラム構造体を形成する工程は、複数の第１ディープトレンチを互いに距離を開けて形成する工程を含む。第２カラム構造体を形成する工程は、第１主面からの平面視において、複数の第２ディープトレンチのうち、少なくとも一つの第２ディープトレンチを、スクライブ領域が延在する方向に沿って帯状に形成する工程を含む。カラム構造体および半導体素子を形成した後、かつ、半導体基板の第２主面を研磨する前に、以下の工程を備えている。第１カラム構造体における第１不純物領域の第１抵抗値を測定する。第２カラム構造体における第２不純物領域の第２抵抗値を測定する。第１抵抗値と第２抵抗値との比を算出することによって、素子領域の耐圧を見積もる。

【発明の効果】

【0018】

一実施の形態に係る半導体装置によれば、中耐圧以上の耐圧が要求される半導体装置の耐圧を見積もることができる。

【0019】

他の実施の形態に係る半導体装置の製造方法によれば、中耐圧以上の耐圧が要求される半導体装置の耐圧を見積もることができる。

【図面の簡単な説明】

【0020】

【図1】実施の形態に係る、ウェハ状態の半導体装置の平面構造の一例を示す部分平面図である。

【図2】同実施の形態において、素子領域に形成された半導体素子の平面構造の一例を示す部分平面図である。

【図3】同実施の形態において、図２に示される断面線ＩＩＩ－ＩＩＩにおける部分断面図である。

【図4】同実施の形態において、スクライブ領域に規定されたｎ型カラム領域に形成されたｎ型カラム抵抗体の平面構造の一例を示す部分平面図である。

【図5】同実施の形態において、図４に示される断面線Ｖ－Ｖにおける部分断面である。

【図6】同実施の形態において、スクライブ領域に規定されたｐ型カラム領域に形成されたｐ型カラム抵抗体の平面構造の一例を示す部分平面図である。

【図7】同実施の形態において、図５に示される断面線ＶＩＩ－ＶＩＩにおける部分断面図である。

【図8】同実施の形態において、半導体装置の製造方法の一工程を示す、素子領域およびスクライブ領域の部分断面図である。

【図9】同実施の形態において、図８に示す工程の後に行われる工程を示す、素子領域およびスクライブ領域の部分断面図である。

【図10】同実施の形態において、図９に示す工程の後に行われる工程を示す、素子領域およびスクライブ領域の部分断面図である。

【図11】同実施の形態において、図１０に示す工程の後に行われる工程を示す、素子領域およびスクライブ領域の部分断面図である。

【図12】同実施の形態において、図１１に示す工程の後に行われる工程を示す、素子領域およびスクライブ領域の部分断面図である。

【図13】同実施の形態において、図１２に示す工程の後に行われる工程を示す、素子領域およびスクライブ領域の部分断面図である。

【図14】同実施の形態において、図１３に示す工程の後に行われる工程を示す、素子領域およびスクライブ領域の部分断面図である。

【図15】同実施の形態において、図１４に示す工程の後に行われる工程を示す、素子領域およびスクライブ領域の部分断面図である。

【図16】同実施の形態において、図１５に示す工程の後に行われる工程を示す、素子領域およびスクライブ領域の部分断面図である。

【図17】同実施の形態において、図１６に示す工程の後に行われる、ｎ型カラム抵抗体の抵抗値を測定する工程を示す断面図である。

【図18】同実施の形態において、図１６に示す工程の後に行われる、ｐ型カラム抵抗体の抵抗値を測定する工程を示す断面図である。

【図19】同実施の形態において、図１７および図１８に示す工程の後に行われる工程を示す、素子領域およびスクライブ領域の部分断面図である。

【図20】比較例に係る半導体装置において、ＴＥＧ領域に形成された縦型のＭＯＳトランジスタを示す断面図である。

【図21】同実施の形態において、スーパージャンクション構造におけるチャージバランスを説明するための部分断面図である。

【図22】同実施の形態において、ｎ型不純物のドーズ量とｎ型カラム抵抗体の抵抗値との関係の一例を示すグラフである。

【図23】同実施の形態において、ｐ型不純物のドーズ量とｐ型カラム抵抗体の抵抗値との関係の一例を示すグラフである。

【図24】同実施の形態において、ｎ型カラム抵抗体の抵抗値とｐ型カラム抵抗体の抵抗値との比と、耐圧との関係の一例を示すグラフである。

【図25】同実施の形態において、ｎ型カラム抵抗体の抵抗値とｐ型カラム抵抗体の抵抗値との比と、推定耐圧との関係の一例を示すグラフである。

【図26】同実施の形態において、推定耐圧と実測定耐圧との関係の一例を示すグラフである。

【発明を実施するための形態】

【0021】

実施の形態に係る半導体装置の一例として、半導体基板をダイシングする前のウェハ状態の半導体装置について説明する。

【0022】

図１に示すように、ウェハ状態の半導体装置ＰＳＤでは、半導体基板ＳＵＢにおける一方の主面（第１主面）に、素子領域ＥＦＲとスクライブ領域ＳＲＢとが規定されている。素子領域ＥＦＲの平面形状は、たとえば、四角形である。素子領域ＥＦＲは、スクライブ領域ＳＲＢによって仕切られている。スクライブ領域ＳＲＢは、所定の幅をもって一方向に帯状に延在するとともに、一方向と略直交する他の方向に帯状に延在するように規定されている。

【0023】

素子領域ＥＦＲ（第３領域）には、半導体素子ＴＲＥとして、たとえば、縦型のＭＯＳトランジスタが形成されている。スクライブ領域ＳＲＢには、ｎ型カラム領域ＲＮＣ（第１領域）とｐ型カラム領域ＲＰＣ（第２領域）とが規定されている。ｎ型カラム領域ＲＮＣには、ｎ型カラム抵抗体ＮＣＲが形成されている。ｐ型カラム領域ＲＰＣには、ｐ型カラム抵抗体ＰＣＲが形成されている。後述するように、ｎ型カラム抵抗体ＮＣＲとｐ型カラム抵抗体ＰＣＲとが、半導体装置ＰＳＤの耐圧の推定に寄与する。

【0024】

なお、この実施の形態では、図１に示すように、素子領域ＥＦＲに対して、ｎ型カラム領域ＲＮＣが一のスクライブ領域ＳＲＢに規定され、ｐ型カラム領域ＲＰＣが他のスクライブ領域ＳＲＢに規定された場合について説明するが、このような配置態様に限られない。たとえば、素子領域ＥＦＲに対して、一のスクライブ領域ＳＲＢに、ｎ型カラム領域ＲＮＣとｐ型カラム領域ＲＰＣとの双方を規定してもよい。具体的には、素子領域ＥＦＲに対して、一のスクライブ領域ＳＲＢに、ｎ型カラム領域ＲＮＣとｐ型カラム領域ＲＰＣとが、互いに隣り合うように規定されていてもよい。

【0025】

次に、素子領域ＥＦＲの平面構造と断面構造とについて詳しく説明する。図２および図３に示すように、素子領域ＥＦＲには、埋め込み絶縁体ＺＯＦ、ｎ型カラム層ＮＣＬ（第１不純物領域）、ｐ型カラム層ＰＣＬ（第２不純物領域）および半導体素子ＴＲＥ等が形成されている（第３カラム構造体）。

【0026】

図３に示すように、まず、半導体基板ＳＵＢにおける他方の主面（第２主面）には、他方の主面に配置されたｎ^＋＋型の基板ＮＰＳＢと、ｎ型層ＮＦＲとを含むｎ型領域ＮＲが形成されている。後述するように、ｎ型層ＮＦＲは、製造工程中において、ｎ^＋＋型の基板ＮＰＳＢから拡散したｎ型の不純物によって形成されている。埋め込み絶縁体ＺＯＦは、半導体基板ＳＵＢの一方の主面からｎ型領域ＮＲにわたって形成されている。埋め込み絶縁体ＺＯＦは、ディープトレンチＤＴＣ内に形成されている。埋め込み絶縁体ＺＯＦは、半導体基板ＳＵＢの一方の主面から見た平面視において、互いに距離を開けて島状（千鳥配置）に配置されている。

【0027】

半導体基板ＳＵＢには、半導体素子ＴＲＥとして、縦型のＭＯＳトランジスタが形成されている。半導体基板ＳＵＢの一方の主面（第１主面）から所定の深さ（深さ位置）にわたって、ｐ型のベース拡散層ＢＤＬが形成されている。ベース拡散層ＢＤＬには、半導体基板ＳＵＢの一方の主面からベース拡散層ＢＤＬの底よりも浅い位置にわたって、ｎ型のソース拡散層ＳＤＬが形成されている。

【0028】

半導体基板ＳＵＢの一方の主面から、ベース拡散層ＢＤＬを貫通するようにゲートトレンチＴＲＣが形成されている。ゲートトレンチＴＲＣ内に、ゲート絶縁膜ＧＩＦを介在させて、ゲート電極ＴＧＥＬが形成されている。ゲートトレンチＴＲＣ（ゲート電極ＴＧＥＬ）の側方に、ｎ型のソース拡散層ＳＤＬが配置されている。ゲート電極ＴＧＥＬは、半導体基板ＳＵＢの一方の主面から見た平面視において、メッシュ状に形成されている。メッシュ状に配置されたゲート電極ＴＧＥＬによって囲まれた領域に、埋め込み絶縁体ＺＯＦが配置されている。

【0029】

ｎ型カラム層ＮＣＬは、半導体基板ＳＵＢにおける、ベース拡散層ＢＤＬの底（深さ位置）からｎ型領域ＮＲにわたって形成されている。ｐ型カラム層ＰＣＬは、ｎ型カラム層ＮＣＬと埋め込み絶縁体ＺＯＦとの間に形成されている。ｐ型カラム層ＰＣＬは、ｎ型カラム層ＮＣＬと埋め込み絶縁体ＺＯＦとに接するように形成されている。ｐ型カラム層ＰＣＬは、半導体基板ＳＵＢにおける、ベース拡散層ＢＤＬの底（深さ位置）からｎ型領域ＮＲにわたって形成されている。

【0030】

また、図３に示すように、半導体基板ＳＵＢの一方の主面に規定された素子領域ＥＦＲを覆うように、保護絶縁膜ＴＰＦおよび層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦの上にソース電極ＳＥＬが形成されている。ソース電極ＳＥＬは、コンタクトＣＴＮＰを介して、ソース拡散層ＳＤＬおよびベース拡散層ＢＤＬと電気的に接続されている。また、層間絶縁膜ＩＬＦの上には、ゲート電極ＴＧＥＬと電気的に接続されたゲート電極パッド（図示せず）が形成されている。

【0031】

一方、図３に示すように、半導体基板ＳＵＢの他方の主面（第２主面）上には、裏面電極ＢＥＬが形成されている。裏面電極ＢＥＬは、半導体基板ＳＵＢにおける他方の主面（第２主面）に配置されたｎ^＋＋型の基板ＮＰＳＢを含むｎ型領域ＮＲと電気的に接続されている。なお、本実施の形態では、このｎ^＋＋型の基板ＮＰＳＢは、縦型のＭＯＳトランジスタを構成するドレインである。この縦型のＭＯＳトランジスタでは、ゲート電極ＴＧＥＬに所望の電圧を印加することによって、ソース電極ＳＥＬと裏面電極ＢＥＬとの間で、電流の導通が行われる。

【0032】

次に、ｎ型カラム領域ＲＮＣの平面構造と断面構造とについて詳しく説明する。図４および図５に示すように、スクライブ領域ＳＲＢには、ｎ型カラム領域ＲＮＣ１とｎ型カラム領域ＲＮＣ２との２つのｎ型カラム領域ＲＮＣが規定されている。ｎ型カラム領域ＲＮＣ１とｎ型カラム領域ＲＮＣ２とは、スクライブ領域ＳＲＢが延在する方向に距離を開けて規定されている。ｎ型カラム領域ＲＮＣ１およびｎ型カラム領域ＲＮＣ２のそれぞれには、ｎ型カラム層ＮＣＬＮ（第１不純物領域）、ｐ型カラム層ＰＣＬＮ（第２不純物領域）および埋め込み絶縁体ＺＯＦ等が形成されている（第１カラム構造体、第１カラム構造体第１部、第１カラム構造体第２部）。

【0033】

ｎ型カラム領域ＲＮＣ１では、半導体基板ＳＵＢにおける、一方の主面（第１主面）からベース拡散層ＢＤＬの底（深さ位置）よりも浅い位置にわたり、ｎ型拡散層ＮＤＬ１が形成されている。ｎ型カラム領域ＲＮＣ２では、半導体基板ＳＵＢにおける、一方の主面（第１主面）からベース拡散層ＢＤＬの底（深さ位置）よりも浅い位置にわたり、ｎ型拡散層ＮＤＬ２が形成されている。ｎ型カラム領域ＲＮＣ１およびｎ型カラム領域ＲＮＣ２のそれぞれでは、ｎ型カラム層ＮＣＬＮは、半導体基板ＳＵＢにおける、ベース拡散層ＢＤＬの底（深さ位置）よりも浅い位置からｎ型領域ＮＲにわたって形成されている。ｎ型拡散層ＮＤＬ１の不純物濃度は、ｎ型カラム層ＮＣＬＮの不純物濃度よりも高い。ｎ型拡散層ＮＤＬ２の不純物濃度は、ｎ型カラム層ＮＣＬＮの不純物濃度よりも高い。

【0034】

また、ｎ型カラム領域ＲＮＣ１およびｎ型カラム領域ＲＮＣ２のそれぞれでは、ｐ型カラム層ＰＣＬＮは、半導体基板ＳＵＢにおける、ベース拡散層ＢＤＬの底（深さ位置）よりも浅い位置からｎ型領域ＮＲにわたって形成されている。ｐ型カラム層ＰＣＬＮは、ｎ型カラム層ＮＣＬＮと埋め込み絶縁体ＺＯＦとの間に形成されている。ｐ型カラム層ＰＣＬＮは、ｎ型カラム層ＮＣＬＮと埋め込み絶縁体ＺＯＦとに接するように形成されている。ｎ型カラム抵抗体ＮＣＲは、実質的にｎ型カラム層ＮＣＬＮによって構成される。

【0035】

埋め込み絶縁体ＺＯＦは、半導体基板ＳＵＢの一方の主面からｎ型領域ＮＲにわたって形成されている。埋め込み絶縁体ＺＯＦは、半導体基板ＳＵＢの一方の主面から見た平面視において、互いに距離を開けて島状（千鳥配置）に配置されている。半導体基板ＳＵＢの一方の主面に規定されたｎ型カラム領域ＲＮＣを覆うように、保護絶縁膜ＴＰＦおよび層間絶縁膜ＩＬＦが形成されている。

【0036】

層間絶縁膜ＩＬＦの上に電極ＥＮが形成されている。電極ＥＮは、電極ＥＮ１と電極ＥＮ２とを含む。電極ＥＮ１は、ｎ型カラム領域ＲＮＣ１に形成されている。電極ＥＮ２は、ｎ型カラム領域ＲＮＣ２に形成されている。電極ＥＮ１は、コンタクトＣＴＮおよびｎ型拡散層ＮＤＬ１を介してｎ型カラム層ＮＣＬＮに電気的に接続されている。電極ＥＮ２は、コンタクトＣＴＮおよびｎ型拡散層ＮＤＬ２を介してｎ型カラム層ＮＣＬＮに電気的に接続されている。

【0037】

ｎ型カラム領域ＲＮＣ１におけるｎ型カラム層ＮＣＬＮと、ｎ型カラム領域ＲＮＣ２におけるｎ型カラム層ＮＣＬＮとは、半導体基板ＳＵＢにおけるｎ^＋＋型の基板ＮＰＳＢ（ｎ型領域ＮＲ）を介して電気的に接続されている。後述するように、たとえば、二端子法により、電極ＥＮ１と電極ＥＮ２との間に電流を流すことによって、ｎ型カラム抵抗体ＮＣＲ（ｎ型カラム層ＮＣＬＮ）の抵抗値が測定される。

【0038】

次に、ｐ型カラム領域ＲＰＣの平面構造と断面構造とについて詳しく説明する。図６および図７に示すように、スクライブ領域ＳＲＢには、ｐ型カラム領域ＲＰＣが規定されている。ｐ型カラム領域ＲＰＣには、ｎ型カラム層ＮＣＬＰ（第１不純物領域）、ｐ型カラム層ＰＣＬＰ（第２不純物領域）および埋め込み絶縁体ＺＯＦ等が形成されている（第２カラム構造体）。

【0039】

埋め込み絶縁体ＺＯＦは、埋め込み絶縁体ＺＯＦＬを含む。埋め込み絶縁体ＺＯＦＬは、半導体基板ＳＵＢの一方の主面から見た平面視において、スクライブ領域ＳＲＢが延在する方向に沿って帯状に延在するように形成されている。埋め込み絶縁体ＺＯＦＬ（ＺＯＦ）は、半導体基板ＳＵＢの一方の主面からｎ型領域ＮＲにわたって形成されている。

【0040】

埋め込み絶縁体ＺＯＦは、埋め込み絶縁体ＺＯＦＬを含む。埋め込み絶縁体ＺＯＦＬは、半導体基板ＳＵＢの一方の主面から見た平面視において、スクライブ領域ＳＲＢが延在する方向に沿って帯状に延在するように形成されている。埋め込み絶縁体ＺＯＦＬ（ＺＯＦ）は、半導体基板ＳＵＢの一方の主面（第１主面）からｎ型領域ＮＲにわたって形成されている。

【0041】

ｐ型カラム層ＰＣＬＰは、半導体基板ＳＵＢにおける一方の主面（第１主面）からｎ型領域ＮＲにわたって形成されている。ｐ型カラム層ＰＣＬＰは、帯状に延在する埋め込み絶縁体ＺＯＦＬとｎ型カラム層ＮＣＬＮとの間に形成されている。ｐ型カラム層ＰＣＬＰは、帯状に延在する埋め込み絶縁体ＺＯＦＬとｎ型カラム層ＮＣＬＮとに接するように形成されている。

【0042】

また、ｐ型カラム領域ＲＰＣでは、ｐ型拡散層ＰＤＬ１とｐ型拡散層ＰＤＬ２とがそれぞれ形成されている。ｐ型拡散層ＰＤＬ１およびｐ型拡散層ＰＤＬ２のそれぞれは、半導体基板ＳＵＢにおける一方の主面（第１主面）から所定の深さ（深さ位置）にわたって形成されている。ｐ型拡散層ＰＤＬ１とｐ型拡散層ＰＤＬ２とは、スクライブ領域ＳＲＢが延在する方向に距離を隔てて形成されている。

【0043】

ｐ型拡散層ＰＤＬ１は、埋め込み絶縁体ＺＯＦＬの一端側において、ｐ型カラム層ＰＣＬＰに接している。ｐ型拡散層ＰＤＬ２は、埋め込み絶縁体ＺＯＦＬの他端側において、ｐ型カラム層ＰＣＬＰに接している。ｐ型拡散層ＰＤＬ１の不純物濃度は、ｐ型カラム層ＰＣＬＰの不純物濃度よりも高い。ｐ型拡散層ＰＤＬ２の不純物濃度は、ｐ型カラム層ＰＣＬＰの不純物濃度よりも高い。ｐ型カラム抵抗体ＰＣＲは、実質的にｐ型カラム層ＰＣＬＰによって構成される。

【0044】

ｎ型カラム層ＮＣＬＰは、半導体基板ＳＵＢにおける、ベース拡散層ＢＤＬの底（深さ位置）からｎ型領域ＮＲにわたって形成されている。また、ｐ型カラム領域ＲＰＣにおいて、ｐ型拡散層ＰＤＬ１とｐ型拡散層ＰＤＬ２とが形成されていない領域では、ｎ型カラム層ＮＣＬＰは、半導体基板ＳＵＢの一方の主面からｎ型領域ＮＲにわたって形成されている。

【0045】

半導体基板ＳＵＢの一方の主面に規定されたｐ型カラム領域ＲＰＣを覆うように、保護絶縁膜ＴＰＦおよび層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦの上に、電極ＥＰが形成されている。電極ＥＰは、電極ＥＰ１と電極ＥＰ２とを含む。電極ＥＰ１は、コンタクトＣＴＰおよびｐ型拡散層ＰＤＬ１を介して、ｐ型カラム層ＰＣＬＰに電気的に接続されている。電極ＥＰ２は、コンタクトＣＴＰおよびｐ型拡散層ＰＤＬ２を介して、ｐ型カラム層ＰＣＬＰに電気的に接続されている。後述するように、たとえば、二端子法により、電極ＥＰ１と電極ＥＰ２との間に電流を流すことによって、ｐ型カラム抵抗体ＰＣＲ（ｐ型カラム層ＰＣＬＰ）の抵抗値が測定される。

【0046】

なお、ここでは、ウェハ状態の半導体装置ＰＳＤを例に挙げて説明した。最終的に、半導体装置ＰＳＤとしては、スクライブ領域ＳＲＢをダイシングし、素子領域ＥＦＲを半導体チップとして取り出した態様の半導体装置ＰＳＤとなる。

【0047】

また、スクライブ領域ＳＲＢにｎ型カラム領域ＲＮＣとｐ型カラム領域ＲＰＣとを規定した場合を例に挙げて説明した。素子領域ＥＦＲの占有面積に、ｎ型カラム領域ＲＮＣとｐ型カラム領域ＲＰＣとを規定する余裕があれば、素子領域ＥＦＲに、ｎ型カラム領域ＲＮＣとｐ型カラム領域ＲＰＣとを配置してもよい。この場合には、半導体チップとして取り出された半導体装置ＰＳＤに、ｎ型カラム抵抗体ＮＣＲとｐ型カラム抵抗体ＰＣＲとが残ることになる。

【0048】

次に、上述した半導体装置ＰＳＤの製造方法の一例について説明する。まず、ｎ^＋＋型の基板ＮＰＳＢおよびｐ^－型エピタキシャル層ＰＥＬを有する半導体基板ＳＵＢ（図８参照）を用意する。次に、半導体基板ＳＵＢの一方の主面に、素子領域ＥＦＲとスクライブ領域ＳＲＢとが規定される。

【0049】

また、スクライブ領域ＳＲＢには、ｎ型カラム領域ＲＮＣとｐ型カラム領域ＲＰＣとが規定される（図１および図８参照）。なお、ｎ型カラム領域ＲＮＣとｐ型カラム領域ＲＰＣとについては、構造の対称性を考慮し、製造工程を示す図面では、それぞれ、およそ半分の領域を示すこととする。

【0050】

次に、素子領域ＥＦＲに位置するｐ^－型エピタキシャル層ＰＥＬの表面から所定の深さのゲートトレンチが形成される。次に、熱酸化処理を行うことによって、ゲートトレンチ内に露出したｐ^－型エピタキシャル層ＰＥＬの部分を含むｐ^－型エピタキシャル層ＰＥＬの表面に、シリコン酸化膜が形成される。次に、ゲートトレンチ内を充填するように、たとえば、ポリシリコン膜が形成される。

【0051】

次に、ｐ^－型エピタキシャル層ＰＥＬの上面上に位置するポリシリコン膜の部分およびシリコン酸化膜の部分が除去される。これにより、図８に示すように、ゲートトレンチＴＲＣ内に残されたシリコン酸化膜の部分がゲート絶縁膜ＧＩＦとして形成される。また、ゲートトレンチＴＲＣ内に残されたポリシリコン膜の部分が、ゲート電極ＴＧＥＬとして形成される。

【0052】

次に、熱処理を行うことにより、ｐ^－型エピタキシャル層ＰＥＬの表面に、保護絶縁膜ＩＰＦ（図９参照）が形成される。次に、図９に示すように、所定の写真製版処理とエッチング処理とを行うことによって、素子領域ＥＦＲ、ｎ型カラム領域ＲＮＣおよびｐ型カラム領域ＲＰＣのそれぞれに、ディープトレンチＤＴＣ（第１ディープトレンチ、第２ディープトレンチ、第３ディープトレンチ）が形成される。ディープトレンチＤＴＣは、ｐ^－型エピタキシャル層ＰＥＬの表面からｎ^＋＋型の基板ＮＰＳＢに向かって形成される。

【0053】

素子領域ＥＦＲ、ｎ型カラム領域ＲＮＣおよびｐ型カラム領域ＲＰＣのそれぞれでは、ディープトレンチＤＴＣは、半導体基板ＳＵＢの主面から見た平面視において、互いに間隔を隔てて島状に形成される。ｐ型カラム領域ＲＰＣでは、さらに、ディープトレンチＤＴＣが、スクライブ領域ＳＲＢが延在する方向に沿って帯状に形成される（図６参照）。

【0054】

次に、図１０に示すように、保護絶縁膜ＩＰＦおよびディープトレンチＤＴＣを介して、ｎ型の不純物が斜め注入される。この注入工程におけるｎ型の不純物のドーズ量は、たとえば、１．０×１０^１４／ｃｍ^２～２．０×１０^１４／ｃｍ^２程度である。次に、熱処理を行うことによって、素子領域ＥＦＲでは、ｎ型カラム層ＮＣＬが形成される。ｎ型カラム領域ＲＮＣでは、ｎ型カラム層ＮＣＬＮが形成される。この場合、ｎ型カラム層ＮＣＬＮ（ｎ型カラム抵抗体ＮＣＲ）の抵抗値は、３００Ω～６００Ω程度になる。ｐ型カラム領域ＲＰＣでは、ｎ型カラム層ＮＣＬＰが形成される。

【0055】

次に、図１１に示すように、保護絶縁膜ＩＰＦおよびディープトレンチＤＴＣを介して、ｐ型の不純物が斜め注入される。この注入工程におけるｐ型の不純物のドーズ量は、たとえば、１．０×１０^１４／ｃｍ^２～２．０×１０^１４／ｃｍ^２程度である。ｐ型の不純物は、ディープトレンチＤＴＣ内に露出した内壁面からｐ^－型エピタキシャル層ＰＥＬの内部に向かって注入される。次に、熱処理を行うことによって、素子領域ＥＦＲでは、ｐ型カラム層ＰＣＬが形成される。ｎ型カラム領域ＲＮＣでは、ｐ型カラム層ＰＣＬＮが形成される。ｐ型カラム領域ＲＰＣでは、ｐ型カラム層ＰＣＬＰが形成される。この場合、ｐ型カラム層ＰＣＬＰ（ｐ型カラム抵抗体ＰＣＲ）の抵抗値は、２００００Ω～３００００Ω程度になる。

【0056】

次に、ディープトレンチＤＴＣを埋め込むように、たとえば、ＣＶＤ法によって、シリコン酸化膜（図示せず）が形成される。次に、たとえば、化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を行うことによって、ディープトレンチＤＴＣ内に位置するシリコン酸化膜の部分を残して、半導体基板ＳＵＢの上面上に位置するシリコン酸化膜の部分が除去される。

【0057】

これにより、図１２に示すように、素子領域ＥＦＲ、ｎ型カラム領域ＲＮＣおよびｐ型カラム領域ＲＰＣのそれぞれでは、ディープトレンチＤＴＣ内に埋め込み絶縁体ＺＯＦが形成される。ｐ型カラム領域ＲＰＣでは、さらに、スクライブ領域ＳＲＢが延在する方向に沿って帯状に形成されたディープトレンチＤＴＣ内に、埋め込み絶縁体ＺＯＦＬが形成される。埋め込み絶縁体ＺＯＦは、平面視的に島状に形成される。

【0058】

埋め込み絶縁体ＺＯＦＬは、平面視的に、スクライブ領域ＳＲＢが延在する方向に沿って帯状に形成される。埋め込み絶縁体ＺＯＦＬは、帯状に延在するディープトレンチＤＴＣの内壁面に形成されたｐ型カラム層ＰＣＬＰに接する。

【0059】

次に、熱酸化処理を行うことにより、半導体基板ＳＵＢの表面が酸化されて、保護絶縁膜ＴＰＦ（図１３参照）が形成される。次に、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ１（図１３参照）が形成される。次に、図１３に示すように、フォトレジストパターンＰＲ１を注入マスクとして、ｐ型の不純物が注入される。これにより、素子領域ＥＦＲでは、ベース拡散層ＢＤＬが形成される。

【0060】

ｐ型カラム領域ＲＰＣでは、ｐ型拡散層ＰＤＬ１とｐ型拡散層ＰＤＬ２とが形成される。ｐ型拡散層ＰＤＬ１とｐ型拡散層ＰＤＬ２とは、ｐ型カラム層ＰＣＬＰに接することになる。その後、フォトレジストパターンＰＲ１が除去される。

【0061】

次に、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ２（図１４参照）が形成される。次に、図１４に示すように、フォトレジストパターンＰＲ２を注入マスクとして、ｎ型の不純物が注入される。これにより、素子領域ＥＦＲでは、ソース拡散層ＳＤＬが形成される。ｎ型カラム領域ＲＮＣでは、ｎ型拡散層ＮＤＬ１とｎ型拡散層ＮＤＬ２とが形成される。ｎ型拡散層ＮＤＬ１とｎ型拡散層ＮＤＬ２とは、ｎ型カラム層ＮＣＬＮに接することになる。その後、フォトレジストパターンＰＲ２が除去される。

【0062】

次に、半導体基板ＳＵＢ（保護絶縁膜ＴＰＦ）を覆うように、層間絶縁膜ＩＬＦ（図１５参照）が形成される。次に、その層間絶縁膜に、所定の写真製版処理およびエッチング処理が行われる。これにより、図１５に示すように、素子領域ＥＦＲでは、ソース拡散層ＳＤＬおよびベース拡散層ＢＤＬを露出する開口部ＣＨＥが形成されれる。ｎ型カラム領域ＲＮＣでは、ｎ型拡散層ＮＤＬ１、ＮＤＬ２を露出する開口部ＣＨＮが形成される。ｐ型カラム領域ＲＰＣでは、ｐ型拡散層ＰＤＬ１、ＰＤＬ２を露出する開口部ＣＨＰが形成される。

【0063】

次に、たとえば、スパッタ法等によって、層間絶縁膜ＩＬＦを覆うように、アルミニウム膜（図示せず）が形成される。次に、そのアルミニウム膜に、所定の写真製版処理およびエッチング処理が行われる。これにより、図１６に示すように、素子領域ＥＦＲでは、ソース電極ＳＥＬおよび電極パッド（図示せず）等が形成される。ソース電極ＳＥＬは、ソース拡散層ＳＤＬとベース拡散層ＢＤＬとに接する。

【0064】

ｎ型カラム領域ＲＮＣでは、電極ＥＮが形成される。電極ＥＮは、電極ＥＮ１と電極ＥＮ２とを含む。電極ＥＮ１は、ｎ型拡散層ＮＤＬ１に接する。電極ＥＮ２は、ｎ型拡散層ＮＤＬ２に接する。ｐ型カラム領域ＲＰＣでは、電極ＥＰが形成される。電極ＥＰは、電極ＥＰ１と電極ＥＰ２とを含む。電極ＥＰ１は、ｐ型拡散層ＰＤＬ１に接する。電極ＥＰ２は、ｐ型拡散層ＰＤＬ２に接する。

【0065】

その後、半導体基板ＳＵＢを覆うように、たとえば、シリコン窒化膜を形成することにより、パッシベーション膜ＰＶＦが形成される。これにより、半導体基板ＳＵＢの一方の主面に、半導体素子ＴＲＥ等を形成する一連のウェハプロセスが完了する。一連のウェハプロセスの間に行われる熱処理等に伴って、ｎ^＋＋型の基板ＮＰＳＢに含まれるｎ型の不純物が半導体基板ＳＵＢの一方の主面側に徐々に拡散し、最終的に、ｎ型層ＮＦＲが形成されることになる。半導体基板ＳＵＢの他方の主面では、ｎ^＋＋型の基板ＮＰＳＢとｎ型層ＮＦＲとによって、ｎ型領域ＮＲが形成されることになる。

【0066】

次に、たとえば、二端子法によって、ｎ型カラム領域ＲＮＣに形成されたｎ型カラム抵抗体ＮＣＲの抵抗値が測定される。図１７に示すように、一方の端子を、電極ＥＮ１に接触させ、他方の端子を電極ＥＮ２に接触させる。抵抗測定器ＲＭＳから、一方の端子と他方の端子との間に所定の電流を流すことによって、電極ＥＮ１と電極ＥＮ２との間の抵抗値が測定される。すなわち、ｎ型拡散層ＮＤＬ１、ｎ型カラム層ＮＣＬＮ、ｎ^＋＋型の基板ＮＰＳＢ、ｎ型カラム層ＮＣＬＮおよびｎ型拡散層ＮＤＬ２を電流が流れる際の抵抗値が、ｎ型カラム抵抗体ＮＣＲの抵抗値として測定される。

【0067】

次に、たとえば、二端子法によって、ｐ型カラム領域ＲＰＣに形成されたｐ型カラム抵抗体ＰＣＲの抵抗値が測定される。図１８に示すように、一方の端子を、電極ＥＰ１に接触させ、他方の端子を電極ＥＰ２に接触させる。抵抗測定器ＲＭＳから、一方の端子と他方の端子との間に所定の電流を流すことによって、電極ＥＰ１と電極ＥＰ２との間の抵抗値が測定される。すなわち、ｐ型拡散層ＰＤＬ１、ｐ型カラム層ＰＣＬＮおよびｐ型拡散層ＰＤＬ２を電流が流れる際の抵抗値が、ｐ型カラム抵抗体ＰＣＲの抵抗値として測定される。

【0068】

後述するように、測定されたｎ型カラム抵抗体ＮＣＲの抵抗値とｐ型カラム抵抗体ＰＣＲの抵抗値とから、ｎ型カラム抵抗体ＮＣＲの抵抗値とｐ型カラム抵抗体ＰＣＲの抵抗値との比が算出されて、半導体素子ＴＲＥの耐圧が推定される。

【0069】

次に、電極パッド（図示せず）等の表面に、たとえば、メッキによって金膜（図示せず）が形成される。次に、半導体基板ＳＵＢの裏面に研磨処理が行われる。図１９に示すように、半導体基板ＳＵＢの厚さが所望の厚さになるまで、半導体基板ＳＵＢの裏面側に位置するｎ^＋＋型の基板ＮＰＳＢに研磨処理が行われる。

【0070】

次に、たとえば、スパッタ法によって、研磨処理が行われた半導体基板ＳＵＢの裏面上に裏面電極ＢＥＬが形成される。その後、スクライブ領域ＳＲＢに沿って半導体基板ＳＵＢをダイシングすることによって、素子領域ＥＦＲが半導体チップとして取り出される。こうして、半導体装置ＰＳＤの主要部分が完成する。

【0071】

上述した半導体装置では、ｎ型カラム抵抗体ＮＣＲの抵抗値とｐ型カラム抵抗体ＰＣＲの抵抗値との比に基づいて、半導体装置ＰＳＤ（半導体素子ＴＲＥ）の耐圧を見積もることができる。これについて、比較例に係る半導体装置と比較して説明する。

【0072】

前述したように、中耐圧以上（たとえば、８０Ｖ以上）の耐圧が要求される半導体装置においては、ｎ型カラム層を形成するためのｎ型の不純物のドーズ量と、ｐ型カラム層を形成するためのｐ型の不純物のドーズ量との比から半導体装置の耐圧を見積もる手法では、注入の際の不純物の分布等のばらつきが反映されない。このため、不純物のドーズ量比から耐圧を見積もる手法に替わる手法が求められている。

【0073】

発明者らは、その手法として、まず、完成した半導体装置（半導体素子）の耐圧を実際に測定する手法を考えた。ところが、この手法では、ウェハプロセスが完了した後、裏面電極が形成されるまでに時間（日数）を要し、不良の半導体装置を検出するのが遅れてしまうことになる。そこで、発明者らは、耐圧を測定するためのＴＥＧをスクライブ領域に形成する他の手法を考えた。

【0074】

比較例に係る半導体装置として、スクライブ領域ＳＲＢに規定されたＴＥＧ領域ＳＭＯＳＲに形成された半導体素子としてのＭＯＳトランジスタＴＴＲＥの断面構造の一例を、図２０に示す。図２０に示すように、ＴＥＧ領域ＳＭＯＳＲでは、ＭＯＳトランジスタＴＴＲＥのゲート電極ＴＧＥＬに電気的に接続される電極ＥＬＧ、ソース拡散層ＳＤＬに電気的に接続される電極ＥＬＳ、ｎ^＋＋型の基板ＮＰＳＢ（ドレイン）に電気的に接続される電極ＥＬＤが形成されている。なお、図３等に示される半導体素子ＴＲＥ等の構成と同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。

【0075】

特に、電極ＥＬＤと電気的に接続されているｎ型拡散層ＮＤＬは、平面視的に、ＭＯＳトランジスタＴＴＲＥが形成された領域を取り囲むように形成されている。このため、スクライブ領域ＳＲＢの幅方向では、ＭＯＳトランジスタＴＴＲＥとｎ型拡散層ＮＤＬとの距離が制限されることになる。

【0076】

このような制約のため、ＴＥＧ領域ＳＭＯＳＲのＭＯＳトランジスタＴＴＲＥの耐圧を測定する際に広がる空乏層のうち、スクライブ領域ＳＲＢの幅方向に広がろうとする空乏層ＤＰＬの端が、ｎ型拡散層ＮＤＬに接触する場合があることがわかった（点線枠ＷＫ参照）。その結果、ＭＯＳトランジスタＴＴＲＥがブレークダウンを起こしてしまい、ＭＯＳトランジスタＴＴＲＥの耐圧を正確に測定することができなくなることが判明した。

【0077】

比較例に係る半導体装置に対して、実施の形態に係る半導体装置ＰＳＤでは、ｎ型カラム抵抗体ＮＣＲの抵抗値とｐ型カラム抵抗体ＰＣＲの抵抗値との比に基づいて、半導体素子ＴＲＥの耐圧が見積もられる。

【0078】

スーパージャンクション構造を有する半導体装置ＰＳＤ（半導体素子ＴＲＥ）の耐圧は、周期的に配置されるｐｎ接合を形成するｐ型カラム層ＰＣＬの電荷量Ｑｐとｎ型カラム層ＮＣＬの電荷量Ｑｎとのチャージバランスに依存する。すなわち、半導体素子ＴＲＥの耐圧は、電荷量Ｑｐと電荷量Ｑｎとの比（Ｑｐ／Ｑｎ）に依存する。

【0079】

発明者らは、このチャージバランス（Ｑｐ／Ｑｎ）について、電荷量Ｑｐの逆数がｐ型カラム層ＰＣＬの抵抗値に対応し、電荷量Ｑｎの逆数がｎ型カラム層ＮＣＬの抵抗値に対応することに着目した。この知見に基づいて、発明者らは、素子領域ＥＦＲに形成された半導体装置ＰＳＤ（半導体素子ＴＲＥ）の耐圧を、スクライブ領域ＳＲＢに形成されたｐ型カラム層ＰＣＬＰの抵抗値とｎ型カラム層ＮＣＬＮの抵抗値との比に基づいて見積もる手法を見出した。

【0080】

これについて、詳しく説明する。図２１に示すように、まず、チャージバランスについて説明する。ｐ型カラム層ＰＣＬの不純物濃度をＮａ、ｎ型カラム層ＮＣＬの不純物濃度をＮｄ、ｐ型カラム層ＰＣＬの幅をＷｐ、ｎ型カラム層ＮＣＬの幅をＷｎ、ｐ型カラム層ＰＣＬの電荷量をＱｐ、ｎ型カラム層ＮＣＬの電荷量をＱｎとする。ＱｐとＱｎとは、以下の式で表される。

【0081】

Ｑｐ＝Ｎａ×Ｗｐ
Ｑｎ＝Ｎｄ×Ｗｎ
このとき、ｐ型カラム層ＰＣＬとｎ型カラム層ＮＣＬとを完全に空乏化させる条件、すなわち、チャージバランスが取れた状態は以下の式で表される。

【0082】

Ｑｐ＝Ｑｎ
また、ｎ型カラム層ＮＣＬの抵抗値をＲＲＮ、ｐ型カラム層ＰＣＬの抵抗値をＲＲＰとすると、ＱｎとＱｐとについて、以下の関係式が得られる。

【0083】

Ｑｎ＝１／ＲＲＮ
Ｑｐ＝１／ＲＲＰ
そうすると、素子領域では、チャージバランスについて、以下の関係式が得られる。

【0084】

Ｑｐ／Ｑｎ＝ＲＲＮ／ＲＲＰ
一方、スクライブ領域ＳＲＢに形成される、ｎ型カラム層ＮＣＬＮを含むｎ型カラム抵抗体ＮＣＲの抵抗値は、素子領域ＥＦＲに形成されるｎ型カラム層ＮＣＬの抵抗値そのものではない。しかしながら、ｎ型カラム層ＮＣＬＮは、ｎ型カラム層ＮＣＬを形成する工程と同じ工程において同時に形成されることから、ｎ型カラム抵抗体ＮＣＲの抵抗値は、ｎ型カラム層ＮＣＬの抵抗値に比例した抵抗値を有する。

【0085】

また、スクライブ領域ＳＲＢに形成される、ｐ型カラム層ＰＣＬＰを含むｐ型カラム抵抗体ＰＣＲの抵抗値は、素子領域ＥＦＲに形成されるｐ型カラム層ＰＣＬの抵抗値そのものではない。しかしながら、ｐ型カラム層ＰＣＬＰは、ｐ型カラム層ＰＣＬを形成する工程と同じ工程において同時に形成されることから、ｐ型カラム抵抗体ＰＣＲの抵抗値は、ｐ型カラム層ＰＣＬの抵抗値に比例した抵抗値を有する。

【0086】

このことから、スクライブ領域ＳＲＢに形成されるｎ型カラム抵抗体ＮＣＲの抵抗値をＲＮＪとし、ｐ型カラム抵抗体ＰＣＲの抵抗値をＲＰＪとすると、素子領域ＥＦＲにおけるチャージバランスは、以下のような比例関係を有することがいえる。

【0087】

Ｑｐ／Ｑｎ∝ＲＮＪ／ＲＰＪ
次に、発明者らは、ｎ型カラム抵抗体ＮＣＲの抵抗値とｐ型カラム抵抗体ＰＣＲの抵抗値とについて、ドーズ量との関係を評価した。ｎ型カラム抵抗体ＮＣＲ（ｎ型カラム層ＮＣＬ）を形成する際のｎ型の不純物のドーズ量と、ｎ型カラム抵抗体ＮＣＲの抵抗値との関係を評価した結果を、図２２に示す。ｐ型カラム抵抗体ＰＣＲ（ｐ型カラム層ＰＣＬ）を形成する際のｐ型の不純物のドーズ量と、ｐ型カラム抵抗体ＰＣＲの抵抗値との関係を評価した結果を、図２３に示す。

【0088】

図２２に示すグラフの横軸は、ｎ型の不純物のドーズ量であり、縦軸は、ｎ型カラム抵抗体ＮＣＲの抵抗値である。図２３に示すグラフの横軸は、ｐ型の不純物のドーズ量であり、縦軸は、ｐ型カラム抵抗体ＰＣＲの抵抗値である。図２２および図２３のそれぞれにおいて、丸印は平均値を示す。丸印に対して上方と下方とにそれぞれ示されている横線はエラーバーを示す。

【0089】

図２２および図２３に示すように、同一のｎ型（ｐ型）の不純物のドーズ量に対して、ｎ型カラム抵抗体ＮＣＲ（ｐ型カラム抵抗体ＰＣＲ）の抵抗値には、多少のばらつきがあるものの、ｎ型カラム抵抗体ＮＣＲ（ｐ型カラム抵抗体ＰＣＲ）の抵抗値は、ドーズ量に比例していることがわかる。抵抗値のばらつきは、たとえば、ディープトレンチに起因する不純物の分布のばらつき等のウェハプロセスにおけるばらつきによるものと考えられる。言い換えれば、抵抗値のばらつきは、ウェハプロセスのばらつきの影響を受けた実効的なドーズ量を反映していると考えられる。

【0090】

次に、発明者らは、抵抗値の比と、実際の半導体素子の耐圧との関係を評価した。その結果を図２４に示す。図２４に示すグラフの横軸は、ｎ型カラム抵抗体ＮＣＲの抵抗値とｐ型カラム抵抗体ＰＣＲの抵抗値との比である。ｎ型カラム抵抗体ＮＣＲの抵抗値は、スクライブ領域に形成したｎ型カラム抵抗体ＮＣＲを二端子法によって測定した抵抗値である。ｐ型カラム抵抗体ＰＣＲの抵抗値は、スクライブ領域に形成したｐ型カラム抵抗体ＰＣＲを二端子法によって測定した抵抗値である。縦軸は、素子領域に形成された半導体素子について測定した耐圧（実測値）である。

【0091】

さらに、図２４に、ｐ型カラム層ＰＣＬの電荷量Ｑｐとｎ型カラム層ＮＣＬの電荷量Ｑｎとの比（Ｑｐ／Ｑｎ）から理論的に導かれる、スーパージャンクション構造の耐圧のグラフを併せて示す。図２４に示すように、抵抗値の比に対する半導体素子の耐圧（丸印参照）は、電荷量の比（Ｑｐ／Ｑｎ）から理論的に導かれるスーパージャンクション構造の耐圧のグラフに沿って位置していることがわかる。このことは、素子領域ＥＦＲに形成される半導体素子ＴＲＥの耐圧を、電荷の比（Ｑｐ／Ｑｎ）に替えて、スクライブ領域ＳＲＢに形成されるｎ型カラム抵抗体ＮＣＲの抵抗値とｐ型カラム抵抗体ＰＣＲの抵抗値との比によって見積もることができることを意味する。

【0092】

こうして、発明者らは、スクライブ領域ＳＲＢにｎ型カラム抵抗体ＮＣＲとｐ型カラム抵抗体ＰＣＲとをそれぞれ形成し、それぞれの抵抗値の比（ＲＮＪ／ＲＰＪ）を算出することによって、素子領域ＥＦＲに形成される半導体素子ＴＲＥの耐圧を見積もる手法を見出した。発明者らによって取得された、抵抗値の比（ＲＮＪ／ＲＰＪ）と推定耐圧との関係を表すグラフを、図２５に示す。このグラフに基づいて、抵抗値の比（ＲＮＪ／ＲＰＪ）から半導体素子ＴＲＥの耐圧を推定することができる。

【0093】

抵抗値の比（ＲＮＪ／ＲＰＪ）から見積もられる耐圧（推定耐圧）と、実際の半導体素子ＴＲＥについて測定された耐圧（実測値）との関係を表すグラフを、図２６に示す。抵抗値の比（ＲＮＪ／ＲＰＪ）から見積もられる推定耐圧は、実測した耐圧（実測値）に対して、±２～３％程度の範囲内にあることがわかり、非常に高い相関関係を有していることが確認された。

【0094】

この抵抗値の比（ＲＮＪ／ＲＰＪ）と推定耐圧との関係をあらかじめ取得しておくことで、半導体基板へのウェハプロセスが完了した時点において得られる抵抗値の比から、半導体素子ＴＲＥ（半導体装置ＰＳＤ）の耐圧を見積もることができる。これにより、ウェハプロセスが完了した時点で、所望の耐圧を満たさない不良の半導体素子を検出することができ、裏面研磨処理等を行う前に早期に不良の半導体素子を排除することができる。

【0095】

また、ｎ型カラム抵抗体ＮＣＲおよびｐ型カラム抵抗体ＰＣＲのそれぞれの抵抗値を測定することで、ｎ型カラム層ＮＣＬ、ＮＣＬＮ、ＮＣＬＰおよびｐ型カラム層ＰＣＬ、ＰＣＬＮ、ＰＣＬＰのそれぞれにおける不純物の分布等のばらつきを含む実効的なドーズ量を確認することができる。

【0096】

さらに、ｎ型カラム抵抗体ＮＣＲおよびｐ型カラム抵抗体ＰＣＲのそれぞれの抵抗値を測定することによって半導体素子ＴＲＥの耐圧を見積もることができ、ＴＥＧ領域ＳＭＯＳＲのように空乏層の広がりを考慮する必要がない。これにより、半導体基板ＳＵＢにおいて、ｎ型カラム領域ＲＮＣおよびｐ型カラム領域ＲＰＣの占有面積として、ＴＥＧ領域ＳＭＯＳＲの占有面積よりも、小さくすることができる。

【0097】

さらに、ｎ型カラム抵抗体ＮＣＲおよびｐ型カラム抵抗体ＰＣＲのそれぞれの抵抗値を測定する際には、一般的な抵抗測定器を使用することができ、生産コストの上昇を抑えることができる。

【0098】

なお、実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。

【0099】

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0100】

ＰＳＤ 半導体装置、ＥＦＲ 素子領域、ＴＲＥ 半導体素子、ＳＲＢ スクライブ領域、ＲＮＣ、ＲＮＣ１、ＲＮＣ２ ｎ型カラム領域、ＮＣＲ ｎ型カラム抵抗体、ＮＣＬＮ ｎ型カラム層、ＰＣＬＮ ｐ型カラム層、ＮＤＬ１、ＮＤＬ２ ｎ型拡散層、ＣＴＮ コンタクト、ＥＮ、ＥＮ１、ＥＮ２ 電極、ＲＰＣ ｐ型カラム領域、ＰＣＲ ｐ型カラム抵抗体、ＮＣＬＰ ｎ型カラム層、ＰＣＬＰ ｐ型カラム層、ＰＤＬ１、ＰＤＬ２ ｐ型拡散層、ＣＴＰ コンタクト、ＥＰ、ＥＰ１、ＥＰ２ 電極、ＮＰＳＢ 基板、ＮＦＲ ｎ型層、ＮＲ ｎ型領域、ＰＥＬ ｐ^－型エピタキシャル層、ＳＵＢ 半導体基板、ＴＲＣ ゲートトレンチ、ＧＩＦ ゲート絶縁膜、ＴＧＥＬ ゲート電極、ＤＴＣ ディープトレンチ、ＺＯＦ、ＺＯＦＬ 埋め込み絶縁体、ＰＣＬ ｐ型カラム層、ＮＣＬ ｎ型カラム層、ＩＰＦ 保護絶縁膜、ＴＰＦ 保護絶縁膜、ＢＤＬ ベース拡散層、ＳＤＬ ソース拡散層、ＮＤＬ ｎ型拡散層、ＩＬＦ 層間絶縁膜、ＣＨＥ、ＣＨＮ、ＣＨＰ 開口部、ＳＥＬ ソース電極、ＤＥＬ ドレイン電極、ＣＴＮＰ コンタクト、ＰＶＦ パッシベーション膜、ＢＥＬ 裏面電極、ＰＲ１、ＰＲ２ フォトレジストパターン、ＲＭＳ 抵抗測定器。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】