(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023147488
(43)【公開日】2023-10-13
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G01R 19/00 20060101AFI20231005BHJP
H03F 3/45 20060101ALI20231005BHJP
H03F 3/34 20060101ALI20231005BHJP
G01R 35/00 20060101ALI20231005BHJP
【ＦＩ】
G01R19/00 N
H03F3/45
H03F3/34 210
G01R35/00 E
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022055006
(22)【出願日】2022-03-30
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】鈴木 洋
【テーマコード（参考）】
2G035
5J500
【Ｆターム（参考）】
2G035AB01
2G035AC02
2G035AC16
2G035AD10
2G035AD20
2G035AD23
2G035AD27
2G035AD28
2G035AD56
5J500AA01
5J500AA12
5J500AC13
5J500AC41
5J500AC81
5J500AC85
5J500AC98
5J500AF10
5J500AH10
5J500AH26
5J500AH42
5J500AK05
5J500AK11
5J500AK17
5J500AK27
5J500AK28
5J500AK33
5J500AK34
5J500AS15
5J500AT01
5J500AT07
5J500DN22
5J500DP01
(57)【要約】
【課題】適正に対象回路を校正する。
【解決手段】対象回路は、校正回路から供給されるデジタル値に応じて対象回路の特性を変化させる調整回路を有する。校正用動作は対象回路に対して複数の単位動作を繰り返し実行する評価動作を含む。校正回路は、各単位動作において、デジタル値を変化させながら対象回路の特性を評価して、評価結果に基づき対象回路の特性と目標特性との差を最小化させるときのデジタル値を校正候補値として導出する。複数の単位動作にて導出された複数の校正候補値が所定条件を満たすとき、複数の校正候補値に基づく実校正値を用いて対象回路の特性を校正し、複数の校正候補値が所定条件を逸脱するとき、評価動作を再実行する又は所定のエラー信号を出力する。
【選択図】図８
【解決手段】対象回路は、校正回路から供給されるデジタル値に応じて対象回路の特性を変化させる調整回路を有する。校正用動作は対象回路に対して複数の単位動作を繰り返し実行する評価動作を含む。校正回路は、各単位動作において、デジタル値を変化させながら対象回路の特性を評価して、評価結果に基づき対象回路の特性と目標特性との差を最小化させるときのデジタル値を校正候補値として導出する。複数の単位動作にて導出された複数の校正候補値が所定条件を満たすとき、複数の校正候補値に基づく実校正値を用いて対象回路の特性を校正し、複数の校正候補値が所定条件を逸脱するとき、評価動作を再実行する又は所定のエラー信号を出力する。
【選択図】図８
【特許請求の範囲】
【請求項1】
対象回路と、前記対象回路に対する校正用動作を行うよう構成された校正回路と、を備え、
前記対象回路は、前記校正回路から供給されるデジタル値に応じて前記対象回路の特性を変化させるよう構成された調整回路を有し、
前記校正用動作は、前記対象回路に対して複数の単位動作を繰り返し実行する評価動作を含み、
前記校正回路は、各単位動作において、前記デジタル値を変化させながら前記対象回路の特性を評価して、評価結果に基づき前記対象回路の特性と目標特性との差を最小化させるときの前記デジタル値を校正候補値として導出し、
前記校正回路は、前記複数の単位動作にて導出された複数の校正候補値が所定条件を満たすとき、前記複数の校正候補値に基づく実校正値を用いて前記対象回路の特性を校正し、前記複数の校正候補値が前記所定条件を逸脱するとき、前記評価動作を再実行する又は所定のエラー信号を出力する
、半導体装置。
前記対象回路は、前記校正回路から供給されるデジタル値に応じて前記対象回路の特性を変化させるよう構成された調整回路を有し、
前記校正用動作は、前記対象回路に対して複数の単位動作を繰り返し実行する評価動作を含み、
前記校正回路は、各単位動作において、前記デジタル値を変化させながら前記対象回路の特性を評価して、評価結果に基づき前記対象回路の特性と目標特性との差を最小化させるときの前記デジタル値を校正候補値として導出し、
前記校正回路は、前記複数の単位動作にて導出された複数の校正候補値が所定条件を満たすとき、前記複数の校正候補値に基づく実校正値を用いて前記対象回路の特性を校正し、前記複数の校正候補値が前記所定条件を逸脱するとき、前記評価動作を再実行する又は所定のエラー信号を出力する
、半導体装置。
【請求項2】
前記校正回路は、各単位動作において、バイナリサーチにより前記校正候補値を導出する
、請求項１に記載の半導体装置。
、請求項１に記載の半導体装置。
【請求項3】
前記デジタル値は、第１ビットから第ｍビットまでのｍビット分のデジタル信号の値であり（ｍは２以上の整数）、第ｉビットは第（ｉ＋１）ビットの上位側ビットであり（ｉは（ｍ－１）以下の自然数）、
各ビットは０又は１のバイナリ値を有し、
前記校正回路は、各単位動作において、前記第１ビットから前記第ｍビットに向けてビットごとに前記差の低減に適した前記バイナリ値を特定し、これによって前記校正候補値を導出する
、請求項２に記載の半導体装置。
各ビットは０又は１のバイナリ値を有し、
前記校正回路は、各単位動作において、前記第１ビットから前記第ｍビットに向けてビットごとに前記差の低減に適した前記バイナリ値を特定し、これによって前記校正候補値を導出する
、請求項２に記載の半導体装置。
【請求項4】
前記校正回路は、前記複数の校正候補値のばらつきに基づき前記所定条件の成否を判断する
、請求項１に記載の半導体装置。
、請求項１に記載の半導体装置。
【請求項5】
前記複数の校正候補値における最小値と前記複数の校正候補値における最大値との差が規定値以下であるとき、前記所定条件が満たされ、前記校正回路は、前記複数の校正候補値の平均に基づき前記実校正値を設定する
、請求項４に記載の半導体装置。
、請求項４に記載の半導体装置。
【請求項6】
前記対象回路は増幅回路であって、
前記対象回路の特性は前記増幅回路のオフセット電圧であり、
前記校正回路は、各単位動作において、前記増幅回路のオフセット電圧を最小化させるときの前記デジタル値を前記校正候補値として導出する
、請求項１～５の何れかに記載の半導体装置。
前記対象回路の特性は前記増幅回路のオフセット電圧であり、
前記校正回路は、各単位動作において、前記増幅回路のオフセット電圧を最小化させるときの前記デジタル値を前記校正候補値として導出する
、請求項１～５の何れかに記載の半導体装置。
【請求項7】
複数の対象回路と、前記複数の対象回路に対する校正用動作を行うよう構成された校正回路と、を備え、
各対象回路は、前記校正回路から供給されるデジタル値に応じて当該対象回路の特性を変化させるよう構成された調整回路を有し、
前記校正用動作は前記対象回路ごとに単位動作を実行する評価動作を含み、
前記校正回路は、前記対象回路ごとに、対応する単位動作において、対応するデジタル値を変化させながら当該対象回路の特性を評価して、評価結果に基づき当該対象回路の特性と目標特性との差を最小化させるときの前記デジタル値を校正候補値として導出し、
前記対象回路ごとの単位動作を経て前記複数の対象回路に対する複数の校正候補値が導出され、
前記校正回路は、前記複数の校正候補値が所定条件を満たすとき、前記対象回路ごとに、対応する校正候補値を実校正値として用いて当該対象回路の特性を校正し、前記複数の校正候補値が前記所定条件を逸脱するとき、前記評価動作を再実行する又は所定のエラー信号を出力する
、半導体装置。
各対象回路は、前記校正回路から供給されるデジタル値に応じて当該対象回路の特性を変化させるよう構成された調整回路を有し、
前記校正用動作は前記対象回路ごとに単位動作を実行する評価動作を含み、
前記校正回路は、前記対象回路ごとに、対応する単位動作において、対応するデジタル値を変化させながら当該対象回路の特性を評価して、評価結果に基づき当該対象回路の特性と目標特性との差を最小化させるときの前記デジタル値を校正候補値として導出し、
前記対象回路ごとの単位動作を経て前記複数の対象回路に対する複数の校正候補値が導出され、
前記校正回路は、前記複数の校正候補値が所定条件を満たすとき、前記対象回路ごとに、対応する校正候補値を実校正値として用いて当該対象回路の特性を校正し、前記複数の校正候補値が前記所定条件を逸脱するとき、前記評価動作を再実行する又は所定のエラー信号を出力する
、半導体装置。
【請求項8】
前記校正回路は、前記対象回路ごとに、対応する単位動作において、バイナリサーチにより前記校正候補値を導出する
、請求項７に記載の半導体装置。
、請求項７に記載の半導体装置。
【請求項9】
各対象回路において、前記デジタル値は、第１ビットから第ｍビットまでのｍビット分のデジタル信号の値であり（ｍは２以上の整数）、第ｉビットは第（ｉ＋１）ビットの上位側ビットであり（ｉは（ｍ－１）以下の自然数）、
各ビットは０又は１のバイナリ値を有し、
前記校正回路は、前記対象回路ごとに、対応する単位動作において、前記第１ビットから前記第ｍビットに向けてビットごとに前記差の低減に適した前記バイナリ値を特定し、これによって前記校正候補値を導出する
、請求項８に記載の半導体装置。
各ビットは０又は１のバイナリ値を有し、
前記校正回路は、前記対象回路ごとに、対応する単位動作において、前記第１ビットから前記第ｍビットに向けてビットごとに前記差の低減に適した前記バイナリ値を特定し、これによって前記校正候補値を導出する
、請求項８に記載の半導体装置。
【請求項10】
前記校正回路は、前記複数の校正候補値のばらつきに基づき前記所定条件の成否を判断する
、請求項７に記載の半導体装置。
、請求項７に記載の半導体装置。
【請求項11】
前記複数の校正候補値における最小値と前記複数の校正候補値における最大値との差が規定値以下であるとき、前記所定条件が満たされる
、請求項１０に記載の半導体装置。
、請求項１０に記載の半導体装置。
【請求項12】
各対象回路は増幅回路であって、
各対象回路の特性は各増幅回路のオフセット電圧であり、
前記校正回路は、前記対象回路ごとに、対応する単位動作において、前記増幅回路のオフセット電圧を最小化させるときの前記デジタル値を前記校正候補値として導出する
、請求項７～１１の何れかに記載の半導体装置。
各対象回路の特性は各増幅回路のオフセット電圧であり、
前記校正回路は、前記対象回路ごとに、対応する単位動作において、前記増幅回路のオフセット電圧を最小化させるときの前記デジタル値を前記校正候補値として導出する
、請求項７～１１の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
対象回路の特性を理想に近づけるべく、特性を調整するための回路を対象回路に設けておいて対象回路の特性を校正する、といったことが多くの半導体装置にて行われる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１６１３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
対象回路の特性を理想に近づけるための最適値の探索中にノイズ等が影響すると、不適正な値が誤って探索されることがある。不適正な値を対象回路に適用して校正を行うと、校正前よりも特性が悪くなることもあり得る。適正な校正を実現する技術の開発が期待される。
【0005】
本開示は、校正の適正化に寄与する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る半導体装置は、対象回路と、前記対象回路に対する校正用動作を行うよう構成された校正回路と、を備え、前記対象回路は、前記校正回路から供給されるデジタル値に応じて前記対象回路の特性を変化させるよう構成された調整回路を有し、前記校正用動作は、前記対象回路に対して複数の単位動作を繰り返し実行する評価動作を含み、前記校正回路は、各単位動作において、前記デジタル値を変化させながら前記対象回路の特性を評価して、評価結果に基づき前記対象回路の特性と目標特性との差を最小化させるときの前記デジタル値を校正候補値として導出し、前記校正回路は、前記複数の単位動作にて導出された複数の校正候補値が所定条件を満たすとき、前記複数の校正候補値に基づく実校正値を用いて前記対象回路の特性を校正し、前記複数の校正候補値が前記所定条件を逸脱するとき、前記評価動作を再実行する又は所定のエラー信号を出力する。
【0007】
本開示に係る他の半導体装置は、複数の対象回路と、前記複数の対象回路に対する校正用動作を行うよう構成された校正回路と、を備え、各対象回路は、前記校正回路から供給されるデジタル値に応じて当該対象回路の特性を変化させるよう構成された調整回路を有し、前記校正用動作は前記対象回路ごとに単位動作を実行する評価動作を含み、前記校正回路は、前記対象回路ごとに、対応する単位動作において、対応するデジタル値を変化させながら当該対象回路の特性を評価して、評価結果に基づき当該対象回路の特性と目標特性との差を最小化させるときの前記デジタル値を校正候補値として導出し、前記対象回路ごとの単位動作を経て前記複数の対象回路に対する複数の校正候補値が導出され、前記校正回路は、前記複数の校正候補値が所定条件を満たすとき、前記対象回路ごとに、対応する校正候補値を実校正値として用いて当該対象回路の特性を校正し、前記複数の校正候補値が前記所定条件を逸脱するとき、前記評価動作を再実行する又は所定のエラー信号を出力する。
【発明の効果】
【0008】
本開示によれば、校正の適正化に寄与する半導体装置を提供することが可能となる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“ＶＲＥＦ”によって参照される基準電圧は（図３参照）、基準電圧ＶＲＥＦと表記されることもあるし、電圧ＶＲＥＦと略記されることもあり得るが、それらは全て同じものを指す。
【0011】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【0012】
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。
【0013】
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0014】
図１に本開示の実施形態に係るシステムＳＹＳの概略全体構成を示す。システムＳＹＳは、半導体装置１及びＭＣＵ（Micro Controller Unit）２を備える。
【0015】
図２は半導体装置１の外観斜視図である。半導体装置１は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から半導体装置１の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置１が形成される。尚、図２に示される半導体装置１の外部端子の数及び半導体装置１の筐体の種類は例示に過ぎず、それらを任意に設計可能である。
【0016】
以下の説明において、外部端子とは、特に記述無き限り、半導体装置１に設けられた外部端子を指す。半導体装置１に内蔵された端子を内部端子と称する。内部端子は、半導体装置１の筐体から露出していない端子であり、例えば半導体集積回路上の端子である。また、半導体装置１の外部に設けられた配線を外部配線と称する。ＭＣＵ２は半導体装置１にとっての外部装置である。１以上の外部端子が１以上の外部配線を通じてＭＣＵ２に接続され、これによって半導体装置１及びＭＣＵ２間で必要な信号の送受信が可能となっている。
【0017】
図示されない電圧源から半導体装置１に対して１以上の電源電圧（正の直流電圧）が供給され、半導体装置１内の各回路は供給された電源電圧に基づいて駆動する。また特に図示しないが、外部端子の一種であるグランド端子はグランドに接続される。半導体装置１内の各回路はグランド電位を基準に動作できる。
【0018】
半導体装置１は記憶回路ＭＭを有する。記憶回路ＭＭはレジスタに分類されるメモリであって良い。記憶回路ＭＭにおいて設定情報などが記憶され、半導体装置１は設定情報に応じた動作を行う。ＭＣＵ２は、半導体装置１に対し所定のコマンドを送信することで、所望の設定情報を記憶回路ＭＭに書き込むことができる。
【0019】
半導体装置１には、特性が校正されるべき対象回路が含まれており、校正用動作の実行を通じて対象回路の特性が校正される。以下の複数の実施例の中で、対象回路の具体例及び校正用動作の具体例等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0020】
＜＜第１実施例＞＞
第１実施例を説明する。図３に第１実施例に係る電流センサ１００の構成を示す。第１実施例に係る半導体装置１は電流センサ１００を有する。半導体装置１における半導体集積回路により電流センサ１００が形成される。
第１実施例を説明する。図３に第１実施例に係る電流センサ１００の構成を示す。第１実施例に係る半導体装置１は電流センサ１００を有する。半導体装置１における半導体集積回路により電流センサ１００が形成される。
【0021】
電流センサ１００は、増幅回路１０と、コンパレータ２０と、ロジック回路３０と、基準電圧設定回路４０と、を備える。端子ＡＩＮＰ、ＡＩＮＮ、ＡＯＵＴ及びＲＥＦは半導体装置１に設けられる４つの外部端子である。但し、端子ＡＩＮＰ、ＡＩＮＮ、ＡＯＵＴ及びＲＥＦの内、任意の１以上の端子は内部端子であっても良い。端子ＡＩＮＰ、ＡＩＮＮ及びＡＯＵＴは電流センサ１００の構成要素に含まれると解しても良いし、電流センサ１００の構成要素に含まれずに電流センサ１００に接続されると解しても良い。
【0022】
配線ＷＲＳは外部配線である。配線ＷＲＳ上に流れる電流を記号“ＩＳ”にて表す。配線ＷＲＳ上に直列にセンス抵抗ＲＳＮＳが設けられる。センス抵抗ＲＳＮＳの第１端は端子ＡＩＮＰに接続され、センス抵抗ＲＳＮＳの第２端は端子ＡＩＮＮに接続されると共にグランドに接続される。電流ＩＳはセンス抵抗ＲＳＮＳを通じて流れる。このため、センス抵抗ＲＳＮＳの両端間（従って端子ＡＩＮＰ及びＡＩＮＮ間）に、電流ＩＳの値とセンス抵抗ＲＳＮＳの抵抗値との積にて表される電圧降下が発生する。
【0023】
電流センサ１００は端子ＡＩＮＰ及びＡＩＮＮ間の電圧ΔＶに基づいて電流ＩＳを検出し、検出結果を示す信号ＳＯＵＴを端子ＡＯＵＴから出力する。電圧ΔＶは端子ＡＩＮＮの電位から見た端子ＡＩＮＰの電圧を表す。端子ＡＯＵＴは外部配線である配線ＷＲＡＯＵＴを通じてＭＣＵ２に接続される。つまり、信号ＳＯＵＴが端子ＡＯＵＴからＭＣＵ２に出力される。信号ＳＯＵＴは増幅回路１０の出力電圧ＶＡを示すアナログ電圧信号であり、故に、端子ＡＯＵＴにはアナログの出力電圧ＶＡが加わる。但し、電流センサ１００において、アナログの出力電圧ＶＡをデジタル信号に変換したものをＭＣＵ２に出力する構成が採用されても良い。
【0024】
電流ＩＳを検出するとは、詳細には、電流ＩＳの大きさ及び向きを検出することを指す。電流ＩＳの向きは電流ＩＳの極性で表され、電流ＩＳの極性には正と負がある。センス抵抗ＲＳＮＳの第１端からセンス抵抗ＲＳＮＳの第２端（グランド）に向けて流れる電流ＩＳの極性が正であるとし、その逆向きの電流ＩＳの極性が負であるとする。電流ＩＳの大きさ及び向きに応じた電圧が出力電圧ＶＡとなる。尚、電流ＩＳの極性が正及び負の何れか一方に固定される場合にあっては、電流センサ１００は電流ＩＳの大きさ（電流ＩＳの値）だけを検出するものであっても良い。
【0025】
端子ＲＥＦにて電圧ＶＲＥＦ＿ＩＮの供給を受ける。電圧ＶＲＥＦ＿ＩＮは、半導体装置１の外部電圧源から供給される正の直流電圧である。基準電圧設定回路４０は、端子ＲＥＦに接続され、電圧ＶＲＥＦ＿ＩＮに基づき基準電圧ＶＲＥＦを設定して出力する。基準電圧設定回路４０は、例えば、記憶回路ＭＭに記憶された基準電圧設定情報に基づき、電圧ＶＲＥＦ＿ＩＮの１／２の電圧又は電圧ＶＲＥＦ＿ＩＮの１／４の電圧を、基準電圧ＶＲＥＦに設定する。但し、基準電圧ＶＲＥＦの値は任意であって良く、“ＶＲＥＦ＿ＩＮ＝ＶＲＥＦ”であっても構わない。
【0026】
増幅回路１０は、オペアンプＡＭＰと抵抗Ｒ１～Ｒ４とを備えて構成される差動増幅回路である。電圧ΔＶは増幅回路１０の入力電圧に相当する。オペアンプＡＭＰは、反転入力端子、非反転入力端子及び出力端子を備える。具体的には、抵抗Ｒ１の一端は端子ＡＩＮＮに接続され、抵抗Ｒ１の他端はオペアンプＡＭＰの反転入力端子に接続される。抵抗Ｒ２の一端はオペアンプＡＭＰの反転入力端子に接続され、抵抗Ｒ２の他端はオペアンプＡＭＰの出力端子に接続される。抵抗Ｒ３の一端は端子ＡＩＮＰに接続され、抵抗Ｒ３の他端はオペアンプＡＭＰの非反転入力端子に接続される。抵抗Ｒ４の一端はオペアンプＡＭＰの非反転入力端子に接続される。抵抗Ｒ４の他端は基準電圧ＶＲＥＦが加わる配線に接続され、基準電圧ＶＲＥＦを受ける。オペアンプＡＭＰの出力端子は増幅回路１０の出力端子に相当し、オペアンプＡＭＰの出力端子（従って増幅回路１０の出力端子）は端子ＡＯＵＴに接続される。オペアンプＡＭＰの出力端子から電流ＩＳに応じた電圧ＶＡが出力される。
【0027】
ここでは、抵抗Ｒ１及びＲ３の抵抗値は互いに等しく、且つ、抵抗Ｒ２及びＲ４の抵抗値は互いに等しいものとする。後述のオフセット電圧がゼロであるとの仮定の下、電圧ΔＶがゼロであれば“ＶＡ＝ＶＲＥＦ”となり、“ΔＶ＞０”であれば“ＶＡ＞ＶＲＥＦ”となり、“ΔＶ＜０”であれば“ＶＡ＜ＶＲＥＦ”となる。“ΔＶ＞０”又は“ΔＶ＜０”であるとき、電圧ΔＶの絶対値の増大につれて電圧ＶＡと基準電圧ＶＲＥＦとの差は増大する。
【0028】
尚、オペアンプＡＭＰは半導体装置１内で生成されたアンプ用電源電圧ＶＰＡＭＰに基づいて駆動する。アンプ用電源電圧ＶＰＡＭＰは正の直流電圧であり、例えばバンドギャップリファレンスを用いて生成されて良い。また、増幅回路１０の増幅率は可変であっても良い。例えば抵抗Ｒ１及びＲ３を可変抵抗にて構成しておき、各可変抵抗の抵抗値を変更することにより増幅回路１０の増幅率を変更することができる。例えば、記憶回路ＭＭに記憶された増幅率設定情報に基づき、増幅回路１０の増幅率が設定されて良い。
【0029】
コンパレータ２０は反転入力端子、非反転入力端子及び出力端子を有する。コンパレータ２０は、自身の非反転入力端子に加わる電圧と自身の反転入力端子に加わる電圧とを比較し、比較結果に応じた信号ＣＭＰを自身の出力端子から出力する。信号ＣＭＰはハイレベル又はローレベルを有する。コンパレータ２０の反転入力端子は基準電圧ＶＲＥＦが加わる配線に接続され、基準電圧ＶＲＥＦを受ける。コンパレータ２０の非反転入力端子はオペアンプＡＭＰの出力電圧ＶＡが加わる配線に接続され、出力電圧ＶＡを受ける。このため、コンパレータ２０は、“ＶＡ＞ＶＲＥＦ”が成立すれば（即ち電圧ＶＡが基準電圧ＶＲＥＦよりも高ければ）ハイレベルの信号ＣＭＰを出力し、“ＶＡ＜ＶＲＥＦ”が成立すれば（即ち基準電圧ＶＲＥＦが電圧ＶＡよりも高ければ）ローレベルの信号ＣＭＰを出力する。“ＶＡ＝ＶＲＥＦ”の成立時において信号ＣＭＰはハイレベル及びローレベルの何れかとなる。コンパレータ２０の出力信号ＣＭＰはロジック回路３０に供給される。
【0030】
ロジック回路３０は、信号ＣＭＰに基づき増幅回路１０のオフセット電圧を校正する機能を持つ。本実施例では、以下、増幅回路１０のオフセット電圧を単にオフセット電圧と称する。オフセット電圧の校正はコンパレータ２０及びロジック回路３０を有する校正回路ＣＲＢ１により実現される。オフセット電圧は電圧ΔＶがゼロであるときの電圧ＶＡ及びＶＲＥＦ間の差である。増幅回路１０にはオフセット電圧を調整するための調整回路が設けられており、ロジック回路３０は調整回路の制御を通じてオフセット電圧を校正できる。ロジック回路３０から調整回路に対してデジタル信号ＤＡＣＩＮが出力される。
【0031】
図４にオペアンプＡＭＰの概略構成を示す。オペアンプＡＭＰは入力段１１及び出力段１２を備える。入力段１１は、オペアンプＡＭＰの非反転入力端子及び反転入力端子に接続され、非反転入力端子及び反転入力端子間の電圧に応じた電圧ＶＡ’を生成する。出力段１２は、電圧ＶＡ’に基づき電圧ＶＡを生成してオペアンプＡＭＰの出力端子から出力する。この際、イマジナリショートの作用により、出力段１２は、オペアンプＡＭＰの非反転入力端子及び反転入力端子間の電位差がゼロに近づくよう、電圧ＶＡを生成する。結果、増幅回路１０において、入力電圧ΔＶがゼロであるとき、オフセット電圧がゼロであるとすれば出力電圧ＶＡは基準電圧ＶＥＲＦと等しくなる。
【0032】
図５に入力段１１及び調整回路１３の回路図を示す。調整回路１３はオペアンプＡＭＰに内蔵されると解されても良いし、オペアンプＡＭＰに対して接続されると解されても良い。図５の構成において、入力段１１は、トランジスタ１１１及び１１２、定電流源１１３並びに抵抗１１４及び１１５を備える。調整回路１３は、ＤＡＣ１３１、定電流源１３２並びにトランジスタ１３３及び１３４を備える。トランジスタ１１１、１１２、１３３及び１３４はＰチャネル型のＭＯＳＦＥＴである。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。
【0033】
トランジスタ１１１及び１１２により差動入力対が構成される。トランジスタ１１１及び１１２は互いに同一の構造及び同一の電気的特性を持つように形成される。トランジスタ１３３及び１３４についても互いに同一の構造及び同一の電気的特性を持つように形成されると良い。抵抗１１４及び１１５は互いに同じ抵抗値を持つように形成される。
【0034】
トランジスタ１１１及び１１２のソース同士は互いに接続される。定電流源１１３は、電源電圧ＶＰＡＭＰが加わるノードからトランジスタ１１１及び１１２のソース同士が接続されるノードに向けて定電流ＩＣＣ１を供給する。トランジスタ１１１のゲート、トランジスタ１１２のゲートは、夫々、オペアンプＡＭＰの非反転入力端子、反転入力端子に接続される。トランジスタ１１１のドレインは抵抗１１４の第１端に接続され、抵抗１１４の第２端はグランドに接続される。トランジスタ１１２のドレインは抵抗１１５の第１端に接続され、抵抗１１５の第２端はグランドに接続される。抵抗１１４の第１端の電位から見た抵抗１１５の第１端の電圧が電圧ＶＡ’として出力段１２（図４参照）に供給される。
【0035】
トランジスタ１３３及び１３４のソース同士は互いに接続される。定電流源１３２は、電源電圧ＶＰＡＭＰが加わるノードからトランジスタ１３３及び１３４のソース同士が接続されるノードに向けて定電流ＩＣＣ２を供給する。トランジスタ１３３のドレインはトランジスタ１１１のドレインに接続される。トランジスタ１３４のドレインはトランジスタ１１２のドレインに接続される。
【0036】
ＤＡＣ１３１は、ロジック回路３０から供給されたデジタル信号ＤＡＣＩＮをアナログ信号に変換して出力するデジタル／アナログ変換器である。ＤＡＣ１３１から出力されるアナログ信号はアナログ電圧信号であり、当該アナログ電圧信号にて表されるアナログ電圧を記号“ＤＡＣＯＵＴ”にて参照する。ＤＡＣ１３１はデジタル信号ＤＡＣＩＮをアナログ電圧ＤＡＣＯＵＴに変換して出力する回路であると言える。ＤＡＣ１３１はトランジスタ１３３のゲートに対しアナログ電圧ＤＡＣＯＵＴを供給する。トランジスタ１３４のゲートには所定のバイアス電圧Ｖｂが印加される。例えば、アナログ電圧ＤＡＣＯＵＴの可変範囲における中心の電圧をバイアス電圧Ｖｂに設定して良い。
【0037】
図５の回路動作について説明する。説明の便宜上、まず“ＩＣＣ２＝０”であって且つトランジスタ１１１及び１１２が理想的に動作する場合を想定する。加えて、抵抗１１４及び１１５の抵抗値に差は無いと考える。この場合において、オペアンプＡＭＰにおける非反転入力端子及び反転入力端子間の電位差がゼロであればトランジスタ１１１及び１１２のドレイン電流値は同じとなって電圧ＶＡ’は０Ｖとなる。オペアンプＡＭＰにおいて非反転入力端子及び反転入力端子間の電位差がゼロでない場合、当該電位差に応じてトランジスタ１１１及び１１２のドレイン電流値に差が生じ、結果、電圧ＶＡ’は正又は負の電圧となる。このように、オペアンプＡＭＰにおける非反転入力端子及び反転入力端子間の電位差がゼロであるときに電圧ＶＡ’が０Ｖとなることを目指してトランジスタ１１１及び１１２が形成される。但し、実際には、製造上のばらつき等に起因してトランジスタ１１１及び１１２の電気的特性にずれが生じ得る。結果、上記電位差がゼロであるときにおいてトランジスタ１１１及び１１２のドレイン電流値に差が生じ、“ＩＣＣ２＝０”であるとの仮定の下、電圧ＶＡ’は０Ｖとならないことがある。
【0038】
ドレイン電流値に関する上記の差を打ち消すように調整回路１３が働く。即ち調整回路１３の設置により、抵抗１１４にはトランジスタ１１１及び１３３のドレイン電流の合成電流が流れ、抵抗１１５にはトランジスタ１１２及び１３４のドレイン電流の合成電流が流れる。電圧ＤＡＣＯＵＴを調整することでトランジスタ１３３のドレイン電流は変化する。このため、増幅回路１０への入力電圧ΔＶ（図３参照）がゼロであるときに、電圧ＶＡ’が０Ｖとなるように（即ち増幅回路１０の出力電圧ＶＡが基準電圧ＶＲＥＦと一致するように）、電圧ＤＡＣＯＵＴを設定すればオフセット電圧はゼロとなる。
【0039】
図６にデジタル信号ＤＡＣＩＮとアナログ電圧ＤＡＣＯＵＴとの関係を示す。ＤＡＣ１３１はｍビットのデジタル／アナログ変換器である。図７に示す如く、デジタル信号ＤＡＣＩＮは第１ビットから第ｍビットまでのｍビット分のデジタル信号である。ｍは２以上の整数であれば任意である。例えば“ｍ＝１０”である。デジタル信号ＤＡＣＩＮにおける第ｉビットをビットＢ［ｉ］と称する。ｉは１以上且つｍ以下の任意の整数を表す。ビットＢ［ｉ］はビットＢ［ｉ＋１］の上位側ビットであるとする（ここにおけるｉは（ｍ－１）以下の自然数を表す）。故に、デジタル信号ＤＡＣＩＮにおけるビットＢ［１］～ビットＢ［ｍ］の内、ビットＢ［１］が最上位ビットであり、ビットＢ［ｍ］が最下位ビットである。
【0040】
デジタル信号ＤＡＣＩＮにおける各ビットは０又は１のバイナリ値を有する。ビットＢ［ｉ］が有するバイナリ値を記号“ＶＡＬ［ｉ］”にて表す。更に、ｍビット分のデジタル信号ＤＡＣＩＮの値をデジタル値Ｄ＿ＶＡＬと称する。１０進数で考えた場合、デジタル値Ｄ＿ＶＡＬは、ビットＢ［１］に対応する１０進数換算値（２ｍ－１×ＶＡＬ［１］）と、ビットＢ［２］に対応する１０進数換算値（２ｍ－２×ＶＡＬ［２］）と、ビットＢ［３］に対応する１０進数換算値（２ｍ－３×ＶＡＬ［３］）と、・・・、ビットＢ［ｍ］に対応する１０進数換算値（２０×ＶＡＬ［ｍ］）と、の総和である。
【0041】
アナログ電圧ＤＡＣＯＵＴは、デジタル値Ｄ＿ＶＡＬと所定大きさを有する単位電圧との積で表され、デジタル値Ｄ＿ＶＡＬの増大に伴って線形的に増大する。デジタル値Ｄ＿ＶＡＬの変化を通じてアナログ電圧ＤＡＣＯＵＴが変化し、結果、トランジスタ１３３のドレイン電流の変化を通じてオフセット電圧が変化する。このように、調整回路１３は、ロジック回路３０から供給されるデジタル信号ＤＡＣＩＮに応じて（従ってデジタル値Ｄ＿ＶＡＬに応じて）増幅回路１０のオフセット電圧を変化させる。デジタル値Ｄ＿ＶＡＬの変化量を増大させればトランジスタ１３３のドレイン電流の変化量も増大し、結果、オフセット電圧の変化量も増大する。
【0042】
校正回路ＣＲＢ１は校正用動作ＯＰ１を行うことがきる。校正用動作ＯＰ１は、オフセット電圧を校正するために増幅回路１０に対して実行される。例えば、ＭＣＵ２からの所定の動作開始信号が半導体装置１にて受信されたことに応答して校正回路ＣＲＢ１は校正用動作ＯＰ１を行う。或いは、半導体装置１に対する電源電圧の供給が開始されて半導体装置１が起動する際、ＭＣＵ２からの信号に依らず、校正用動作ＯＰ１が行われるようにしても良い。何れにせよ、校正用動作ＯＰ１が行われる期間では電流ＩＳがゼロに保たれるものとする。
【0043】
図８に校正用動作ＯＰ１のフローチャートを示す。図８において、ｊはロジック回路３０にて管理及び更新される変数を表す。校正用動作ＯＰ１においては、まずステップＳ１１にて変数ｊに“１”が設定される。続くステップＳ１２では、増幅回路１０に対して第ｊ回目の単位動作が実行される。単位動作の詳細は後述されるが、単位動作にてロジック回路３０により校正候補値が導出される。校正候補値はオフセット電圧を校正するためのデジタル値Ｄ＿ＶＡＬの候補に相当する。第ｊ回目の単位動作にて導出される校正候補値を記号“Ｄ＿Ａ［ｊ］”にて表す。
【0044】
ステップＳ１２に続くステップＳ１３において、ロジック回路３０は“ｊ＝ｎ”の成否を判定する。ｎは予め定められた任意の２以上の整数値を有する。例えば“ｎ＝３”である。“ｊ＝ｎ”が成立している場合には（ステップＳ１３のＹ）、ステップＳ１５に進む。“ｊ＝ｎ”が不成立の場合には（ステップＳ１３のＮ）、ステップＳ１４に進んで変数ｊに１を加算してからステップＳ１２に戻る。これにより、ステップＳ１５に進む段階では校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］が導出済みとなる。校正用動作ＯＰ１は評価動作ＯＰ１ａを含み、評価動作ＯＰ１ａはステップＳ１１～Ｓ１４の各処理により構成される。評価動作ＯＰ１ａでは増幅回路１０に対して単位動作がｎ回繰り返し実行され、これによって校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］が導出される。
【0045】
ステップＳ１５において、ロジック回路３０は校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］に基づき所定の正常終了条件の成否を判断する（換言すれば校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］が正常終了条件を満たすかを判定する）。第１実施例に係る正常終了条件は、校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］のばらつきに依存して成否が分岐する条件である。故に、ロジック回路３０は校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］のばらつきに基づき正常終了条件の成否を判断する。
【0046】
より具体的には、ロジック回路３０は、校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］における最大値及び最小値を特定する。そして、特定した最大値及び最小値間の差が規定値ＶＡＬＴＨＡ以下であるとき、ロジック回路３０は正常終了条件が成立すると判断する（即ち校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］が正常終了条件を満たすと判断する）。特定した最大値及び最小値間の差が規定値ＶＡＬＴＨＡを超えるとき、ロジック回路３０は正常終了条件が不成立であると判断する。規定値ＶＡＬＴＨＡは所定の正の値（例えば２又は３）を有する。変形として、ロジック回路３０は、校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］の分散を導出し、導出した分散が規定値ＶＡＬＴＨＡ以下であるときに正常終了条件が成立すると判断し、そうでないときに正常終了条件が不成立であると判断するようにしても良い。
【0047】
ステップＳ１５において、正常終了条件が成立する場合には（ステップＳ１５のＹ）ステップＳ１６に進む。ステップＳ１６において、ロジック回路３０は、校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］の平均に基づき実校正値Ｄ＿Ｒを設定する。即ち、校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］の平均値を実校正値Ｄ＿Ｒに設定する。この際、校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］の和が値“ｎ”にて割り切れないのであれば、小数点以下の切捨て又は四捨五入を用いて校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］の平均値が導出されれば良い。ステップＳ１６に続くステップＳ１７において、ロジック回路３０は、実校正値Ｄ＿Ｒをデジタル値Ｄ＿ＶＡＬとして有するデジタル信号ＤＡＣＩＮをＤＡＣ１３１に出力する。
【0048】
ステップＳ１７の処理の完了をもって校正用動作ＯＰ１が完了し、オフセット電圧が校正済みとなる。ステップＳ１７の処理後において、電圧ＤＡＣＯＵＴは、実校正値Ｄ＿Ｒに対応する電圧（即ち実校正値Ｄ＿ＲをＤＡＣ１３１にてアナログ電圧信号に変換することで得られた電圧）に維持され、オフセット電圧はゼロ又はゼロに十分に近い電圧となる。
【0049】
校正用動作ＯＰ１の実行期間において半導体装置１はスタンバイ状態にあり、校正用動作ＯＰ１の完了後に半導体装置１は実稼働状態に移行する。実稼働状態において、電流ＩＳが配線ＷＲＳに流れ、実校正値Ｄ＿Ｒを用いて校正済みの増幅回路１０から電流ＩＳに応じた電圧ＶＡが出力される。そして、電圧ＶＡを表す信号ＳＯＵＴがＭＣＵ２に供給される。
【0050】
ステップＳ１５において、正常終了条件が不成立の場合には（ステップＳ１５のＮ）ステップＳ１８に進む。尚、正常終了条件の不成立は、校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］が正常終了条件を逸脱することと等価である。ステップＳ１８において、ロジック回路３０はステップＳ１１～Ｓ１４から成る評価動作ＯＰ１ａにて導出された校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］を破棄し、その後、ステップＳ１１に戻る。このため、ステップＳ１８に至った場合、評価動作ＯＰ１ａが再実行され、再実行される評価動作ＯＰ１ａの中で校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］が改めて導出されることになる。
【0051】
尚、ステップＳ１５において正常終了条件が不成立の場合、図９に示す如く、ステップＳ１８ａに進むようにしても良い。ステップＳ１８ａにおいてロジック回路３０はエラー処理を実行し、校正用動作ＯＰ１を終える。エラー処理は所定のエラー信号を半導体装置１からＭＣＵ２に出力する処理を含む。エラー信号は校正用動作ＯＰ１が正常に終了しなかった旨を指し示す。或いは、エラー信号は半導体装置１にて何らかの異常が検出された旨を指し示す。図８のフローチャートを採用した上で、評価動作ＯＰ１ａをＬ回繰り返しても正常終了条件が成立しない場合に限り、上記エラー処理を行うようにしても良い（Ｌは２以上の任意の整数）。
【0052】
校正用動作ＯＰ１にて特性が校正されるべき回路を対象回路と称した場合、校正回路ＣＲＢ１は、各単位動作において、デジタル値Ｄ＿ＶＡＬを変化させながら対象回路の特性を評価し、評価結果に基づき対象回路の特性と目標特性との差を最小化させるときのデジタル値を校正候補値として導出する。本実施例に係る対象回路は増幅回路１０であって、校正されるべき対象回路の特性はオフセット電圧であり、故に目標特性は目標電圧にて表される。ここにおける目標電圧は、オフセット電圧の目標値（理想のオフセット電圧）を表し、０Ｖである。即ち、本実施例に係る単位動作では、デジタル値Ｄ＿ＶＡＬを変化させながらオフセット電圧を評価して、評価結果に基づきオフセット電圧と目標電圧との差を最小化させるときのデジタル値Ｄ＿ＶＡＬ（換言すればオフセット電圧を最小化させるときのデジタル値Ｄ＿ＶＡＬ）を校正候補値として導出する。
【0053】
校正回路ＣＲＢ１は、単位動作において、バイナリサーチにより実校正値の元となる校正候補値を導出する。バイナリサーチでは、デジタル信号ＤＡＣＩＮにおける最上位ビット（Ｂ［１］）から最下位ビット（Ｂ［ｍ］）に向けてビットごとに、オフセット電圧の校正に適したバイナリ値が特定される。
【0054】
バイナリサーチの実行過程において、半導体装置１にノイズが混入するなどの理由により、理想的なバイナリ値が探索できないことがある。特に、比較的上位側のビットに対して校正用のバイナリ値を探索しているときにノイズの影響により不適正なバイナリ値が校正用の値として選択されることが考えられる。この場合において、その結果をそのまま用いてオフセット電圧の校正を行ったならば、オフセット電圧が校正前よりも増大することもあり得る。これを考慮し、本実施例では、単位動作を複数回実行し、各単位動作において校正用の値の候補（校正候補値）を導出する。そして、複数の校正候補値のばらつきが小さいときに、ノイズ等の影響を受けていない校正候補値が得られたと判断して、複数の校正候補値に基づき実際に使用する実校正値を設定する。これにより、ノイズ等の影響を受けにくい適正な校正が可能となる。
【0055】
図１０に単位動作のフローチャートを示す。上述したように、バイナリサーチでは、デジタル信号ＤＡＣＩＮにおける最上位ビット（Ｂ［１］）から最下位ビット（Ｂ［ｍ］）に向けてビットごとに、オフセット電圧の校正に適したバイナリ値が特定される。オフセット電圧の校正に適したバイナリ値をビットごとに特定すべく、ロジック回路３０は、単位動作において、ビットＢ［１］～Ｂ［ｍ］の夫々を、評価対象ビット、未評価ビット及び評価済ビットの何れかに分類する。
【0056】
評価対象ビットは、今回、適正なバイナリ値が評価及び設定されるビット（適正なバイナリ値が０及び１の何れであるのかが評価されるビット）である。評価済ビットは適正なバイナリ値が評価及び設定された後のビットである。未評価ビットは、適正なバイナリ値が評価及び設定される前のビットである。
【0057】
図１０を参照して１つの単位動作を説明する。尚、単位動作の説明において参照される変数ｉは、ロジック回路３０にて管理及び更新される変数である。単位動作では、まずステップＳ１０１において、ロジック回路３０が最上位ビットであるビットＢ［１］を評価対象ビットに設定し、ビットＢ［２］～Ｂ［ｍ］を未評価ビットに設定する。続くステップＳ１０２にて変数ｉに１が代入され、その後、ステップＳ１０３に進む。
【0058】
ステップＳ１０３において、ロジック回路３０は、評価対象ビットのバイナリ値に“１”に設定し、且つ、全ての未評価ビットのバイナリ値に“０”を設定する。“ｉ＝１”のときに実行されるステップＳ１０３では、評価対象ビットであるビットＢ［１］のバイナリ値ＶＡＬ［１］に“１”が設定され、且つ、未評価ビットであるビットＢ［２］～Ｂ［ｍ］のバイナリ値ＶＡＬ［２］～ＶＡＬ［ｍ］に全て“０”が設定されることになる。ステップＳ１０３の後、ステップＳ１０４に進む。
【0059】
ステップＳ１０４において、現在のバイナリ値ＶＡＬ［１］～ＶＡＬ［ｍ］を有するデジタル信号ＤＡＣＩＮがロジック回路３０からＤＡＣ１３１に出力される。そして、現在のバイナリ値ＶＡＬ［１］～ＶＡＬ［ｍ］を有するデジタル信号ＤＡＣＩＮに対応する電圧ＤＡＣＯＵＴがＤＡＣ１３１から出力されている状態で、ロジック回路３０はコンパレータ２０の出力信号ＣＭＰを取得する。ステップＳ１０４に続くステップＳ１０５において、ロジック回路３０は、取得された信号ＣＭＰがハイレベルであるかを確認する。取得された信号ＣＭＰがハイレベルであれば（ステップＳ１０５のＹ）、ステップＳ１０６に進む一方、取得された信号ＣＭＰがローレベルであれば（ステップＳ１０５のＮ）、ステップＳ１０７に進む。
【0060】
ハイレベルの信号ＣＭＰは、オフセット電圧のゼロの実現にとって、現在の電圧ＤＡＣＯＵＴが高すぎることを意味する。故に、信号ＣＭＰがハイレベルであるとき、ゼロのオフセット電圧を実現するためには、評価対象ビットＢ［ｉ］のバイナリ値ＶＡＬ［ｉ］を“０”とすべきである。このため、ステップＳ１０６では、評価対象ビットＢ［ｉ］のバイナリ値ＶＡＬ［ｉ］に“０”を設定する。ステップＳ１０６の後、ステップＳ１０８に進む。
【0061】
ローレベルの信号ＣＭＰは、オフセット電圧のゼロの実現にとって、現在の電圧ＤＡＣＯＵＴが低すぎることを意味する。故に、信号ＣＭＰがローレベルであるとき、ゼロのオフセット電圧を実現するためには、評価対象ビットＢ［ｉ］のバイナリ値ＶＡＬ［ｉ］を“１”とすべきである。このため、ステップＳ１０７では、評価対象ビットＢ［ｉ］のバイナリ値ＶＡＬ［ｉ］を“１”に設定する。但し、ステップＳ１０３の段階でバイナリ値ＶＡＬ［ｉ］に“１”が設定されているので、ステップＳ１０７ではバイナリ値ＶＡＬ［ｉ］を“１”のまま維持すれば足る。ステップＳ１０７の後、ステップＳ１０８に進む。
【0062】
ステップＳ１０３～Ｓ１０７の処理は、評価対象ビットＢ［ｉ］に関して、オフセット電圧の校正に適したバイナリ値（ＶＡＬ［ｉ］）を特定する処理に相当する。オフセット電圧の校正に適したバイナリ値とは、“０”又は“１”の値の内、オフセット電圧と目標電圧（オフセット電圧の目標値；０Ｖ）との差の低減に適したバイナリ値である。目標電圧は０Ｖであるので、オフセット電圧と目標電圧との差の低減に適したバイナリ値は、オフセット電圧の低減に適したバイナリ値である。ステップＳ１０４で取得される信号ＣＭＰがハイレベルであるとき、評価対象ビットＢ［ｉ］のバイナリ値ＶＡＬ［ｉ］に“０”を設定すれば、“１”を設定するよりも上記差は低減するので、“０”が上記差の低減に適する。逆に、ステップＳ１０４で取得される信号ＣＭＰがローレベルであるとき、評価対象ビットＢ［ｉ］のバイナリ値ＶＡＬ［ｉ］に“１”を設定すれば、“０”を設定するよりも上記差は低減するので、“１”が上記差の低減に適する。後述の説明から明らかとなるよう、ステップＳ１０３～Ｓ１０７の処理はビットごとに実行される。このため、バイナリサーチによる単位動作では、デジタル信号ＤＡＣＩＮにおける最上位ビット（Ｂ［１］）から最下位ビット（Ｂ［ｍ］）に向けてビットごとに、オフセット電圧と目標電圧（オフセット電圧の目標値；０Ｖ）との差の低減に適したバイナリ値が特定されることになる。
【0063】
ステップＳ１０８において、ロジック回路３０は現在の評価対象ビットを評価済ビットに設定（分類）する。１回の単位動作において、一旦、評価済ビットに設定されたビットは、以後、評価済ビットのまま維持され、評価済ビットのバイナリ値は不変とされる。ステップＳ１０８の後、ステップＳ１０９に進む。
【0064】
ステップＳ１０９において、ロジック回路３０は“ｉ＝ｍ”の成否を判定する。“ｉ＝ｍ”が成立している場合には（ステップＳ１０９のＹ）、ステップＳ１１４に進む。“ｉ＝ｍ”が不成立の場合には（ステップＳ１０９のＮ）、ステップＳ１１０に進んで変数ｉに１を加算してからステップＳ１１１に進む。ステップＳ１１１において、ロジック回路３０は“ｉ＜ｍ”の成否を判定する。“ｉ＜ｍ”が成立している場合には（ステップＳ１１１のＹ）、ステップＳ１１２に進む。“ｉ＜ｍ”が不成立の場合には（ステップＳ１１１のＮ）、ステップＳ１１３に進む。
【0065】
ステップＳ１１２に進む段階では、２以上のビットが評価済ビットとなっていない。ステップＳ１１２において、ロジック回路３０は、評価済ビットとなっていないビットの内、最も上位側のビットを評価対象ビットに設定し、且つ、他のビットを未評価ビットに設定する。即ち、ステップＳ１１２において、ロジック回路３０は、ビットＢ［ｉ］を評価対象ビットに設定し、且つ、ビットＢ［ｉ＋１］～Ｂ［ｍ］を未評価ビットに設定する。ステップＳ１１２の後、ステップＳ１０３に戻って上述のステップＳ１０３以降の処理が実行される。
【0066】
例えば“ｉ＝２”のときに実行されるステップＳ１０３では、評価対象ビットであるビットＢ［２］のバイナリ値ＶＡＬ［２］に“１”が設定され、且つ、未評価ビットであるビットＢ［３］～Ｂ［ｍ］のバイナリ値ＶＡＬ［３］～ＶＡＬ［ｍ］に全て“０”が設定される。“ｉ＝２”のとき、評価済ビットＢ［１］のバイナリ値ＶＡＬ［１］は前回のステップＳ１０６又はＳ１０７にて設定された値を持つ。そして、“ｉ＝２”のとき、ステップＳ１０４及びＳ１０５の処理を経てステップＳ１０６又はＳ１０７によりビットＢ［２］のバイナリ値ＶＡＬ［２］が“１”又は“０”に設定された上で、ステップＳ１０８にてビットＢ［２］が評価済ビットに設定される。変数ｉが３以上の場合も同様である。
【0067】
ステップＳ１１３に進む段階では、“ｉ＝ｍ”であってビットＢ［１］～Ｂ［ｍ－１］が評価済ビットに設定されており、ビットＢ［ｍ］のみが評価済ビットに設定されていない。故に、ステップＳ１１３において、ロジック回路３０はビットＢ［ｍ］を評価対象ビットに設定する。ステップＳ１１３の後、ステップＳ１０３に戻って上述のステップＳ１０３以降の処理が実行される。“ｉ＝ｍ”のときに実行されるステップＳ１０３では、評価対象ビットであるビットＢ［ｍ］のバイナリ値ＶＡＬ［ｍ］に“１”が設定される。“ｉ＝ｍ”のとき、未評価ビットに分類されるビットは存在しない。
【0068】
“ｉ＝ｍ”のとき、評価済ビットＢ［１］～Ｂ［ｍ－１］のバイナリ値ＶＡＬ［１］～ＶＡＬ［ｍ－１］は、これまでに実行されたステップＳ１０６又はＳ１０７の処理にて設定された値を持つ。例えば “ｍ＝４”である場合において、“ｉ＝１”のときに１回目のステップＳ１０３～Ｓ１０５を経てステップＳ１０６に進むことで評価対象ビットＢ［１］に“０”が設定され、且つ、“ｉ＝２”のときに２回目のステップＳ１０３～Ｓ１０５を経てステップＳ１０７に進むことで評価対象ビットＢ［２］に“１”が設定され、且つ、“ｉ＝３”のときに３回目のステップＳ１０３～Ｓ１０５を経てステップＳ１０７に進むことで評価対象ビットＢ［３］に“１”が設定された場合を考える。この場合において、“ｉ＝ｍ＝４”となると、ステップＳ１０４にて、“（ＶＡＬ［１］,ＶＡＬ［２］,ＶＡＬ［３］,ＶＡＬ［４］）＝（０,１,１,１）”を有するデジタル信号ＤＡＣＩＮがロジック回路３０からＤＡＣ１３１に出力される。そして、“（ＶＡＬ［１］,ＶＡＬ［２］,ＶＡＬ［３］,ＶＡＬ［４］）＝（０,１,１,１）”を有するデジタル信号ＤＡＣＩＮに対応する電圧ＤＡＣＯＵＴがＤＡＣ１３１から出力されている状態で、ロジック回路３０はコンパレータ２０の出力信号ＣＭＰを取得することになる。
【0069】
“ｉ＝ｍ”のとき、ステップＳ１０４及びＳ１０５の処理を経てステップＳ１０６又はＳ１０７によりビットＢ［ｍ］のバイナリ値ＶＡＬ［ｍ］が“１”又は“０”に設定された上で、ステップＳ１０８にてビットＢ［ｍ］が評価済ビットに設定される。
【0070】
“ｉ＝ｍ”のときにステップＳ１０９に至ることでステップＳ１１４に遷移する。ステップＳ１１４に至る段階では、ビットＢ［１］～Ｂ［ｍ］が全て評価済ビットに設定されている。ステップＳ１１４において、ロジック回路３０は、評価済ビットＢ［１］～Ｂ［ｍ］のバイナリ値ＶＡＬ［１］～ＶＡＬ［ｍ］にて示されるデジタル値Ｄ＿ＶＡＬを校正候補値に設定し、１回分の単位動作を終える。ステップＳ１１４にて設定される校正候補値が、図８に示す校正用動作ＯＰ１における校正候補値Ｄ＿Ａ［ｊ］に相当する。図１０に示す単位動作をｎ回繰り返し実行することにより、校正候補値Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］が得られる。
【0071】
＜＜第２実施例＞＞
第２実施例を説明する。図１１に第２実施例に係る電流センサ２００の構成を示す。第２実施例に係る半導体装置１は電流センサ２００を有する。半導体装置１における半導体集積回路により電流センサ２００が形成される。電流センサ２００は、コンパレータ２２０、ロジック回路２３０及び基準電圧設定回路４０を備える。端子ＲＥＦは半導体装置１に設けられる外部端子である。第２実施例に係る基準電圧設定回路４０は、第１実施例に係る基準電圧設定回路４０と同じものであり、端子ＲＥＦに供給された電圧ＶＲＥＦ＿ＩＮに基づき基準電圧ＶＲＥＦを設定及び出力する。
第２実施例を説明する。図１１に第２実施例に係る電流センサ２００の構成を示す。第２実施例に係る半導体装置１は電流センサ２００を有する。半導体装置１における半導体集積回路により電流センサ２００が形成される。電流センサ２００は、コンパレータ２２０、ロジック回路２３０及び基準電圧設定回路４０を備える。端子ＲＥＦは半導体装置１に設けられる外部端子である。第２実施例に係る基準電圧設定回路４０は、第１実施例に係る基準電圧設定回路４０と同じものであり、端子ＲＥＦに供給された電圧ＶＲＥＦ＿ＩＮに基づき基準電圧ＶＲＥＦを設定及び出力する。
【0072】
第２実施例におけるシステムＳＹＳ（図１参照）には、第１～第ｋブロックＢＬＫが設けられる。ｋは２以上の任意の整数である。各ブロックＢＬＫは互いに同じ構成を有する。各ブロックＢＬＫは、増幅回路１０と、端子ＡＩＮＰ、ＡＩＮＮ及びＡＯＵＴと、配線ＷＲＳ及びＷＲＡＯＵＴと、センス抵抗ＲＳＮＳと、を有する。各配線ＷＲＳに流れる電流は記号“ＩＳ”にて参照される。各ブロックＢＬＫにおける増幅回路１０は電流センサ２００の構成要素であり、故に半導体装置１に設けられる。各ブロックＢＬＫにおける端子ＡＩＮＰ、ＡＩＮＮ及びＡＯＵＴは、半導体装置１の外部端子である。各ブロックＢＬＫにおける配線ＷＲＳ及びＷＲＡＯＵＴは半導体装置１の外部に設けられた配線（即ち外部配線）である。各ブロックＢＬＫにおけるセンス抵抗ＲＳＮＳは半導体装置１の外部に設けられた抵抗である。
【0073】
各ブロックＢＬＫの増幅回路１０は、第１実施例に係る増幅回路１０と同じものであり、故に、第１実施例に係る増幅回路１０と同じ構成を有し且つ同じ動作を行う。加えて、各ブロックＢＬＫにおける増幅回路１０と端子ＡＩＮＰ、ＡＩＮＮ及びＡＯＵＴと配線ＷＲＳ及びＷＲＡＯＵＴとセンス抵抗ＲＳＮＳとの接続関係は、第１実施例における増幅回路１０と端子ＡＩＮＰ、ＡＩＮＮ及びＡＯＵＴと配線ＷＲＳ及びＷＲＡＯＵＴとセンス抵抗ＲＳＮＳとの接続関係と同じである。即ち、第１実施例における増幅回路１０と端子ＡＩＮＰ、ＡＩＮＮ及びＡＯＵＴと配線ＷＲＳ及びＷＲＡＯＵＴとセンス抵抗ＲＳＮＳとから成る回路セットが、ｋセット分、第２実施例に係るシステムＳＹＳに設けられる。上記回路セットに関して第１実施例で述べた事項は、矛盾無き限り、第２実施例の各ブロックＢＬＫにおける回路セットに対しても適用される。
【0074】
電流センサ２００は、ブロックＢＬＫごとに端子ＡＩＮＰ及びＡＩＮＮ間の電圧ΔＶに基づいて電流ＩＳを検出し、検出結果を示す信号ＳＯＵＴを端子ＡＯＵＴから出力する。各ブロックＢＬＫにおいて電圧ΔＶは端子ＡＩＮＮの電位から見た端子ＡＩＮＰの電圧を表す。各ブロックＢＬＫにおいて端子ＡＯＵＴは外部配線である配線ＷＲＡＯＵＴを通じてＭＣＵ２に接続される。つまり、ブロックＢＬＫごとに信号ＳＯＵＴが端子ＡＯＵＴからＭＣＵ２に出力される。各ブロックＢＬＫにおいて信号ＳＯＵＴは増幅回路１０の出力電圧ＶＡを示すアナログ電圧信号であり、故に、端子ＡＯＵＴにはアナログの出力電圧ＶＡが加わる。各ブロックＢＬＫにおいて、電圧ΔＶは増幅回路１０の入力電圧に相当し、増幅回路１０内のオペアンプＡＭＰの出力端子から電流ＩＳに応じた電圧ＶＡが出力される。尚、電流センサ２００において、アナログの出力電圧ＶＡをデジタル信号に変換したものをＭＣＵ２に出力する構成が採用されても良い。
【0075】
以下、必要に応じ（図１２参照）、第ｐブロックＢＬＫをブロックＢＬＫ［ｐ］と表記する。ここにおけるｐは１以上ｋ以下の整数を表す。また、必要に応じ（図１２参照）、ブロックＢＬＫ［ｐ］における増幅回路１０、端子ＡＩＮＰ、端子ＡＩＮＮ、端子ＡＯＵＴ、配線ＷＲＳ、配線ＷＲＡＯＵＴ、センス抵抗ＲＳＮＳ、電流ＩＳ、電圧ΔＶ、電圧ＶＡ、信号ＳＯＵＴを、夫々、増幅回路１０［ｐ］、端子ＡＩＮＰ［ｐ］、端子ＡＩＮＮ［ｐ］、端子ＡＯＵＴ［ｐ］、配線ＷＲＳ［ｐ］、配線ＷＲＡＯＵＴ［ｐ］、センス抵抗ＲＳＮＳ［ｐ］、電流ＩＳ［ｐ］、電圧ΔＶ［ｐ］、電圧ＶＡ［ｐ］、信号ＳＯＵＴ［ｐ］と表記する。
【0076】
電流センサ２００は校正回路ＣＲＢ２を備える。校正回路ＣＲＢ２は、増幅回路１０［１］～１０［ｋ］の夫々のオフセット電圧を校正する機能を持つ。増幅回路１０［ｐ］のオフセット電圧は、電圧ΔＶ［ｐ］がゼロであるときの電圧ＶＡ［ｐ］及びＶＲＥＦ間の差である。増幅回路１０［ｐ］のオフセット電圧がゼロであるとの仮定の下、電圧ΔＶ［ｐ］がゼロであれば“ＶＡ［ｐ］＝ＶＲＥＦ”となり、“ΔＶ［ｐ］＞０”であれば“ＶＡ［ｐ］＞ＶＲＥＦ”となり、“ΔＶ［ｐ］＜０”であれば“ＶＡ［ｐ］＜ＶＲＥＦ”となる。“ΔＶ［ｐ］＞０”又は“ΔＶ［ｐ］＜０”であるとき、電圧ΔＶ［ｐ］の絶対値の増大につれて電圧ＶＡ［ｐ］と基準電圧ＶＲＥＦとの差は増大する。
【0077】
各増幅回路１０にはオフセット電圧を調整するための調整回路１３（図５参照）が設けられており、ロジック回路２３０は、増幅回路１０ごとに調整回路１３の制御を通じてオフセット電圧を校正できる。ロジック回路２３０から、ブロックＢＬＫごとに、増幅回路１０の調整回路１３に対して（詳細には調整回路１３内のＤＡＣ１３１に対して）デジタル信号ＤＡＣＩＮが出力される。ロジック回路２３０から増幅回路１０［ｐ］の調整回路１３に対して出力されるデジタル信号ＤＡＣＩＮを特にデジタル信号ＤＡＣＩＮ［ｐ］と表記する。
【0078】
ブロックＢＬＫごとのデジタル信号ＤＡＣＩＮの構成は第１実施例で述べた通りである（図７参照）。ブロックＢＬＫごとに、調整回路１３は、ロジック回路２３０から供給されるデジタル信号ＤＡＣＩＮに応じて（従ってデジタル値Ｄ＿ＶＡＬに応じて）増幅回路１０のオフセット電圧を変化させる。各ブロックＢＬＫにおいて、デジタル値Ｄ＿ＶＡＬの変化量を増大させればオフセット電圧の変化量も増大する。デジタル信号ＤＡＣＩＮ［ｐ］におけるデジタル値Ｄ＿ＶＡＬ（図６参照）を特にデジタル値Ｄ＿ＶＡＬ［ｐ］と表記する。
【0079】
校正回路ＣＲＢ２はロジック回路２３０と１以上のコンパレータ２２０を備える。校正回路ＣＲＢ２に設けられるコンパレータ２２０の総数はｋ個未満でありうるが、ここでは、図１３に示す如く、校正回路ＣＲＢ２にｋ個のコンパレータ２２０が設けられているものとする。ｋ個のコンパレータ２２０を互いに区別する必要があるとき、ｋ個のコンパレータ２２０をコンパレータ２２０［１］～２２０［ｋ］と表記する。コンパレータ２２０［１］～２２０［ｋ］は、夫々に第１実施例に係るコンパレータ２０と同じものである。各コンパレータ２２０は、自身の非反転入力端子に加わる電圧と自身の反転入力端子に加わる電圧とを比較し、比較結果に応じた信号ＣＭＰを自身の出力端子から出力する。信号ＣＭＰはハイレベル又はローレベルを有する。コンパレータ２２０［ｐ］から出力される信号ＣＭＰを特に信号ＣＭＰ［ｐ］と表記する。
【0080】
コンパレータ２２０［１］～２２０［ｋ］の各反転入力端子は基準電圧ＶＲＥＦが加わる配線に接続され、基準電圧ＶＲＥＦを受ける。コンパレータ２２０［ｐ］の非反転入力端子は増幅回路１０［ｐ］の出力電圧ＶＡ［ｐ］が加わる配線に接続され、出力電圧ＶＡ［ｐ］を受ける。このため、コンパレータ２２０［ｐ］は、“ＶＡ［ｐ］＞ＶＲＥＦ”が成立すれば（即ち電圧ＶＡ［ｐ］が基準電圧ＶＲＥＦよりも高ければ）、ハイレベルの信号ＣＭＰ［ｐ］を出力し、“ＶＡ［ｐ］＜ＶＲＥＦ”が成立すれば（即ち基準電圧ＶＲＥＦが電圧ＶＡ［ｐ］よりも高ければ）、ローレベルの信号ＣＭＰ［ｐ］を出力する。“ＶＡ［ｐ］＝ＶＲＥＦ”の成立時において信号ＣＭＰ［ｐ］はハイレベル及びローレベルの何れかとなる。各コンパレータ２２０の出力信号ＣＭＰはロジック回路２３０に供給される。
【0081】
校正回路ＣＲＢ２は校正用動作ＯＰ２を行うことがきる。校正用動作ＯＰ２は、増幅回路１０［１］～１０［ｋ］の各オフセット電圧を校正するために増幅回路１０［１］～１０［ｋ］に対して実行される。例えば、ＭＣＵ２からの所定の動作開始信号が半導体装置１にて受信されたことに応答して校正回路ＣＲＢ２は校正用動作ＯＰ２を行う。或いは、半導体装置１に対する電源電圧の供給が開始されて半導体装置１が起動する際、ＭＣＵ２からの信号に依らず、校正用動作ＯＰ２が行われるようにしても良い。何れにせよ、校正用動作ＯＰ２が行われる期間では電流ＩＳ［１］～ＩＳ［ｋ］が全てゼロに保たれるものとする。
【0082】
図１４に校正用動作ＯＰ２のフローチャートを示す。校正用動作ＯＰ２においては、まず、ステップＳ２１にて評価動作ＯＰ２ａが実行される。評価動作ＯＰ２ａにおいて、増幅回路１０［１］～１０［ｋ］に対して個別に単位動作が実行される。１つの増幅回路１０に対して実行される単位動作は第１実施例で述べたものと同じであり、第１実施例で述べた単位動作に関する説明が第２実施例に適用される。この適用の際、第１実施例における記述“ロジック回路３０”を“ロジック回路２３０”に読み替えれば良く、増幅回路１０［ｐ］に対する単位動作に第１実施例の説明文を適用する際、第１実施例の“コンパレータ２０”及び“信号ＣＭＰ”を夫々“コンパレータ２２０［ｐ］”及び“信号ＣＭＰ［ｐ］”に読み替えれば良い。
【0083】
評価動作ＯＰ２ａによりロジック回路２３０にて校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］が導出される。校正候補値Ｄ＿Ｂ［ｐ］は、増幅回路１０［ｐ］のオフセット電圧を校正するためのデジタル値Ｄ＿ＶＡＬ［ｐ］の候補に相当する。図１０の単位動作が増幅回路１０［ｐ］に対して実行される際、ステップＳ１１４にて設定される校正候補値が校正候補値Ｄ＿Ｂ［ｐ］である。図１０の単位動作が増幅回路１０［１］～１０［ｋ］の夫々に対して実行されることで、校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］が導出される。ステップＳ２１の後、ステップＳ２２に進む。
【0084】
尚、図１３の構成が採用される場合、増幅回路１０［１］～１０［ｋ］に対する単位動作を同時に行う（即ち並行して行う）ことができる。第１実施例の評価動作ＯＰ１ａでは、必要な校正候補値を全て得るためにｎ回の単位動作を順番に実行するだけの時間が必要である。これに対し、第２実施例の評価動作ＯＰ２ａでは、単位動作の１回分の実行時間にて、必要な校正候補値を全て得ることができる。このため、第１実施例との比較において、校正にかかる時間を短縮可能である。
【0085】
ステップＳ２２において、ロジック回路２３０は校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］に基づき所定の正常終了条件の成否を判断する（換言すれば校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］が正常終了条件を満たすかを判定する）。第２実施例に係る正常終了条件は、校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］のばらつきに依存して成否が分岐する条件である。故に、ロジック回路２３０は校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］のばらつきに基づき正常終了条件の成否を判断する。
【0086】
より具体的には、ロジック回路２３０は、校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］における最大値及び最小値を特定する。そして、特定した最大値及び最小値間の差が規定値ＶＡＬＴＨＢ以下であるとき、ロジック回路２３０は正常終了条件が成立すると判断する（即ち校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］が正常終了条件を満たすと判断する）。一方、特定した最大値及び最小値間の差が規定値ＶＡＬＴＨＢを超えるとき、ロジック回路２３０は正常終了条件が不成立であると判断する。規定値ＶＡＬＴＨＢは所定の正の値（例えば２又は３）を有する。変形として、ロジック回路２３０は、校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］の分散を導出し、導出した分散が規定値ＶＡＬＴＨＢ以下であるときに正常終了条件が成立すると判断し、そうでないときに正常終了条件が不成立であると判断するようにしても良い。
【0087】
ステップＳ２２において、正常終了条件が成立する場合には（ステップＳ２２のＹ）ステップＳ２３に進む。ステップＳ２３において、ロジック回路２３０は、校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］を、夫々、実校正値Ｄ＿Ｒ［１］～Ｄ＿Ｒ［ｋ］に設定する。ステップＳ２３に続くステップＳ２４において、ロジック回路２３０は、増幅回路１０ごとに、実校正値Ｄ＿Ｒ［ｐ］をデジタル値Ｄ＿ＶＡＬ［ｐ］として有するデジタル信号ＤＡＣＩＮ［ｐ］を増幅回路１０［ｐ］のＤＡＣ１３１に出力する。従って、実校正値Ｄ＿Ｒ［１］をデジタル値Ｄ＿ＶＡＬ［１］として有するデジタル信号ＤＡＣＩＮ［１］が増幅回路１０［１］のＤＡＣ１３１に出力され、実校正値Ｄ＿Ｒ［２］をデジタル値Ｄ＿ＶＡＬ［２］として有するデジタル信号ＤＡＣＩＮ［２］が増幅回路１０［２］のＤＡＣ１３１に出力される。増幅回路１０［３］～１０［ｋ］についても同様である。
【0088】
ステップＳ２４の処理の完了をもって校正用動作ＯＰ２が完了し、オフセット電圧が校正済みとなる。ステップＳ２４の処理後において、増幅回路１０ごとに、増幅回路１０［ｐ］内の電圧ＤＡＣＯＵＴは、実校正値Ｄ＿Ｒ［ｐ］に対応する電圧（即ち実校正値Ｄ＿Ｒ［ｐ］を増幅回路１０［ｐ］内のＤＡＣ１３１にてアナログ電圧信号に変換することで得られた電圧）に維持され、増幅回路１０［ｐ］のオフセット電圧はゼロ又はゼロに十分に近い電圧となる。
【0089】
校正用動作ＯＰ２の実行期間において半導体装置１はスタンバイ状態にあり、校正用動作ＯＰ２の完了後に半導体装置１は実稼働状態に移行する。実稼働状態において、ブロックＢＬＫごとに、電流ＩＳが配線ＷＲＳに流れ、実校正値Ｄ＿Ｒを用いて校正済みの増幅回路１０から電流ＩＳに応じた電圧ＶＡが出力される。そして、ブロックＢＬＫごとに電圧ＶＡを表す信号ＳＯＵＴがＭＣＵ２に供給される。
【0090】
ステップＳ２２において、正常終了条件が不成立の場合には（ステップＳ２２のＮ）ステップＳ２５に進む。尚、正常終了条件の不成立は、校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］が正常終了条件を逸脱することと等価である。ステップＳ２５において、ロジック回路２３０は評価動作ＯＰ２ａにて導出された校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］を破棄し、その後、ステップＳ２１に戻る。このため、ステップＳ２５に至った場合、評価動作ＯＰ２ａが再実行され、再実行される評価動作ＯＰ２ａの中で校正候補値Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］が改めて導出されることになる。
【0091】
尚、ステップＳ２２において正常終了条件が不成立の場合、図１５に示す如く、ステップＳ２５ａに進むようにしても良い。ステップＳ２５ａにおいてロジック回路２３０はエラー処理を実行し、校正用動作ＯＰ２を終える。エラー処理は所定のエラー信号を半導体装置１からＭＣＵ２に出力する処理を含む。エラー信号は校正用動作ＯＰ２が正常に終了しなかった旨を指し示す。或いは、エラー信号は半導体装置１にて何らかの異常が検出された旨を指し示す。図１４のフローチャートを採用した上で、評価動作ＯＰ２ａをＬ回繰り返しても正常終了条件が成立しない場合に限り、上記エラー処理を行うようにしても良い（Ｌは２以上の任意の整数）。
【0092】
校正用動作ＯＰ２にて特性が校正されるべき回路を対象回路と称した場合、校正回路ＣＲＢ２は、対象回路ごとに、対応する単位動作において、デジタル値Ｄ＿ＶＡＬを変化させながら対象回路の特性を評価し、評価結果に基づき対象回路の特性と目標特性との差を最小化させるときのデジタル値を校正候補値として導出する。本実施例では、各々の増幅回路１０が対象回路であり、校正されるべき対象回路の特性はオフセット電圧であり、故に目標特性は目標電圧にて表される。ここにおける目標電圧は、オフセット電圧の目標値（理想のオフセット電圧）を表し、０Ｖである。即ち、対象回路ごとに、対応する単位動作では、デジタル値Ｄ＿ＶＡＬを変化させながらオフセット電圧を評価して、評価結果に基づきオフセット電圧と目標電圧との差を最小化させるときのデジタル値Ｄ＿ＶＡＬ（換言すればオフセット電圧を最小化させるときのデジタル値Ｄ＿ＶＡＬ）を校正候補値として導出する。
【0093】
校正回路ＣＲＢ２は、対象回路ごとに、対応する単位動作において、バイナリサーチにより実校正値の元となる校正候補値を導出する。バイナリサーチでは、デジタル信号ＤＡＣＩＮにおける最上位ビット（Ｂ［１］）から最下位ビット（Ｂ［ｍ］）に向けてビットごとに、オフセット電圧の校正に適したバイナリ値が特定される。
【0094】
バイナリサーチの実行過程において、半導体装置１にノイズが混入するなどの理由により、理想的なバイナリ値が探索できないことがある。特に、比較的上位側のビットに対して校正用のバイナリ値を探索しているときにノイズの影響により不適正なバイナリ値が校正用の値として選択されることが考えられる。この場合において、その結果をそのまま用いてオフセット電圧の校正を行ったならば、オフセット電圧が校正前よりも増大することもあり得る。これを考慮し、本実施例では、同一の構成を持つ複数の対象回路（本実施例では増幅回路１０［１］～１０［ｋ］）に対して個別に単位動作を実行し、対象回路ごとに校正用の値の候補（校正候補値）を導出する。そして、複数の校正候補値のばらつきが小さいときに、ノイズ等の影響を受けていない校正候補値が得られたと判断して、得られた校正候補値を対象回路ごとに実校正値として利用する。これにより、ノイズ等の影響を受けにくい適正な校正が可能となる。
【0095】
＜＜第３実施例＞＞
第３実施例を説明する。第３実施例では第２実施例に適用可能な変形技術を説明する。
第３実施例を説明する。第３実施例では第２実施例に適用可能な変形技術を説明する。
【0096】
第２実施例において、図１３の構成が採用される場合、上述したように、増幅回路１０［１］～１０［ｋ］に対する単位動作を同時に行う（即ち並行して行う）ことができる。但し、増幅回路１０［１］～１０［ｋ］の内、任意の２つの増幅回路に対する単位動作が互いに異なるタイミングで実行されても良い。
【0097】
第２実施例において、校正回路ＣＲＢ２に設けられるコンパレータ２２０の総数をｋ未満としても良い。この場合、ｋ個未満のコンパレータ２２０を、時分割で用いて、増幅回路１０［１］～１０［ｋ］に対する単位動作を行うことができる。
【0098】
例えば、“ｋ＝４”である場合、校正回路ＣＲＢ２に設けられるコンパレータ２２０をコンパレータ２２０［１］及び２２０［２］のみとしても良い。この場合、コンパレータ２２０［１］の非反転入力端子に電圧ＶＡ［１］及びＶＡ［２］の何れか一方を選択的に入力するセレクタと、コンパレータ２２０［２］の非反転入力端子に電圧ＶＡ［３］及びＶＡ［４］の何れか一方を選択的に入力するセレクタと、を校正回路ＣＲＢ２に設けておく。そして、評価動作ＯＰ２ａにおいて、増幅回路１０［１］及び１０［３］に対する単位動作を行った後に、増幅回路１０［２］及び１０［４］に対する単位動作を行えば良い。この際、増幅回路１０［１］及び１０［３］に対する単位動作が行われるときには、コンパレータ２２０［１］及び２２０［２］の非反転入力端子にそれぞれ電圧ＶＡ［１］及びＶＡ［３］を入力し、増幅回路１０［２］及び１０［４］に対する単位動作が行われるときには、コンパレータ２２０［１］及び２２０［２］の非反転入力端子にそれぞれ電圧ＶＡ［２］及びＶＡ［４］を入力すれば良い。
【0099】
或いは例えば、“ｋ＝３”である場合、校正回路ＣＲＢ２に設けられるコンパレータ２２０をコンパレータ２２０［１］のみとしても良い。この場合、コンパレータ２２０［１］の非反転入力端子に電圧ＶＡ［１］～ＶＡ［３］の何れか１つを選択的に入力するセレクタを校正回路ＣＲＢ２に設けておく。そして、評価動作ＯＰ２ａにおいて、増幅回路１０［１］に対する単位動作、増幅回路１０［２］に対する単位動作、及び、増幅回路１０［３］に対する単位動作を、順番に実行すれば良い。この際、増幅回路１０［ｐ］に対する単位動作が行われるときには、コンパレータ２２０［１］の非反転入力端子に電圧ＶＡ［ｐ］を入力すれば良い（ここにおけるｐは１以上３以下の整数）。
【0100】
第２実施例に係る電流センサ２００に対し第１実施例に係る校正用動作ＯＰ１を行うことも可能である。この場合、増幅回路１０［１］～１０［ｋ］に対して個別に校正用動作ＯＰ１を行えば良い。但し、電流センサ２００の如く、同一の構成を有する複数の増幅回路１０を校正するにあたっては、第２実施例に係る校正用動作ＯＰ２を用いた方が、校正に必要な時間を短縮できる可能性が高い。
【0101】
＜＜第４実施例＞＞
第４実施例を説明する。電流センサ２００を含む半導体装置１の例として、図１６にゲートドライバ１ａを示す。第４実施例に係るシステムＳＹＳは、モータ駆動システムであって、ゲートドライバ１ａ、ＭＣＵ（Micro Controller Unit）２及びモータ３、を備える。ゲートドライバ１ａにおいて“ｋ＝３”であり、増幅回路１０［１］～１０［３］を有する電流センサ２００（図１２参照）がゲートドライバ１ａに内蔵される。
第４実施例を説明する。電流センサ２００を含む半導体装置１の例として、図１６にゲートドライバ１ａを示す。第４実施例に係るシステムＳＹＳは、モータ駆動システムであって、ゲートドライバ１ａ、ＭＣＵ（Micro Controller Unit）２及びモータ３、を備える。ゲートドライバ１ａにおいて“ｋ＝３”であり、増幅回路１０［１］～１０［３］を有する電流センサ２００（図１２参照）がゲートドライバ１ａに内蔵される。
【0102】
モータ３は、三相分のコイルＬ［１］～コイルＬ［３］を備えた三相ブラシレス直流モータである。モータ３は、ステータと永久磁石を備えたロータとを有し、ステータにコイルＬ［１］～Ｌ［３］が設けられる。ここではコイルＬ［１］～［３］がスター結線されているものとする。コイルＬ［１］～［３］はデルタ結線されていても良い。但し、コイルＬ［１］、Ｌ［２］、Ｌ［３］は、夫々、第１相、第２相、第３相のコイルである。第１相、第２相、第３相は、夫々、Ｕ相、Ｖ相、Ｗ相に相当する。
【0103】
システムＳＹＳには、三相分のハーフブリッジ回路ＨＢ［１］～ＨＢ［３］、及び、三相分のセンス抵抗ＲＳＮＳ［１］～ＲＳＮＳ［３］が設けられる。ハーフブリッジ回路ＨＢ［１］、ＨＢ［２］及びＨＢ［３］は、夫々に、パワー電源電圧ＶＰＷＲが加わる電源配線とグランドとの間に設けられる。パワー電源電圧ＶＰＷＲは所定の正の直流電圧である。ハーフブリッジ回路ＨＢ［１］、ＨＢ［２］及びＨＢ［３］は、夫々に、互いに直列接続されたハイサイドトランジスタ及びローサイドトランジスタから成る。ハーフブリッジ回路ＨＢ［１］～ＨＢ［３］における各トランジスタはＮチャネル型のＭＯＳＦＥＴとして構成される。
【0104】
各ハイサイドトランジスタのドレインにパワー電源電圧ＶＰＷＲが加わる。ハーフブリッジ回路ＨＢ［ｐ］において、ハイサイドトランジスタのソース及びローサイドトランジスタのドレインはノードＮＤ［ｐ］にて共通接続される。ここにおけるｐは１以上３以下の整数である。ハーフブリッジ回路ＨＢ［ｐ］におけるローサイドトランジスタのソースはセンス抵抗ＲＳＮＳ［ｐ］を介してグランドに接続される。ノードＮＤ［１］、ＮＤ［２］、ＮＤ［３］は、夫々、コイルＬ［１］の一端、コイルＬ［２］の一端、コイルＬ［３］の一端に接続される。コイルＬ［１］～Ｌ［３］の各他端は中性点ＮＰにて互いに共通接続される。コイルＬ［１］、Ｌ［２］、Ｌ［３］に流れる電流は、夫々、センス抵抗ＲＳＮＳ［１］、ＲＳＮＳ［２］、ＲＳＮＳ［３］を通過する。このため、ゲートドライバ１ａ内の電流センサ２００にて、コイルＬ［１］、Ｌ［２］及びＬ［３］に流れる電流を検出でき、その検出結果を示す信号ＳＯＵＴ［１］～ＳＯＵＴ［３］が端子ＡＯＵＴ［１］～ＡＯＵＴ［３］を通じてゲートドライバ１ａからＭＣＵ２に出力される。
【0105】
ＭＵＣ２は、信号ＳＯＵＴ［１］～ＳＯＵＴ［３］に基づき駆動制御信号を生成してゲートドライバ１ａに供給することができる。ゲートドライバ１ａは、供給された駆動制御信号に基づき、ハーフブリッジ回路ＨＢ［１］～ＨＢ［３］における計６つのトランジスタのゲートを駆動することで、計６つのトランジスタのオン、オフを制御する。結果、ハーフブリッジ回路ＨＢ［１］～ＨＢ［３］を通じてコイルＬ［１］～Ｌ［３］に電流が供給されてモータ３が駆動する。
【0106】
＜＜第５実施例＞＞
第５実施例を説明する。第５実施例では、上述の各事項に対する変形技術などを説明する。
第５実施例を説明する。第５実施例では、上述の各事項に対する変形技術などを説明する。
【0107】
半導体装置１の例として第４実施例にてゲートドライバ１ａを挙げたが、本開示に係る半導体装置１は、特性が校正されるべき対象回路と校正用動作を行う校正回路とを備えた任意の半導体装置であって良い。
【0108】
例えば、半導体装置１は、図１７に示すＤＣ／ＤＣコンバータ１０ｂ及び校正回路ＣＲＢｂを備えた半導体装置であっても良い。ＤＣ／ＤＣコンバータ１０ｂは直流の入力電圧ＶＩＮを他の直流の出力電圧ＶＯＵＴに変換して出力する。ＤＣ／ＤＣコンバータ１０ｂにおいて、出力電圧ＶＯＵＴが所定の目標出力電圧ＶＴＧと極力一致することが要求され、この要求を満たすためにＤＣ／ＤＣコンバータ１０ｂ内に調整回路１３ｂが設けられる。
【0109】
ＤＣ／ＤＣコンバータ１０ｂにおいて、出力電圧ＶＯＵＴに応じた帰還電圧がＤＣ／ＤＣコンバータ１０ｂ内で生成された参照電圧と一致するように帰還制御が行われる。ここで、帰還電圧は可変抵抗を含む分圧回路を用いて出力電圧ＶＯＵＴのＪ倍になるものとする。分圧回路内の可変抵抗は調整回路１３ｂに設けられ、当該可変抵抗の抵抗値の変更によりＪの値が変更される。調整回路１３ｂの可変抵抗はデジタルポテンショメータであり、校正回路ＣＲＢｂからのマルチビットのデジタル信号に基づき調整回路１３ｂの可変抵抗の抵抗値が可変設定される。
【0110】
このようなＤＣ／ＤＣコンバータ１０ｂ及び校正回路１３ｂを含む半導体装置に対し、第１実施例に係る校正用動作ＯＰ１を用いることができる。この際、特性が校正されるべき対象回路はＤＣ／ＤＣコンバータ１０ｂであり、校正されるべき対象回路の特性は出力電圧ＶＯＵＴであり、目標特性（対象回路の特性の目標）は目標出力電圧ＶＴＧにて表される。
【0111】
校正用動作ＯＰ１により、出力電圧ＶＯＵＴ及び目標出力電圧ＶＴＧ間の差を低減（望ましくは最小化）するための校正を実現できる。半導体装置１内にＤＣ／ＤＣコンバータ１０ｂが複数設けられる場合には、校正用動作ＯＰ２を利用することもできる。校正用動作ＯＰ１又はＯＰ２において、出力電圧ＶＯＵＴが目標出力電圧ＶＴＧと比べて高いか低いかは、バンドギャップリファレンス等を用いて生成された高精度の基準電圧と出力電圧ＶＯＵＴとの比較により判断されれば良い。
【0112】
或いは例えば、半導体装置１は、図１８に示す発振回路１０ｃ及び校正回路ＣＲＢｃを備えた半導体装置であっても良い。発振回路１０ｃはクロック信号ＣＬＫを生成して出力する。クロック信号ＣＬＫは周波数ｆＣＬＫを有する矩形波信号である。発振回路１０ｃにおいて、周波数ｆＣＬＫが所定の目標周波数ｆＴＧと極力一致することが要求され、この要求を満たすために発振回路１０ｃ内に調整回路１３ｃが設けられる。
【0113】
発振回路１０ｃは発振用抵抗及び発振用容量を有して成る発振器であり、周波数ｆＣＬＫは発振用抵抗の抵抗値及び発振用容量の静電容量値に依存する。ここで、発振用抵抗は調整回路１３ｃに設けられた可変抵抗とされる。この場合、校正回路ＣＲＢｃからのマルチビットのデジタル信号に基づき調整回路１３ｃの可変抵抗の抵抗値が可変設定（変更）されることで、周波数ｆＣＬＫが可変設定（変更）される。或いは、発振用容量は調整回路１３ｃに設けられた可変容量とされる。この場合、校正回路ＣＲＢｃからのマルチビットのデジタル信号に基づき調整回路１３ｃの可変容量の静電容量値が可変設定（変更）されることで、周波数ｆＣＬＫが可変設定（変更）される。
【0114】
このような発振回路１０ｃ及び校正回路１３ｂを含む半導体装置に対し、第１実施例に係る校正用動作ＯＰ１を用いることができる。この際、特性が校正されるべき対象回路は発振回路１０ｃであり、校正されるべき対象回路の特性は周波数ｆＣＬＫであり、目標特性（対象回路の特性の目標）は目標周波数ｆＴＧにて表される。
【0115】
校正用動作ＯＰ１により、周波数ｆＣＬＫ及び目標周波数ｆＴＧ間の差を低減（望ましくは最小化）するための校正を実現できる。半導体装置１内に発振回路１０ｃが複数設けられる場合には、校正用動作ＯＰ２を利用することもできる。校正用動作ＯＰ１又はＯＰ２において、周波数ｆＣＬＫが目標周波数ｆＴＧと比べて高いか低いかは、周波数ｆＣＬＫと基準クロック信号ＣＬＫＲＥＦの周波数との比較により判断されれば良い。基準クロック信号ＣＬＫＲＥＦは、目標周波数ｆＴＧを有する矩形波信号であって、校正回路ＣＲＢｃの外部から校正回路ＣＲＢｃに対して供給される。
【0116】
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
【0117】
各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。
【0118】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0119】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0120】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0121】
本開示の一側面に係る半導体装置は（図１～図９参照）、対象回路（１０）と、前記対象回路に対する校正用動作（ＯＰ１）を行うよう構成された校正回路（ＣＲＢ１）と、を備え、前記対象回路は、前記校正回路から供給されるデジタル値（Ｄ＿ＶＡＬ）に応じて前記対象回路の特性を変化させるよう構成された調整回路（１３）を有し、前記校正用動作は、前記対象回路に対して複数の単位動作を繰り返し実行する評価動作（ＯＰ１ａ）を含み、前記校正回路は、各単位動作において、前記デジタル値を変化させながら前記対象回路の特性を評価して、評価結果に基づき前記対象回路の特性と目標特性との差を最小化させるときの前記デジタル値を校正候補値（Ｄ＿Ａ［ｊ］）として導出し、前記校正回路は、前記複数の単位動作にて導出された複数の校正候補値（Ｄ＿Ａ［１］～Ｄ＿Ａ［ｎ］）が所定条件を満たすとき、前記複数の校正候補値に基づく実校正値（Ｄ＿Ｒ）を用いて前記対象回路の特性を校正し、前記複数の校正候補値が前記所定条件を逸脱するとき、前記評価動作を再実行する（図８参照）又は所定のエラー信号を出力する（図９参照）構成（第１の構成）である。
【0122】
ノイズ等の影響により適正な校正用の値が取得されないことがある。これを考慮し、第１の構成に係る半導体装置では、単位動作を複数回実行し、各単位動作において校正用の値の候補（校正候補値）を導出する。ノイズ等の影響が生じている場合、複数の校正候補値の中に、異常値が含まれると予想される。そこで、複数の校正候補値に基づき所定条件の成否を判断し、複数の校正候補値が所定条件を満たすときに複数の校正候補値に基づく実校正値を用いて前記対象回路の特性を校正する。これにより、ノイズ等の影響を受けにくい適正な校正が可能となる。
【0123】
上記第１の構成に係る半導体装置に係り、前記校正回路は、各単位動作において、バイナリサーチにより前記校正候補値を導出する構成（第２の構成）であっても良い。
【0124】
バイナリサーチにおいて上位側ビットに対する評価の過程でノイズ等の影響が生じると、求められる校正用の値と理想値との乖離が非常に大きくなるが、複数の校正候補値に基づき所定条件の成否を判断する方法を採用することで、ノイズ等の影響を受けた値で校正が行われることが回避される。
【0125】
上記第２の構成に係る半導体装置に係り、前記デジタル値は、第１ビットから第ｍビットまでのｍビット分のデジタル信号（ＤＡＣＩＮ）の値であり（ｍは２以上の整数）、第ｉビットは第（ｉ＋１）ビットの上位側ビットであり（ｉは（ｍ－１）以下の自然数）、各ビットは０又は１のバイナリ値を有し、前記校正回路は、各単位動作において、前記第１ビットから前記第ｍビットに向けてビットごとに前記差の低減に適した前記バイナリ値を特定し、これによって前記校正候補値を導出する構成（第３の構成）であっても良い。
【0126】
上記第１の構成に係る半導体装置に係り、前記校正回路は、前記複数の校正候補値のばらつきに基づき前記所定条件の成否を判断する構成（第４の構成）であっても良い。
【0127】
これにより例えば、ノイズ等の影響により複数の校正候補値の中に異常値が含まれるときに、所定条件が不成立であると判断することが可能となる。
【0128】
上記第４の構成に係る半導体装置に係り、前記複数の校正候補値における最小値と前記複数の校正候補値における最大値との差が規定値以下であるとき、前記所定条件が満たされ、前記校正回路は、前記複数の校正候補値の平均に基づき前記実校正値を設定する構成（第５の構成）であっても良い。
【0129】
上記第１～第５の構成の何れかに係る半導体装置に係り、前記対象回路は増幅回路であって、前記対象回路の特性は前記増幅回路のオフセット電圧であり、前記校正回路は、各単位動作において、前記増幅回路のオフセット電圧を最小化させるときの前記デジタル値を前記校正候補値として導出する構成（第６の構成）であっても良い。
【0130】
本開示の他の一側面に係る半導体装置は（図１１～図１５参照）、複数の対象回路（１０［１］～１０［ｋ］）と、前記複数の対象回路に対する校正用動作（ＯＰ２）を行うよう構成された校正回路（ＣＲＢ２）と、を備え、各対象回路は、前記校正回路から供給されるデジタル値（Ｄ＿ＶＡＬ［ｐ］）に応じて当該対象回路の特性を変化させるよう構成された調整回路（１３）を有し、前記校正用動作は前記対象回路ごとに単位動作を実行する評価動作（ＯＰ２ａ）を含み、前記校正回路は、前記対象回路ごとに、対応する単位動作において、対応するデジタル値を変化させながら当該対象回路の特性を評価して、評価結果に基づき当該対象回路の特性と目標特性との差を最小化させるときの前記デジタル値を校正候補値（Ｄ＿Ｂ［ｐ］）として導出し、前記対象回路ごとの単位動作を経て前記複数の対象回路に対する複数の校正候補値（Ｄ＿Ｂ［１］～Ｄ＿Ｂ［ｋ］）が導出され、前記校正回路は、前記複数の校正候補値が所定条件を満たすとき、前記対象回路ごとに、対応する校正候補値を実校正値（Ｄ＿Ｒ［ｐ］）として用いて当該対象回路の特性を校正し、前記複数の校正候補値が前記所定条件を逸脱するとき、前記評価動作を再実行する（図１４参照）又は所定のエラー信号を出力する（図１５参照）構成（第７の構成）である。
【0131】
ノイズ等の影響により適正な校正用の値が取得されないことがある。これを考慮し、第７の構成に係る半導体装置では、複数の対象回路の夫々に対して単位動作を実行し、対象回路ごとに校正用の値の候補（校正候補値）を導出する。ノイズ等の影響が生じている場合、複数の校正候補値の中に、異常値が含まれると予想される。そこで、複数の校正候補値に基づき所定条件の成否を判断し、複数の校正候補値が所定条件を満たすときに各校正候補値を各実校正値として用いて各対象回路の特性を校正する。これにより、ノイズ等の影響を受けにくい適正な校正が可能となる。
【0132】
上記第７の構成に係る半導体装置に係り、前記校正回路は、前記対象回路ごとに、対応する単位動作において、バイナリサーチにより前記校正候補値を導出する構成（第８の構成）であっても良い。
【0133】
バイナリサーチにおいて上位側ビットに対する評価の過程でノイズ等の影響が生じると、求められる校正用の値と理想値との乖離が非常に大きくなるが、複数の校正候補値に基づき所定条件の成否を判断する方法を採用することで、ノイズ等の影響を受けた値で校正が行われることが回避される。
【0134】
上記第８の構成に係る半導体装置に係り、各対象回路において、前記デジタル値は、第１ビットから第ｍビットまでのｍビット分のデジタル信号（ＤＡＣＩＮ）の値であり（ｍは２以上の整数）、第ｉビットは第（ｉ＋１）ビットの上位側ビットであり（ｉは（ｍ－１）以下の自然数）、各ビットは０又は１のバイナリ値を有し、前記校正回路は、前記対象回路ごとに、対応する単位動作において、前記第１ビットから前記第ｍビットに向けてビットごとに前記差の低減に適した前記バイナリ値を特定し、これによって前記校正候補値を導出する構成（第９の構成）であっても良い。
【0135】
上記第７の構成に係る半導体装置に係り、前記校正回路は、前記複数の校正候補値のばらつきに基づき前記所定条件の成否を判断する構成（第１０の構成）であっても良い。
【0136】
これにより例えば、ノイズ等の影響により複数の校正候補値の中に異常値が含まれるときに、所定条件が不成立であると判断することが可能となる。
【0137】
上記第１０の構成に係る半導体装置に係り、前記複数の校正候補値における最小値と前記複数の校正候補値における最大値との差が規定値以下であるとき、前記所定条件が満たされる構成（第１１の構成）であっても良い。
【0138】
上記第７～第１１の構成の何れかに係る半導体装置に係り、各対象回路は増幅回路であって、各対象回路の特性は各増幅回路のオフセット電圧であり、前記校正回路は、前記対象回路ごとに、対応する単位動作において、前記増幅回路のオフセット電圧を最小化させるときの前記デジタル値を前記校正候補値として導出する構成（第１２の構成）であっても良い。
【符号の説明】
【0139】
ＳＹＳ システム
１ 半導体装置
２ ＭＣＵ
ＭＭ 記憶回路
１００、２００ 電流センサ
１０、１０［１］～１０［ｋ］ 増幅回路
２０、２２０、２２０［１］～２２０［ｋ］ コンパレータ
３０、２３０ ロジック回路
４０ 基準電圧設定回路
ＡＭＰ オペアンプ
ＲＳＮＳ、ＲＳＮＳ［１］～ＲＳＮＳ［ｋ］ センス抵抗
Ｒ１～Ｒ４ 抵抗
ＣＲＢ１、ＣＲＢ２ 校正回路
１１ 入力段
１２ 出力段
１３ 調整回路
１１１、１１２、１３３、１３４ トランジスタ
１１３、１３２ 定電流源
１１４、１１５ 抵抗
１３１ ＤＡＣ
１ａ ゲートドライバ
３ モータ
Ｌ［１］～Ｌ［３］ コイル
ＨＢ［１］～ＨＢ［３］ ハーフブリッジ回路
１０ｂ ＤＣ／ＤＣコンバータ
１０ｃ 発振回路
１３ｂ、１３ｃ 調整回路
ＣＲＢｂ、ＣＲＢｃ 校正回路
１ 半導体装置
２ ＭＣＵ
ＭＭ 記憶回路
１００、２００ 電流センサ
１０、１０［１］～１０［ｋ］ 増幅回路
２０、２２０、２２０［１］～２２０［ｋ］ コンパレータ
３０、２３０ ロジック回路
４０ 基準電圧設定回路
ＡＭＰ オペアンプ
ＲＳＮＳ、ＲＳＮＳ［１］～ＲＳＮＳ［ｋ］ センス抵抗
Ｒ１～Ｒ４ 抵抗
ＣＲＢ１、ＣＲＢ２ 校正回路
１１ 入力段
１２ 出力段
１３ 調整回路
１１１、１１２、１３３、１３４ トランジスタ
１１３、１３２ 定電流源
１１４、１１５ 抵抗
１３１ ＤＡＣ
１ａ ゲートドライバ
３ モータ
Ｌ［１］～Ｌ［３］ コイル
ＨＢ［１］～ＨＢ［３］ ハーフブリッジ回路
１０ｂ ＤＣ／ＤＣコンバータ
１０ｃ 発振回路
１３ｂ、１３ｃ 調整回路
ＣＲＢｂ、ＣＲＢｃ 校正回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】