特開 2023-147535 信号入出力回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023147535

(43)【公開日】2023-10-13

(54)【発明の名称】信号入出力回路

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20231005BHJP

   H03K 19/0944 20060101ALI20231005BHJP

   H04L 25/02 20060101ALI20231005BHJP

【ＦＩ】

H03K19/0175 310

H03K19/0944

H04L25/02 302Z

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022055094

(22)【出願日】2022-03-30

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】藤井 大輔

【テーマコード（参考）】

5J056

5K029

【Ｆターム（参考）】

5J056AA01

5J056AA04

5J056BB24

5J056CC26

5J056DD13

5J056DD28

5J056DD51

5J056DD52

5J056FF08

5J056GG12

5J056KK01

5K029AA01

(57)【要約】

【課題】 回路自身に電源が供給されていない場合に通信を安定化する信号入出力回路を提供する。
【解決手段】 信号入出力回路は、バスラインに接続される端子ノードと入力回路とを接続するデータ線Ｎ１と、ゲートが出力回路のプリドライバに接続され且つソース及びドレインがそれぞれ基準電位及びデータ線に接続されている第１のＭＯＳトランジスタＮＴ０と、ゲートがデータ線に接続され且つソース及びドレインがそれぞれ基準電位及び第１のＭＯＳトランジスタのゲートに接続されている第２のＭＯＳトランジスタＮＴ０１と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

バスラインに接続される端子ノードと入力回路とを接続するデータ線と、
ゲートが出力回路のプリドライバに接続され且つソース及びドレインがそれぞれ基準電位及び前記データ線に接続されている第１のＭＯＳトランジスタと、
ゲートが前記データ線に接続され且つソース及びドレインがそれぞれ前記基準電位及び前記第１のＭＯＳトランジスタの前記ゲートに接続されている第２のＭＯＳトランジスタと、
を有することを特徴とする信号入出力回路。

【請求項2】

電源電圧の供給がない場合に、前記第２のＭＯＳトランジスタにより、前記第１のＭＯＳトランジスタの前記ゲートの電位をプルダウンすることを特徴とする請求項１に記載の信号入出力回路。

【請求項3】

前記バスラインはＩ２Ｃバスであることを特徴とする請求項１に記載の信号入出力回路。

【請求項4】

バスラインに接続される端子ノードと入力回路とを接続するデータ線と、
ゲートがプリドライバに接続され且つソース及びドレインがそれぞれ基準電位及び前記データ線に接続されている第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの前記ゲート及び前記基準電位に接続されている抵抗素子と、
を有することを特徴とする信号入出力回路。

【請求項5】

電源電圧の供給がない場合でも、前記抵抗素子は、前記第１のＭＯＳトランジスタの前記ゲートの電位をプルダウンすることを特徴とする請求項４に記載の信号入出力回路。

【請求項6】

前記ＭＯＳトランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１乃至５のいずれかに記載の信号入出力回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、p-Channel Metal-Oxide Semiconductor（以下、ＰＭＯＳ）トランジスタ及びn-Channel Metal-Oxide Semiconductor（以下、ＮＭＯＳ）トランジスタを含んで構成される半導体集積回路における信号伝送路に接続される信号入出力回路に関する。

【背景技術】

【0002】

例えば、特許文献１では、Inter-Integrated Circuit（以下、Ｉ２Ｃ）方式信号伝送路で通信を行なう通信インターフェース回路が開示され、Ｉ２Ｃのバスラインのデータ線と基準電位間に生じるノイズを抑制するために所定の容量を設けたことを特徴とする信号線駆動回路（プリドライバ）を含む信号入出力回路が記載されている。かかる信号線駆動回路を用いるＩ２Ｃバスの構成においては、図５に示すように、Ｉ２Ｃバスラインのデータ信号線ＤＬに各スレーブデバイスＳＬＡＶＥ（信号入出力回路）がその入出力端子Ｔで結合されている。入出力端子Ｔは、そのノードでデバイス内部のデータ線Ｎ１と出力回路に分岐して、入力回路と出力回路（信号線駆動回路）にそれぞれ接続される。

【0003】

一般に、Ｉ２Ｃ方式バスシステムにおいて、マスタデバイスＭＡＳＴＥＲは、所定のビット数のデータからなるアドレス信号により複数のスレーブデバイスＳＬＡＶＥから一つを指定して、指定したデバイスＳＬＡＶＥとの間で通信を行う。複数ビットの信号をシリアルに転送するＩ２Ｃ方式バス回路は、一対のクロック信号線ＣＬとデータ信号線ＤＬの伝送路により構成される。

【0004】

当該信号入出力回路の出力回路は、プリドライバ（信号線駆動回路）と出力ＮＭＯＳトランジスタＮＴ０とから構成され、ローレベルの制御信号ＳＤをプリドライバに供給し制御線Ｎ２を介して出力ＮＭＯＳトランジスタＮＴ０のゲートを制御してオンさせ、入出力端子Ｔのノードを接地電位レベルに引き下げ（プルダウン）、入出力端子Ｔを介してデータ信号線ＤＬに信号を送信する。クロック信号線ＣＬとデータ信号線ＤＬは、抵抗素子を通してバス電源電圧Ｖｄｄ０にプルアップされる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０００－２７８３３０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、従来の信号線駆動回路を用いた技術は、バスラインに接続されたインターフェース回路同士が通信を行なう場合に、通信を行なわない他の回路に電源が供給されない場合がある。例えば、上記従来の駆動回路構成では電源電圧の供給がないときにＩ２Ｃバスが動作し、データ線Ｎ１にて接地電位から電圧が上がると、図６に示すデバイスＳＬＡＶＥ内の出力ＮＭＯＳトランジスタＮＴ０のゲート－ドレイン間の寄生容量Ｃ１を通して、図７に示す電位のタイムチャートのように、制御線Ｎ２において出力ＮＭＯＳトランジスタＮＴ０のゲート電圧が上昇する。これにより出力ＮＭＯＳトランジスタＮＴ０がオン状態となり、Ｉ２Ｃバスの信号の形状が鈍る等の影響を与え、正常にＩ２Ｃバスを使用した通信を阻害するという問題があった。

【0007】

本発明は、以上の従来技術の問題点に鑑みなされたものであり、信号入出力回路自身に電源が供給されていない場合に通信を安定化する信号入出力回路を提供することを目的の一例とする。

【課題を解決するための手段】

【0008】

本発明の信号入出力回路は、バスラインに接続される端子ノードと入力回路とを接続するデータ線と、ゲートが出力回路のプリドライバに接続され且つソース及びドレインがそれぞれ基準電位及び前記データ線に接続されている第１のＭＯＳトランジスタと、ゲートが前記データ線に接続され且つソース及びドレインがそれぞれ前記基準電位及び前記第１のＭＯＳトランジスタの前記ゲートに接続されている第２のＭＯＳトランジスタと、を有することを特徴とする。

【発明の効果】

【0009】

本発明の信号入出力回路によれば、信号入出力回路自身に電源が供給されていない場合に通信を安定化する効果が得られる。

【図面の簡単な説明】

【0010】

【図1】本発明による第１の実施例の信号入出力回路を示す概略回路図である。

【図2】図１の信号入出力回路における寄生容量を説明する概略回路図である。

【図3】図１の信号入出力回路の内部伝送線の電位変化の一部を示すタイムチャート図である。

【図4】本発明による第２の実施例の信号入出力回路を示す概略回路図である。

【図5】従来の信号入出力回路の一例を示す概略回路図である。

【図6】図５の信号入出力回路における寄生容量を説明する概略回路図である。

【図7】図５の信号入出力回路の内部伝送線の電位変化の一部を示すタイムチャート図である。

【発明を実施するための形態】

【0011】

以下、図面を参照しつつ本発明による実施例
について説明する。なお、実施例において、実質的に同一の機能及び構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

【実施例0012】

（第１の実施例）
図１は本発明の第１の実施例であるＩ２Ｃバスに接続される信号入出力回路を含むデバイスＤＶＳを示す概略回路図である。

【0013】

デバイスＤＶＳは、ロジック回路ＬＯＧに接続される出力回路１及び入力回路２からなる信号入出力回路を含む。

【0014】

当該信号入出力回路は、バスラインのデータ信号線ＤＬに接続される入出力端子Ｔ（端子ノード）と、入出力端子Ｔ及び入力回路２を接続するデータ線Ｎ１と、を有する。

【0015】

当該信号入出力回路の出力回路１は、ロジック回路ＬＯＧに接続されるプリドライバと、該プリドライバに接続される出力ＮＭＯＳトランジスタＮＴ０（第１のＭＯＳトランジスタ）と、を含む。

【0016】

当該出力回路１のプリドライバは、例えば、ＰＭＯＳトランジスタＰＴ及びＮＭＯＳトランジスタＮＴからなるComplementary Metal Oxide Semiconductor（以下、ＣＭＯＳ）インバータである。

【0017】

当該ＣＭＯＳインバータの入力端子、即ち、ＰＭＯＳトランジスタＰＴとＮＭＯＳトランジスタＮＴのゲート同士の接続点には、ロジック回路ＬＯＧからの制御信号が印加され、ＣＭＯＳインバータの入出力端子Ｔ側、即ち、ＰＭＯＳトランジスタＰＴとＮＭＯＳトランジスタＮＴのドレイン同士の接続点は制御線Ｎ２を介して出力ＮＭＯＳトランジスタＮＴ０のゲートに接続されている。

【0018】

ゲートがデータ線Ｎ２に接続される出力ＮＭＯＳトランジスタＮＴ０は、それぞれ基準電位（例えば接地電位）と、入出力端子Ｔ及び入力回路２間のデータ線Ｎ１に接続されているソース及びドレインと、を有する。

【0019】

ロジック回路ＬＯＧからの制御信号をＣＭＯＳインバータのプリドライバに供給し制御線Ｎ２を介してゲートを制御することにより、出力ＮＭＯＳトランジスタＮＴ０をオンさせて、入出力端子Ｔのノードを接地電位レベルに引き下げ（プルダウン）、入出力端子Ｔを介してデータ信号線ＤＬに信号を送信する。このように出力回路１は、Ｉ２Ｃバスに接続される入出力端子Ｔに出力ＮＭＯＳトランジスタＮＴ０のドレインが接続され、出力ＮＭＯＳトランジスタＮＴ０のゲートをＣＭＯＳインバータのプリドライバ（制御線Ｎ２）で制御するオープンドレインの構成を有する。

【0020】

ロジック回路ＬＯＧに接続される入力回路２は、入出力端子Ｔからデータ線Ｎ１を介してシリアルビット信号を受信する。受信信号は、ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ１からなるＣＭＯＳインバータ回路ＩＮＶ１と、ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２からなるＣＭＯＳインバータ回路ＩＮＶ２とを通してＣＭＯＳレベルにされて、ロジック回路ＬＯＧの入力信号として取り込まれる。直列接続されたＣＭＯＳインバータ回路ＩＮＶ１、ＩＮＶ２のそれぞれは、出力回路１のプリドライバのＣＭＯＳインバータと同様に構成されている。

【0021】

本実施例は、ドレインが出力ＮＭＯＳトランジスタＮＴ０のゲートに、ゲートが出力ＮＭＯＳトランジスタＮＴ０のドレイン（すなわち、データ線Ｎ１）に、ソースが接地電位に接続されている制圧ＮＭＯＳトランジスタＮＴ０１（第２のＭＯＳトランジスタ）を追加することを特徴とする。制御線Ｎ２の電位は、データ線Ｎ１の電位に応じて制御されるゲートを有する制圧ＮＭＯＳトランジスタＮＴ０１で制御（Ｎ１がhigh→ＮＴ０１がオン→Ｎ２が基準電位、又はＮ１がlow→ＮＴ０１がオフ→Ｎ２がフローティング）され、これにより、回路電源オフ時の他の回路同士におけるＩ２Ｃバスによる通信に対する影響を低減することを可能とする。

【0022】

このように本実施例の信号入出力回路は、バスラインのデータ信号線ＤＬに接続される入出力端子Ｔ（端子ノード）と入力回路２とを接続するデータ線Ｎ１と、ゲートが出力回路１のプリドライバに接続され且つソース及びドレインがそれぞれ基準電位及びデータ線Ｎ１に接続されている出力ＮＭＯＳトランジスタＮＴ０と、ゲートがデータ線Ｎ１に接続され且つソース及びドレインがそれぞれ出力ＮＭＯＳトランジスタＮＴ０の基準電位及びゲートに接続されている制圧ＮＭＯＳトランジスタＮＴ０１と、備える上述の構成によって、回路自身に電源が供給されていない場合であっても常に出力ＮＭＯＳトランジスタＮＴ０をオフ状態とすることを可能とする。

【0023】

（動作の説明）
本実施例の構成では電源電圧の供給がないときにＩ２Ｃバスが動作し、入出力端子Ｔとデータ線Ｎ１にて接地電位から電圧が上がると、図２に示すデバイスＤＶＳ内の出力ＮＭＯＳトランジスタＮＴ０のゲート－ドレイン間の寄生容量Ｃ１を通して、図３に示す電位のタイムチャートのように、制御線Ｎ２において出力ＮＭＯＳトランジスタＮＴ０のゲート電圧を上げようとする。そのときに制圧ＮＭＯＳトランジスタＮＴ０１のゲート電位は入出力端子Ｔと同じであるため、制圧ＮＭＯＳトランジスタＮＴ０１はオンする。よって出力ＮＭＯＳトランジスタＮＴ０のゲートは制圧ＮＭＯＳトランジスタＮＴ０１によって接地電位になりオフ状態のままとなる。これにより、正常にＩ２Ｃバスを使用した通信を維持できる。

【0024】

以上のように第１の実施例によれば制圧ＮＭＯＳトランジスタＮＴ０１を追加することにより電源が供給されていない状態であっても、常に出力ＮＭＯＳトランジスタＮＴ０をオフ状態にすることができＩ２Ｃバスによる通信に対する影響を低減することを可能とすることができる。すなわち、Ｉ２Ｃバスに接続された半導体集積回路において、出力素子である出力ＮＭＯＳトランジスタＮＴ０をオフする制圧ＮＭＯＳトランジスタＮＴ０１を設けることにより、電源供給がないときでも出力ＮＭＯＳトランジスタＮＴ０がオフしたままにすることができる。

【実施例0025】

（第２の実施例）
図４は本発明による第２の実施例の信号入出力回路を含むデバイスＤＶＳ２を示す概略回路図である。第２の実施例による信号入出力回路を含むデバイスＤＶＳ２は、ゲートがデータ線Ｎ１に接続され且つソース及びドレインがそれぞれ基準電位及び出力ＮＭＯＳトランジスタＮＴ０のゲートに接続されている制圧ＮＭＯＳトランジスタＮＴ０１の代わりに、出力ＮＭＯＳトランジスタＮＴ０のゲート及び基準電位に接続されている抵抗素子Ｒ１を設けた以外、第１の実施例と同一である。

【0026】

第２の実施例によれば、回路への電源電圧の供給がない場合でも、データ線Ｎ１の電位に関わりなく、抵抗素子Ｒ１は、出力ＮＭＯＳトランジスタＮＴ０のゲートの電位をプルダウンすることができる。

【0027】

本発明のいずれの実施例でも、デバイスＤＶＳとして一個のマスタデバイスと一個以上のスレーブデバイスによってシステム構成されてもよい。