特開 2023-148401 セラミック電子部品およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023148401

(43)【公開日】2023-10-13

(54)【発明の名称】セラミック電子部品およびその製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20231005BHJP

【ＦＩ】

H01G4/30 201C

H01G4/30 201D

H01G4/30 311D

H01G4/30 513

H01G4/30 516

H01G4/30 517

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2022056392

(22)【出願日】2022-03-30

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】松岡 亜友美

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC09

5E001AC10

5E001AE01

5E001AE02

5E001AE03

5E001AE04

5E001AF06

5E001AH01

5E001AH03

5E001AJ01

5E082AA01

5E082AB03

5E082BC33

5E082EE04

5E082EE23

5E082EE35

5E082EE37

5E082FF05

5E082FG04

5E082FG26

5E082FG46

5E082GG10

5E082GG11

5E082GG28

5E082JJ03

5E082JJ12

5E082JJ23

5E082PP09

(57)【要約】

【課題】 絶縁性を維持しつつクラックの発生を抑制することができるセラミック電子部品およびその製造方法を提供する。
【解決手段】 複数の誘電体層と、主成分金属と当該主成分金属よりも低融点の添加金属を含む内部電極層とが交互に積層され、第１端面と第２端面とに複数の内部電極層が交互に露出するように形成された積層チップと、第１端面および第２端面に設けられた外部電極と、を備え、第１端面に対して露出する内部電極層は、第１内部電極層および第２内部電極層を含み、積層方向の中央部では、第２内部電極層が幅ｂで第１端面に露出し、第２内部電極層よりも積層方向の上部および下部では第１内部電極層が幅ａで第１端面に露出し、幅ｂに対する幅ａの比であるａ／ｂ比は０．３以上、０．８以下であり、第１内部電極層および第２内部電極層の総積層数ｄに対する第１内部電極層の総積層数ｃの比であるｃ／ｄ比は、０．１を上回る。
【選択図】 図６

【特許請求の範囲】

【請求項1】

複数の誘電体層と、主成分金属と当該主成分金属よりも低融点の添加金属を含む複数の内部電極層とが交互に積層され、略直方体形状を有し、前記略直方体形状の対向する第１端面と第２端面とに前記複数の内部電極層が交互に露出するように形成された積層チップと、
前記第１端面および前記第２端面に設けられた外部電極と、を備え、
前記第１端面に対して露出する内部電極層は、第１内部電極層および第２内部電極層を含み、
積層方向の中央部では、前記第２内部電極層が幅ｂで前記第１端面に露出し、前記第２内部電極層よりも積層方向の上部および下部では前記第１内部電極層が幅ａで前記第１端面に露出し、
幅ｂに対する幅ａの比であるａ／ｂ比は０．３以上、０．８以下であり、
前記第１内部電極層および前記第２内部電極層の総積層数ｄに対する前記第１内部電極層の総積層数ｃの比であるｃ／ｄ比は、０．１を上回ることを特徴とするセラミック電子部品。

【請求項2】

前記第１内部電極層は、前記幅ｂを有する大幅部と、前記幅ａを有する小幅部とを有し、前記小幅部によって前記第１端面に露出することを特徴とする請求項１に記載のセラミック電子部品。

【請求項3】

前記第２内部電極層よりも積層方向の上部の前記第１内部電極層の積層数ｃ１と、前記第２内部電極層よりも積層方向の下部の前記第１内部電極層の積層数ｃ２とが同じであることを特徴とする請求項１または請求項２に記載のセラミック電子部品。

【請求項4】

複数の誘電体層と、主成分金属と当該主成分金属よりも低融点の添加金属を含む複数の内部電極層とが交互に積層され、略直方体形状を有し、前記略直方体形状の対向する第１端面と第２端面とに前記複数の内部電極層が交互に露出するように形成された積層チップと、
前記第１端面および前記第２端面に設けられた外部電極と、を備え、
前記第１端面に対して露出する内部電極層は、第１内部電極層、第２内部電極層、および第３内部電極層を含み、
積層方向の中央部では前記第２内部電極層が幅ｂで前記第１端面に露出し、前記第２内部電極層よりも積層方向の上部および下部では前記第１内部電極層が幅ａで前記第１端面に露出し、前記第１内部電極層と前記第２内部電極層との間では前記第３内部電極層が幅ａと幅ｂとの間の幅で露出し、幅ｂに対する幅ａの比であるａ／ｂ比は０．３以上、０．８以下であり、前記第１内部電極層、前記第２内部電極層、および前記第３内部電極層の総積層数ｄに対する、前記第１内部電極層および前記第３内部電極層の総積層数ｅの比であるｅ／ｄ比は、０．２を上回ることを特徴とするセラミック電子部品。

【請求項5】

前記第２内部電極層から前記第１内部電極層に向かって、隣り合う内部電極層の幅の低下率は、５％～３０％の範囲であることを特徴とする請求項４に記載のセラミック電子部品。

【請求項6】

前記第２内部電極層よりも積層方向の上部の前記第１内部電極層および前記第３内部電極層の積層数ｅ１と、前記第２内部電極層よりも積層方向の下部の前記第１内部電極層および前記第３内部電極層の積層数ｅ２とが同じであることを特徴とする請求項４または請求項５に記載のセラミック電子部品。

【請求項7】

前記第１内部電極層は、前記幅ｂを有する大幅部と、前記幅ａを有する小幅部とを有し、当該小幅部によって前記第１端面に露出し、
前記第３内部電極層は、前記幅ｂを有する大幅部と、前記幅ａと前記幅ｂとの間の幅を有する小幅部とを有し、当該小幅部によって前記第１端面に露出することを特徴とする請求項４から請求項６のいずれか一項に記載のセラミック電子部品。

【請求項8】

前記主成分金属に対する前記添加金属の量は、０．１ａｔ％以上、３．０ａｔ％以下であることを特徴とする請求項１から請求項７のいずれか一項に記載のセラミック電子部品。

【請求項9】

前記添加金属は、Ｓｎ、Ｚｎ、Ａｌ、Ｉｎ、Ａｕ、およびＧｅの少なくともいずれかを含むことを特徴とする請求項１から請求項８のいずれか一項に記載のセラミック電子部品。

【請求項10】

前記外部電極において、前記第１端面に接する層は、Ｃｕを主成分とすることを特徴とする請求項１から請求項９のいずれか一項に記載のセラミック電子部品。

【請求項11】

誘電体グリーンシートと、主成分金属と当該主成分金属よりも低融点の添加金属を含む内部電極層用の内部電極パターンと、を交互に積層して略直方体形状のセラミック積層体を形成し、前記セラミック積層体の対向する第１端面と第２端面とに、積層された前記内部電極パターンを交互に露出させる工程と、
前記セラミックの積層体の焼成時または焼成後に、前記第１端面および前記第２端面に外部電極を形成する工程と、を含み、
前記第１端面に対して露出する内部電極層は、第１内部電極層および第２内部電極層を含み、
積層方向の中央部では、前記第２内部電極層が幅ｂで前記第１端面に露出し、前記第２内部電極層よりも積層方向の上部および下部では前記第１内部電極層が幅ａで前記第１端面に露出し、
幅ｂに対する幅ａの比であるａ／ｂ比は０．３以上、０．８以下であり、
前記第１内部電極層および前記第２内部電極層の総積層数ｄに対する前記第１内部電極層の総積層数ｃの比であるｃ／ｄ比は、０．１を上回ることを特徴とするセラミック電子部品の製造方法。

【請求項12】

誘電体グリーンシートと、主成分金属と当該主成分金属よりも低融点の添加金属を含む内部電極層用の内部電極パターンと、を交互に積層して略直方体形状のセラミック積層体を形成し、前記セラミック積層体の対向する第１端面と第２端面とに、積層された前記内部電極パターンを交互に露出させる工程と、
前記セラミックの積層体の焼成時または焼成後に、前記第１端面および前記第２端面に外部電極を形成する工程と、を含み、
前記第１端面に対して露出する内部電極層は、第１内部電極層、第２内部電極層、および第３内部電極層を含み、
積層方向の中央部では前記第２内部電極層が幅ｂで前記第１端面に露出し、前記第２内部電極層よりも積層方向の上部および下部では前記第１内部電極層が幅ａで前記第１端面に露出し、前記第１内部電極層と前記第２内部電極層との間では前記第３内部電極層が幅ａと幅ｂとの間の幅で露出し、幅ｂに対する幅ａの比であるａ／ｂ比は０．３以上、０．８以下であり、前記第１内部電極層、前記第２内部電極層、および前記第３内部電極層の総積層数ｄに対する、前記第１内部電極層および前記第３内部電極層の総積層数ｅの比であるｅ／ｄ比は、０．２を上回ることを特徴とするセラミック電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、セラミック電子部品およびその製造方法に関する。

【背景技術】

【0002】

携帯電話を代表とする高周波通信用システムにおいて、更なる機能性付与のために、小型大容量の積層セラミックコンデンサが求められている。小型大容量化のためには、誘電体層および内部電極層を薄層化し、積層数を増やすことが有効である。しかしながら、誘電体層を薄層化することでコンデンサ使用時の電界強度が増加し、絶縁信頼性の面で不利となってしまう。そこで、薄い誘電体層での絶縁信頼性を担保するための方策として、Ｓｎなどの異種金属元素である添加金属を内部電極層に添加し、絶縁性を確保することが検討されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１５／０１６３０９号

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、内部電極層に添加金属として低融点金属を添加すると、添加金属と外部電極との相互拡散により外部電極から内部電極層への金属成分の拡散が増え、これによる内部電極層の膨張で外部電極付近にクラックを誘発してしまう問題が生じる。

【0005】

本発明は、上記課題に鑑みなされたものであり、絶縁性を維持しつつクラックの発生を抑制することができる積層セラミック電子部品およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係るセラミック電子部品は、複数の誘電体層と、主成分金属と当該主成分金属よりも低融点の添加金属を含む複数の内部電極層とが交互に積層され、略直方体形状を有し、前記略直方体形状の対向する第１端面と第２端面とに前記複数の内部電極層が交互に露出するように形成された積層チップと、前記第１端面および前記第２端面に設けられた外部電極と、を備え、前記第１端面に対して露出する内部電極層は、第１内部電極層および第２内部電極層を含み、積層方向の中央部では、前記第２内部電極層が幅ｂで前記第１端面に露出し、前記第２内部電極層よりも積層方向の上部および下部では前記第１内部電極層が幅ａで前記第１端面に露出し、幅ｂに対する幅ａの比であるａ／ｂ比は０．３以上、０．８以下であり、前記第１内部電極層および前記第２内部電極層の総積層数ｄに対する前記第１内部電極層の総積層数ｃの比であるｃ／ｄ比は、０．１を上回ることを特徴とする。

【0007】

上記セラミック電子部品において、前記第１内部電極層は、前記幅ｂを有する大幅部と、前記幅ａを有する小幅部とを有し、前記小幅部によって前記第１端面に露出してもよい。

【0008】

上記セラミック電子部品において、前記第２内部電極層よりも積層方向の上部の前記第１内部電極層の積層数ｃ１と、前記第２内部電極層よりも積層方向の下部の前記第１内部電極層の積層数ｃ２とが同じであってもよい。

【0009】

本発明に係る他のセラミック電子部品は、複数の誘電体層と、主成分金属と当該主成分金属よりも低融点の添加金属を含む複数の内部電極層とが交互に積層され、略直方体形状を有し、前記略直方体形状の対向する第１端面と第２端面とに前記複数の内部電極層が交互に露出するように形成された積層チップと、前記第１端面および前記第２端面に設けられた外部電極と、を備え、前記第１端面に対して露出する内部電極層は、第１内部電極層、第２内部電極層、および第３内部電極層を含み、積層方向の中央部では前記第２内部電極層が幅ｂで前記第１端面に露出し、前記第２内部電極層よりも積層方向の上部および下部では前記第１内部電極層が幅ａで前記第１端面に露出し、前記第１内部電極層と前記第２内部電極層との間では前記第３内部電極層が幅ａと幅ｂとの間の幅で露出し、幅ｂに対する幅ａの比であるａ／ｂ比は０．３以上、０．８以下であり、前記第１内部電極層、前記第２内部電極層、および前記第３内部電極層の総積層数ｄに対する、前記第１内部電極層および前記第３内部電極層の総積層数ｅの比であるｅ／ｄ比は、０．２を上回ることを特徴とする。

【0010】

上記セラミック電子部品において、前記第２内部電極層から前記第１内部電極層に向かって、隣り合う内部電極層の幅の低下率は、５％～３０％の範囲であってもよい。

【0011】

上記セラミック電子部品において、前記第２内部電極層よりも積層方向の上部の前記第１内部電極層および前記第３内部電極層の積層数ｅ１と、前記第２内部電極層よりも積層方向の下部の前記第１内部電極層および前記第３内部電極層の積層数ｅ２とが同じであってもよい。

【0012】

上記セラミック電子部品において、前記第１内部電極層は、前記幅ｂを有する大幅部と、前記幅ａを有する小幅部とを有し、当該小幅部によって前記第１端面に露出し、前記第３内部電極層は、前記幅ｂを有する大幅部と、前記幅ａと前記幅ｂとの間の幅を有する小幅部とを有し、当該小幅部によって前記第１端面に露出してもよい。

【0013】

上記セラミック電子部品において、前記主成分金属に対する前記添加金属の量は、０．１ａｔ％以上、３．０ａｔ％以下であってもよい。

【0014】

上記セラミック電子部品において、前記添加金属は、Ｓｎ、Ｚｎ、Ａｌ、Ｉｎ、Ａｕ、およびＧｅの少なくともいずれかを含んでいてもよい。

【0015】

上記セラミック電子部品の前記外部電極において、前記第１端面に接する層は、Ｃｕを主成分としてもよい。

【0016】

本発明に係るセラミック電子部品の製造方法は、誘電体グリーンシートと、主成分金属と当該主成分金属よりも低融点の添加金属を含む内部電極層用の内部電極パターンと、を交互に積層して略直方体形状のセラミック積層体を形成し、前記セラミック積層体の対向する第１端面と第２端面とに、積層された前記内部電極パターンを交互に露出させる工程と、前記セラミックの積層体の焼成時または焼成後に、前記第１端面および前記２端面に外部電極を形成する工程と、を含み、前記第１端面に対して露出する内部電極層は、第１内部電極層および第２内部電極層を含み、積層方向の中央部では、前記第２内部電極層が幅ｂで前記第１端面に露出し、前記第２内部電極層よりも積層方向の上部および下部では前記第１内部電極層が幅ａで前記第１端面に露出し、幅ｂに対する幅ａの比であるａ／ｂ比は０．３以上、０．８以下であり、前記第１内部電極層および前記第２内部電極層の総積層数ｄに対する前記第１内部電極層の総積層数ｃの比であるｃ／ｄ比は、０．１を上回ることを特徴とする。

【0017】

本発明に係る他のセラミック電子部品の製造方法は、誘電体グリーンシートと、主成分金属と当該主成分金属よりも低融点の添加金属を含む内部電極層用の内部電極パターンと、を交互に積層して略直方体形状のセラミック積層体を形成し、前記セラミック積層体の対向する第１端面と第２端面とに、積層された前記内部電極パターンを交互に露出させる工程と、前記セラミックの積層体の焼成時または焼成後に、前記第１端面および前記２端面に外部電極を形成する工程と、を含み、前記第１端面に対して露出する内部電極層は、第１内部電極層、第２内部電極層、および第３内部電極層を含み、積層方向の中央部では前記第２内部電極層が幅ｂで前記第１端面に露出し、前記第２内部電極層よりも積層方向の上部および下部では前記第１内部電極層が幅ａで前記第１端面に露出し、前記第１内部電極層と前記第２内部電極層との間では前記第３内部電極層が幅ａと幅ｂとの間の幅で露出し、幅ｂに対する幅ａの比であるａ／ｂ比は０．３以上、０．８以下であり、前記第１内部電極層、前記第２内部電極層、および前記第３内部電極層の総積層数ｄに対する、前記第１内部電極層および前記第３内部電極層の総積層数ｅの比であるｅ／ｄ比は、０．２を上回ることを特徴とする。

【発明の効果】

【0018】

本発明によれば、絶縁性を維持しつつクラックの発生を抑制することができる積層セラミック電子部品およびその製造方法を提供することができる。

【図面の簡単な説明】

【0019】

【図1】積層セラミックコンデンサの部分断面斜視図である。

【図2】図１のＡ－Ａ線断面図である。

【図3】図１のＢ－Ｂ線断面図である。

【図4】外部電極の拡大断面図である。

【図5】（ａ）および（ｂ）はクラックを例示する図である。

【図6】外部電極を透過して積層チップの第１端面を見た場合の透過図である。

【図7】（ａ）は第２内部電極層をＺ軸方向から見た場合の透過図であり、（ｂ）は第１内部電極層をＺ軸方向から見た場合の透過図である。

【図8】外部電極を透過して積層チップの第１端面を見た場合の透過図である。

【図9】外部電極を透過して積層チップの第１端面を見た場合の透過図である。

【図10】第３内部電極層をＺ軸方向から見た場合の透過図である。

【図11】積層セラミックコンデンサの製造方法のフローを例示する図である。

【図12】（ａ）および（ｂ）は積層工程を例示する図である。

【発明を実施するための形態】

【0020】

以下、図面を参照しつつ、実施形態について説明する。

【0021】

（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂと、を備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａと外部電極２０ｂとは、互いに離間している。

【0022】

なお、図１～図３において、Ｘ軸方向は、積層チップ１０の長さ方向であって、積層チップ１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向である。Ｙ軸方向は、内部電極層の幅方向であり、積層チップ１０の４側面のうち２端面以外の２側面が対向する方向である。Ｚ軸方向は、積層方向であり、積層チップ１０の上面と下面とが対向する方向である。Ｘ軸方向と、Ｙ軸方向と、Ｚ軸方向とは、互いに直交している。

【0023】

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、金属を主成分とする内部電極層１２とが、交互に積層された構成を有する。言い換えると、積層チップ１０は、互いに対向する複数の内部電極層１２と、複数の内部電極層１２の間に各々挟まれた誘電体層１１と、を備えている。各内部電極層１２が延伸される方向の端縁は、積層チップ１０の外部電極２０ａが設けられた第１端面と、外部電極２０ｂが設けられた第２端面とに対して、交互に露出している。外部電極２０ａに接続される内部電極層１２は、外部電極２０ｂには接続されていない。外部電極２０ｂに接続される内部電極層１２は、外部電極２０ａには接続されていない。したがって、各内部電極層１２が、外部電極２０ａと外部電極２０ｂとに、交互に導通する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最上層には内部電極層１２が配置され、積層方向の最下層にも内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３は、誘電体層１１と組成が同じであっても、異なっていても構わない。

【0024】

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．１１０ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．１ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。

【0025】

誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主相とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ＭｇＴｉＯ_３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。

【0026】

誘電体層１１には、添加物が添加されていてもよい。誘電体層１１への添加物として、マグネシウム(Ｍｇ）、マンガン(Ｍｎ）、モリブデン（Ｍｏ）、バナジウム(Ｖ）、クロム(Ｃｒ）、希土類元素(イットリウム(Ｙ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト(Ｃｏ）、ニッケル(Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫもしくはＳｉを含むガラスが挙げられる。

【0027】

内部電極層１２は、Ｎｉ，銅（Ｃｕ），スズ（Ｓｎ）等の卑金属を主成分とする。内部電極層１２の主成分として、白金（Ｐｔ），パラジウム（Ｐｄ），銀（Ａｇ），金（Ａｕ）などの貴金属やこれらを含む合金を用いてもよい。内部電極層１２は、主成分の金属よりも低融点の添加金属を異種金属元素として含んでいる。

【0028】

図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において静電容量を生じる領域である。そこで、当該静電容量を生じる領域を、容量部１４と称する。すなわち、容量部１４は、異なる外部電極に接続された隣接する内部電極層同士が対向する領域である。

【0029】

外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、第１エンドマージン１５ａと称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域は、第２エンドマージン１５ｂである。すなわち、エンドマージンは、同じ外部電極に接続された内部電極層が異なる外部電極に接続された内部電極層を介さずに対向する領域である。第１エンドマージン１５ａおよび第２エンドマージン１５ｂは、静電容量を生じない領域である。第１エンドマージン１５ａおよび第２エンドマージン１５ｂは、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。

【0030】

図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。サイドマージン１６も、静電容量を生じない領域である。サイドマージン１６は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。

【0031】

図４は、外部電極２０ａ付近の拡大断面図である。図４では、ハッチを省略している。図４で例示するように、外部電極２０ａは、下地層２１上に、めっき層２２が設けられた構造を有している。下地層２１は、Ｎｉ、Ｃｕなどを主成分とする。下地層２１は、ＢａＴｉＯ_３などのセラミック粒子を共材として含んでいてもよく、ガラス成分を含んでいてもよい。めっき層２２は、Ｃｕ、Ｎｉ、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。めっき層２２は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。例えば、めっき層２２は、下地層２１側から順に、第１めっき層２３、第２めっき層２４および第３めっき層２５が形成された構造を有する。第１めっき層２３は、例えば、Ｃｕめっき層である。第２めっき層２４は、例えば、Ｎｉめっき層である。第３めっき層２５は、例えば、Ｓｎめっき層である。なお、図４では、外部電極２０ａについて例示しているが、外部電極２０ｂも同様の積層構造を有する。

【0032】

本実施形態に係る積層セラミックコンデンサ１００においては、内部電極層１２は、主成分の金属に加えて、当該主成分の金属よりも低融点の添加金属を含んでいる。添加金属は、例えば、Ｓｎ、Ｚｎ、Ａｌ、インジウム（Ｉｎ）、Ａｕ、ゲルマニウム（Ｇｅ）などである。この添加金属は、内部電極層１２と誘電体層１１との間に偏析し、電気的障壁を形成する。それにより、誘電体層１１の絶縁性が向上する。しかしながら、内部電極層１２に低融点の添加金属が添加されていると、相互拡散により、外部電極２０ａ，２０ｂから内部電極層１２への拡散量が増える。

【0033】

この場合、図５（ａ）で例示するように、外部電極２０ａ付近における内部電極層１２の膨張により、クラック４０が発生するおそれがある。また、外部電極２０ｂ付近における内部電極層１２の膨張により、クラック４０が発生するおそれがある。

【0034】

図５（ｂ）は、各内部電極層１２がＹ軸方向に同一の幅を有すると仮定した場合の、ＹＺ平面における第１エンドマージン１５ａの断面図である。図５（ｂ）で例示するように、クラック４０は、ＹＺ断面において、各角部に発生し得る。第２エンドマージン１５ｂにおいても、ＹＺ断面の各角部にクラック４０が発生し得る。

【0035】

そこで、本実施形態に係る積層セラミックコンデンサ１００は、絶縁性を維持しつつ、各角部におけるクラックの発生を抑制することができる構成を有している。

【0036】

図６は、外部電極２０ａを透過して積層チップ１０の第１端面を見た場合の透過図である。図６で例示するように、第１端面に露出する内部電極層１２は、第１内部電極層１２ａと第２内部電極層１２ｂとを含んでいる。第１内部電極層１２ａは積層方向の上部および下部に配置され、第２内部電極層１２ｂは積層方向の中央部に配置されている。積層チップ１０の第１端面において、第２内部電極層１２ｂのＹ軸方向の幅が広く、第１内部電極層１２ａのＹ軸方向の幅が狭くなっている。

【0037】

図７（ａ）は、第２内部電極層１２ｂをＺ軸方向から見た場合の透過図である。図７（ａ）で例示するように、第２内部電極層１２ｂは、Ｙ軸方向に幅ｂを有している。したがって、図６で例示するように、第２内部電極層１２ｂは、積層チップ１０の第１端面に対して幅ｂを有して露出する。

【0038】

図７（ｂ）は、第１内部電極層１２ａをＺ軸方向から見た場合の透過図である。図７（ｂ）で例示するように、第１内部電極層１２ａは、Ｙ軸方向に大きい幅を有する大幅部１２１と、大幅部１２１よりもＹ軸方向に小さい幅を有する小幅部１２２とを有し、小幅部１２２を介して外部電極２０ａと接続されている。したがって、第１内部電極層１２ａは、積層チップ１０の第１端面に対して幅ａを有して露出する。小幅部１２２は、Ｘ軸方向において大幅部１２１よりも短くなっている。例えば、Ｘ軸方向において、大幅部１２１および容量部１４の長さが一致し、小幅部１２２および第１エンドマージン１５ａの長さが一致する。なお、第１内部電極層１２ａは、必ずしも大幅部１２１を有していなくてもよい。

【0039】

図６で例示するように、第２内部電極層１２ｂよりも積層方向の上部における第１内部電極層１２ａの積層数を積層数ｃ１とする。第２内部電極層１２ｂよりも積層方向の下部における第１内部電極層１２ａの積層数を積層数ｃ２とする。第１内部電極層１２ａの合計の積層数を積層数ｃ＝ｃ１＋ｃ２とする。積層数ｃ１と積層数ｃ２とは、同数であることが好ましいが、異なっていてもよい。また、積層チップ１０内において、内部電極層１２の総積層数を積層数ｄとする。

【0040】

本実施形態においては、積層方向の上部および下部の第１内部電極層１２ａが小幅部１２２を有することから、外部電極２０ａから第１内部電極層１２ａへの金属成分の拡散量を低減することができる。それにより、クラックの発生を抑制することができる。また、第１エンドマージン１５ａのＹＺ断面において、積層チップ１０の各角部と第１内部電極層１２ａのＹ軸方向における端部との距離が長くなる。それにより、角部におけるクラックの発生を抑制することができる。すなわち、図６で説明すると、第１内部電極層１２aの左右の端部と各角部との距離をより長くすることができると言える。また、第１内部電極層１２ａから外部電極２０ａへの添加金属の拡散量を低減することができる。それにより、添加金属の効果が十分に得られ、誘電体層１１の絶縁性が向上し、積層セラミックコンデンサ１００の寿命を延ばすことができる。

【0041】

小幅部１２２がＹ軸方向に十分に小さい幅を有していないと、外部電極２０ａからの金属成分の拡散量を十分に低減できず、また第１エンドマージン１５ａのＹＺ断面において積層チップ１０の各角部と第１内部電極層１２ａとの距離が十分に長くならず、クラックが発生するおそれがある。そこで、幅ｂに対する幅ａの比率であるａ／ｂ比に上限を設ける。本実施形態においては、ａ／ｂ比は、０．８以下であり、０．６以下であることが好ましく、０．５以下であることがより好ましい。

【0042】

小幅部１２２のＹ軸方向の幅が小さすぎると、第１内部電極層１２ａと外部電極２０ａとが十分に接触せず、十分な静電容量が得られないおそれがある。そこで、ａ／ｂ比に下限を設ける。本実施形態においては、ａ／ｂ比は、０．３以上であり、０．４以上であることが好ましく、０．６以上であることがより好ましい。

【0043】

また、第１内部電極層１２ａの積層数が少ないと、十分にクラック発生を抑制できないおそれがある。そこで、本実施形態においては、総積層数ｄに対する積層数ｃの比であるｃ／ｄ比に下限を設ける。本実施形態においては、ｃ／ｄ比は０．１を上回り、０．２以上であることが好ましく、０．３以上であることがより好ましい。なお、接触確保の観点から、ｃ／ｄ比は１でも構わないが、１未満であることが好ましく、０．５以下であることがより好ましい。

【0044】

内部電極層１２における添加金属量が少ないと、誘電体層１１が十分な絶縁性を実現しないおそれがある。そこで、内部電極層１２における添加金属量に下限を設けることが好ましい。例えば、内部電極層１２において、主成分金属を１００ａｔ％と仮定した場合に、添加金属の濃度を０．１ａｔ％以上とすることが好ましく、０．３ａｔ％以上とすることがより好ましく、１．０ａｔ％以上とすることがさらに好ましい。

【0045】

内部電極層１２における添加金属量が多いと、誘電体側への拡散が大きくなり、誘電特性を大きく変化させるおそれがある。そこで、内部電極層１２における添加金属量に上限を設けることが好ましい。例えば、内部電極層１２において、主成分金属を１００ａｔ％と仮定した場合に、添加金属の濃度を３．０ａｔ％以下とすることが好ましく、１．５ａｔ％以下とすることがより好ましく、１．０ａｔ％以下とすることがさらに好ましい。

【0046】

積層チップ１０の第１端面において、第１内部電極層１２ａは、幅ａを有して露出しているが、誤差が生じる場合がある。例えば、積層チップ１０の第１端面において、各第１内部電極層１２ａの幅ａは、平均値に対して±５％の誤差が生じる場合がある。また、積層チップ１０の第１端面において、第２内部電極層１２ｂは、幅ｂを有して露出しているが、誤差が生じる場合がある。例えば、積層チップ１０の第１端面において、各第２内部電極層１２ｂの幅ｂは、平均値に対して±５％の誤差が生じる場合がある。

【0047】

図６～図７（ｂ）では外部電極２０ａ側について説明したが、外部電極２０ｂ側でも、各内部電極層が同様の構造を有していてもよい。

【0048】

（第２実施形態）
第１実施形態では、一部の内部電極層１２が第１内部電極層１２ａであったが、それに限られない。第２実施形態では、第１実施形態と異なる点について説明する。

【0049】

図８は、外部電極２０ａを透過して積層チップ１０の第１端面を見た場合の透過図である。図８で例示するように、全ての内部電極層１２が第１内部電極層１２ａとなっている。したがって、本実施形態においては、第１内部電極層１２ａの合計の積層数である積層数ｃが総積層数ｄと一致する。すなわち、ｃ／ｄ比が１．０となる。この構成では、積層チップ１０の第１端面に露出する全ての内部電極層が小幅部１２２を有することになるため、外部電極２０ａから第１内部電極層１２ａへの金属成分の拡散量を低減することができる。それにより、クラックの発生を抑制することができる。また、第１エンドマージン１５ａのＹＺ断面において、積層チップ１０の各角部と、積層チップ１０の第１端面に露出する全ての第１内部電極層１２ａとの距離が長くなる。それにより、クラックの発生をより効果的に抑制することができる。また、第１内部電極層１２ａから外部電極２０ａへの添加金属の拡散量を低減することができる。それにより、添加金属の効果が十分に得られ、誘電体層１１の絶縁性が向上し、積層セラミックコンデンサ１００の寿命を延ばすことができる。

【0050】

図８では外部電極２０ａ側について説明したが、外部電極２０ｂ側でも、各内部電極層が同様の構造を有していてもよい。

【0051】

（第３実施形態）
第３実施形態では、第１実施形態と異なる点について説明する。本実施形態においては、積層チップ１０の第１端面に露出する内部電極層１２は、第１内部電極層１２ａ、第２内部電極層１２ｂに加えて、第３内部電極層１２ｃを含んでいる。

【0052】

図９は、外部電極２０ａを透過して積層チップ１０の第１端面を見た場合の透過図である。図９で例示するように、本実施形態においては、第１実施形態と同様に、第１内部電極層１２ａは積層方向の上部および下部に配置され、第２内部電極層１２ｂは積層方向の中央部に配置されている。ただし、第１内部電極層１２ａと第２内部電極層１２ｂとの間に、１層または複数層の第３内部電極層１２ｃが配置されている。

【0053】

第３内部電極層１２ｃは、図１０で例示するように、図７（ｂ）で例示した第１内部電極層１２ａと同様に、大幅部１２１および小幅部１２２を備えている。しかしながら、小幅部１２２のＹ軸方向の幅が幅ａよりも広く、幅ｂよりも狭くなっている。したがって、積層チップ１０の第１端面において、第３内部電極層１２ｃは、幅ａよりも広く幅ｂよりも狭い幅で露出している。なお、第３内部電極層１２ｃは、必ずしも大幅部１２１を有していなくてもよい。

【0054】

積層チップ１０の第１端面において、２層以上の第３内部電極層１２ｃが連続する場合には、積層方向外側に向かってＹ軸方向の幅が１層ごとに徐々に狭くなっている。例えば、最上層の第２内部電極層１２ｂから当該第２内部電極層１２ｂよりも上側の第１内部電極層１２ａに向かって、隣り合う２層の内部電極層１２の幅の１層ごとの低下率は、５％～３０％の範囲となっており、または８％～２５％の範囲となっており、または１０％～２０％の範囲となっている。最下層の第２内部電極層１２ｂから当該第２内部電極層１２ｂよりも下側の第１内部電極層１２ａに向かって、隣り合う２層の内部電極層１２の幅の１層ごとの低下率も、５％～３０％の範囲となっており、または８％～２５％の範囲となっており、または１０％～２０％の範囲となっている。

【0055】

本実施形態においては、図９で例示するように、最上層の第２内部電極層１２ｂよりも上側において、第３内部電極層１２ｃおよび第１内部電極層１２ａの合計積層数を積層数ｅ１とする。最下層の第２内部電極層１２ｂよりも下側において、第３内部電極層１２ｃおよび第１内部電極層１２ａの合計積層数を積層数ｅ２とする。第３内部電極層１２ｃおよび第１内部電極層１２ａの合計の積層数を積層数ｅ＝ｅ１＋ｅ２とする。積層数ｅ１と積層数ｅ２とは、同数であることが好ましいが、異なっていてもよい。

【0056】

本実施形態においては、積層方向の上部および下部の第１内部電極層１２ａおよび第３内部電極層１２ｃが小幅部１２２を有することから、外部電極２０ａから第１内部電極層１２ａおよび第３内部電極層１２ｃへの金属成分の拡散量を低減することができる。それにより、クラックの発生を抑制することができる。また、第１エンドマージン１５ａのＹＺ断面において、積層チップ１０の各角部と、第１内部電極層１２ａおよび第３内部電極層１２ｃとの距離が長くなる。それにより、角部におけるクラックの発生を抑制することができる。また、第１内部電極層１２ａおよび第３内部電極層１２ｃから外部電極２０ａへの添加金属の拡散量を低減することができる。それにより、添加金属の効果が十分に得られ、誘電体層１１の絶縁性が向上し、積層セラミックコンデンサ１００の寿命を延ばすことができる。

【0057】

積層数ｅが少ないと、十分にクラック発生を抑制できないおそれがある。そこで、本実施形態においては、総積層数ｄに対する積層数ｅの比であるｅ／ｄ比に下限を設ける。本実施形態においては、ｅ／ｄ比は０．２を上回り、０．２５以上であることが好ましく、０．３以上であることがより好ましい。

【0058】

図９および図１０では外部電極２０ａ側について説明したが、外部電極２０ｂ側でも、各内部電極層が同様の構造を有していてもよい。

【0059】

続いて、第１実施形態～第３実施形態に係る積層セラミックコンデンサ１００の製造方法について説明する。図１１は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。

【0060】

（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ_３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ_３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ_３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。

【0061】

得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、マグネシウム(Ｍｇ）、マンガン(Ｍｎ）、モリブデン（Ｍｏ）、バナジウム(Ｖ）、クロム(Ｃｒ）、希土類元素(イットリウム(Ｙ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト(Ｃｏ）、ニッケル(Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫもしくはＳｉを含むガラスが挙げられる。これらのうち、主としてＳｉＯ_２が焼結助剤として機能する。

【0062】

例えば、セラミック原料粉末に添加化合物を含む化合物を湿式混合し、乾燥および粉砕してセラミック材料を調製する。例えば、上記のようにして得られたセラミック材料について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。以上の工程により、誘電体材料が得られる。

【0063】

（積層工程）
次に、得られた原料粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法やドクターブレード法により、基材５１上に誘電体グリーンシート５２を塗工して乾燥させる。基材５１は、例えば、ポリエチレンテレフタレート（ＰＥＴ）フィルムである。

【0064】

次に、図１２（ａ）で例示するように、誘電体グリーンシート５２上に、内部電極パターン５３を成膜する。図１２（ａ）では、一例として、誘電体グリーンシート５２上に４層の内部電極パターン５３が所定の間隔を空けて成膜されている。内部電極パターン５３が成膜された誘電体グリーンシート５２を、積層単位とする。

【0065】

内部電極パターン５３には、内部電極層１２の主成分金属の金属ペーストを用いる。成膜の手法は、印刷、スパッタ、蒸着などであってもよい。なお、各内部電極パターン５３の形状は、第１内部電極層１２ａ、第２内部電極層１２ｂ、および第３内部電極層１２ｃに対応させる。第１内部電極層１２ａに対応する内部電極パターン５３については、第１内部電極層１２ａの形状になるように印刷してもよく、第１内部電極層１２ａの形状になるようにマスクを用いて成膜してもよい。第３内部電極層１２ｃに対応する内部電極パターン５３については、第３内部電極層１２ｃの形状になるように印刷してもよく、第３内部電極層１２ｃの形状になるようにマスクを用いて成膜してもよい。

【0066】

次に、誘電体グリーンシート５２を基材５１から剥がしつつ、図１２（ｂ）で例示するように、積層単位を積層する。

【0067】

次に、積層単位が積層されることで得られた積層体の上下にカバーシート５４を所定数（例えば２～１０層）だけ積層して熱圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットする。図１２（ｂ）の例では、点線に沿ってカットする。カバーシート５４は、誘電体グリーンシート５２と同じ成分であってもよく、添加物が異なっていてもよい。

【0068】

（塗布工程）
このようにして得られたセラミック積層体を、Ｎ_２雰囲気で脱バインダ処理した後に、外部電極２０ａ，２０ｂの下地層２１となる金属ペーストをディップ法などで塗布する。金属ペーストには、共材を含ませる。例えば、金属ペーストは、積層体において、内部電極パターン５３が露出する２端面に塗布する。

【0069】

（焼成工程）
その後、酸素分圧１０^－５～１０^－８ａｔｍの還元雰囲気中で１１００℃～１３００℃で１０分～２時間焼成する。このようにして、積層チップ１０と外部電極２０ａ，２０ｂとを同時焼成することができる。

【0070】

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中において６００℃～１０００℃で再酸化処理を行ってもよい。

【0071】

（めっき処理工程）
その後、めっき処理により、下地層２１に、めっき層２２を形成してもよい。それにより、積層セラミックコンデンサ１００が完成する。

【0072】

なお、下地層２１は、積層チップ１０と同時に焼成しなくてもよい。例えば、焼成によって得られた積層チップ１０の第１端面および第２端面に、外部電極２０ａ，２０ｂの下地層２１となる金属ペーストをディップ法などで塗布する。金属ペーストには、ガラス成分を含ませる。その後、例えば７００℃～９００℃程度で金属ペーストを焼き付けることで、下地層２１を形成する。その後にめっき層２２を形成してもよい。

【0073】

なお、上記各実施形態は、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、上記各実施形態の構成は、バリスタやサーミスタなどの、他の積層セラミック電子部品に適用することもできる。

【実施例0074】

第１実施形態および第２実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。

【0075】

（実施例１）
ＮｉペーストにＳｎをＮｉに対して０．３ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。得られた積層単位の５００層を積層し、カバーシートで挟んで圧着し、所定形状にカットし、成型体を得た。成型体を焼成することで積層チップを得た。積層チップの２端面にＣｕを主成分とする金属ペーストを塗布し、８００℃前後で焼き付けた。得られた積層セラミックコンデンサは、１００５形状（長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍ）を有していた。各誘電体層の厚みは、０．６μｍであった。ａ／ｂ比＝０．６とし、ｃ／ｄ比＝０．２とした。したがって、実施例１の構造は、第１実施形態に対応させた。各内部電極層において、Ｘ軸方向における小幅部の長さは、Ｘ軸方向におけるエンドマージンの長さに一致させた。積層数ｃ１は、積層数ｃ２と同数とした。

【0076】

（実施例２）
実施例２では、ＮｉペーストにＳｎをＮｉに対して１．０ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．６とし、ｃ／ｄ比＝０．２とした。したがって、実施例２の構造は、第１実施形態に対応させた。その他の条件は、実施例１と同様とした。

【0077】

（実施例３）
実施例３では、ＮｉペーストにＳｎをＮｉに対して２．８ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．６とし、ｃ／ｄ比＝０．２とした。したがって、実施例３の構造は、第１実施形態に対応させた。その他の条件は、実施例１と同様とした。

【0078】

（実施例４）
実施例４では、ＮｉペーストにＳｎをＮｉに対して１．０ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．３とし、ｃ／ｄ比＝０．２とした。したがって、実施例４の構造は、第１実施形態に対応させた。その他の条件は、実施例１と同様とした。

【0079】

（実施例５）
実施例５では、ＮｉペーストにＳｎをＮｉに対して１．０ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．６とし、ｃ／ｄ比＝１．０とした。したがって、実施例５の構造は、第２実施形態に対応させた。その他の条件は、実施例１と同様とした。

【0080】

（比較例１）
比較例１では、ＮｉペーストにＳｎをＮｉに対して１．０ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．６とし、ｃ／ｄ比＝０．０５とした。その他の条件は、実施例１と同様とした。

【0081】

（比較例２）
比較例２では、ＮｉペーストにＳｎをＮｉに対して１．０ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．９とし、ｃ／ｄ比＝０．２とした。その他の条件は、実施例１と同様とした。

【0082】

（比較例３）
比較例３では、ＮｉペーストにＳｎをＮｉに対して１．０ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．２とし、ｃ／ｄ比＝０．２とした。その他の条件は、実施例１と同様とした。

【0083】

実施例１～５および比較例１～３のいずれにおいても、内部電極層と誘電体層との間に、Ｓｎの偏析層が確認された。

【0084】

（分析）
実施例１～５および比較例１～３について、信頼性試験、耐湿試験、静電容量の測定をおこなった。

【0085】

信頼性試験では、８５℃下において６．３Ｖの電圧を１０００時間および２０００時間印加した後に室温で２４時間放置し、その後に絶縁抵抗を評価した。絶縁抵抗値が１０ＭΩ未満のものを故障とみなした。１０００時間経過しても故障が起こらなかった場合を良好「〇」と判定し、２０００時間経過しても故障が起こらなかった場合を非常に良好「◎」と判定し、１０００時間未満で故障した場合を不良「×」と判定した。

【0086】

耐湿試験では、８５℃－８５％ＲＨの環境で、１０００時間および２０００時間印加した後に室温で２４時間放置し、その後に絶縁抵抗を評価した。絶縁抵抗値が１０ＭΩ未満のものを故障とみなした。１０００時間経過しても故障が起こらなかった場合を良好「〇」と判定し、２０００時間経過しても故障が起こらなかった場合を非常に良好「◎」と判定し、１０００時間未満で故障した場合を不良「×」と判定した。

【0087】

静電容量試験では、試料を１５０℃に１時間放置し、標準状態に２４時間放置した後、０．５Ｖ－１ｋＨｚの条件下でＬＣＲメータを用いて測定を行なった。測定された静電容量が２０μＦ以上の場合を良好と判定し、２０μＦ未満の場合を不良と判定した。

【0088】

信頼性試験、耐湿試験、および静電容量試験のいずれにおいても不良と判定されなければ、総合判定を「合格」とした。信頼性試験、耐湿試験、および静電容量試験のいずれか１つでも不良と判定されれば、総合判定を「不合格」とした。結果を表１に示す。

【0089】

表１に示すように、比較例１～３のいずれも「不合格」と判定されたものの、実施例１～５のいずれも「合格」と判定された。これは、実施例１～５は、０．３≦ａ／ｂ比≦０．８の条件および０．１＜ｃ／ｄ比の条件を満たしたために、絶縁性を維持しつつクラックの発生を抑制できたからであると考えられる。なお、比較例１，２では、クラックの発生が確認された。

【表1】

【0090】

続いて、第３実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。

【0091】

（実施例６）
実施例６では、ＮｉペーストにＳｎをＮｉに対して０．３ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．６とし、ｅ／ｄ比＝０．３とした。積層数ｅ１は、積層数ｅ２と同数とした。その他の条件は、実施例１と同様とした。

【0092】

（実施例７）
実施例７では、ＮｉペーストにＳｎをＮｉに対して１．０ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．６とし、ｅ／ｄ比＝０．３とした。その他の条件は、実施例６と同様とした。

【0093】

（実施例８）
実施例８では、ＮｉペーストにＳｎをＮｉに対して２．８ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．６とし、ｅ／ｄ比＝０．３とした。その他の条件は、実施例６と同様とした。

【0094】

（実施例９）
実施例９では、ＮｉペーストにＳｎをＮｉに対して１．０ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．３とし、ｅ／ｄ比＝０．３とした。その他の条件は、実施例６と同様とした。

【0095】

（比較例４）
比較例４では、ＮｉペーストにＳｎをＮｉに対して１．０ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．６とし、ｅ／ｄ比＝０．２とした。その他の条件は、実施例６と同様とした。

【0096】

（比較例５）
比較例５では、ＮｉペーストにＳｎをＮｉに対して１．０ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．９とし、ｅ／ｄ比＝０．３とした。その他の条件は、実施例６と同様とした。

【0097】

（比較例６）
比較例６では、ＮｉペーストにＳｎをＮｉに対して１．０ａｔ％添加し、誘電体グリーンシート上に内部電極パターンを印刷した。内部電極パターンにおいて、ａ／ｂ比＝０．２とし、ｅ／ｄ比＝０．３とした。その他の条件は、実施例６と同様とした。

【0098】

実施例６～９および比較例４～６のいずれにおいても、内部電極層と誘電体層との間に、Ｓｎの偏析層が確認された。

【0099】

（分析）
実施例６～９および比較例４～６について、実施例１～５および比較例１～３と同様の信頼性試験、耐湿試験、および静電容量の測定を行なった。信頼性試験、耐湿試験、および静電容量試験の判定基準も、実施例１～５および比較例１～３と同様とした。結果を表２に示す。

【0100】

表２に示すように、比較例４～６のいずれも「不合格」と判定されたものの、実施例６～９のいずれも「合格」と判定された。これは、実施例６～９は、０．３≦ａ／ｂ比≦０．８の条件および０．２＜ｅ／ｄ比の条件を満たしたために、絶縁性を維持しつつクラックの発生を抑制できたからであると考えられる。なお、比較例４，５では、クラックの発生が確認された。

【表2】

【0101】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0102】

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１２ａ 第１内部電極層
１２ｂ 第２内部電極層
１２ｃ 第３内部電極層
１３ カバー層
１４ 容量部
１５ａ 第１エンドマージン
１５ｂ 第２エンドマージン
１６ サイドマージン
２０ａ，２０ｂ 外部電極
２１ 下地層
２２ めっき層
２３ 第１めっき層
２４ 第２めっき層
２５ 第３めっき層
５１ 基材
５２ 誘電体グリーンシート
５３ 内部電極パターン
１００ 積層セラミックコンデンサ
１２１ 大幅部
１２２ 小幅部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】