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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023148580
(43)【公開日】2023-10-13
(54)【発明の名称】酸化物半導体薄膜トランジスタ装置及びその製造方法
(51)【国際特許分類】
H01L 29/786 20060101AFI20231005BHJP
G09F 9/30 20060101ALI20231005BHJP
G09F 9/00 20060101ALI20231005BHJP
【ＦＩ】
H01L29/78 616U
H01L29/78 618B
H01L29/78 618E
G09F9/30 338
G09F9/00 338
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022056684
(22)【出願日】2022-03-30
(71)【出願人】
【識別番号】521515757
【氏名又は名称】厦門天馬顕示科技有限公司
(74)【代理人】
【識別番号】110001678
【氏名又は名称】藤央弁理士法人
(72)【発明者】
【氏名】竹知 和重
【テーマコード（参考）】
5C094
5F110
5G435
【Ｆターム（参考）】
5C094AA21
5C094BA03
5C094BA27
5C094CA19
5C094FB02
5C094FB14
5C094GB10
5F110AA01
5F110AA06
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5F110BB01
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5F110CC02
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5F110DD02
5F110EE03
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5F110EE06
5F110EE30
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5F110FF04
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5F110FF29
5F110GG01
5F110GG13
5F110GG15
5F110GG19
5F110GG43
5F110HJ13
5F110HK03
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5F110HK22
5F110HK35
5F110HL03
5F110HL04
5F110HL11
5F110HL12
5F110HL23
5F110NN02
5F110NN03
5F110NN23
5F110NN24
5F110NN27
5F110NN35
5F110NN36
5F110NN72
5F110NN78
5F110QQ04
5F110QQ05
5F110QQ11
5G435AA16
5G435BB05
5G435CC09
5G435HH13
5G435HH20
5G435KK05
5G435KK10
(57)【要約】
【課題】所望特性の酸化物半導体薄膜トランジスタの実装を容易にする。
【解決手段】第１酸化物半導体薄膜トランジスタは、第１酸化物半導体層と、第１酸化物半導体層の上側に配置された第１トップゲート電極と、第１ソース／ドレイン電極とを含む。第１酸化物半導体層は、平面視において第１トップゲート電極に重なる第１チャネル領域と、第１チャネル領域を挟む二つの第１低抵抗化領域と、を含む。第１ソース／ドレイン電極は、第１トップゲート電極より上層に位置し、平面視において第１低抵抗化領域の一方と重なる絶縁領域を貫通して、第１低抵抗化領域の一方と接触する。二つの第１低抵抗化領域及び第１チャネル領域の各領域は、下側の非晶質層と、非晶質層と同一組成の上側の結晶層とを含む。
【選択図】図１１
【解決手段】第１酸化物半導体薄膜トランジスタは、第１酸化物半導体層と、第１酸化物半導体層の上側に配置された第１トップゲート電極と、第１ソース／ドレイン電極とを含む。第１酸化物半導体層は、平面視において第１トップゲート電極に重なる第１チャネル領域と、第１チャネル領域を挟む二つの第１低抵抗化領域と、を含む。第１ソース／ドレイン電極は、第１トップゲート電極より上層に位置し、平面視において第１低抵抗化領域の一方と重なる絶縁領域を貫通して、第１低抵抗化領域の一方と接触する。二つの第１低抵抗化領域及び第１チャネル領域の各領域は、下側の非晶質層と、非晶質層と同一組成の上側の結晶層とを含む。
【選択図】図１１
【特許請求の範囲】
【請求項1】
酸化物半導体薄膜トランジスタ装置であって、
基板と、
前記基板の上側に配置された、１又は複数の酸化物半導体薄膜トランジスタを含み、
前記１又は複数の酸化物半導体薄膜トランジスタは、第１酸化物半導体薄膜トランジスタを含み、
前記第１酸化物半導体薄膜トランジスタは、
第１酸化物半導体層と、
前記第１酸化物半導体層の上側に配置された第１トップゲート電極と、
第１ソース／ドレイン電極と、
を含み、
前記第１酸化物半導体層は、
平面視において前記第１トップゲート電極に重なる、第１チャネル領域と、
前記第１チャネル領域を挟む二つの第１低抵抗化領域と、
を含み、
前記第１ソース／ドレイン電極は、前記第１トップゲート電極より上層に位置し、平面視において前記二つの第１低抵抗化領域の一方と重なる絶縁領域を貫通して、前記二つの第１低抵抗化領域の前記一方と接触し、
前記二つの第１低抵抗化領域及び前記第１チャネル領域の各領域は、下側の非晶質層と、前記非晶質層と同一組成の上側の結晶層とを含む、
酸化物半導体薄膜トランジスタ装置。
基板と、
前記基板の上側に配置された、１又は複数の酸化物半導体薄膜トランジスタを含み、
前記１又は複数の酸化物半導体薄膜トランジスタは、第１酸化物半導体薄膜トランジスタを含み、
前記第１酸化物半導体薄膜トランジスタは、
第１酸化物半導体層と、
前記第１酸化物半導体層の上側に配置された第１トップゲート電極と、
第１ソース／ドレイン電極と、
を含み、
前記第１酸化物半導体層は、
平面視において前記第１トップゲート電極に重なる、第１チャネル領域と、
前記第１チャネル領域を挟む二つの第１低抵抗化領域と、
を含み、
前記第１ソース／ドレイン電極は、前記第１トップゲート電極より上層に位置し、平面視において前記二つの第１低抵抗化領域の一方と重なる絶縁領域を貫通して、前記二つの第１低抵抗化領域の前記一方と接触し、
前記二つの第１低抵抗化領域及び前記第１チャネル領域の各領域は、下側の非晶質層と、前記非晶質層と同一組成の上側の結晶層とを含む、
酸化物半導体薄膜トランジスタ装置。
【請求項2】
請求項１に記載の酸化物半導体薄膜トランジスタ装置であって、
前記結晶層は、電子線回折強度の方位角展開において、強度ピークが見られる層であり、
前記非晶質層は、電子線回折強度の方位角展開において、強度ピークが見られない層である、
酸化物半導体薄膜トランジスタ装置。
前記結晶層は、電子線回折強度の方位角展開において、強度ピークが見られる層であり、
前記非晶質層は、電子線回折強度の方位角展開において、強度ピークが見られない層である、
酸化物半導体薄膜トランジスタ装置。
【請求項3】
請求項１に記載の酸化物半導体薄膜トランジスタ装置であって、
前記二つの第１低抵抗化領域の結晶層の配向度は、前記第１チャネル領域の結晶層の配向度より小さい、
酸化物半導体薄膜トランジスタ装置。
前記二つの第１低抵抗化領域の結晶層の配向度は、前記第１チャネル領域の結晶層の配向度より小さい、
酸化物半導体薄膜トランジスタ装置。
【請求項4】
請求項３に記載の酸化物半導体薄膜トランジスタ装置であって、
前記結晶層の配向度は、電子線回折強度の方位角展開における強度ピークの大きさで表される、
酸化物半導体薄膜トランジスタ装置。
前記結晶層の配向度は、電子線回折強度の方位角展開における強度ピークの大きさで表される、
酸化物半導体薄膜トランジスタ装置。
【請求項5】
請求項１に記載の酸化物半導体薄膜トランジスタ装置であって、
第２酸化物半導体薄膜トランジスタを、さらに含み、
前記第２酸化物半導体薄膜トランジスタは、
第２酸化物半導体層と、
前記第２酸化物半導体層の上側に配置された第２トップゲート電極と、
前記第２酸化物半導体層の下側に配置されたボトムゲート電極と、
第２ソース／ドレイン電極と、
を含み、
前記第２酸化物半導体層は、
前記平面視において前記第２トップゲート電極及び前記ボトムゲート電極に重なる、第２チャネル領域と、
前記第２チャネル領域を挟む二つの第２低抵抗化領域と、
を含み、
前記第２ソース／ドレイン電極は、前記第２トップゲート電極より上層に位置し、平面視において前記二つの第２低抵抗化領域の一方と重なる絶縁領域を貫通して、前記二つの第２低抵抗化領域の前記一方と接触し、
前記二つの第２低抵抗化領域及び前記第２チャネル領域の各領域は、下側の非晶質層と、前記非晶質層と同一組成の上側の結晶層とを含み、
前記第１酸化物半導体薄膜トランジスタは、前記第１トップゲート電極に与えられる制御信号に応じてＯＮ／ＯＦＦされ、
前記第２酸化物半導体薄膜トランジスタは、前記ボトムゲート電極に与えられる制御信号に応じて、前記第２チャネル領域を流れる電流量を制御する、
酸化物半導体薄膜トランジスタ装置。
第２酸化物半導体薄膜トランジスタを、さらに含み、
前記第２酸化物半導体薄膜トランジスタは、
第２酸化物半導体層と、
前記第２酸化物半導体層の上側に配置された第２トップゲート電極と、
前記第２酸化物半導体層の下側に配置されたボトムゲート電極と、
第２ソース／ドレイン電極と、
を含み、
前記第２酸化物半導体層は、
前記平面視において前記第２トップゲート電極及び前記ボトムゲート電極に重なる、第２チャネル領域と、
前記第２チャネル領域を挟む二つの第２低抵抗化領域と、
を含み、
前記第２ソース／ドレイン電極は、前記第２トップゲート電極より上層に位置し、平面視において前記二つの第２低抵抗化領域の一方と重なる絶縁領域を貫通して、前記二つの第２低抵抗化領域の前記一方と接触し、
前記二つの第２低抵抗化領域及び前記第２チャネル領域の各領域は、下側の非晶質層と、前記非晶質層と同一組成の上側の結晶層とを含み、
前記第１酸化物半導体薄膜トランジスタは、前記第１トップゲート電極に与えられる制御信号に応じてＯＮ／ＯＦＦされ、
前記第２酸化物半導体薄膜トランジスタは、前記ボトムゲート電極に与えられる制御信号に応じて、前記第２チャネル領域を流れる電流量を制御する、
酸化物半導体薄膜トランジスタ装置。
【請求項6】
請求項５に記載の酸化物半導体薄膜トランジスタ装置であって、
前記二つの第２低抵抗化領域の結晶層の配向度は、前記第２チャネル領域の結晶層の配向度より小さい、
酸化物半導体薄膜トランジスタ装置。
前記二つの第２低抵抗化領域の結晶層の配向度は、前記第２チャネル領域の結晶層の配向度より小さい、
酸化物半導体薄膜トランジスタ装置。
【請求項7】
請求項５に記載の酸化物半導体薄膜トランジスタ装置であって、
前記第１ソース／ドレイン電極は、前記第２酸化物半導体薄膜トランジスタの前記ボトムゲート電極と接続されている、
酸化物半導体薄膜トランジスタ装置。
前記第１ソース／ドレイン電極は、前記第２酸化物半導体薄膜トランジスタの前記ボトムゲート電極と接続されている、
酸化物半導体薄膜トランジスタ装置。
【請求項8】
請求項５に記載の酸化物半導体薄膜トランジスタ装置であって、
前記第２酸化物半導体薄膜トランジスタの前記第２トップゲート電極は一定電位が与えられる又はフローティング状態である、
酸化物半導体薄膜トランジスタ装置。
前記第２酸化物半導体薄膜トランジスタの前記第２トップゲート電極は一定電位が与えられる又はフローティング状態である、
酸化物半導体薄膜トランジスタ装置。
【請求項9】
請求項７に記載の酸化物半導体薄膜トランジスタ装置であって、
前記第２トップゲート電極は、前記第２ソース／ドレイン電極の内のより低い電位の電極と接続されている、
酸化物半導体薄膜トランジスタ装置。
前記第２トップゲート電極は、前記第２ソース／ドレイン電極の内のより低い電位の電極と接続されている、
酸化物半導体薄膜トランジスタ装置。
【請求項10】
請求項１に記載の酸化物半導体薄膜トランジスタ装置であって、
第３酸化物半導体薄膜トランジスタを、さらに含み、
前記第３酸化物半導体薄膜トランジスタは、
前記第３酸化物半導体薄膜トランジスタは、
第３酸化物半導体層と、
前記第１酸化物半導体層の上側に配置された第３トップゲート電極と、
第３ソース／ドレイン電極と、
を含み、
前記第３酸化物半導体層は、
平面視において前記第３トップゲート電極に重なる、第３チャネル領域と、
前記第３チャネル領域を挟む二つの第３低抵抗化領域と、
を含み、
前記第３ソース／ドレイン電極は、前記第３トップゲート電極より上層に位置し、平面視において前記二つの第３低抵抗化領域の一方と重なる絶縁領域を貫通して、前記二つの第３低抵抗化領域の前記一方と接触し、
前記二つの第３低抵抗化領域及び前記第３チャネル領域の各領域は、下側の非晶質層と、前記非晶質層と同一組成の上側の結晶層とを含み、
前記第１酸化物半導体層及び前記第３酸化物半導体層は同一絶縁層上に配置され、
前記第１低抵抗化領域の他方から延在する低抵抗化された酸化物半導体層が、前記第３低抵抗化領域の他方と繋がっている、
酸化物半導体薄膜トランジスタ装置。
第３酸化物半導体薄膜トランジスタを、さらに含み、
前記第３酸化物半導体薄膜トランジスタは、
前記第３酸化物半導体薄膜トランジスタは、
第３酸化物半導体層と、
前記第１酸化物半導体層の上側に配置された第３トップゲート電極と、
第３ソース／ドレイン電極と、
を含み、
前記第３酸化物半導体層は、
平面視において前記第３トップゲート電極に重なる、第３チャネル領域と、
前記第３チャネル領域を挟む二つの第３低抵抗化領域と、
を含み、
前記第３ソース／ドレイン電極は、前記第３トップゲート電極より上層に位置し、平面視において前記二つの第３低抵抗化領域の一方と重なる絶縁領域を貫通して、前記二つの第３低抵抗化領域の前記一方と接触し、
前記二つの第３低抵抗化領域及び前記第３チャネル領域の各領域は、下側の非晶質層と、前記非晶質層と同一組成の上側の結晶層とを含み、
前記第１酸化物半導体層及び前記第３酸化物半導体層は同一絶縁層上に配置され、
前記第１低抵抗化領域の他方から延在する低抵抗化された酸化物半導体層が、前記第３低抵抗化領域の他方と繋がっている、
酸化物半導体薄膜トランジスタ装置。
【請求項11】
請求項１に記載の酸化物半導体薄膜トランジスタ装置であって、
第４酸化物半導体薄膜トランジスタを、さらに含み、
前記第４酸化物半導体薄膜トランジスタは、
第４酸化物半導体層と、
前記第４酸化物半導体層の上側に配置された第４トップゲート電極と、
第４ソース／ドレイン電極と、
を含み、
前記第４酸化物半導体層は、
平面視において前記第４トップゲート電極に重なる、第４チャネル領域と、
前記第４チャネル領域を挟む二つの第４低抵抗化領域と、
を含み、
前記第４ソース／ドレイン電極は、前記第４トップゲート電極より上層に位置し、平面視において前記二つの第４低抵抗化領域の一方と重なる絶縁領域を貫通して、前記二つの第４低抵抗化領域の前記一方と接触し、
前記二つの第４低抵抗化領域及び前記第４チャネル領域の各領域は、下側の非晶質層と、前記非晶質層と同一組成の上側の結晶層とを含み、
前記第１ソース／ドレイン電極は、前記第４トップゲート電極と同電位となるように、前記第４トップゲート電極と接続されている、
酸化物半導体薄膜トランジスタ装置。
第４酸化物半導体薄膜トランジスタを、さらに含み、
前記第４酸化物半導体薄膜トランジスタは、
第４酸化物半導体層と、
前記第４酸化物半導体層の上側に配置された第４トップゲート電極と、
第４ソース／ドレイン電極と、
を含み、
前記第４酸化物半導体層は、
平面視において前記第４トップゲート電極に重なる、第４チャネル領域と、
前記第４チャネル領域を挟む二つの第４低抵抗化領域と、
を含み、
前記第４ソース／ドレイン電極は、前記第４トップゲート電極より上層に位置し、平面視において前記二つの第４低抵抗化領域の一方と重なる絶縁領域を貫通して、前記二つの第４低抵抗化領域の前記一方と接触し、
前記二つの第４低抵抗化領域及び前記第４チャネル領域の各領域は、下側の非晶質層と、前記非晶質層と同一組成の上側の結晶層とを含み、
前記第１ソース／ドレイン電極は、前記第４トップゲート電極と同電位となるように、前記第４トップゲート電極と接続されている、
酸化物半導体薄膜トランジスタ装置。
【請求項12】
酸化物半導体薄膜トランジスタ装置の製造方法であって、
酸化物半導体層を形成し、
前記酸化物半導体層の上にゲート絶縁層を形成し、
前記ゲート絶縁層の上にトップゲート電極を形成し、
前記トップゲート電極をマスクとして使用して、低抵抗化処理により前記酸化物半導体層に低抵抗化領域を形成し、
前記酸化物半導体層を形成することは、下側の非晶質層を作成した後に上側結晶層を形成する、
製造方法。
酸化物半導体層を形成し、
前記酸化物半導体層の上にゲート絶縁層を形成し、
前記ゲート絶縁層の上にトップゲート電極を形成し、
前記トップゲート電極をマスクとして使用して、低抵抗化処理により前記酸化物半導体層に低抵抗化領域を形成し、
前記酸化物半導体層を形成することは、下側の非晶質層を作成した後に上側結晶層を形成する、
製造方法。
【請求項13】
請求項１２に記載の製造方法であって、
前記トップゲート電極を形成した後に、前記トップゲート電極の外側において、前記ゲート絶縁層の一部をエッチングにより除去して、前記酸化物半導体層の一部を露出させ、
前記低抵抗化処理は、露出している前記酸化物半導体層の一部をプラズマ処理する、
製造方法。
前記トップゲート電極を形成した後に、前記トップゲート電極の外側において、前記ゲート絶縁層の一部をエッチングにより除去して、前記酸化物半導体層の一部を露出させ、
前記低抵抗化処理は、露出している前記酸化物半導体層の一部をプラズマ処理する、
製造方法。
【請求項14】
請求項１２に記載の製造方法であって、
前記低抵抗化処理は、前記ゲート絶縁層越しにイオン注入処理して前記低抵抗化領域を形成する、
製造方法。
前記低抵抗化処理は、前記ゲート絶縁層越しにイオン注入処理して前記低抵抗化領域を形成する、
製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、酸化物半導体装置及びその製造方法に関する。
【背景技術】
【0002】
表示装置の分野において、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子の利用が広がっている。ＯＬＥＤ素子は、電流駆動型の発光素子であるため、バックライトが不要となる上に、低消費電力、広視野角、高コントラスト比が得られるなどのメリットがある。
【0003】
アクティブマトリクスタイプのＯＬＥＤ表示装置は、画素（副画素）を選択するスイッチ薄膜トランジスタ（ＴＦＴ）と、その画素のＯＬＥＤ素子に電流を供給する駆動ＴＦＴを含む画素回路を含む。画素回路において、アモルファスシリコンＴＦＴ、ポリシリコンＴＦＴ又は酸化物半導体ＴＦＴ等が利用される。
【0004】
酸化物半導体ＴＦＴは、低いリーク電流と比較的高い電子移動度の特性等から、表示装置の画素回路において利用されることが多くなっている。また、酸化物半導体ＴＦＴは、表示装置と異なる様々な分野においても利用されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第２０１８／０１７５０７７号
【特許文献2】米国特許出願公開第２０２１／０２８８０７９号
【特許文献3】米国特許出願公開第２０２１／０２０２５４０号
【発明の概要】
【発明が解決しようとする課題】
【0006】
回路内の酸化物半導体ＴＦＴは、その機能に応じて、異なる特性が要求される。例えば、電流駆動型の発光素子を制御する回路において、発光素子を選択するスイッチＴＦＴは、ドレイン電流のゲート電圧に対する鋭い立ち上がり特性（低いＳ値）を有することが要求される。反対に、駆動ＴＦＴは、緩やかな上がり特性（高いＳ値）を有することが要求される。
【課題を解決するための手段】
【0007】
本開示の一態様の酸化物半導体薄膜トランジスタ装置は、基板と、前記基板の上側に配置された、１又は複数の酸化物半導体薄膜トランジスタを含む。前記１又は複数の酸化物半導体薄膜トランジスタは、第１酸化物半導体薄膜トランジスタを含む。前記第１酸化物半導体薄膜トランジスタは、第１酸化物半導体層と、前記第１酸化物半導体層の上側に配置された第１トップゲート電極と、第１ソース／ドレイン電極とを含む。前記第１酸化物半導体層は、平面視において前記第１トップゲート電極に重なる第１チャネル領域と、前記第１チャネル領域を挟む二つの第１低抵抗化領域と、を含む。前記第１ソース／ドレイン電極は、前記第１トップゲート電極より上層に位置し、平面視において前記第１低抵抗化領域の一方と重なる絶縁領域を貫通して、前記第１低抵抗化領域の前記一方と接触する。前記二つの第１低抵抗化領域及び前記第１チャネル領域の各領域は、下側の非晶質層と、前記非晶質層と同一組成の上側の結晶層とを含む。
【0008】
本開示の一態様の酸化物半導体薄膜トランジスタ装置の製造方法は、酸化物半導体層を形成し、前記酸化物半導体層の上にゲート絶縁層を形成し、前記ゲート絶縁層の上にトップゲート電極を形成し、前記トップゲート電極をマスクとして使用して、低抵抗化処理により前記酸化物半導体層に低抵抗化領域を形成する。前記酸化物半導体層を形成することは、下側の非晶質層を作成した後に上側結晶層を形成する。
【発明の効果】
【0009】
本開示の一態様によれば、所望特性の酸化物半導体ＴＦＴを容易に回路に実装することができる。
【図面の簡単な説明】
【0010】
【図1】ＯＬＥＤ表示装置の構成例を模式的に示す。
【図2A】画素回路の構成例を示す。
【図2B】画素回路の他の構成例を示す。
【図2C】画素回路の他の構成例を示す。
【図3】本明細書の一実施形態に係る酸化物半導体ＴＦＴの構成例を模式的に示す。
【図5】本明細書の一実施形態に係る酸化物半導体ＴＦＴの構成例を模式的に示す。
【図9A】上側結晶層の（１１１）面の回折スポットの方位角展開を示す。
【図9B】下側非晶質の（１１１）面の回折スポットの方位角展開を示す。
【図9C】上側結晶層のＴＥＭ像及びフーリエ変換像を示す。
【図9D】下側非晶質のＴＥＭ像及びフーリエ変換像を示す。
【図10A】チャネル領域の（１１１）面の回折スポットの方位角展開を示す。
【図10B】ソース／ドレイン領域の（１１１）面の回折スポットの方位角展開を示す。
【図11】異なるＳ値を有するスイッチ酸化物半導体ＴＦＴと駆動酸化物半導体ＴＦＴを含む画素回路の構造例を示す。
【図12】異なるＳ値を有するスイッチＴＦＴと駆動ＴＦＴを含む画素回路の構造例を示す。
【図13】二つのＴＦＴを含む回路の構造例を示す。
【図14】二つのＴＦＴを含む回路の構造例を示す。
【発明を実施するための形態】
【0011】
以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。
【0012】
［概略］
以下において、酸化物半導体薄膜トランジスタ（ＴＦＴ）装置の例として、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置を説明する。本開示のＯＬＥＤ表示装置は、例えば画素回路内に、酸化物半導体ＴＦＴを含む。酸化物半導体ＴＦＴの酸化物半導体層（活性層）は、下側非晶質層と上側結晶層とを含む。酸化物半導体ＴＦＴのこの構造は、所望特性の酸化物半導体ＴＦＴを容易に回路に実装することを可能とする。本明細書において、基板から遠い側を上側、基板に近い側を下側と呼ぶ。
以下において、酸化物半導体薄膜トランジスタ（ＴＦＴ）装置の例として、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置を説明する。本開示のＯＬＥＤ表示装置は、例えば画素回路内に、酸化物半導体ＴＦＴを含む。酸化物半導体ＴＦＴの酸化物半導体層（活性層）は、下側非晶質層と上側結晶層とを含む。酸化物半導体ＴＦＴのこの構造は、所望特性の酸化物半導体ＴＦＴを容易に回路に実装することを可能とする。本明細書において、基板から遠い側を上側、基板に近い側を下側と呼ぶ。
【0013】
また、酸化物半導体層の下側にボトムゲート電極を付加することで、下側の非晶質層をチャネルとするボトムゲートＴＦＴと上側の結晶層をチャネルとするトップゲートＴＦＴとを作り分け、それぞれのＴＦＴ特性を生かした回路を実現することが可能である。なお、以下に開示する酸化物半導体ＴＦＴを含む回路の特徴構成は、表示装置内の画素回路やドライバ内の回路の他、表示装置と異なる装置の回路に適用することができる。
【0014】
［表示装置構成］
図１は、ＯＬＥＤ表示装置１の構成例を模式的に示す。ＯＬＥＤ表示装置１は、ＯＬＥＤ素子が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１０と、有機発光素子を封止する封止基板２０と、ＴＦＴ基板１０と封止基板２０とを接合する接合部（ガラスフリットシール部）３０を含んで構成されている。ＴＦＴ基板１０と封止基板２０との間には、例えば、乾燥窒素が封入されており、接合部３０により封止されている。封止基板２０及び接合部３０は封止構造部の一つであり、他の例として、封止構造部は、例えば薄膜封止構造（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）を有してもよい。
図１は、ＯＬＥＤ表示装置１の構成例を模式的に示す。ＯＬＥＤ表示装置１は、ＯＬＥＤ素子が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１０と、有機発光素子を封止する封止基板２０と、ＴＦＴ基板１０と封止基板２０とを接合する接合部（ガラスフリットシール部）３０を含んで構成されている。ＴＦＴ基板１０と封止基板２０との間には、例えば、乾燥窒素が封入されており、接合部３０により封止されている。封止基板２０及び接合部３０は封止構造部の一つであり、他の例として、封止構造部は、例えば薄膜封止構造（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）を有してもよい。
【0015】
ＴＦＴ基板１０の表示領域２５の外側のカソード電極形成領域１４の周囲に、走査ドライバ３１、エミッションドライバ３２、ドライバＩＣ３４、デマルチプレクサ３６が配置されている。ドライバＩＣ３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）３５を介して外部の機器と接続される。走査ドライバ３１、エミッションドライバ３２は、ＴＦＴ基板１０に形成された周辺回路である。
【0016】
走査ドライバ３１はＴＦＴ基板１０の走査線を駆動する。エミッションドライバ３２は、エミッション制御線を駆動して、各画素の発光期間を制御する。ドライバＩＣ３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。
【0017】
ドライバＩＣ３４は、走査ドライバ３１及びエミッションドライバ３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ３４は、デマルチプレクサ３６に、電源及びデータ信号を与える。
【0018】
デマルチプレクサ３６は、ドライバＩＣ３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ３６は、ドライバＩＣ３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ３４の出力ピン数のｄ倍のデータ線を駆動する。
【0019】
［画素回路構成］
ＴＦＴ基板１０上には、複数の副画素（単に画素とも呼ぶ）のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図２Ａは、画素回路の構成例を示す。各画素回路は、駆動トランジスタＴ１と、選択トランジスタＴ２と、エミッショントランジスタＴ３と、駆動トランジスタＴ１のゲートへの信号電圧を保持する保持容量Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。
ＴＦＴ基板１０上には、複数の副画素（単に画素とも呼ぶ）のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図２Ａは、画素回路の構成例を示す。各画素回路は、駆動トランジスタＴ１と、選択トランジスタＴ２と、エミッショントランジスタＴ３と、駆動トランジスタＴ１のゲートへの信号電圧を保持する保持容量Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。
【0020】
選択トランジスタＴ２は副画素を選択するスイッチ（スイッチトランジスタ）である。選択トランジスタＴ２はｎチャネル型酸化物半導体ＴＦＴであり、ゲートは、走査線１６に接続されている。一方のソース／ドレインは、データ線１５に接続されている。他方のソース／ドレインは、駆動トランジスタＴ１のゲートに接続されている。
【0021】
駆動トランジスタＴ１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。駆動トランジスタＴ１はｎチャネル型酸化物半導体ＴＦＴであり、そのゲートは選択トランジスタＴ２のソース／ドレインに接続されている。駆動トランジスタＴ１の一方のソース／ドレインはエミッショントランジスタＴ３のソース／ドレインに接続されている。他方のソース／ドレインは、ＯＬＥＤ素子Ｅ１及び保持容量Ｃ１に接続されている。駆動トランジスタＴ１のゲートとソース／ドレイン（ソース）との間に保持容量Ｃ１が形成されている。ここで、ソース／ドレインは、ソースまたはドレインのいずれかを指し、酸化物半導体薄膜トランジスタの動作状況に応じて、より電位の高い方がドレイン、より電位の低い方がソースとなる。
【0022】
エミッショントランジスタＴ３は、ＯＬＥＤ素子Ｅ１への駆動電流の供給と停止を制御するスイッチである。エミッショントランジスタＴ３はｎチャネル型酸化物半導体ＴＦＴであり、ゲートはエミッション制御線１７に接続されている。エミッショントランジスタＴ３の一方のソース／ドレインは駆動トランジスタＴ１のソース／ドレインに接続されている。他方のソース／ドレインは、電源線１８に接続されている。図２はｎチャネル型酸化物半導体ＴＦＴを用いた回路であり、Ｖｄｄ（電源電圧）は正電位、カソード電位であるＶｓｓはＶｄｄより低い電位に設定される。なお、エミッショントランジスタＴ３は、ＯＬＥＤ素子Ｅ１と駆動トランジスタＴ１との間に配置されてもよい。
【0023】
次に、画素回路の動作を説明する。走査ドライバ３１が走査線１６に選択パルスを出力し、選択トランジスタＴ２をオン状態にする。データ線１５を介してドライバＩＣ３４から供給されたデータ電圧は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタＴ１のコンダクタンスがアナログ的に変化し、駆動トランジスタＴ１は、発光階調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。
【0024】
エミッショントランジスタＴ３は、駆動電流の供給経路上に位置する。エミッションドライバ３２は、エミッション制御線１７に制御信号を出力して、エミッショントランジスタＴ３のオンオフを制御する。エミッショントランジスタＴ３がオン状態のとき、駆動電流がＯＬＥＤ素子Ｅ１に供給される。エミッショントランジスタＴ３がオフ状態のとき、この供給が停止される。エミッショントランジスタＴ３のオンオフを制御することにより、１フレーム周期内の点灯期間（デューティ比）を制御することができる。
【0025】
図２Ｂは、画素回路の他の構成例を示す。当該画素回路は、図２ＡのエミッショントランジスタＴ３に代えて、リセットトランジスタＴ４を有する。リセットトランジスタＴ４は、ｎチャネル型酸化物半導体ＴＦＴである。リセットトランジスタＴ４は、基準電圧供給線１１とＯＬＥＤ素子Ｅ１のアノードとの電気的接続を制御する。リセットトランジスタＴ４のゲートにリセット制御線１９からリセット制御信号が供給されることによりこの制御が行われる。なお、リセットトランジスタＴ４は、様々な目的で使用することができる。
【0026】
図２Ｃは、画素回路の他の構成例を示す。当該画素回路は、ｎチャネル型ＴＦＴである、トランジスタＴ１からＴ６を含む。トランジスタＴ２のゲートにＶｓｃａｎ２信号が入力され、トランジスタＴ４及びＴ６のゲートにＶｓｃａｎ１信号が入力される。トランジスタＴ２、Ｔ１及びＴ６を介して、保持容量Ｃ１にデータ信号（電圧）が与えられ、トランジスタＴ１の閾値電圧が補正される。トランジスタＴ４は、ＯＬＥＤ素子Ｅ１のアノードに基準電圧Ｖｒｅｆを与える。トランジスタＴ３及びＴ５は、駆動トランジスタＴ１と直列に接続され、それらのゲートには、それぞれ、信号Ｖｅｍ１及びＶｅｍ２が入力され、ＯＬＥＤ素子Ｅ１の発光の有無を制御する。
【0027】
図２Ｃの回路構成において、駆動トランジスタＴ１のゲートと、スイッチトランジスタＴ６のソース／ドレインとが、接続されている。保持容量Ｃ１は、駆動トランジスタＴ１のゲートと、スイッチトランジスタＴ３のソース／ドレインとＯＬＥＤ素子Ｅ１との間のノードと、に接続されている。保持容量Ｃ１は、駆動トランジスタＴ１が供給する駆動電流量を決めるゲート電圧（ゲートソース間電圧）を保持する。
【0028】
以上説明した画素回路は、駆動ＴＦＴ（Ｔ１）、駆動ＴＦＴのソース／ドレインとゲートとの間の信号電圧を保持する保持容量（Ｃ１）、及び、駆動ＴＦＴのゲートにそのソース／ドレインが接続されているスイッチＴＦＴ（Ｔ２又はＴ６）を含む。図２Ｃに示す回路は、さらに、直列に接続されたスイッチＴＦＴ（例えばＴ２及びＴ３）を含む。本明細書で説明するＴＦＴ構造により、駆動ＴＦＴ及びスイッチＴＦＴそれぞれに特定の特性を持たせることができる。なお、図２Ａ、２Ｂ及び２Ｃの画素回路は例であって、画素回路は他の構成を有してよい。
【0029】
スイッチＴＦＴは、ゲート信号に応じてＯＮ／ＯＦＦするため、ドレイン電流のゲート電圧に対する鋭い立ち上がり特性（低いＳ値［Ｖ／ｄｅｃ］）を有することが要求される。低いＳ値により、スイッチＴＦＴの動作電圧振幅（ゲート電圧振幅）を低くでき、その結果、ＴＦＴのゲートに印加する電圧を小さくでき閾値電圧の変動を低減できる。
【0030】
一方、ＯＬＥＤ素子への電流量を制御する駆動ＴＦＴは、緩やかな立ち上がり特性（高いＳ値）を有することが要求される。高いＳ値は、データ信号の使用可能な幅が広くなり、また、低階調（低いゲート電圧）における閾値電圧の変動の影響を低減できる。
【0031】
本明細書の一実施形態は、画素回路の少なく都のとも一部のトランジスタを、酸化物半導体ＴＦＴで構成する。酸化物半導体ＴＦＴの酸化物半導体層（活性層）は、下層の非晶質層と上層の結晶層を含む。結晶層は多結晶層である。本明細書において、基板に近い側が下側、基板から遠い側が上側とする。なお、酸化物半導体層の一部は低抵抗化されて導体の特性を示し得るが、その部分も含めて、当該材料層を酸化物半導体層と呼ぶ。酸化物半導体層は、例えば、金属酸化物で形成できる。
【0032】
酸化物半導体層の上記構成は、チャネル領域の抵抗又は電流を制御するゲート電圧を、トップゲート電極又はボトムゲート電極のいずれに与えるかによって、異なる特性を酸化物半導体ＴＦＴに与えることができる。トップゲート電極は、酸化物半導体層のより上層に位置し、ボトムゲート電極は酸化物半導体層より下層に位置する。
【0033】
具体的には、トップゲート電極がチャネル領域の特性を制御する酸化物半導体ＴＦＴは、低いＳ値を示すことができる。ボトムゲート電極がチャネル領域の特性を制御する酸化物半導体ＴＦＴは、高いＳ値を示すことができる。当該構造の酸化物半導体ＴＦＴは、画素回路の設計をより容易とすることができる。
【0034】
例えば、高いＳ値（Ｖｇ－Ｉｄ特性の緩やかな立ち上がり）を示す酸化物半導体ＴＦＴを駆動トランジスタとして使用し、低いＳ値（Ｖｇ－Ｉｄ特性の急峻な立ち上がり）を示す酸化物半導体ＴＦＴをスイッチトランジスタとして使用することで、より優れた画素回路を構成することができる。
【0035】
なお、画素回路は、トップゲート電極による電圧で制御される酸化物半導体ＴＦＴ又はボトムゲート電極による電圧で制御される酸化物半導体ＴＦＴの一方種類の酸化物半導体ＴＦＴのみを含んでもよい。画素回路は、酸化物半導体ＴＦＴに加えて、他の種類のＴＦＴ、例えばポリシリコンＴＦＴを含んでもよい。
【0036】
本明細書の一実施形態は、トップゲート電極をマスクとして使用する自己整合ゲート（単に自己整合とも呼ぶ）により、酸化物半導体のソース／ドレイン領域を形成する。自己整合は、酸化物半導体ＴＦＴのフィードスルー小さくし、さらに、プロセスのためののみのマスクの形成を不要とすることができる。
【0037】
［酸化物半導体ＴＦＴの構造］
以下において、本明細書の実施形態に係る酸化物半導体ＴＦＴの構造例を説明する。上述のように、酸化物半導体ＴＦＴの酸化物半導体層（活性層）は、下層の非晶質層と上層の結晶層とを含む。結晶層は多結晶層である。また、酸化物半導体ＴＦＴは、トップゲート電極と、１以上のソース／ドレイン電極とを含む。酸化物半導体ＴＦＴは、トップゲート電極に加えて又は代えてボトムゲート電極を含んでよい。
以下において、本明細書の実施形態に係る酸化物半導体ＴＦＴの構造例を説明する。上述のように、酸化物半導体ＴＦＴの酸化物半導体層（活性層）は、下層の非晶質層と上層の結晶層とを含む。結晶層は多結晶層である。また、酸化物半導体ＴＦＴは、トップゲート電極と、１以上のソース／ドレイン電極とを含む。酸化物半導体ＴＦＴは、トップゲート電極に加えて又は代えてボトムゲート電極を含んでよい。
【0038】
酸化物半導体層のチャネル領域は、トップゲート電極及びボトムゲート電極それぞれと、平面視において（積層方向において）重なる。平面視において、チャネル領域は、トップゲート電極及びボトムゲート電極それぞれの領域に含まれる。酸化物半導体層とトップゲート電極及びボトムゲート電極それぞれとの間には、ゲート絶縁体が挟まれている。
【0039】
トップゲート電極及びボトムゲート電極の一方に、チャネル領域の抵抗値又は電流量を制御する制御電圧が与えられる。他方の電極は、例えば一定電位が与えれる又はフローティングであってもよい。酸化物半導体ＴＦＴが、トップゲート電極及びボトムゲート電極の一方のみ含む場合は、その電極に駆動回路から制御電位が与えられる。
【0040】
ソース／ドレイン電極は、酸化物半導体層のソース／ドレイン領域に接触する。それらの接触領域は、平面視において、トップゲート電極の外側に位置する。本明細書の一実施形態において、ソース／ドレイン電極は、トップゲート電極を覆う層間絶縁層を通過するビア部を含み、ビア部はソース／ドレイン領域と接触する。ビア部は、トップゲート電極より上層の層間絶縁層に加えて、他の絶縁層、例えばトップゲート絶縁体がその一部として含まれる絶縁層を、貫通し得る。この構成は、自己整合ゲートを可能とし、特性の優れた酸化物半導体ＴＦＴを効率的に製造し得る。
【0041】
図３は、本明細書の一実施形態に係る酸化物半導体ＴＦＴの構成例を模式的に示す。図３に示す酸化物半導体ＴＦＴの構成例は、トップゲート電極１２３及びボトムゲート電極１３３を含む。当該酸化物半導体ＴＦＴは、例えば、駆動トランジスタ又はスイッチトランジスタのいずれにも適用できる。
【0042】
駆動トランジスタとして使用される場合、例えば、ボトムゲート電極１３３にチャネルの制御電位が与えられ、トップゲート電極１２３は一定電位が与えられる。スイッチトランジスタとして使用される場合、例えば、例えば、トップゲート電極１２３にチャネルの制御電位が与えられ、ボトムゲート電極１３３は一定電位が与えられる。スイッチトランジスタとして使用される場合、ボトムゲート電極１３３は省略されてよい。
【0043】
酸化物半導体ＴＦＴは、樹脂又はガラスで形成された可撓性又は不撓性の絶縁基板１０１上に形成される。酸化物半導体ＴＦＴは、ボトムゲート電極１３３と、ボトムゲート電極１３３と酸化物半導体層１０２との間の下側絶縁層１３５を含む。ボトムゲート電極１３３と絶縁基板１０１との間には、不図示の絶縁層が存在してよい。ボトムゲート電極１３３は導体であって、例えば、Ｗ、Ｍｏ、Ｔａ等の高融点金属又はこれらの合金で形成することができる。
【0044】
酸化物半導体層１０２は、ソース／ドレイン領域（Ｓ／Ｄ領域）１０５、１０７と、面内方向においてソース／ドレイン領域１０５、１０７間のチャネル領域１０３を含む。下側絶縁層１３５の一部は、ボトムゲート電極１３３とチャネル領域１０３領域の間のボトムゲート絶縁体である。
【0045】
下側絶縁層１３５は、例えば、シリコン酸化物層、又は、シリコン酸化物（上側）／シリコン窒化物（下側）の積層である。酸化物半導体層１０２は下側絶縁層１３５上に直接（接触して）形成されている。ソース／ドレイン領域１０５、１０７は、低抵抗化された領域である。チャネル領域１０３は、低抵抗化されていない領域である。低抵抗化については後述する。
【0046】
酸化物半導体層１０２は、例えば、金属酸化物で形成され、一例は、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｙｇｅｎ）である。
【0047】
他の酸化物半導体材料の例は、ＩＧＺＴＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｔｉｎ Ｏｘｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等の高移動度材料や、ＺｎＯ（Ｚｉｎｃ Ｏｘｉｄｅ）のような低移動度材料である。
【0048】
酸化物半導体層１０２は、下層の非晶質層と上層の結晶層とを含む。具体的には、チャネル領域１０３は、非晶質層１１１及び結晶層１１２で構成されている。ソース／ドレイン領域１０５は、非晶質層１１３及び結晶層１１４で構成されている。ソース／ドレイン領域１０７は、非晶質層１１５及び結晶層１１６で構成されている。なお、図３は模式図であって、実際の非晶質層と結晶層の界面は平面ではなく、より複雑な形状を有している。
【0049】
チャネル領域１０３とソース／ドレイン領域１０５、１０７とは、同一組成を有している。また、各領域における非晶質層と結晶層は、異なる秩序状態にあるが、それらの組成は同一である。
【0050】
ボトムゲート電極１３３は、下側絶縁層１３５を挟んでチャネル領域１０３と対向している。ボトムゲート電極１３３、下側絶縁層１３５及びチャネル領域１０３は、この順で下から（基板側から）並ぶように積層されている。下側絶縁層１３５の一部は、チャネル領域１０３及びボトムゲート電極１３３と接触している。下側絶縁層１３５において、ボトムゲート電極１３３及びチャネル領域１０３に接触している部分が、酸化物半導体ＴＦＴのボトムゲート絶縁体である。
【0051】
酸化物半導体ＴＦＴは、さらに、トップゲート電極１２３と、積層方向においてトップゲート電極１２３とチャネル領域１０９との間に存在する上側絶縁層１１７を含む。トップゲート電極１２３は導体であって、例えば、Ｗ、Ｍｏ、Ｔａ等の高融点金属又はこれらの合金で形成することができる。
【0052】
上側絶縁層１１７は、酸化物半導体層１０２を覆う。上側絶縁層１１７は、例えば、シリコン酸化物層、シリコン窒化物層、又はこれらの積層構造を有している。酸化物半導体層１０２、上側絶縁層１１７及びトップゲート電極１２３は、この順で下から（基板側から）並ぶように積層されており、上側絶縁層１１７は、下側絶縁層１３５、酸化物半導体層１０２及びトップゲート電極１２３と接触している。上側絶縁層１１７において、トップゲート電極１２３とチャネル領域１０３と接触している部分は、トップゲート絶縁体を構成する。
【0053】
例えば、駆動トランジスタとして使用される場合、ボトムゲート電極１３３には、ＯＬＥＤ素子への駆動電流を制御するデータ信号（信号電圧）が与えられる。トップゲート電極１２３は、一定電位が与えられる、又は電気的に浮いている。スイッチトランジスタとして使用される場合、トップゲート電極１２３には、ＯＮ／ＯＦＦの制御信号が与えられる。ボトムゲート電極１３３は、一定電位が与えられる、又は電気的に浮いてよく、省略されてもよい。後述するように、トップゲート電極１２３は、ソース／ドレイン領域１０５、１０７の低抵抗化のためのマスクとして使用される（自己整合）。
【0054】
酸化物半導体ＴＦＴは、トップゲート電極１２３より上層の層間絶縁層１１８を含む。層間絶縁層１１８は、トップゲート電極１２３を覆い、トップゲート電極１２３及び上側絶縁層１１７と接触している。層間絶縁層１１８は、例えば、シリコン絶縁層で構成され、異なる絶縁材料の多層構造を有してもよい。
【0055】
酸化物半導体ＴＦＴは、面内方向においてトップゲート電極１２３を挟む、ソース／ドレイン電極１２１、１２２を含む。ソース／ドレイン電極１２１、１２２は導体で形成され、例えば、Ａｌ単層又はＴｉ／Ａｌ／Ｔｉの積層構造を有することができる。
【0056】
ソース／ドレイン電極１２１は、層間絶縁層１１８及び上側絶縁層１１７を貫通するコンタクト部１２５を含む。コンタクト部１２５は、層間絶縁層１１８及び上側絶縁層１１７に形成されたコンタクトホールにおいて、ソース／ドレイン領域１０５と接触（直接接続）している。
【0057】
ソース／ドレイン電極１２２は、層間絶縁層１１８及び上側絶縁層１１７を貫通するコンタクト部１２６を含む。コンタクト部１２６は、層間絶縁層１１８及び上側絶縁層１１７に形成されたコンタクトホールにおいて、ソース／ドレイン領域１０７と接触（直接接続）している。
【0058】
コンタクト部１２５、１２６は、平面視において、トップゲート電極１２３の外側の領域において、層間絶縁層１１８及び上側絶縁層１１７を貫通し、平面視において、トップゲート電極１２３と重ならない。ソース／ドレイン電極１２１、１２２の頂部は、層間絶縁層１１８に存在している。図３の構成例においては、ソース／ドレイン電極１２１、１２２は、平面視において、トップゲート電極１２３と重ならないように形成されている。
【0059】
図４は、図３に示す酸化物半導体ＴＦＴの上面構造を模式的に示す平面図である。図４は、平面視における（積層方向において見た）形状を示す。図４に示すように、上層側からの平面視において、ソース／ドレイン電極１２１、１２２は、トップゲート電極１２３の外側に位置し、それらは重なっていない。
【0060】
図５は、本明細書の一実施形態に係る酸化物半導体ＴＦＴの構成例を模式的に示す。図３に示す構成例との相違を主に説明する。上側絶縁層１２７がエッチングされ、ソース／ドレイン領域１０５、１０７を平面視において覆っていない。上側絶縁層１２７は、チャネル領域１０３を覆う。上側絶縁層１２７の一部又全部は、チャネル領域１０３とトップゲート電極１２３との間のトップゲート絶縁体を構成する。
【0061】
ソース／ドレイン領域１０５、１０７は、層間絶縁層１２８に対して上側絶縁層１２７から露出し、層間絶縁層１２８が、ソース／ドレイン領域１０５、１０７に接触し、それらを覆う。ソース／ドレイン電極１２１のコンタクト部１２５は、層間絶縁層１２８を貫通し、層間絶縁層１２８の孔内でソース／ドレイン領域１０５と接触（直接接続）する。ソース／ドレイン電極１２２のコンタクト部１２６は、層間絶縁層１２８を貫通し、層間絶縁層１２８の孔内でソース／ドレイン領域１０７と接触（直接接続）する。
【0062】
図６は、図３に示す構成を有する酸化物半導体ＴＦＴのトップゲート特性及びボトムゲート特性を測定した結果を示す。図６に示すグラフにおいて、横軸はトップゲート電極又はボトムゲート電極から与えられた電界を示し、縦軸はドレイン電流を示す。線２０３はトップゲート特性を示し、線２０１はボトムゲート特性を示す。ソースドレイン間電圧Ｖｄは、１０Ｖであった。
【0063】
ボトムゲート特性は、ボトムゲート電極と酸化物半導体層との間の電界強度変化に対するドレイン電流変化を示す。ボトムゲート特性の測定において、トップゲート電極は、フローティング状態であった。トップゲート特性は、トップゲート電極と酸化物半導体層との間の電界強度変化に対するドレイン電流変化を示す。トップゲート特性の測定において、ボトムゲート電極は、フローティング状態であった。
【0064】
図６が示すように、ボトムゲート駆動は、トップゲート駆動と比較して、Ｓ値が大きく、ドレイン電流の立ち上がりが緩やかである。そのため、駆動トランジスタとしての使用に有利である。一方、トップゲート駆動はＳ値が小さく、ドレイン電流の立ち上がりが急峻である。トップゲート駆動は良好なスイッチング特性を示し、スイッチトランジスタとしての使用に有利である。
【0065】
［製造方法］
以下において、酸化物半導体ＴＦＴの製造方法の例を説明する。図７Ａ～７Ｄは、図３に示す酸化物半導体ＴＦＴの製造方法の例を模式的に示す。この方法は、上側絶縁層越しに不純物を酸化物半導体に注入することにより、ソース／ドレイン領域を低抵抗化する。
以下において、酸化物半導体ＴＦＴの製造方法の例を説明する。図７Ａ～７Ｄは、図３に示す酸化物半導体ＴＦＴの製造方法の例を模式的に示す。この方法は、上側絶縁層越しに不純物を酸化物半導体に注入することにより、ソース／ドレイン領域を低抵抗化する。
【0066】
図７Ａを参照して、製法は、絶縁基板１０１上に、ボトムゲート電極１３３を形成する。このステップは、例えば、スパッタ法等により金属層を成膜し、フォトリソグラフィ及びエッチングにより、ボトムゲート電極１３３を形成する。金属材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用できる。
【0067】
さらに、製法は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により下側絶縁層１３５（例えばシリコン酸化物層）を形成した後、酸化物半導体層１０２を形成する。酸化物半導体層１０２の形成は、例えば、スパッタ法により酸化物半導体を成膜し、フォトリソグラフィによりパターニングを行う。
【0068】
酸化物半導体層１０２の形成ステップは、下側非晶質層１５１と、上側結晶層１５２とを形成する。例えば、酸化物半導体層１０２は、結晶（上側）／非晶質（下側）構造は、例えば、スパッタリングにおけるガス条件を適切に設定することで、形成され得る。例えば、スパッタ装置は、酸化物半導体ターゲットが設置されたチャンバ内に酸素ガス及びアルゴン混合ガスを導入する。導入される酸素とアルゴンガスの混合ガスにおいて、酸素ガスの比率（Ｏ2／（Ａｒ＋Ｏ2））は、例えば、３０％以上６０％以下である。
【0069】
酸化物半導体が成膜される基板と酸化物半導体ターゲットとの間には高電圧が与えれる。ＤＣスパッタリング、ＲＦスパッタリング、マグネトロンスパッタリング等、のいずれの方法を使用してもよい。上記のような酸素を使用する反応性スパッタリングによって、結晶（上側）／非晶質（下側）構造を有する酸化物半導体層を形成することができる。
【0070】
次に、製法は、上側絶縁層１１７を、例えばＣＶＤを使用して形成する。その後、スパッタ法等により金属膜を成膜し、フォトリソグラフィによるマスクのパターニングの後に金属膜をエッチングして、トップゲート電極１２３を形成する。金属材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用できる。
【0071】
図７Ｂを参照して、製法は、上側絶縁層１１７越しに、トップゲート電極１２３をマスクとして、不純物（例えばボロンイオン）を酸化物半導体層1０２に注入する。不純物イオン注入により、酸化物半導体層1０２に、低抵抗化されたソース／ドレイン領域１０５、１０７が形成される。
【0072】
ソース／ドレイン領域１０５、１０７は、トップゲート電極１２３の外側の領域であり、不純物イオンが注入され、低抵抗化される。ソース／ドレイン領域１０５は、下側非晶質層１１３と上側結晶層１１４で構成され、ソース／ドレイン領域１０７は、下側非晶質層１１５と上側結晶層１１６で構成される。不純物イオン注入は、ソース／ドレイン領域１０５、１０７の酸素欠損を増加させ、その抵抗値を下げる。後述するように、不純物イオン注入によって、ソース／ドレイン領域１０５、１０７の配向度が低下され、抵抗値が下がる。
【0073】
高抵抗領域は、チャネル領域１０３である。チャネル領域１０３領域は不純物イオンにさらされない。そのため、下側非晶質層１１１及び上側結晶層１１２は、不純物イオン注入の前の、非晶質層１５１及び結晶層１５２と同様の特性を有している。チャネル領域１０３の高抵抗は、維持される。このように、トップゲート電極１２３をマスクとして使用する自己整合により低抵抗化領域が形成される。
【0074】
図７Ｃを参照して、次に、製法は、トップゲート電極１２３及び上側絶縁層１１７を覆うように、層間絶縁層１１８を形成する。層間絶縁層１１８の形成は、例えば、ＣＶＤを使用して、シリコン酸化物層やシリコン窒化物層等の１又は複数の絶縁層を形成できる。
【0075】
図７Ｄを参照して、次に、製法は、フォトリソグラフィによるマスクのパターニングの後のエッチングにより、平面視においてトップゲート電極１２３の外側に、コンタクトホールを層間絶縁層１１８及び上側絶縁層１１７に形成する。コンタクトホールは、トップゲート電極１２３と重ならない位置において層間絶縁層１１８及び上側絶縁層１１７を貫通して、酸化物半導体層のソース／ドレイン領域１０５、１０７を、それぞれ露出させる。
【0076】
さらに、製法は、スパッタ法等により金属膜を成膜し、フォトリソグラフィによるマスクのパターニングの後に金属膜をエッチングして、ソース／ドレイン電極１２１、１２２を形成する。ソース／ドレイン電極１２１、１２２は、層間絶縁層１１８及び上側絶縁層１１７を貫通して、ソース／ドレイン領域１０５、１０７の上面とそれぞれ接触する。
【0077】
次に、酸化物半導体を製造する方法の他の例を説明する。図８Ａから８Ｄは、図５に示す酸化物半導体ＴＦＴの製造方法の例を模式的に示す。この方法は、酸化物半導体の露出している領域をプラズマにさらして、ソース／ドレイン領域を低抵抗化する。以下においては、図７Ａ～７Ｄを参照した説明との相違点を主に説明する。
【0078】
図８Ａは、図７Ａと略同様であり、上側絶縁層１１７に代えて、絶縁層１４１が形成されている。絶縁層１４１の形状及び形成方法は、上側絶縁層１１７と同様でよい。他の構成要素は、図７の構成要素と同様であり、それらの形成方法も同様でよい。
【0079】
次に、図８Ｂを参照して、製法は、トップゲート電極１２３をマスクとして、絶縁層１４１をエッチングして、上側絶縁層１２７を形成する。これにより、酸化物半導体層１０２の一部が、露出する。製法は、酸化物半導体層１０２の露出している部分をＨｅプラズマにさらして、低抵抗化する。これにより、低抵抗化されたソース／ドレイン領域１０５、１０７が形成される。
【0080】
ソース／ドレイン領域１０５、１０７の構造については、図７Ｂを参照して説明した通りである。Ｈｅプラズマにさらすことは、ソース／ドレイン領域１０５、１０７の酸素欠損を増加させ、その抵抗値を下げる。後述するように、Ｈｅプラズマにさらすことによって、ソース／ドレイン領域１０５、１０７の配向度が低下され、抵抗値が下がる。
【0081】
高抵抗領域は、チャネル領域１０３である。チャネル領域１０３はＨｅプラズマにさらされない。そのため、下側非晶質層１１１及び上側結晶層１１２は、Ｈｅプラズマにさらす前の、非晶質層１５１及び結晶層１５２と同様の特性を有している。チャネル領域１０３の高抵抗は、維持される。このように、トップゲート電極１２３をマスクとして使用する自己整合により低抵抗化領域が形成される。
【0082】
図８Ｃを参照して、次に、製法は、トップゲート電極１２３及び上側絶縁層１２７を覆うように、層間絶縁層１２８を形成する。層間絶縁層１２８の形成は、例えば、ＣＶＤを使用して、シリコン酸化物層やシリコン窒化物層等の１又は複数の絶縁層を形成できる。
【0083】
図８Ｄを参照して、次に、製法は、フォトリソグラフィによるマスクのパターニングの後のエッチングにより、平面視においてトップゲート電極１２３の外側に、コンタクトホールを層間絶縁層１２８に形成する。コンタクトホールは、トップゲート電極１２３と重ならない位置において層間絶縁層１２８を貫通して、酸化物半導体層のソース／ドレイン領域１０５、１０７を、それぞれ露出させる。
【0084】
さらに、製法は、スパッタ法等により金属膜を成膜し、フォトリソグラフィによるマスクのパターニングの後に金属膜をエッチングして、ソース／ドレイン電極１２１、１２２を形成する。ソース／ドレイン電極１２１、１２２は、層間絶縁層１２８を貫通して、ソース／ドレイン領域１０５、１０７の上面とそれぞれ接触する。
【0085】
ＯＬＥＤ表示装置の製造は、上述のように画素回路内のトランジスタを作成した後、ＯＬＥＤ素子及び封止構造部を形成する。例えば、製法は、ソース／ドレイン電極を含む金属層を形成した後、さらに、ＣＶＤ法等により絶縁層（例えばシリコン酸化物層）を成膜し、フォトリソグラフィ及びエッチングにより、パッシベーション層を形成し、さらにその上に有機物で形成されたオーバーコート層を形成する。
【0086】
次に、製法は、オーバーコート層上にアノード電極を形成し、パッシベーション層及びオーバーコート層に形成されたコンタクトホールを介して、ソース／ドレイン電極に接続する。アノード電極は、例えば、透明導電膜、金属反射膜、及び透明導電膜の３層を含む。透明導電材料は、例えば、ＩＴＯ、ＩＺＯ等である。反射金属材料は、例えば、Ａｇ、Ｍｇ、Ａｌ等である。アノード電極は、スパッタ及びエッチングにより形成され得る。
【0087】
製法は、さらに、スピンコート法等によって感光性の有機樹脂膜を堆積し、パターニングを行って画素定義層を形成する。画素定義層にはホールが形成され、アノード電極が形成されたホールの底で露出する。画素定義層により、各副画素の発光領域が分離される。製法は、さらに、赤、緑、青の色毎に有機発光材料を成膜して、アノード電極上に有機発光膜を形成し、さらに、基板全面にカソード電極を形成する。その後、製法は、封止構造部を形成する。
【0088】
［電子線回折による測定結果］
以下において、本明細書の一実施形態の酸化物半導体ＴＦＴの電子線回折による測定結果を説明する。電子線回折測定は、ＴＥＭ（透過型電子顕微鏡）を使用した。酸化物半導体ＴＦＴの酸化物半導体層に電子線を照射して回折パターンを取得し、以下に説明する回折パターンデータ及びその方位角展開グラフを生成した。酸化物半導体層は、下側非晶質層及び上側結晶層で構成されていることが示された。低抵抗化領域（ソース／ドレイン領域）の配向度は、高抵抗領域（チャネル領域）の配向度より低いことが示された。
以下において、本明細書の一実施形態の酸化物半導体ＴＦＴの電子線回折による測定結果を説明する。電子線回折測定は、ＴＥＭ（透過型電子顕微鏡）を使用した。酸化物半導体ＴＦＴの酸化物半導体層に電子線を照射して回折パターンを取得し、以下に説明する回折パターンデータ及びその方位角展開グラフを生成した。酸化物半導体層は、下側非晶質層及び上側結晶層で構成されていることが示された。低抵抗化領域（ソース／ドレイン領域）の配向度は、高抵抗領域（チャネル領域）の配向度より低いことが示された。
【0089】
図９Ａ、９Ｂは、図７Ａ～７Ｄを参照して説明した方法で作成したサンプルの電子線回折による測定結果を示す。図９Ａは、上側結晶層の、（１１１）面の回折スポットの方位角展開を示す。図９Ｂは、下側非晶質の、（１１１）面の回折スポットの方位角展開を示す。これらは、図９Ｃ、９Ｄに示すようなＴＥＭ像から得られるそのフーリエ変換像（電子線回折像と等価）において、回折スポット強度の方位角依存性を示したものである。これらのフーリエ変換像を見比べると、上側結晶層の方がより明るい回折スポットが明確に見られる。二つのグラフの横軸は方位角を示し、縦軸は電子線回折の強度を示す。図９Ａ及び９Ｂは、７０ｎｍ厚の酸化物半導体層における４０ｎｍ×４０ｎｍの局所断面領域での測定結果を示す。
【0090】
図９Ａの上側結晶層の測定結果は高いピークを示す。一方、図９Ｂの下側非晶質層の測定結果は高いピークを示すことなくフラットである。この二つの測定結果は、上側の層が結晶層であり、下側の層が非晶質層であることを示している。結晶層は、平均バックグラウンドレベル（２００×１０6）の２倍以上の強度のピークを有する。非晶質層のピーク強度の最大値は、平均バックグラウンドレベル（２００×１０6）の２倍未満である。ここで、平均バックグラウンドレベルとは、明確なピークが存在しない領域の信号の平均値である。
【0091】
図１０Ａ、１０Ｂは、図７Ａ～７Ｄを参照して説明した方法で作成したサンプルの電子線回折による測定結果を示す。図１０Ａは、チャネル領域の、（１１１）面の回折スポットの方位角展開を示す。図１０Ｂは、ソース／ドレイン領域の、（１１１）面の回折スポットの方位角展開を示す。二つのグラフの横軸は方位角を示し、縦軸は電子線回折の強度を示す。図１０Ａ及び１０Ｂは、７０ｎｍ厚の酸化物半導体層における７０ｎｍ×０．７ｕｍの比較的広い断面領域での測定結果を示す。
【0092】
図１０Ａが示す測定結果から算出された（１１１）配向度は、１７．２であった。図１０Ｂが示す測定結果から算出された（１１１）配向度は、１３．７であった。このように配向度が低下することで、ソース／ドレイン領域は適切に低抵抗化される。なお、非晶質の配向度は１である。配向度は、方位角展開の強度ピークの大きさで表される。
【0093】
なお、チャネル領域及びソース／ドレイン領域の局所的な配向度は、上記特性と異なる値を示し得る。つまり、チャネル領域（高抵抗領域）の局所領域は高い配向度を示し、ソース／ドレイン領域（低抵抵抗化領域）の局所領域は低い配向度を示し得る。発明者らの検討によれば、酸化物半導体膜の厚み×０．５ｕｍ以上の断面領域は、チャネル領域の高い配向度とソース／ドレイン領域の低い配向度を適切に示すことができた。
【0094】
［デバイス構造］
以下において、複数の酸化物半導体ＴＦＴを含む回路のいくつかの構造例を説明する。図１１は、異なるＳ値を有するスイッチ酸化物半導体ＴＦＴ（以下単にスイッチＴＦＴとも呼ぶ）と駆動酸化物半導体ＴＦＴ（以下単に駆動ＴＦＴとも呼ぶ）を含む画素回路の構造例を示す。
以下において、複数の酸化物半導体ＴＦＴを含む回路のいくつかの構造例を説明する。図１１は、異なるＳ値を有するスイッチ酸化物半導体ＴＦＴ（以下単にスイッチＴＦＴとも呼ぶ）と駆動酸化物半導体ＴＦＴ（以下単に駆動ＴＦＴとも呼ぶ）を含む画素回路の構造例を示す。
【0095】
図１１は、スイッチＴＦＴ及び駆動ＴＦＴの断面構造の例を模式的に示す。樹脂又はガラスで形成された可撓性又は不撓性の絶縁基板３２５上にスイッチＴＦＴ３１０及び駆動ＴＦＴ３３０が形成されている。スイッチＴＦＴは第１酸化物半導体ＴＦＴであり、スイッチＴＦＴ３３０は第２酸化物半導体ＴＦＴである。スイッチＴＦＴ３１０は、図３を参照して説明した構成からボトムゲート電極を除いた構成を有している。駆動ＴＦＴ３３０は、図３を参照して説明した構成を有している。ＴＦＴ３１０、３３０は、図７Ａ～７Ｄを参照して説明した方法によって、同時に形成され得る。
【0096】
駆動ＴＦＴ３３０は、ボトムゲート電極３３７と、より上層の酸化物半導体層３３８を含む。ボトムゲート電極３３７と酸化物半導体層３３８との間には下側絶縁層３２６が存在する。酸化物半導体層３３８は、ソース／ドレイン領域３３１、３３２と、面内方向においてソース／ドレイン領域３３１、３３２間のチャネル領域３３３とを含む。
【0097】
酸化物半導体層３３８は下側絶縁層３２６上に直接接触して形成されている。ソース／ドレイン領域３３１、３３２は、酸化物半導体が低抵抗化された領域である。チャネル領域３３３は、酸化物半導体が低抵抗化されていない領域である。図３を参照して説明したように、ソース／ドレイン領域３３１、３３２及びチャネル領域３３３は、それぞれ、下側非晶質層及び上側結晶層で構成されている。
【0098】
ボトムゲート電極３３７は、下側絶縁層３２６を挟んでチャネル領域３３３と対向している。下側絶縁層３２６は、チャネル領域３３３及びボトムゲート電極３３７と直接接触している。ボトムゲート電極１３３には、データ信号が与えられ、ＯＬＥＤ素子への駆動電流を制御する。
【0099】
駆動ＴＦＴ３３０は、さらに、トップゲート電極３３６を含む。トップゲート電極３３６と酸化物半導体層３３８との間に、上側絶縁層３２７が存在する。酸化物半導体層３３８、上側絶縁層３２７及びトップゲート電極３３６は、この順で下から（基板側から）並ぶように積層されており、上側絶縁層３２７は、酸化物半導体層３３８及びトップゲート電極３３６と直接接触している。
【0100】
トップゲート電極３３６及び上側絶縁層３２７を覆うように、層間絶縁層３２８が形成されている。ソース／ドレイン電極３３４、３３５は、層間絶縁層３２８及び上側絶縁層３２７を貫通して、ソース／ドレイン領域３３１、３３２にそれぞれ直接接続している。ソース／ドレイン電極３３４、３３５の頂部は、層間絶縁層３２８の上面に直接接触している。また、ソース／ドレイン電極３３４、３３５の内、より電位の低い方の電極３３４は、ＯＬＥＤ素子のアノード電極に接続される（図１１には図示していない）。
【0101】
ソース／ドレイン電極３３４、３３５は、平面視においてトップゲート電極３３６の外側を貫通するコンタクト部３３９、３４０をそれぞれ含む。コンタクト部３３９は、層間絶縁層３２８及び上側絶縁層３２７を貫通して、ソース／ドレイン領域３３１に直接接触している。コンタクト部３４０は、層間絶縁層３２８及び上側絶縁層３２７を貫通して、ソース／ドレイン領域３３２に直接接触している。
【0102】
ソース／ドレイン電極３３４とトップゲート電極３３６とは、相互接続部３４１によって接続されている。これにより、これらは同電位に維持される。相互接続部３４１は、ソース／ドレイン電極３３４に連続しており、同一材料で同時に形成することができる。相互接続部３４１は、トップゲート電極３３６に直接接続されている。相互接続部３４１は、コンタクト部３４２を含み、コンタクト部３４２は層間絶縁層３２８を貫通して、トップゲート電極３３６の上面に直接接触している。ソース／ドレイン電極３３４には、例えばソース電位が与えられる。トップゲート電極３３６は、相互接続部３４１によりソース／ドレイン電極３３４接続されており、その電位は、ソース／ドレイン電極３３４の電位と同一である。
【0103】
スイッチＴＦＴ３１０は、平面視において駆動ＴＦＴ３３０と異なる位置に配置されている。スイッチＴＦＴ３１０は、酸化物半導体層３１８を含む。酸化物半導体層３１８は下側絶縁層３２６上に直接接触して形成されている。酸化物半導体層３１８は、ソース／ドレイン領域３１１、３１２と、面内方向においてソース／ドレイン領域３１１、３１２間のチャネル領域３１３とを含む。
【0104】
ソース／ドレイン領域３１１、３１２は、酸化物半導体が低抵抗化された領域である。チャネル領域３１３は、酸化物半導体が低抵抗化されていない領域である。図３を参照して説明したように、ソース／ドレイン領域３１１、３１２及びチャネル領域３１３は、それぞれ、下側非晶質層及び上側結晶層で構成されている。
【0105】
スイッチＴＦＴ３１０は、さらに、トップゲート電極３１６を含む。トップゲート電極３１６と酸化物半導体層３１８との間に、上側絶縁層３２７が存在する。酸化物半導体層３１８、上側絶縁層３２７及びトップゲート電極３１６は、この順で下から（基板側から）並ぶように積層されており、上側絶縁層３２７は、酸化物半導体層３１８及びトップゲート電極３１６と直接接触している。トップゲート電極３１６には、スイッチＴＦＴ３１０をＯＮ／ＯＦＦする制御信号が与えられる。
【0106】
トップゲート電極３１６及び上側絶縁層３２７を覆うように、層間絶縁層３２８が形成されている。ソース／ドレイン電極３１４、３１５は、層間絶縁層３２８及び上側絶縁層３２７を貫通して、ソース／ドレイン領域３１１、３１２にそれぞれ直接接続している。ソース／ドレイン電極３１４、３１５の頂部は、層間絶縁層３２８の上面に直接接触している。
【0107】
ソース／ドレイン電極３１４、３１５は、平面視においてトップゲート電極３１６の外側を貫通するコンタクト部３１９、３２０をそれぞれ含む。コンタクト部３１９は、層間絶縁層３２８及び上側絶縁層３２７を貫通して、ソース／ドレイン領域３１１に直接接触している。コンタクト部３２０は、層間絶縁層３２８及び上側絶縁層３２７を貫通して、ソース／ドレイン領域３１２に直接接触している。
【0108】
スイッチＴＦＴ３１０のソース／ドレイン電極３１４と、駆動ＴＦＴのボトムゲート電極３３７とは、相互接続部３２３によって接続されている。相互接続部３２３は、ソース／ドレイン電極３１４に連続しており、同一材料で同時に形成することができる。相互接続部３２３は、ボトムゲート電極３３７に直接接続されている。
【0109】
相互接続部３２３は、コンタクト部３２４を含み、コンタクト部３２４は、層間絶縁層３２８、上側絶縁層３２７及び下側絶縁層３２６を貫通して、ボトムゲート電極３３７から延在している部分３２１の上面に直接接触している。ボトムゲート電極３３７は、相互接続部３２３によりソース／ドレイン電極３１４接続されており、その電位は、ソース／ドレイン電極３１４の電位と同一である。
【0110】
図１２は、異なるＳ値を有するスイッチＴＦＴと駆動ＴＦＴを含む画素回路の構造例を示す。図１１に示す構成例と相違点を主に説明する。図１２は、スイッチＴＦＴ及び駆動ＴＦＴの断面構造の例を模式的に示す。樹脂又はガラスで形成された可撓性又は不撓性の絶縁基板３２５上にスイッチＴＦＴ３５０及び駆動ＴＦＴ３７０が形成されている。スイッチＴＦＴ３５０は、図５を参照して説明した構成からボトムゲート電極を除いた構成を有している。駆動ＴＦＴ３７０は、図５を参照して説明した構成を有している。ＴＦＴ３５０、３７０は、図８Ａ～８Ｄを参照して説明した方法によって、同時に形成され得る。
【0111】
図１１に示す構成例と比較して、上側絶縁層３２７に代えて、駆動ＴＦＴ３７０のトップゲート絶縁体３６５及びスイッチＴＦＴのトップゲート絶縁体３６７が存在している。トップゲート絶縁体３６５、３６７は、絶縁層をエッチングすることで同時に形成され得る。トップゲート絶縁体３６５は、トップゲート電極３３６とチャネル領域３３３との間に存在し、ソース／ドレイン領域３３１、３３２と平面視において重なっていない。トップゲート絶縁体３６７は、トップゲート電極３１６とチャネル領域３１３との間に存在し、ソース／ドレイン領域３１１、３１２と平面視において重なっていない。
【0112】
層間絶縁層３２８に代えて、層間絶縁層３６８が存在している。層間絶縁層３６８は、ソース／ドレイン領域３１１、３１２、３３１、３３２に直接接触し、覆っている。スイッチＴＦＴ３５０において、ソース／ドレイン電極３１４のコンタクト部３１９は、層間絶縁層３６８を貫通し、層間絶縁層３６８の孔内でソース／ドレイン領域３１１と接触（直接接続）する。ソース／ドレイン電極３１５のコンタクト部３２０は、層間絶縁層３６８を貫通し、層間絶縁層３６８の孔内でソース／ドレイン領域３１２と接触（直接接続）する。
【0113】
駆動ＴＦＴ３７０において、ソース／ドレイン電極３３４のコンタクト部３３９は、層間絶縁層３６８を貫通し、層間絶縁層３６８の孔内でソース／ドレイン領域３３１と接触（直接接続）する。ソース／ドレイン電極３３５のコンタクト部３４０は、層間絶縁層３６８を貫通し、層間絶縁層３６８の孔内でソース／ドレイン領域３３２と接触（直接接続）する。
【0114】
図１３は、二つのＴＦＴを含む回路の構造例を示す。第１ＴＦＴ及び第２ＴＦＴは、図１１に示すスイッチＴＦＴ３１０と同様の構造を有している。図１３に示す構成例は、低抵抗化された酸化物を配線として利用している。具体的には、第１ＴＦＴ４１０のソース／ドレイン領域と第２ＴＦＴ４３０のソース／ドレイン領域は、低抵抗化された酸化物の配線（配線部）４４０によって接続されている。これにより、ＴＦＴのソース／ドレイン領域と金属電極とのコンタクト抵抗を避けることができる。ＴＦＴ４１０、４３０は、第１酸化物半導体ＴＦＴ及び第３酸化物半導体ＴＦＴであり、図７Ａ～７Ｄを参照して説明した方法によって、同時に形成され得る。
【0115】
基板４２５上に形成された下側絶縁層４２６上に、第１ＴＦＴ４１０及び第２ＴＦＴ４３０が存在している。第１ＴＦＴ４１０は、平面視において第２ＴＦＴ４３０と異なる位置に配置されている。
【0116】
第１ＴＦＴ４１０は、酸化物半導体層４１８を含む。酸化物半導体層４１８は、ソース／ドレイン領域４１１、４１２と、面内方向においてソース／ドレイン領域４１１、４１２間のチャネル領域４１３とを含む。
【0117】
ソース／ドレイン領域４１１、４１２は、酸化物半導体が低抵抗化された領域である。チャネル領域４１３は、酸化物半導体が低抵抗化されていない領域である。ソース／ドレイン領域４１１、４１２及びチャネル領域４１３は、それぞれ、下側非晶質層及び上側結晶層で構成されている。
【0118】
第１ＴＦＴ４１０は、トップゲート電極４１６を含む。トップゲート電極４１６と酸化物半導体層４１８との間に、上側絶縁層４２７が存在する。酸化物半導体層４１８、上側絶縁層４２７及びトップゲート電極４１６は、この順で下から（基板側から）並ぶように積層されており、上側絶縁層４２７は、酸化物半導体層４１８及びトップゲート電極４１６と直接接触している。トップゲート電極４１６には、例えば、第１ＴＦＴ４１０をＯＮ／ＯＦＦする制御信号が与えられる。
【0119】
トップゲート電極４１６及び上側絶縁層４２７を覆うように、層間絶縁層４２８が形成されている。ソース／ドレイン電極４１５は、層間絶縁層４２８及び上側絶縁層４２７を貫通して、ソース／ドレイン領域４１２に直接接続している。ソース／ドレイン電極４１５の頂部は、層間絶縁層４２８の上面に直接接触している。
【0120】
ソース／ドレイン電極４１５は、平面視においてトップゲート電極４１６の外側を貫通するコンタクト部４２０を含む。コンタクト部４２０は、層間絶縁層４２８及び上側絶縁層４２７を貫通して、ソース／ドレイン領域４１２に直接接触している。
【0121】
第２ＴＦＴ４３０は、酸化物半導体層４３８を含む。酸化物半導体層４３８は、ソース／ドレイン領域４３１、４３２と、面内方向においてソース／ドレイン領域４３１、４３２間のチャネル領域４３３とを含む。
【0122】
ソース／ドレイン領域４３１、４３２は、酸化物半導体が低抵抗化された領域である。チャネル領域４３３は、酸化物半導体が低抵抗化されていない領域である。ソース／ドレイン領域４３１、４３２及びチャネル領域４３３は、それぞれ、下側非晶質層及び上側結晶層で構成されている。
【0123】
第２ＴＦＴ４３０は、トップゲート電極４３６を含む。トップゲート電極４３６と酸化物半導体層４３８との間に、上側絶縁層４２７が存在する。酸化物半導体層４３８、上側絶縁層４２７及びトップゲート電極４３６は、この順で下から（基板側から）並ぶように積層されており、上側絶縁層４２７は、酸化物半導体層４３８及びトップゲート電極４３６と直接接触している。トップゲート電極３１６には、例えば、第２ＦＴ４３０をＯＮ／ＯＦＦする制御信号が与えられる。
【0124】
トップゲート電極４３６及び上側絶縁層４２７を覆うように、層間絶縁層４２８が形成されている。ソース／ドレイン電極４３５は、層間絶縁層４２８及び上側絶縁層４２７を貫通して、ソース／ドレイン領域４３２に直接接続している。ソース／ドレイン電極４３５の頂部は、層間絶縁層４２８の上面に直接接触している。
【0125】
ソース／ドレイン電極４３５は、平面視においてトップゲート電極４３６の外側を貫通するコンタクト部４４２を含む。コンタクト部４４２は、層間絶縁層４２８及び上側絶縁層４２７を貫通して、ソース／ドレイン領域４３２に直接接触している。
【0126】
第１ＴＦＴの酸化物半導体層４１８と第２ＴＦＴの酸化物半導体層４３８は、連続する半導体層膜の一部であり、それらに間に配線（配線領域）４４０が存在している。配線４４０は、低抵抗化された酸化物で構成されている。酸化物半導体層４１８のソース／ドレイン領域４１１、配線４４０及び酸化物半導体層４３８のソース／ドレイン領域４３１は連続しており、これらは同一材料で同時に形成される。
【0127】
例えば、製造工程は、トップゲート電極４１６、４３６をマスクとして使用し、不純物イオンを絶縁層４２７越しに酸化物半導体に注入して低抵抗化することで、ソース／ドレイン領域４１１、配線４４０及びソース／ドレイン領域４３１を同時形成する。上述にように、第１ＴＦＴ４１０と第２ＴＦＴ４３０は、低抵抗化された酸化物の配線４４０によって直列に接続される。これにより、ＴＦＴの酸化物と金属との間のコンタクト抵抗を小さくできる。
【0128】
図１４は、二つのＴＦＴを含む回路の構造例を示す。第１ＴＦＴ４５０及び第２ＴＦＴ４７０は、図１１に示すスイッチＴＦＴ３１０と同様の構造を有している。第１ＴＦＴ４５０及び第２ＴＦＴ４７０は、第１酸化物半導体ＴＦＴ及び第４酸化物半導体ＴＦＴである。図１４に示す構成例は、一方のＴＦＴのソース出力を、他方のＴＦＴのトップゲート電極に接続する。一方のソース出力で他方の結晶性チャネルのゲートを駆動し、動作の高速化できる。例えば、ドライバ３１、３２内での接続や、ドライバ３１、３２の出力と画素回路のＴＦＴのゲートとの接続に適用できる。
【0129】
絶縁基板４６５上に第１ＴＦＴ４５０及び第２ＴＦＴ４７０が形成されている。ＴＦＴ４５０、４７０は、図３を参照して説明した構成からボトムゲート電極を除いた構成を有している。ＴＦＴ４５０、４７０は、図７Ａ～７Ｄを参照して説明した方法によって、同時に形成され得る。
【0130】
基板４６５上に形成された下側絶縁層４６６上に、第１ＴＦＴ４５０及び第２ＴＦＴ４７０が存在している。第１ＴＦＴ４５０は、平面視において第２ＴＦＴ４７０と異なる位置に配置されている。
【0131】
第１ＴＦＴ４５０は、酸化物半導体層４５８を含む。酸化物半導体層４５８は下側絶縁層４６６上に直接接触して形成されている。酸化物半導体層４５８は、ソース／ドレイン領域４５１、４５２と、面内方向においてソース／ドレイン領域４５１、４５２間のチャネル領域４５３とを含む。
【0132】
ソース／ドレイン領域４５１、４５２は、酸化物半導体が低抵抗化された領域である。チャネル領域４５３は、酸化物半導体が低抵抗化されていない領域である。図３を参照して説明したように、ソース／ドレイン領域４５１、４５２及びチャネル領域４５３は、それぞれ、下側非晶質層及び上側結晶層で構成されている。
【0133】
第１ＴＦＴ４５０は、さらに、トップゲート電極４５６を含む。トップゲート電極４５６と酸化物半導体層４５８との間に、上側絶縁層４６７が存在する。酸化物半導体層４５８、上側絶縁層４６７及びトップゲート電極４５６は、この順で下から（基板側から）並ぶように積層されており、上側絶縁層４６７は、酸化物半導体層４５８及びトップゲート電極４５６と直接接触している。トップゲート電極４５６には、例えば、第１ＴＦＴ４５０をＯＮ／ＯＦＦする制御信号が与えられる。
【0134】
トップゲート電極４５６及び上側絶縁層４６７を覆うように、層間絶縁層４６８が形成されている。ソース／ドレイン電極４５４、４５５は、層間絶縁層４６８及び上側絶縁層４６７を貫通して、ソース／ドレイン領域４５１、４５２にそれぞれ直接接続している。ソース／ドレイン電極４５４、４５５の頂部は、層間絶縁層４６８の上面に直接接触している。
【0135】
ソース／ドレイン電極４５４、４５５は、平面視においてトップゲート電極４５６の外側を貫通するコンタクト部４５９、４６０をそれぞれ含む。コンタクト部４５９は、層間絶縁層４６８及び上側絶縁層４６７を貫通して、ソース／ドレイン領域４５１に直接接触している。コンタクト部４６０は、層間絶縁層４６８及び上側絶縁層４６７を貫通して、ソース／ドレイン領域４５２に直接接触している。
【0136】
第２ＴＦＴ４７０は、酸化物半導体層４７８を含む。酸化物半導体層４７８は下側絶縁層４６６上に直接接触して形成されている。酸化物半導体層４７８は、ソース／ドレイン領域４７１、４７２と、面内方向においてソース／ドレイン領域４７１、４７２間のチャネル領域４７３とを含む。
【0137】
ソース／ドレイン領域４７１、４７２は、酸化物半導体が低抵抗化された領域である。チャネル領域４７３は、酸化物半導体が低抵抗化されていない領域である。図３を参照して説明したように、ソース／ドレイン領域４７１、４７２及びチャネル領域４７３は、それぞれ、下側非晶質層及び上側結晶層で構成されている。
【0138】
第２ＴＦＴ４７０は、さらに、トップゲート電極４７６を含む。トップゲート電極４７６と酸化物半導体層４７８との間に、上側絶縁層４６７が存在する。酸化物半導体層４７８、上側絶縁層４６７及びトップゲート電極４７６は、この順で下から（基板側から）並ぶように積層されており、上側絶縁層４６７は、酸化物半導体層４７８及びトップゲート電極４７６と直接接触している。トップゲート電極４７６には、例えば、第２ＴＦＴ４７０をＯＮ／ＯＦＦする制御信号が与えられる。
【0139】
トップゲート電極４７６及び上側絶縁層４６７を覆うように、層間絶縁層４６８が形成されている。ソース／ドレイン電極４７４、４７５は、層間絶縁層４６８及び上側絶縁層４６７を貫通して、ソース／ドレイン領域４７１、４７２にそれぞれ直接接続している。ソース／ドレイン電極４７４、４７５の頂部は、層間絶縁層４６８の上面に直接接触している。
【0140】
ソース／ドレイン電極４７４、４７５は、平面視においてトップゲート電極４７６の外側を貫通するコンタクト部４７９、４８０をそれぞれ含む。コンタクト部４７９は、層間絶縁層４６８及び上側絶縁層４６７を貫通して、ソース／ドレイン領域４７１に直接接触している。コンタクト部４８０は、層間絶縁層４６８及び上側絶縁層４６７を貫通して、ソース／ドレイン領域４７２に直接接触している。
【0141】
第１ＴＦＴ４５０のソース／ドレイン電極４５４と、第２ＴＦＴ４７０のトップゲート電極４７６とは、相互接続部４８３によって接続されている。相互接続部４８３は、ソース／ドレイン電極４５４に連続しており、同一材料で同時に形成することができる。相互接続部４８３は、トップゲート電極４７６に直接接続されている。
【0142】
相互接続部４８３は、コンタクト部４８４を含み、コンタクト部４８４は、層間絶縁層４６８を貫通して、トップゲート電極４７６の上面に直接接触している。トップゲート電極４７６は、相互接続部４８３によりソース／ドレイン電極４５４接続されており、その電位は、ソース／ドレイン電極４５４の電位と同一である。
【0143】
以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
【符号の説明】
【0144】
１０２、３１８、３３８ 酸化物半導体層
１０３、１０９、３１３、３３３ チャネル領域
１０５、１０７、３１１、３１２、３３１、３３２ ソース／ドレイン領域
１１１、１１３、１１５、１５１ 非晶質層
１１２、１１４、１１６、１５２ 結晶層
１１７、１２７、１３５、１４１、３２６、３２７ 絶縁層
１１８、１２８、３２８、３６８ 層間絶縁層
１２１、１２２、３１４、３１５、３３４、３３５、３５４ ソース／ドレイン電極
１２３、３１６、３３６ トップゲート電極
１２５、１２６、３１９、３２０、３２４、３３９、３４０、３４２ コンタクト部
１３３、３３７ ボトムゲート電極
３２３、３４１、４８３ 相互接続部
３６５、３６７ トップゲート絶縁体
４１０、４５０ 第１ＴＦＴ
４３０、４７０ 第２ＴＦＴ
４４０ 配線
１０３、１０９、３１３、３３３ チャネル領域
１０５、１０７、３１１、３１２、３３１、３３２ ソース／ドレイン領域
１１１、１１３、１１５、１５１ 非晶質層
１１２、１１４、１１６、１５２ 結晶層
１１７、１２７、１３５、１４１、３２６、３２７ 絶縁層
１１８、１２８、３２８、３６８ 層間絶縁層
１２１、１２２、３１４、３１５、３３４、３３５、３５４ ソース／ドレイン電極
１２３、３１６、３３６ トップゲート電極
１２５、１２６、３１９、３２０、３２４、３３９、３４０、３４２ コンタクト部
１３３、３３７ ボトムゲート電極
３２３、３４１、４８３ 相互接続部
３６５、３６７ トップゲート絶縁体
４１０、４５０ 第１ＴＦＴ
４３０、４７０ 第２ＴＦＴ
４４０ 配線
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図9C】
【図9D】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14】
