特開 2023-148662 半導体集積回路、電源管理回路および電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023148662

(43)【公開日】2023-10-13

(54)【発明の名称】半導体集積回路、電源管理回路および電子機器

(51)【国際特許分類】

   G05F 1/56 20060101AFI20231005BHJP

   H02M 3/00 20060101ALI20231005BHJP

【ＦＩ】

G05F1/56 310C

H02M3/00 H

G05F1/56 310N

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022056806

(22)【出願日】2022-03-30

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】宮本 幸宏

(72)【発明者】

【氏名】坂本 忠之

【テーマコード（参考）】

5H430

5H730

【Ｆターム（参考）】

5H430BB01

5H430BB05

5H430BB09

5H430BB11

5H430CC05

5H430EE04

5H430EE18

5H430FF02

5H430FF13

5H430GG08

5H430GG17

5H430HH03

5H730AA14

5H730AS01

5H730BB11

5H730BB57

5H730FF09

5H730FG05

5H730FG07

5H730FG22

(57)【要約】

【課題】小型化および低消費電力化が可能な半導体集積回路を提供する。
【解決手段】リニアレギュレータ１１０は、電源ライン１０２に電源電圧Ｖ_ＤＤを供給する。リニアレギュレータ１１０は、能力が高い第１モードと消費電力が低い第２モードとが切りかえ可能である。デジタル回路１３０は、電源ライン１０２と接続され、クロック信号ＣＬＫに応じて信号処理を実行する順序回路１３２を含む。順序回路１３２が動作する期間、オシレータ１２０はイネーブル状態となり、リニアレギュレータ１１０が第１モードで動作する。順序回路１３２が停止する期間、オシレータ１２０はディセーブル状態となり、リニアレギュレータ１１０が第２モードで動作する。
【選択図】図１

【特許請求の範囲】

【請求項1】

外付けの出力キャパシタが接続されない電源ラインと、
前記電源ラインに電源電圧を供給するとともに、能力が高い第１モードと消費電力が低い第２モードとが切りかえ可能なリニアレギュレータと、
前記電源ラインと接続され、イネーブル状態においてクロック信号を生成し、ディセーブル状態において停止するオシレータと、
前記電源ラインと接続され、前記クロック信号に応じて信号処理を実行する順序回路を含むデジタル回路と、
を備え、
前記順序回路が動作する期間、前記オシレータは前記イネーブル状態となり、前記リニアレギュレータが前記第１モードで動作し、
前記順序回路が停止する期間、前記オシレータは前記ディセーブル状態となり、前記リニアレギュレータが前記第２モードで動作する、半導体集積回路。

【請求項2】

前記リニアレギュレータは、
差動アンプと、
前記差動アンプの出力電流を増幅するカレントミラー回路と、
を含む、請求項１に記載の半導体集積回路。

【請求項3】

前記カレントミラー回路は、ミラー比が可変に構成され、
前記第２モードにおいて、前記ミラー比が小さくなる、請求項２に記載の半導体集積回路。

【請求項4】

前記差動アンプの基準電流が可変であり、
前記第２モードにおいて前記基準電流が減少する、請求項２に記載の半導体集積回路。

【請求項5】

外付けの出力キャパシタが接続されない電源ラインと、
前記電源ラインに電源電圧を供給するとともに、能力が高い第１モードと消費電力が低い第２モードとが切りかえ可能なリニアレギュレータと、
前記電源ラインと接続され、イネーブル状態においてクロック信号を生成し、ディセーブル状態において停止するオシレータと、
複数の電源回路と、
前記電源ラインと接続され、前記クロック信号に応じて前記複数の電源回路を制御する制御ロジックと、
を備え、
前記複数の電源回路のひとつはＤＣ／ＤＣコンバータであり、当該ＤＣ／ＤＣコンバータがパルス幅変調モードで動作する期間、前記オシレータは前記イネーブル状態となり、前記リニアレギュレータが前記第１モードで動作し、
前記ＤＣ／ＤＣコンバータが、パルス周波数変調モードで動作する期間、前記オシレータは前記ディセーブル状態となり、前記リニアレギュレータが前記第２モードで動作する、電源管理回路。

【請求項6】

前記リニアレギュレータは、
差動アンプと、
前記差動アンプの出力電流を増幅するカレントミラー回路と、
を含む、請求項５に記載の電源管理回路。

【請求項7】

前記カレントミラー回路は、ミラー比が可変に構成され、
前記第２モードにおいて、前記ミラー比が小さくなる、請求項６に記載の電源管理回路。

【請求項8】

前記差動アンプの基準電流が可変であり、
前記第２モードにおいて前記基準電流が減少する、請求項６に記載の電源管理回路。

【請求項9】

ひとつの半導体基板に集積化される、請求項５から８のいずれかに記載の電源管理回路。

【請求項10】

請求項５から８のいずれかに記載の電源管理回路を備える、電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体集積回路に関する。

【背景技術】

【0002】

半導体集積回路（ＩＣ：Integrated Circuit）には、内部電源回路を備えるものがある。内部電源回路は、リニアレギュレータが使用される。リニアレギュレータは、ＬＤＯ（Low Drop Output）回路とも称される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－１０７９３０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一般的なリニアレギュレータの出力ラインには、出力電圧の安定性を高めるために、大容量の平滑化キャパシタが接続される。大容量の平滑化キャパシタを集積化することは難しいため、平滑化キャパシタは、外付けのチップ部品で構成される。そのため、ＩＣには、平滑化キャパシタを接続するためのピン（端子）が必要となる。ＩＣの用途やパッケージの種類にはよっては、ピン数に余裕がない場合があり、ピン数の削減が求められる。

【0005】

本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、小型化および低消費電力化が可能な半導体集積回路の提供にある。

【課題を解決するための手段】

【0006】

本開示のある態様は半導体集積回路に関する。半導体集積回路は、外付けの出力キャパシタが接続されない電源ラインと、電源ラインに電源電圧を供給するとともに、能力が高い第１モードと消費電力が低い第２モードとが切りかえ可能なリニアレギュレータと、電源ラインと接続され、イネーブル状態においてクロック信号を生成し、ディセーブル状態において停止するオシレータと、電源ラインと接続され、クロック信号に応じて信号処理を実行する順序回路を含むデジタル回路と、を備える。順序回路が動作する期間、オシレータはイネーブル状態となり、リニアレギュレータが第１モードで動作し、順序回路が停止する期間、オシレータはディセーブル状態となり、リニアレギュレータが第２モードで動作する。

【0007】

本開示の別の態様は、電源管理回路である。この電源管理回路は、外付けの出力キャパシタが接続されない電源ラインと、電源ラインに電源電圧を供給するとともに、能力が高い第１モードと消費電力が低い第２モードとが切りかえ可能なリニアレギュレータと、電源ラインと接続され、イネーブル状態においてクロック信号を生成し、ディセーブル状態において停止するオシレータと、複数の電源回路と、電源ラインと接続され、クロック信号に応じて複数の電源回路を制御する制御ロジックと、を備える。複数の電源回路のひとつはＤＣ／ＤＣコンバータであり、当該ＤＣ／ＤＣコンバータがパルス幅変調モードで動作する期間、オシレータはイネーブル状態となり、リニアレギュレータが前記第１モードで動作する。ＤＣ／ＤＣコンバータが、パルス周波数変調モードで動作する期間、オシレータはディセーブル状態となり、リニアレギュレータが第２モードで動作する。

【0008】

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

【発明の効果】

【0009】

本開示のある態様によれば、半導体集積回路を小型化し、低消費電力化できる。

【図面の簡単な説明】

【0010】

【図1】図１は、実施形態に係る半導体集積回路のブロック図である。

【図2】図２は、図１の半導体集積回路の動作波形図である。

【図3】図３は、リニアレギュレータの構成例を示す回路図である。

【図4】図４は、実施形態に係る電源管理回路を備える電子機器のブロック図である。

【発明を実施するための形態】

【0011】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0012】

一実施形態に係る半導体集積回路は、外付けの出力キャパシタが接続されない電源ラインと、電源ラインに電源電圧を供給するとともに、能力が高い第１モードと消費電力が低い第２モードとが切りかえ可能なリニアレギュレータと、電源ラインと接続され、イネーブル状態においてクロック信号を生成し、ディセーブル状態において停止するオシレータと、電源ラインと接続され、クロック信号に応じて信号処理を実行する順序回路を含むデジタル回路と、を備える。順序回路が動作する期間、オシレータはイネーブル状態となり、リニアレギュレータが第１モードで動作し、順序回路が停止する期間、オシレータはディセーブル状態となり、リニアレギュレータが第２モードで動作する。

【0013】

順序回路が動作する期間は、順序回路を構成するゲート素子に、クロック信号と同期した瞬時的な電流が流れる。上記構成では、順序回路が動作する期間は、リニアレギュレータの能力（応答性、電流供給能力）を高めることで、電源電圧を安定化できる。順序回路が動作しない期間は、瞬時的な電流が発生しないため、リニアレギュレータを第２モードで動作させて、消費電力を削減することができる。なお、第１モードと第２モードの、「能力」および「消費電力」は相対的なものであり、第１モードは第２モードに比べて能力が高く、消費電力が大きく、第２モードは第１モードに比べて低消費電力であり、能力が低い関係が成り立っている。

【0014】

一実施形態において、リニアレギュレータは、差動アンプと、差動アンプの出力電流を増幅するカレントミラー回路と、を含んでもよい。

【0015】

一実施形態において、カレントミラー回路は、ミラー比（電流増幅率）が可変に構成され、第２モードにおいて、ミラー比が小さくなってもよい。

【0016】

一実施形態において、差動アンプの基準電流が可変であり、第２モードにおいて基準電流が減少してもよい。

【0017】

一実施形態に係る電源管理回路は、外付けの出力キャパシタが接続されない電源ラインと、電源ラインに電源電圧を供給するとともに、能力が高い第１モードと消費電力が低い第２モードとが切りかえ可能なリニアレギュレータと、電源ラインと接続され、イネーブル状態においてクロック信号を生成し、ディセーブル状態において停止するオシレータと、複数の電源回路と、電源ラインと接続され、クロック信号に応じて複数の電源回路を制御する制御ロジックと、を備える。複数の電源回路のひとつはＤＣ／ＤＣコンバータであり、当該ＤＣ／ＤＣコンバータがパルス幅変調モードで動作する期間、オシレータはイネーブル状態となり、リニアレギュレータが前記第１モードで動作する。ＤＣ／ＤＣコンバータが、パルス周波数変調モードで動作する期間、オシレータはディセーブル状態となり、リニアレギュレータが第２モードで動作する。

【0018】

一実施形態において、リニアレギュレータは、差動アンプと、差動アンプの出力電流を増幅するカレントミラー回路とを含んでもよい。

【0019】

一実施形態において、カレントミラー回路は、ミラー比が可変に構成され、第２モードにおいて、ミラー比が小さくなってもよい。

【0020】

一実施形態において、差動アンプの基準電流が可変であり、第２モードにおいて基準電流が減少してもよい。

【0021】

一実施形態において、電源管理回路は、ひとつの半導体基板に集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

【0022】

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

【0023】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0024】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0025】

（実施形態）
図１は、実施形態に係る半導体集積回路１００のブロック図である。半導体集積回路１００は、電源ライン１０２、リニアレギュレータ１１０、オシレータ１２０、デジタル回路１３０を備える。

【0026】

半導体集積回路１００の電源ピンＶＣＣには、外部電源電圧Ｖ_ＣＣが供給される。

【0027】

リニアレギュレータ１１０は、外部電源電圧Ｖ_ＣＣを受け、電源ライン１０２に内部電源電圧Ｖ_ＤＤを供給する。電源ライン１０２には、外付けの出力キャパシタ（平滑用キャパシタ）が接続されない。出力に平滑化用の外付けキャパシタが接続されないリニアレギュレータを、キャパレスＬＤＯと称する。なお、リニアレギュレータ１１０の出力には、容量が小さく、半導体集積回路１００に集積化される平滑化コンデンサが接続されてもよい。デジタル回路１３０は、電源ライン１０２と接続されており、内部電源電圧Ｖ_ＤＤが供給される。オシレータ１２０には、リニアレギュレータ１１０から電源電圧を供給してもよいし、リニアレギュレータ１１０とは別の電源回路から、電源電圧を供給するようにしてもよい。

【0028】

オシレータ１２０は、イネーブル端子ＥＮを有し、イネーブル状態とディセーブル状態が切り換え可能に構成される。オシレータ１２０は、オシレータイネーブル信号ＯＳＣ＿ＥＮがアサートされるときイネーブル状態となってクロック信号ＣＬＫを生成する。オシレータ１２０は、オシレータイネーブル信号ＯＳＣ＿ＥＮがネゲート（デアサート）されるときディセーブル状態となってクロック信号ＣＬＫを停止する。

【0029】

デジタル回路１３０は、順序回路１３２および組み合わせ回路１３４を含む。順序回路１３２は、順序回路１３２は、クロック信号ＣＬＫに応じて信号処理を実行する。順序回路１３２は、イネーブル信号ＥＮに応じて、動作状態と停止状態が切り換え可能である。

【0030】

組み合わせ回路１３４は、半導体集積回路１００の状態や外部からの信号を監視し、順序回路１３２の状態を指示する制御信号ＣＴＲＬを生成する。また組み合わせ回路１３４は、順序回路１３２を動作状態とするとき、オシレータイネーブル信号ＯＳＣ＿ＥＮをアサートし、順序回路１３２を停止状態とするとき、オシレータイネーブル信号ＯＳＣ＿ＥＮをネゲートする。順序回路１３２が停止状態であるとき、デジタル回路１３０はスリープ状態あるいはスタンバイ状態であるという。順序回路１３２は、ハードウェアロジックであってもよいし、ソフトウェアプログラムを実行するプロセッサであってもよい。

【0031】

本実施形態において、リニアレギュレータ１１０は、モード制御信号ＬＤＯ＿ＭＯＤＥに応じて、第１モードと第２モードが切りかえ可能に構成される。モード制御信号ＬＤＯ＿ＭＯＤＥが第１レベル（たとえばハイ）のとき、リニアレギュレータ１１０は第１モードで動作し、モード制御信号ＬＤＯ＿ＭＯＤＥが第２レベル（たとえばロー）のとき、リニアレギュレータ１１０は第２モードで動作する。

【0032】

リニアレギュレータ１１０は、第１モードにおいて、消費電力が大きいが、能力が高い。リニアレギュレータ１１０の能力が高いとは、周波数応答性が高く、および／または、電流供給能力が大きい（出力インピーダンスが低い）ことをいう。第１モードにおけるリニアレギュレータ１１０の能力は、デジタル回路１３０に最大の動作電流が流れる状況において、内部電源電圧Ｖ_ＤＤを目標電圧に維持できる程度に高く設計される。

【0033】

反対にリニアレギュレータ１１０は、第２モードにおいて、能力は低いが、消費電力が小さい。第２モードにおけるリニアレギュレータ１１０の能力は、デジタル回路１３０がディセーブル状態である状況において、内部電源電圧Ｖ_ＤＤを目標電圧に維持できる範囲でなるべく低く設計される。リニアレギュレータ１１０の能力と消費電力はトレードオフの関係が成り立つため、第２モードでは、能力の低下と引き換えに、消費電力が削減される。

【0034】

リニアレギュレータ１１０のモード制御端子ＭＯＤＥには、オシレータイネーブル信号ＯＳＣ＿ＥＮと連動したモード制御信号ＬＤＯ＿ＭＯＤＥが供給される。

【0035】

以上が半導体集積回路１００の構成である。続いてその動作を説明する。図２は、図１の半導体集積回路１００の動作波形図である。

【0036】

時刻ｔ_０～ｔ_１の期間、制御信号ＣＴＲＬは第１レベル（ハイ）であり、順序回路１３２は所定の信号処理を実行している。この間、オシレータイネーブル信号ＯＳＣ＿ＥＮはアサート（ハイ）されており、オシレータ１２０はクロック信号ＣＬＫを生成している。またモード制御信号ＬＤＯ＿ＭＯＤＥは第１レベル（ハイ）であり、リニアレギュレータ１１０は、第１モードで動作する。

【0037】

Ｉ_ＤＤは、デジタル回路１３０に流れる電流を示している。期間ｔ_０～ｔ_１において、電流Ｉ_ＤＤは、クロック信号ＣＬＫのエッジのタイミングで瞬間的に大きくなる。リニアレギュレータ１１０は、期間ｔ_０～ｔ_１において、第１モードであり、高速応答性を有しているから、クロック信号ＣＬＫに応じて瞬時的に変化する電流Ｉ_ＤＤが流れても、内部電源電圧Ｖ_ＤＤを一定に保つことができる。

【0038】

時刻ｔ_１に、順序回路１３２が、スリープのトリガとなるイベントＥＶＴ_１を検出すると、制御信号ＣＴＲＬが第２レベル（ロー）となり、組み合わせ回路１３４の動作が停止して、デジタル回路１３０がスリープ状態となる。またオシレータ１２０がディセーブル状態となり、クロック信号ＣＬＫが停止する。オシレータ１２０が停止することで、半導体集積回路１００の消費電力が削減される。

【0039】

時刻ｔ_０において、デジタル回路１３０に流れる電流が瞬時に小さくなる。したがって、時刻ｔ_０の直後に直ちにリニアレギュレータ１１０を第２モードに切り換えると、リニアレギュレータ１１０の出力電圧Ｖ_ＤＤがオーバーシュートする可能性がある。そこで、時刻ｔ_０の直後は、リニアレギュレータ１１０を第１モードのままで動作させ、出力電圧Ｖ_ＤＤのオーバーシュートのおそれが無くなった後に、モード制御信号ＬＤＯ＿ＭＯＤＥを第２レベルに遷移させて、リニアレギュレータ１１０を、第２モードに移行させるとよい。これにより、リニアレギュレータ１１０の動作電流Ｉ_ＬＤＯは、時刻ｔ_０～ｔ_１に比べて減少し、消費電力が削減される。

【0040】

ここで消費電力の削減と引き換えに、リニアレギュレータ１１０の能力は低下するが、期間ｔ_１～ｔ_２のスリープ状態の間、デジタル回路１３０には微小なアイドル電流が流れ、電流Ｉ_ＤＤには、クロック信号ＣＬＫと同期した高周波成分は含まれない。したがって、リニアレギュレータ１１０の能力が低下していても、内部電源電圧Ｖ_ＤＤは目標レベルに維持される。

【0041】

時刻ｔ_２に、順序回路１３２が動作復帰のトリガとなるイベントＥＶＴ_２を検出すると、制御信号ＣＴＲＬが第１レベル（ハイ）となり、もとの動作に戻る。

【0042】

以上が半導体集積回路１００の動作である。この半導体集積回路１００によれば、リニアレギュレータ１１０を、キャパレスＬＤＯで構成することにより、電源ライン１０２に外付けのキャパシタを接続する必要がなくなり、またキャパシタを接続するためのピン（パッド、端子）が不要となるため、コストを下げることができる。

【0043】

またリニアレギュレータ１１０を、２つの動作モードで切り換え可能に構成し、デジタル回路１３０の動作状態と連動して、リニアレギュレータ１１０の動作モードを制御することとした。これにより、デジタル回路１３０の動作電流Ｉ_ＤＤが大きく、また瞬時的な変動が大きい状況では、リニアレギュレータ１１０の能力を高めることで、内部電源電圧Ｖ_ＤＤを安定化できる。一方、デジタル回路１３０の動作電流Ｉ_ＤＤが小さく、また瞬時的な変動が小さい状況では、リニアレギュレータ１１０の能力を低下させることで、リニアレギュレータ１１０の消費電力を下げることができ、半導体集積回路１００全体の消費電力も下げることができる。

【0044】

図３は、リニアレギュレータ１１０の構成例を示す回路図である。リニアレギュレータ１１０は、差動アンプ１１２、カレントミラー回路１１４、出力キャパシタ１１６、分圧抵抗Ｒ２１，Ｒ２２を含む。差動アンプ１１２は、電流出力型のトランスコンダクタンスアンプである。カレントミラー回路１１４は、差動アンプ１１２の出力電流を増幅する。

【0045】

カレントミラー回路１１４の出力ノードには、出力キャパシタ１１６が接続される。出力キャパシタ１１６は、チップ部品ではなく、半導体基板上に集積化された容量である。

【0046】

リニアレギュレータ１１０の出力電圧Ｖ_ＤＤは、Ｖ_ＲＥＦ×（Ｒ２１＋Ｒ２２）／Ｒ２２である目標レベルに安定化される。

【0047】

リニアレギュレータ１１０のモード切替の例を説明する。一実施例において、カレントミラー回路１１４を、ミラー比（電流増幅率を）が可変となるように構成し、第２モードにおいてミラー比を小さくしてもよい。

【0048】

一実施例において、差動アンプ１１２に基準電流（バイアス電流）Ｉ_ＢＩＡＳを供給する電流源１１３を可変電流源で構成し、第２モードにおいて、基準電流Ｉ_ＢＩＡＳを小さくしてもよい。

【0049】

なおリニアレギュレータ１１０の構成は、図３のそれに限定されない。

【0050】

続いて、半導体集積回路１００の用途を説明する。

【0051】

図４は、実施形態に係る電源管理回路（ＰＭＩＣ：Power Management IC）２００を備える電子機器３００のブロック図である。電子機器３００は、民生機器であってもよいし、車載機器であってもよいし、産業機器であってもよい。

【0052】

ＰＭＩＣ２００は、複数ｎ個（ｎ≧２）の負荷３０２＿１～３０２＿ｎを有する電子機器３００に搭載され、複数の負荷３０２＿１～３０２＿ｎに適切な電源電圧Ｖ_ＯＵＴ１～Ｖ_ＯＵＴｎを供給する。負荷３０２の種類や個数は特に限定されない。たとえば複数の負荷３０２＿１～３０２＿ｎは、ＣＰＵ（Central Processing Unit）やＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）、オーディオ回路、ディスプレイドライバなどが例示される。１個の負荷３０２に対応する構成や機能の単位を、チャンネルＣＨと表記する。ｎをチャンネル数と称する。

【0053】

電子機器３００は、マイクロコントローラ３１０を備える。負荷３０２のいくつかは、マイクロコントローラ３１０の内部に設けられる複数のブロック（ＣＰＵブロック、メモリブロック）であってもよい。あるいは複数の負荷３０２＿１～３０２＿ｎは、別々のデバイスであってもよい。

【0054】

電子機器３００を正常に動作させるためには、複数の負荷３０２を所定の順序で起動する必要があり、したがってそれらの部品に対する電源電圧のオン、オフのシーケンスは、数μｓのオーダーで正しく制御する必要がある。たとえばＲＡＭに対する電源供給は、ＣＰＵがＲＡＭにアクセスする前に完了していなければならない。

【0055】

ＰＭＩＣ２００は、主として、制御ロジック２１０、複数の電源回路２２０＿１～２２０＿ｎ、インタフェース回路２３０、複数のキャパレスＬＤＯ２４０，２４２，２４４、オシレータ２５０を備え、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。

【0056】

複数の電源回路２２０＿１～２２０＿ｎは、複数の負荷３０２＿１～３０２＿ｎに対応する。複数の電源回路２２０＿１～２２０＿ｎは、個別にオン、オフが切りかえ可能に構成される。電源回路２２０は、昇圧型、降圧型、昇降圧型のＤＣ／ＤＣコンバータであってもよいし、ＬＤＯ（Low Drop Output）などのリニアレギュレータであってもよいし、あるいはチャージポンプ回路などであってもよい。当業者であれば電源回路２２０を構成する部品の一部、たとえばインダクタやトランス、平滑キャパシタ、フィードバック用の抵抗、スイッチング素子などが、チップ部品やディスクリート部品で構成され、ＰＭＩＣ２００のＩＣ外部に外付けされることが理解される。

【0057】

制御ロジック２１０は、ＰＭＩＣ２００を統合的に制御する。制御ロジック２１０の主たる機能のひとつはシーケンサである。制御ロジック２１０は、電子機器３００の動作モードの変更に関連するイベントを検出すると、電源回路２２０＿１～２２０＿ｎの状態を変化させる。ここでの動作モードは、通常動作、休止、スタンバイ、シャットダウンなどが例示される。どのような動作モードをサポートするかは、電子機器３００の種類などに応じており、本開示において限定されない。

【0058】

たとえば制御ロジック２１０は、起動イベントを検出すると、複数の電源回路２２０＿１～２２０＿ｎを、所定の順序および所定の時間間隔で起動する。

【0059】

また制御ロジック２１０は、シャットダウンイベントを検出すると、複数の電源回路２２０＿１～２２０＿ｎを、所定の順序および所定の時間間隔で停止する。

【0060】

また制御ロジック２１０は、スタンバイイベントを検出すると、複数の電源回路２２０＿１～２２０＿ｎのうちのいくつかを停止状態に遷移させる。反対に制御ロジック２１０は、スタンバイ復帰イベントを検出すると、複数の電源回路２２０＿１～２２０＿ｎのうちのいくつかを停止状態から動作状態に遷移させる。

【0061】

オシレータ２５０は、クロック信号ＣＬＫを生成する。制御ロジック２１０は、このクロック信号ＣＬＫと同期して、信号処理を実行する。またクロック信号ＣＬＫは、複数の電源回路２２０＿１～２２０＿ｎのうち、昇圧コンバータ、降圧コンバータや昇降圧コンバータなどのスイッチング電源（ＤＣ／ＤＣコンバータ）に供給される。図４の例では、電源回路２２０＿ｎがＤＣ／ＤＣコンバータである。ＤＣ／ＤＣコンバータは、重負荷状態において、クロック信号ＣＬＫを分周して周期信号を生成し、この周期信号にもとづいて、ＰＷＭ（パルス幅変調）モードで動作する。またＤＣ／ＤＣコンバータは、軽負荷状態において、ＰＦＭ（パルス周波数変調）モードで動作する。

【0062】

キャパレスＬＤＯ２４０は、電源ライン２０２を介して、制御ロジック２１０およびインタフェース回路２３０に、内部電源電圧Ｖ_ＤＤを供給する。電源ライン２０２には、外付けのキャパシタは接続されない。キャパレスＬＤＯ２４２＿１～２４２＿ｎはそれぞれ、対応する電源回路２２０に内部電源電圧Ｖ_ＤＤを供給する。キャパレスＬＤＯ２４４は、オシレータ２５０に内部電源電圧Ｖ_ＤＤを供給する。キャパレスＬＤＯ２４２、２４４の出力にも、外付けのキャパシタは接続されない。

【0063】

図４の制御ロジック２１０およびインタフェース回路２３０は、図１のデジタル回路１３０に対応する。特に制御ロジック２１０およびインタフェース回路２３０のうち、クロック信号ＣＬＫと同期して動作する部分は、順序回路１３２に対応し、残りの部分は、組み合わせ回路１３４に対応する。また図４のオシレータ２５０は、図１のオシレータ１２０に対応する。図４のキャパレスＬＤＯ２４０は、図１のリニアレギュレータ１１０に対応しており、第１モードと第２モードが切りかえ可能となっている。

【0064】

以上がＰＭＩＣ２００の構成である。電源回路２２０＿１～２２０＿ｎの起動シーケンス中は、制御ロジック２１０がアクティブである。起動シーケンスが完了した後、制御ロジック２１０は、ＤＣ／ＤＣコンバータである電源回路２２０＿ｎの動作モードを監視する。制御ロジック２１０は、電源回路２２０＿ｎがＰＦＭモードに移行すると、オシレータイネーブル信号ＯＳＣ＿ＥＮをネゲートし、オシレータ２５０を停止する。また制御ロジック２１０は、オシレータイネーブル信号ＯＳＣ＿ＥＮと連動して、キャパレスＬＤＯ２４０に対するモード制御信号ＬＤＯ＿ＭＯＤＥを制御する。

【0065】

以上がＰＭＩＣ２００の構成である。このＰＭＩＣ２００によれば、キャパレスＬＤＯを利用することにより、平滑キャパシタを接続するためのピンを削減できる。また制御ロジック２１０のシーケンス制御が完了し、かつＤＣ／ＤＣコンバータがＰＦＭで動作する状況では、オシレータ２５０を停止することで消費電力を削減できる。

【0066】

（変形例）
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。

【0067】

（変形例１）
本開示の用途はＰＭＩＣには限定されず、１チャンネルの電源回路のコントローラ回路にも適用できる。あるいはＤＣ／ＤＣコンバータを内蔵するＦＰＧＡ（Field Programable Gate Array）や、さまざまなＡＳＩＣの内蔵電源のコントローラ回路にも適用可能である。

【0068】

本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。

【符号の説明】

【0069】

１００ 半導体集積回路
１０２ 電源ライン
１１０ リニアレギュレータ
１１２ 差動アンプ
１１４ カレントミラー回路
１１６ 出力キャパシタ
１２０ オシレータ
１３０ デジタル回路
１３２ 順序回路
１３４ 組み合わせ回路
２００ ＰＭＩＣ
２１０ 制御ロジック
２２０ 電源回路
２３０ インタフェース回路
２４０ キャパレスＬＤＯ
２５０ オシレータ

【図1】

【図2】

【図3】

【図4】