特開 2023-148803 半導体記憶装置及びメモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023148803

(43)【公開日】2023-10-13

(54)【発明の名称】半導体記憶装置及びメモリシステム

(51)【国際特許分類】

   G11C 16/10 20060101AFI20231005BHJP

   G06F 12/00 20060101ALI20231005BHJP

   G11C 5/04 20060101ALI20231005BHJP

   G11C 7/10 20060101ALI20231005BHJP

   H10B 99/00 20230101ALI20231005BHJP

   H10B 69/00 20230101ALI20231005BHJP

【ＦＩ】

G11C16/10 170

G06F12/00 564A

G06F12/00 597U

G11C5/04 210

G11C7/10 515

H01L27/10 495

H01L27/115

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2022057039

(22)【出願日】2022-03-30

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】弁理士法人イトーシン国際特許事務所

(72)【発明者】

【氏名】阿部 光弘

(72)【発明者】

【氏名】平嶋 康伯

(72)【発明者】

【氏名】本間 充祥

【テーマコード（参考）】

5B160

5B225

5F083

【Ｆターム（参考）】

5B160CC06

5B160MM01

5B160NA01

5B225CA25

5B225DE06

5B225DE20

5B225EA05

5B225FA02

5F083EP76

(57)【要約】

【課題】 ピーク電流を抑制する。
【解決手段】 実施形態の半導体記憶装置は、第１パッドと、第１クロックを生成するクロック生成回路と、前記第１クロックを前記第１パッドから出力する出力回路と、前記第１クロックに基づいて生成される複数の時間スロットのうちの１つを特定時間スロットとして指定する指定回路と、動作が指示されたときに、電流ピークが生じる部分動作の実行を前記特定時間スロットに応じたタイミングで実行するピーク制御回路と、を具備する。
【選択図】図５

【特許請求の範囲】

【請求項1】

第１パッドと、
第１クロックを生成するクロック生成回路と、
前記第１クロックを前記第１パッドから出力する出力回路と、
前記第１クロックに基づいて生成される複数の時間スロットのうちの１つを特定時間スロットとして指定する指定回路と、
動作が指示されたときに、電流ピークが生じる部分動作の実行を前記特定時間スロットに応じたタイミングで実行するピーク制御回路と、
を具備する半導体記憶装置。

【請求項2】

前記ピーク制御回路は、前記電流ピークが生じる部分動作の実行を前記特定時間スロットに応じたタイミングまで待機させる、
請求項１に記載の半導体記憶装置。

【請求項3】

前記クロック生成回路、前記出力回路、前記指定回路及び前記ピーク制御回路は、第１コマンドの受信によって動作を開始する、
請求項１に記載の半導体記憶装置。

【請求項4】

前記クロック生成回路は、
発振器と、
前記発振器の出力を分周する分周器と、
を含む請求項１に記載の半導体記憶装置。

【請求項5】

前記分周器は、分周周期の情報に基づいて、前記第１クロックを生成し、
前記指定回路は、前記複数の時間スロットの総数の情報及び前記特定時間スロットの情報に基づいて、前記特定時間スロットを指定する、
請求項４に記載の半導体記憶装置。

【請求項6】

前記出力回路は、リーダーに指定された場合に動作し、フォロワーに指定された場合には前記第１コマンドの受信に拘わらず動作しない、
請求項３に記載の半導体記憶装置。

【請求項7】

リーダー又はフォロワーを指定するための情報、前記分周周期の情報、前記複数の時間スロットの総数の情報及び前記特定時間スロットの情報の少なくとも１つを記録するメモリ、
を更に具備する請求項５に記載の半導体記憶装置。

【請求項8】

特定の伝送フォーマット従って、リーダー又はフォロワーを指定するための情報、前記分周周期の情報、前記複数の時間スロットの総数の情報及び前記特定時間スロットの情報の少なくとも１つを受信する、
請求項５に記載の半導体記憶装置。

【請求項9】

前記分周周期の情報及び前記複数の時間スロットの総数の情報は、ブロードキャストコマンドとして受信され、
前記リーダー又はフォロワーを指定するための情報及び前記特定時間スロットの情報は、個別コマンドとして受信される、
請求項５に記載の半導体記憶装置。

【請求項10】

請求項１の複数の半導体記憶装置と、
前記複数の半導体記憶装置を制御するメモリコントローラと、
を含むメモリシステム。

【請求項11】

前記メモリコントローラは、前記複数の半導体記憶装置のうちのリーダーの半導体記憶装置を指定するための情報、前記分周器の分周周期の情報、前記複数の時間スロットの総数の情報及び前記特定時間スロットの情報の少なくとも１つを前記半導体記憶装置に送信する、
請求項１０に記載のメモリシステム。

【請求項12】

前記メモリコントローラは、前記分周器の分周周期の情報、前記複数の時間スロットの総数の情報をブロードキャストコマンドによって送信し、
前記リーダー又はフォロワーを指定するための情報及び前記特定時間スロットの情報を前記複数の半導体記憶装置のそれぞれに個別に送信する、
請求項１１に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置及びメモリシステムに関する。

【背景技術】

【0002】

近年、半導体記憶装置としてＮＡＮＤ型メモリが普及している。

【0003】

このような半導体記憶装置においては、ピーク電流を抑制するという要求がある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１２－５８８６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本実施形態は、ピーク電流を抑制することができる半導体記憶装置及びメモリシステムを提供する。

【課題を解決するための手段】

【0006】

実施形態の半導体記憶装置は、第１パッドと、第１クロックを生成するクロック生成回路と、前記第１クロックを前記第１パッドから出力する出力回路と、前記第１クロックに基づいて生成される複数の時間スロットのうちの１つを特定時間スロットとして指定する指定回路と、動作が指示されたときに、電流ピークが生じる部分動作の実行を前記特定時間スロットに応じたタイミングで実行するピーク制御回路と、を具備する。

【図面の簡単な説明】

【0007】

【図1】実施形態に関わるメモリシステムの構成例を示すブロック図。

【図2】メモリチップ２を積層配置したメモリデバイスの構造例を説明するための模式な断面図。

【図3】複数のパッケージを有するメモリシステムの構成例を示すブロック図。

【図4】１つのパッケージの構成例を示す説明図。

【図5】本実施形態の不揮発性メモリの構成例を示すブロック図。

【図6】入出力回路２２の構成の一部を示す回路図。

【図7】ロジック制御回路２１の構成の一部を示す回路図。

【図8】ピークイネーブル信号の発生を説明するための説明図。

【図9】ピークイネーブル信号の発生を説明するための説明図。

【図10】ピーク動作制御を説明するための説明図。

【図11】ピーク動作において生じる電流を説明するための説明図。

【図12】ピーク動作において生じる電流を説明するための説明図。

【図13】特定のメモリチップ２におけるピーク動作制御を説明するための説明図。

【図14】本発明の他の実施形態を示す説明図。

【図15】ＳｅｔＦｅａｔｕｒｅシーケンスを示すタイミングチャート。

【図16】ＳｅｔＦｅａｔｕｒｅシーケンスを示すタイミングチャート。

【発明を実施するための形態】

【0008】

以下、図面を参照して本発明の実施の形態について詳細に説明する。

【0009】

（第１の実施の形態）
本実施の形態は、マルチチップ構成の半導体記憶装置において、特定のチップをリーダーとし、他のチップをフォロワーとして、リーダーが発生するクロックを全チップで利用して、各チップの動作を制御可能とすることにより、ピーク電流を抑制するものである。

【0010】

（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と１つ以上のＮＡＮＤ型不揮発性メモリを備える。図１では４つのＮＡＮＤ型不揮発性メモリ２Ａ～２Ｄを備える例を示している。以下、４つのＮＡＮＤ型不揮発性メモリ２Ａ～２Ｄを区別する必要がない場合には代表してＮＡＮＤ型不揮発性メモリ２という。また、ＮＡＮＤ型不揮発性メモリのことを単に不揮発性メモリともいう。メモリシステムは、図示しないホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。各不揮発性メモリ２は、チップ化されている。以下の説明では、不揮発性メモリ２をメモリチップ２とも記載する。このようなメモリチップ２は、メモリデバイス内において、積層配置されることがある。

【0011】

図２はメモリチップ２を積層配置したメモリデバイスの構造例を説明するための模式な断面図である。図２は、ｎ個のメモリチップ２_１、２_２、…、２_ｎが配線基板７上に積層されている例を示している。ｎ個のメモリチップ２_１、２_２、…、２_ｎを区別する必要がない場合には、メモリチップ２という。メモリデバイス５は、複数のメモリチップ２によって、高い記憶密度及び大きい記憶容量を実現する。

【0012】

複数のメモリチップ２は、パッケージのサイズ（面積）を小さくするために、基板上に積層されている。積層されたメモリチップ２は、ボンディングワイヤ６又は貫通電極などを用いて、互いに接続されている。

【0013】

例えば、図２に示すように、ボンディングワイヤ６によって、上層のメモリチップ２_ｎと下層のメモリチップ２_ｎ－１とが接続される場合、上層のメモリチップ２_ｎが、下層のメモリチップ２_ｎ－１に対して一定間隔ずらして、積層される。これによって、下層のメモリチップ２_ｎ－１に設けられたパッド４Ａが上層のメモリチップ２_ｎに覆われること無く、露出される。

【0014】

例えば、各メモリチップ２のパッド４Ａは、共通のボンディングワイヤ６に接続され、配線基板７の端子５に接続される。このように、複数のメモリチップ２は、各信号の入出力のための配線を共有している。このため、複数のメモリチップ２は、個別にデータ線を駆動できない。したがって、データ線を共有する複数の不揮発性メモリ（及びコントローラ）のうち、データの出力が可能なチップは、１つのチップのみである。

【0015】

（ピーク電流）
図２のようなマルチチップ構成を採用した場合において、複数のメモリチップ２のセル動作のタイミングが一致することがある。この場合には、セル動作に伴って各メモリチップ２に生じる電流ピークが同時に発生して、全体として想定以上のピーク電流が発生してしまうことがある。そこで、各メモリチップ２毎に電流ピークが発生してよい期間を管理するＴＤＰＰＭ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｐｅａｋ Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ）が採用されることがある。

【0016】

しかしながら、この管理方法では、全メモリチップ２に共通のクロックを与えてセル動作を管理する必要がある。従来、ＴＤＰＰＭでは、コントローラから全メモリチップ２に対して共通クロック供給する。このため、クロック供給のための端子や配線の増加が生じ、コントローラの負荷が増大するという欠点があった。

【0017】

そこで、各メモリチップ２において、チップ内部で発生する内部クロックを用いてピークの発生期間を管理する手法も考えられる。しかしこの場合には、それぞれの内部クロックを所定期間毎に同期させる必要があり、しかも、長時間動作の場合には、確実なピーク電流の管理を行うことはできない。

【0018】

（リーダーとフォロワー）
そこで、本実施形態においては、全メモリチップ２のうち特定のメモリチップ（以下、リーダーともいう）にクロックを発生させ、当該リーダーが発生するクロックを、全メモリチップ２に共通接続された端子を利用して他の全てのメモリチップ（以下、フォロワーともいう）に供給することで、安定的にピーク電流の発生期間の管理を行うＴＤＰＰＭを可能にする。

【0019】

図１において、不揮発性メモリ（メモリチップ）２は、データを不揮発に記憶する半導体記憶装置である。図１に示すように、メモリコントローラ１と各不揮発性メモリ２とはＮＡＮＤバスを介して接続される。メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により接続される。

【0020】

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

【0021】

メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。

【0022】

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。

【0023】

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。

【0024】

なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

【0025】

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

【0026】

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

【0027】

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

【0028】

ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。

【0029】

ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。

【0030】

メモリコントローラ１のプロセッサ１２は、メモリインターフェイス１５を制御して、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ、／ＤＱＳを不揮発性メモリ２に送信する。メモリコントローラ１から不揮発性メモリ２へ送信される信号ＤＱ＜７：０＞には、コマンド、アドレス及びデータが含まれる。このデータは、不揮発性メモリ２の各種動作モードの設定値であるＳｅｔＦｅａｔｕｒｅ（セットフィーチャー）データと、後述するメモリセルアレイ２３への書き込み動作の対象となる書き込みデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、データ転送に同期して発生する読み出し及び書き込みタイミングを示す同期制御信号である。

【0031】

プロセッサ１２は、メモリインターフェイス１５を制御して、チップイネーブル信号／ＣＥ、信号ＣＬＥ、信号ＡＬＥ、信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥを不揮発性メモリ２に送信する。信号／ＣＥは、各不揮発性メモリ２を動作状態にするための信号である。ライトイネーブル信号／ＷＥは、書き込みを許可する信号であり、不揮発性メモリ２はこの信号／ＷＥを受信することでコマンド及びアドレスの取り込みを行う。即ち、信号／ＷＥは取り込み信号と呼んでもよい。コマンドラッチイネーブル信号ＣＬＥは、コマンドのラッチを許可する信号であり、アドレスラッチイネーブル信号ＡＬＥは、アドレスのラッチを許可する信号である。

【0032】

先頭に記号"／"が付された信号 は、アクティブ・ローまたは不論理であることを示す。すなわち、先頭に記号“／”が付されていない信号は、“Ｈ”レベルのときにアクティブになるのに対して、先頭に記号“／”が付された信号は、“Ｌ”レベルのときにアクティブになる。

【0033】

一方、不揮発性メモリ２は、後述する入出力回路２２によって、メモリコントローラ１からの各種信号を受信すると共に、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ、／ＤＱＳをメモリコントローラ１に送信する。また、不揮発性メモリ２は、信号Ｒ／Ｂをメモリコントローラ１に送信する。レディー・ビジー信号Ｒ／Ｂは、外部からの命令を受け付けることが可能なレディー状態であるか、外部からの命令を受け付けることができないビジー状態であるかを示す。

【0034】

なお、メモリコントローラ１は、ライトプロテクト信号／ＷＰを出力可能であるが、本実施形態においては、各メモリチップ２においては、ライトプロテクト信号／ＷＰの伝送に用いる端子（パッド）／ＷＰを相互に共通接続することから、各メモリチップ２においてライトプロテクト信号／ＷＰは受信されない。

【0035】

４つのメモリチップ２は、パッケージ化されることがある。図１の例は、１つのメモリコントローラ１によって、１パッケージに含まれる４つのメモリチップ２を制御するものである。また、１つのメモリコントローラ１によって、複数のパッケージに含まれるメモリチップ２を制御することもある。

【0036】

図３はこの場合の例を示すブロック図である。また、図４は１つのパッケージの構成例を示す説明図である。

【0037】

図３に示すように、メモリコントローラ１と各パッケージＰ０～ＰＮ－１（以下、これらのパッケージを区別する必要が無い場合にはパッケージＰという）は、ＮＡＮＤバスによって接続され、ライトプロテクト信号／ＷＰを除く各信号がメモリコントローラ１とパッケージＰ内の各メモリチップ２との間で伝送される。また、メモリコントローラ１と各パッケージＰとの間にはチップイネーブル信号／ＣＥを個別に供給する配線が設けられる。各パッケージＰには、所定の電源から電源電圧が供給される。

【0038】

本実施形態においては、ライトプロテクト信号／ＷＰを受信するための端子／ＷＰは、上述したように、各パッケージＰ内の各メモリチップ２同士の接続に用いられる。

【0039】

図４に示すように、各パッケージＰは、複数のメモリチップ２（ＬＵＮ０～ＬＵＮ３）を有する。なお、図４では４つのメモリチップ２によりパッケージＰが構成される例を示しているが、パッケージＰに含まれるメモリチップ２の数は限定されるものではない。図４に示すように、ライトプロテクト信号／ＷＰを除く各種信号及び電源を供給する各種配線は、パッケージＰ内の各メモリチップ２で共有される。すなわち、パッケージＰにおいては、信号ＡＬＥ，ＣＬＥ，ＤＱ，ＤＱＳ，／ＤＱＳ，／ＷＥ，／ＲＥ，ＲＥ等が共有される、これらの信号線が供給されるグループをチャネルともいう。即ち、図４の例では１パッケージＰによってチャネルが構成される。図４の例ではパッケージＰ内は１つのチップイネーブル信号／ＣＥのみが供給されるが、１つのパッケージＰ内が複数のチップイネーブル信号／ＣＥにより駆動されるグループを有することもある。

【0040】

１つのチップイネーブル信号／ＣＥにより駆動されるグループの各メモリチップ２を選択するために、チップアドレスが用いられる。図４の例では、チップイネーブル信号／ＣＥによる選択されるメモリチップ２は４つであるので、２ビットのチップアドレスによってメモリチップ２を特定できる。なお、チップアドレスによって特定されるメモリチップ２をＬＵＮという。図４の例は、１つのパッケージＰに、ＬＵＮ０～ＬＵＮ３の４つのＬＵＮが存在する例を示している。

【0041】

（不揮発性メモリの構成）
図５は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ（メモリチップ）２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、アドレスレジスタ２６ａ、コマンドレジスタ２６ｂ、制御回路２７、電圧生成回路２８、Ｒ／Ｂ信号生成回路３０、入出力用パッド群３２、ロジック制御用パッド群３３を備えている。

【0042】

メモリセルアレイ２３は、複数のブロック（メモリブロック）を備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。

【0043】

入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

【0044】

ロジック制御用パッド群３３は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ及びリードイネーブル信号ＲＥ、／ＲＥに対応する複数の端子（パッド）を備えている。

【0045】

本実施形態においては、ライトプロテクト信号／ＷＰに対応する端子（パッド）／ＷＰは、リーダーとフォロワーとの間のクロックＣＫの伝送に用いられる。

【0046】

ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ及び読み出しイネーブル信号ＲＥ、／ＲＥ）を受信する。また、Ｒ／Ｂ信号生成回路３０は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー・ビジー信号Ｒ／Ｂを送信する。

【0047】

アドレスレジスタ２６ａは、アドレスを保持する。コマンドレジスタ２６ｂは、コマンドを保持する。アドレスレジスタ２６ａ、２６ｂは、例えばＳＲＡＭにより構成される。

【0048】

不揮発性メモリ２は、外部から種々の動作電源、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓが供給される。なお、電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば２．５Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

【0049】

制御回路２７は、コマンドレジスタ２６ｂからコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２の各部を制御する。

【0050】

電圧生成回路２８は、制御回路２７に制御されて、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。

【0051】

ロウデコーダ２５は、レジスタ２６ａからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

【0052】

センスアンプ２４のセンスアンプユニット群２４Ａは、レジスタ２６ａからカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプユニット群２４Ａは、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。

【0053】

センスアンプ２４は、データレジスタ２４Ｂを有しており、データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。

【0054】

入出力回路２２は、ロジック制御回路２１によって制御されて、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）及び信号ＤＱＳ、／ＤＱＳを送受信する。

【0055】

図６は入出力回路２２の構成の一部を示す回路図である。図６に示すように、入出力回路２２は、入出力用パッド群３２の各端子毎に、入力レシーバ２２ａ及び出力ドライバ２２ｂを有する。入力レシーバ２２ａは、各端子を介して入力された信号を受信し、出力ドライバ２２ｂは、各端子を介して出力する信号を送信する。

【0056】

入出力回路２２は、信号ＤＱＳ、／ＤＱＳとともに信号ＤＱが与えられると、当該信号ＤＱＳ、／ＤＱＳに同期して、信号ＤＱをデータとして受信するように構成される。また、入出力回路２２は、ロジック制御回路２１に与えられる信号ＲＥに対応して、メモリセルアレイ２３から読み出されたデータを信号ＤＱとして信号ＤＱＳ、／ＤＱＳとともにメモリコントローラ１へ送信する。

【0057】

入出力回路２２は、ロジック制御回路２１に制御されて、信号／ＷＥに対応した信号転送や信号ＤＱＳ、／ＤＱＳに対応した信号転送を可能にする。入出力回路２２は、ロジック制御回路２１に制御されて、受信した各種信号をアドレスレジスタ２６ａ又はコマンドレジスタ２６ｂに出力する。

【0058】

ロジック制御回路２１は、アドレスＣａｄｄによって、自身の不揮発性メモリ２との間の信号転送がメモリコントローラ１により指定されているか否かを判定する。ロジック制御回路２１は、信号ＣＬＥに対応して入出力回路２２を制御して、信号ＤＱとして受信したコマンドをコマンドレジスタ２６ｂに出力可能にする。ロジック制御回路２１は、信号ＡＬＥに対応して入出力回路２２を制御して、信号ＤＱとして受信したアドレスをアドレスレジスタ２６ａに出力可能にする。ロジック制御回路２１は、信号／ＷＥに同期して、入出力回路２２に受信された信号を各部に出力させて書き込みを可能にする。

【0059】

制御回路２７は、コマンドレジスタ２６ｂからコマンドが与えられると、当該コマンドを解析して、解析結果に基づいてロジック制御回路２１を制御する。

【0060】

（ピーク動作制御）
本実施形態においては、制御回路２７は、ピーク制御開始コマンドが入力されると、ＴＤＰＰＭによるピーク管理を実行するようになっている。

【0061】

メモリセルアレイ２３には、システムの動作を設定するためのシステム情報を記憶する領域（以下、ＲＯＭ領域という）が設けられる。本実施形態においては、ＲＯＭ領域には、ＴＤＰＰＭのためのピーク管理情報も記憶されるようになっている。ＴＤＰＰＭにおいては、クロックＣＫに同期した時間スロット（以下、単にスロットという）であって、所定のスロット数（以下、スロット総数という）の周期でスロットを指定する番号（以下、スロット番号という）が一巡するスロットを設定する。メモリチップ２毎にピーク電流を発生してよいスロットを特定することで、ピーク電流の管理（ピーク動作制御）が行われる。

【0062】

ＲＯＭ領域に記憶されるピーク管理情報としては、ＴＤＰＰＭの制御に用いるクロック周波数を設定すための分周周期の情報、スロット番号が一巡する周期を示すスロット総数の情報、電流ピークを発生してよいスロットを指定するスロット割当番号の情報、リーダーかフォロワーかを示すリーダー・フォロワー情報がある。なお、スロット割当番号の情報及びリーダー・フォロワー情報は、メモリチップ２毎に設定される。

【0063】

ピーク管理情報を含むシステム情報は、メモリシステムまたはメモリチップ２が起動した直後に実行されるパワー・オン・リードによって読み出される。メモリチップ２は、パワー・オン・リードによりＲＯＭ領域から読み出されたシステム情報及びピーク管理情報を用いて、ユーザデータの書き込み動作及び読み出し動作を制御する。

【0064】

制御回路２７は、ピーク制御回路２７ａ及びＲＯＭレジスタ２７ｂを有する。ＲＯＭレジスタ２７ｂは、パワー・オン・リードによって読み出されたシステム情報及びピーク管理情報を保持する。ピーク制御回路２７ａは、メモリチップ２内に流れる電流のピークが発生するタイミングを制御する。即ち、ピーク制御回路２７ａは、メモリチップ２における動作のうち電流ピークが発生する部分動作（以下、ピーク動作という）の実行を許可するピークイネーブル信号が入力されるまで、ピーク動作を保留する。例えば、リード動作においては、電流ピーク制御の対象となる部分動作（ピーク動作）としてチャネルクリーン動作がある。ピーク制御回路２７ａは、このチャネルクリーン動作等のピーク動作については、ピークイネーブル信号の入力を待って実行させるための制御（ピーク動作制御）を行うことにより、ピーク電流が想定以上に増大することを防止するようになっている。なお、ピーク制御回路２７ａは、適宜のタイミング調整によって、ピーク動作をピークイネーブル信号が入力されるタイミングに対応するタイミングで実行するようになっていてもよい。

【0065】

制御回路２７は、ピークイネーブル信号を発生させるために、ＲＯＭレジスタ２７ｂに記憶されているピーク管理情報をロジック制御回路２１に出力する。

【0066】

（ピーク動作制御に関するロジック制御回路の構成）
図７はロジック制御回路２１の構成の一部を示す回路図である。ロジック制御回路２１は、ロジック制御用パッド群３３の各端子毎に、入力レシーバ２１ａを有する。入力レシーバ２１ａは、各端子を介して入力された信号を受信する。また、ロジック制御回路２１は、ロジック制御用パッド群３３中の端子／ＷＰに対応して出力ドライバ２１ｂを有する。入力レシーバ２１ａは各端子を介して入力された信号を受信する。なお、端子／ＷＰに対応する入力レシーバ２１ａは、後述するように、他のメモリチップ２の端子／ＷＰから送信されたクロックＣＫを受信し、出力ドライバ２１ｂは、端子／ＷＰを介して他のメモリチップ２に与えるクロックＣＫを送信する。

【0067】

図５に示すように、ロジック制御回路２１は、入出力回路２２を制御するための回路部の他に、制御部４１、クロック（ＣＬＫ）発振器４２、分周器４３、出力回路４４、入力回路４５、マルチプレクサ４６及びピーク動作許可回路４７を含む。なお、入力回路４５は図７の入力レシーバ２１ａに相当し、出力回路４４は図７の出力ドライバ２１ｂに相当する。制御部４１は、ロジック制御回路２１の全体を制御する。制御部４１はＣＰＵやＦＰＧＡ（Field Programmable Gate Array）等を用いたプロセッサによって構成されていてもよい。制御部４１は、図示しないメモリに記憶されたプログラムに従って動作して各部を制御するものであってもよいし、ハードウェアの電子回路で機能の一部又は全部を実現するものであってもよい。制御部４１は、ピーク管理情報に基づいて、各部を制御する。

【0068】

クロック発振器４２は、所定周波数のクロックを生成して分周器４３に出力する。分周器４３は、制御部４１によりピーク管理情報中の分周周期の情報に基づいて分周数が指定されて、クロック発振器４２の出力クロックを分周してクロックＣＫを発生する。分周器４３は分周して得たクロックＣＫを出力回路４４及びマルチプレクサ４６に出力する。クロック発振器４２及び分周器４３によりクロック生成回路が構成される。

【0069】

出力回路４４は、制御部４１に制御されて、分周器４３からのクロックＣＫを端子／ＷＰに出力する。また、入力回路４５は、制御部４１に制御されて、端子／ＷＰを介して入力されたクロックＣＫを受信する。入力回路４５は、受信したクロックＣＫをマルチプレクサ４６に出力する。

【0070】

マルチプレクサ４６は、制御部４１に制御されて、分周器４３からのクロックＣＫ又は入力回路４５により受信されたクロックＣＫの一方を選択してピーク動作許可回路４７に出力する。

【0071】

本実施形態においては、制御部４１は、ＲＯＭレジスタ２７ｂに記憶されたピーク管理情報中のリーダー・フォロワー情報に基づいて、リーダーに指定されたか又はフォロワーに指定されたかを判定する。リーダーに指定されたメモリチップの制御部４１は、クロック発振器４２、分周器４３、出力回路４４、マルチプレクサ４６及び許可動作許可回路４７を動作させる。また、フォロワーに指定されたメモリチップの制御部４１は、入力回路４５、マルチプレクサ４６及びピーク動作許可回路４７を動作させる。

【0072】

即ち、リーダーに指定されたメモリチップのロジック制御回路２１においては、出力回路４４によりクロックＣＫが端子／ＷＰを介して端子／ＷＰに接続された各メモリチップ２に出力される。また、フォロワーに指定されたメモリチップのロジック制御回路２１においては、入力回路４５が端子／ＷＰを介して他のメモリチップ２から出力されたクロックＣＫを受信する。リーダーに指定されたメモリチップの制御部４１は、マルチプレクサ４６に分周器４３が出力したクロックＣＫを選択させてピーク動作許可回路４７に与え、フォロワーに指定されたメモリチップの制御部４１は、マルチプレクサ４６に分周器４３が出力したクロックＣＫを選択させてピーク動作許可回路４７に与える。

【0073】

本実施形態においては、指定回路としてのピーク動作許可回路４７は、制御部４１に制御されて、ピーク電流が発生するタイミングを制御するためのピークイネーブル信号を発生する。例えば、ピーク動作許可回路４７は、シフトレジスタにより構成されていてもよい。ピーク動作許可回路４７は、スロット総数の情報に基づいてカウント値をリセットしながら、マルチプレクサ４６を介して入力されるクロックＣＫをカウントすることで、現在のスロット番号を認識する。ピーク動作許可回路４７は、制御部４１からスロット割当番号が与えられ、現在のスロット番号がスロット割当番号に到達するタイミングに同期してピークイネーブル信号を発生する。ピーク動作許可回路４７は、発生したピークイネーブル信号をピーク制御回路２７ａに出力する。

【0074】

図８及び図９はピークイネーブル信号の発生を説明するための説明図である。

【0075】

図８の例は、スロット総数が４で、ある特定のメモリチップ２に設定されるスロット割当番号が０の例である。また、図９の例は、スロット総数が８で、ある特定のメモリチップ２に設定されるスロット割当番号が２の例である。

【0076】

上述したように、ピーク動作許可回路４７は、スロット総数でカウント値をリセットしながらクロックＣＫをカウントすることで、現在のスロット番号を得る。即ち、図８の例では、スロット番号、０，１，２，３，０，１，…が得られる。ピーク動作許可回路４７は、現在のスロット番号がスロット割当番号に到達するタイミングでピークイネーブル信号を発生する。図８の例ではスロット割当番号が０であるので、カウント値が０になる毎に、Ｈレベルとなるピークイネーブル信号が得られる。

【0077】

また、図９の例では、スロット番号として、０，１，２，３，４，５，６，７，０，１，…が得られる。図９の例ではスロット割当番号が２であるので、カウント値が２になる毎に、Ｈレベルとなるピークイネーブル信号が得られる。

【0078】

（動作）
次に、このように構成された実施の形態の動作について図１０から図１３を参照して説明する。図１０はピーク動作制御を説明するための説明図である。図１１及び図１２はピーク動作において生じる電流を説明するための説明図であり、図１３は特定のメモリチップ２におけるピーク動作制御を説明するための説明図である。

【0079】

図１０は横軸に時間をとり、メモリコントローラ１からのコマンドとＮ＋１個のメモリチップ２（図１０ではメモリチップＤｉｅ０～ＤｉｅＮ）のそれぞれのピーク動作制御によるピーク動作の期間を示している。なお、図１０の例はメモリセルアレイ２３のＲＯＭ領域に記憶されるピーク管理情報として、分周周期、スロット総数がＮ、各メモリチップＤｉｅ０～ＤｉｅＮ毎のスロット割当番号及びメモリチップＤｉｅ０がリーダーでその他のメモリチップＤｉｅ１～ＤｉｅＮがフォロワーであることを示す情報を含むものとする。

【0080】

電源投入後において、各メモリチップＤｉｅ０～ＤｉｅＮは、メモリコントローラ１から送信されたパワー・オン・リードコマンドＦＦｈを受信する。パワー・オン・リードコマンドＦＦｈは、チップアドレスＣａｄｄを伴わない。すなわち、各メモリチップＤｉｅ０～ＤｉｅＮはコマンドＦＦｈを受信すると、各メモリチップＤｉｅ０～ＤｉｅＮのチップアドレスに関係なく、パワー・オン・リード動作を実行する。各メモリチップＤｉｅ０～ＤｉｅＮは、コマンドＦＦｈを受信すると、それぞれのメモリセルアレイ２３のＲＯＭ領域からシステム情報及びピーク管理情報を読み出して、制御回路２７のＲＯＭレジスタ２７ｂに格納する。パワー・オン・リードコマンドＦＦｈのように、チップアドレスＣａｄｄを伴わないコマンドを、ブロードキャストコマンドともいう。これに対して、チップアドレスＣａｄｄを伴うコマンドを、個別コマンドともいう。

【0081】

図１０の例では、パワー・オン・リード（ＰＯＲ）により、メモリチップＤｉｅ０は、リーダーに設定され、スロット割当番号として０が設定される。また、メモリチップＤｉｅ１～ＤｉｅＮは、フォロワーに設定され、スロット割当番号としてそれぞれ１～Ｎが設定される。また、メモリチップＤｉｅ０～ＤｉｅＮには、クロック周期及びスロット総数の情報も設定される。

【0082】

各メモリチップＤｉｅ０～ＤｉｅＮの制御回路２７は、メモリコントローラ１から送信されるピーク制御開始コマンドＸＸｈの受信を待つ。このピーク制御開始コマンドＸＸｈも、チップアドレスＣａｄｄを伴わない。すなわち、各メモリチップＤｉｅ０～ＤｉｅＮはコマンドＸＸｈを受信すると、各メモリチップＤｉｅ０～ＤｉｅＮのチップアドレスに関係なく、ピーク制御開始を開始する。すなわち、本実施形態においては、ピーク制御開始コマンドの受信によって、各メモリチップ２はピーク動作制御を開始するようになっている。すなわちピーク制御開始コマンドＸＸｈはブロードキャストコマンドである、ピーク動作制御が必要な場合には、ピーク制御開始コマンドをメモリコントローラ１から送信させる。逆に言えば、ピーク動作制御が不要な場合には、メモリコントローラ１からのピーク制御開始コマンドの送信を保留することで、ピーク動作制御が実施されることを防止することができる。なお、ピーク制御開始コマンドによるピーク動作制御の開始の制御が不要な場合には、パワー・オン・リードの開始から所定時間経過後にピーク動作制御を開始するようになっていてもよい。各Ｄｉｅ０～ＤｉｅＮの制御回路２７は、ピーク制御開始コマンドを受信すると、ピーク管理情報をロジック制御回路２１の制御部４１に与えて、ピーク動作制御を開始させる。

【0083】

リーダーとして指定されたメモリチップＤｉｅ０の制御部４１は、クロック発振器４２、分周器４３、出力回路４４、マルチプレクサ４６及びピーク動作許可回路４７を動作させる。クロック発振器４２は、クロックを生成し、分周器４３は、分周周期によって指定された分周数でクロック発振器４２の発振クロックを分周し、クロックＣＫを出力する。図１０に示すように、出力回路４４は、クロックＣＫを端子／ＷＰを介して出力する。メモリチップＤｉｅ０～ＤｉｅＮの端子／ＷＰは、相互に接続されており、リーダーであるメモリチップＤｉｅ０からのクロックＣＫは、フォロワーである各メモリチップＤｉｅ１～ＤｉｅＮの端子／ＷＰに供給される。リーダーであるメモリチップＤｉｅ０のマルチプレクサ４６は、分周器４３からのクロックＣＫをピーク動作許可回路４７に出力する。

【0084】

フォロワーに設定されたメモリチップＤｉｅ１～ＤｉｅＮの制御部４１は、分周器４３、マルチプレクサ４６及びピーク動作許可回路４７を動作させる。メモリチップＤｉｅ１～ＤｉｅＮでは、入力回路４５が端子／ＷＰを介して入力されたクロックＣＫを受信してマルチプレクサ４６に与える。メモリチップＤｉｅ１～ＤｉｅＮのマルチプレクサ４６は、入力回路４５が受信したクロックＣＫをピーク動作許可回路４７に出力する。

【0085】

こうして、メモリチップＤｉｅ０～ＤｉｅＮのそれぞれのピーク動作許可回路４７には、共通のクロックＣＫが入力される。ピーク動作許可回路４７は、スロット総数でカウント値をリセットしながらクロックＣＫをカウントする。これにより、図１０に示すように、クロックＣＫに同期してスロット０～Ｎが設定される。ピーク動作許可回路４７は、スロット番号がスロット割当番号に一致すると、ピークイネーブル信号を発生する。

【0086】

図１０の斜線部はピークイネーブル信号がアクティブになる期間を示しており、各Ｄｉｅ０～ＤｉｅＮのピーク動作許可回路４７は、それぞれ、スロット番号０，１，２，…Ｎで示すスロットに対応するタイミングでピークイネーブル信号を発生して、ピーク制御回路２７ａに与える。こうして、各Ｄｉｅ０～ＤｉｅＮのピーク制御回路２７ａは、それぞれ割り当てられたスロット割当番号に対応するスロット期間にピーク電流を発生させるピーク動作制御を行う。

【0087】

図１１及び図１２はメモリセルアレイ２３を構成する各配線の電圧変化の一例を示している。図１１はプログラム動作における電圧変化の結果により生じるピーク電流の発生を示し、図１２は読み出し動作における電圧変化の結果により生じるピーク電流の発生を示している。

【0088】

メモリセルアレイ２３には、ワード線ＷＬ、ビット線ＢＬ、選択ゲート線ＳＧＤ，ＳＧＳ等の配線が設けられており、図１１はプログラム動作時におけるこれらの配線の電圧変化を示している。即ち、書き込み対象のブロックＢＬＫ（選択ブロックＢＬＫ）については、プログラム電圧Ｖｐｇｍの印加前の時刻ｔ１１～ｔ１２にチャネルプリチャージ期間が設けられ、この期間に選択ゲート線ＳＧＤを例えば５Ｖにする。チャネルプリチャージ期間の終了後に、選択されていないワード線（非選択ＷＬ）に比較的高い電圧Ｖｐａｓｓが印加され、更に、書き込み対象のワード線（選択ＷＬ）に高い電圧Ｖｐｇｍが印加される。このようなプログラム動作において、チャネルプリチャージ期間の開始時、電圧Ｖｐａｓｓの印加開始時及び電圧Ｖｐｇｍの印加開始時等に対応して電流ピークが発生する。

【0089】

図１２に示すように、読み出し動作（ベリファイ動作）時には、時刻ｔ２１～ｔ２２において、ディスターブ防止期間（ＵＳＴＲＤＩＳ期間）が設定され、この期間には、選択ブロックの選択ワード線ＷＬ（以下、ＷＬ＿ｓｅｌとも示す）に読み出し電圧Ｖｒが印加される。ディスターブ防止期間の終了後に読み出し期間（時刻ｔ２２以降）が設定され、読み出し期間において、選択ブロックの選択ゲート線ＳＧＤ＿ｓｅｌ、ＳＧＤ＿ｕｓｅｌ、及び、ＳＧＳに対して、電圧ＶＳＧ（例えば、５Ｖ）が印加される。また、選択ブロックの選択ワード線ＷＬ＿ｓｅｌ、及び、選択ブロックの非選択ワード線ＷＬ＿ｕｓｅｌに対して、それぞれ、十分に高い電圧ＶＲＥＡＤ（例えば、８Ｖ）が印加される。このような読み出し動作において、ディスターブ防止期間の開始時、電圧Ｖｐａｓｓの印加開始時に対応して電流ピークが発生すると共に読み出し期間のあるタイミングで電流ピークが発生する。

【0090】

本実施形態においては、このような電流ピークが発生するピーク動作は、メモリチップＤｉｅ０～ＤｉｅＮにそれぞれ割り当てられたスロット割当番号のスロットで行われる。図１３は特定のメモリチップ２において行われるプログラム期間においてピーク動作が行われる期間を示している。図１３の例では、特定のメモリチップ２においては、スロット番号０のスロットにおいてピーク動作が実行される。

【0091】

図１３の例では、スロット割当番号として０が割り当てられたメモリチップ２の一例を示している。このメモリチップ２のピーク制御回路２７ａは、スロット番号０の期間にチャネルプリチャージを開始する。これにより、スロット番号０の期間に電流ピークが発生する。このメモリチップ２は、次にスロット番号が０になるまでピーク動作を実施しない。従って、例えばスロット番号２のスロットの期間にチャネルプリチャージ期間が終了しても、次のスロット番号０のスロットになるまでプログラム動作は保留される。スロット番号０のスロットになると、ピーク動作となるプログラム動作が再開される。

【0092】

各メモリチップ２は、相互に異なるスロットでピーク動作を実行することになり、電流ピークのタイミングがずれるので、メモリシステム全体としてピーク電流を抑制することができる。

【0093】

このように本実施形態においては、マルチチップ構成の半導体記憶装置において、特定のチップをリーダーとし、他のチップをフォロワーとして、リーダーが発生するクロックを全チップで利用して、各チップのピーク動作制御を実施しており、ピーク電流を抑制することが可能である。また、予めメモリセルアレイにピーク動作制御のためのピーク管理情報を記憶させており、メモリコントローラ１からピーク管理情報をメモリチップ２に供給する必要は無い。また、ピーク制御開始コマンドによって、ピーク動作制御を開始させることが可能であり、必要な場合にピーク動作制御を実施できる。

【0094】

なお、上記説明では、各メモリチップ２の端子／ＷＰを相互に共通接続して、ピーク動作制御のためのクロックＣＫを伝送する例を説明したが、メモリチップ２の他の端子を利用してクロックＣＫを伝送するようにしてもよい。例えば、レディー・ビジー信号Ｒ／Ｂを伝送する端子を利用して、クロックＣＫを伝送するようにしてもよい。

【0095】

（第２の実施形態）
図１４は本発明の他の実施形態を示す説明図である。本実施形態のハードウェア構成は第１の実施形態と同様である。また、図１５及び図１６はＳｅｔＦｅａｔｕｒｅシーケンスを示すタイミングチャートである。図１５は全体のＳｅｔＦｅａｔｕｒｅシーケンスを示し、図１６は個別のＳｅｔＦｅａｔｕｒｅシーケンスを示している。

【0096】

第１の実施形態においては、ピーク管理情報が予めメモリセルアレイ２３に格納されている例を説明した。これに対し、本実施形態はメモリコントローラ１からのコマンドによって、ピーク管理情報を各メモリチップ２に設定するものである。図１４は横軸に時間をとり、メモリコントローラ１からのコマンドとＮ＋１個のメモリチップ２（図１４ではメモリチップＤｉｅ０～ＤｉｅＮ）のそれぞれのピーク動作制御によるピーク動作の期間を示している。

【0097】

電源投入後において、メモリコントローラ１のプロセッサ１２は、全メモリチップＤｉｅ０～ＤｉｅＮに対して、パワー・オン・リードのためのコマンドＦＦｈを送信する。各メモリチップＤｉｅ０～ＤｉｅＮは、コマンドＦＦｈを受信すると、それぞれのメモリセルアレイ２３のＲＯＭ領域からシステム情報を読み出して、制御回路２７のＲＯＭレジスタ２７ｂに格納する。この段階では、メモリチップＤｉｅ０～ＤｉｅＮのＲＯＭレジスタ２７ｂには、ピーク管理情報は格納されていない。次に、メモリコントローラ１のプロセッサ１２は、全メモリチップＤｉｅ０～ＤｉｅＮに対するＳｅｔＦｅａｔｕｒｅ（セットフィーチャー）コマンドＥＦｈを発生して、全メモリチップＤｉｅ０～ＤｉｅＮに共通するピーク管理情報を送信する。セットフィーチャーコマンドＥＦｈは、チップアドレスＣａｄｄを伴わないため、ブロードキャストコマンドである。

【0098】

図１５はこの場合のＳｅｔＦｅａｔｕｒｅシーケンスを示している。メモリコントローラ１のプロセッサ１２は、ＳｅｔＦｅａｔｕｒｅシーケンスの開始時において、信号ＣＬＥをアクティブにして、ＳｅｔＦｅａｔｕｒｅコマンドＥＦｈを発生させ、信号／ＷＥをアクティブにすることで、ＳｅｔＦｅａｔｕｒｅコマンドＥＦｈをメモリチップＤｉｅ０～ＤｉｅＮに取り込ませる。次に、プロセッサ１２は、信号ＡＬＥをアクティブにして、フィーチャーアドレスＦａｄｄを発生させることで、フィーチャーアドレスＦａｄｄをメモリチップＤｉｅ０～ＤｉｅＮに取り込ませる。

【0099】

次に、プロセッサ１２は、信号ＤＱＳを複数回アクティブにして、ＳｅｔＦｅａｔｕｒｅデータＤ０～Ｄ３（フィーチャーデータＦｄａｔａ）を伝送する。これにより、ＳｅｔＦｅａｔｕｒｅデータＤ０～Ｄ３がメモリチップＤｉｅ０～ＤｉｅＮに取り込まれる。ＳｅｔＦｅａｔｕｒｅデータＤ０～Ｄ３によって、ピーク管理情報中のクロック周期及びスロット総数の情報がメモリチップＤｉｅ０～ＤｉｅＮに伝送され、ＲＯＭレジスタ２７ｂに格納される。

【0100】

次に、メモリコントローラ１のプロセッサ１２は、各メモリチップＤｉｅ０～ＤｉｅＮに個別にピーク管理情報を伝送する。この場合には、プロセッサ１２は、図１６のシーケンスに従って、各メモリチップＤｉｅ０～ＤｉｅＮに順次ピーク管理情報を伝送する。この場合に伝送されるピーク管理情報は、リーダー・フォロワー情報とスロット割当番号の情報である。プロセッサ１２は、個別のＳｅｔＦｅａｔｕｒｅコマンドＤ５ｈを発生させて信号／ＷＥをアクティブにする。更に、プロセッサ１２は、信号ＡＬＥをアクティブにして、チップアドレスＣａｄｄ及びフィーチャーアドレスＦａｄｄを連続的に発生させる。そして、プロセッサ１２は、信号ＤＱＳを複数回アクティブにして、リーダー・フォロワー情報とスロット割当番号の情報をＳｅｔＦｅａｔｕｒｅデータＤ０～Ｄ３（フィーチャーデータＦｄａｔａ）として伝送する。セットフィーチャーコマンドＤ５ｈは、チップアドレスＣａｄｄを伴うため、個別コマンドである。

【0101】

図１４の例では、メモリチップＤｉｅ０に対して、リーダーを示す情報とスロット割当番号が０であることを示す情報が伝送される。メモリチップＤｉｅ０の制御回路２７は、受信したピーク管理情報をＲＯＭレジスタ２７ｂに格納する。次いで、メモリチップＤｉｅ１，Ｄｉｅ２，…，ＤｉｅＮが順次リーダー・フォロワー情報とスロット割当番号の情報を受信する。なお、メモリチップＤｉｅ１，Ｄｉｅ２，…，ＤｉｅＮにはフォロワーである情報と、スロット割当番号がそれぞれ１，２，…，Ｎであることを示す情報が与えられる。メモリチップＤｉｅ１，Ｄｉｅ２，…，ＤｉｅＮの制御回路２７は、受信したフォロワーの情報と、スロット割当番号とをＲＯＭレジスタ２７ｂに格納する。こうして、メモリチップＤｉｅ０～ＤｉｅＮのＲＯＭレジスタ２７ｂに、全てのピーク管理情報が格納される。

【0102】

なお、図１４では、ＳｅｔＦｅａｔｕｒｅシーケンスをＤ５ｈ－Ｃａｄｄ－Ｆａｄｄ－Ｆｄａｔａにより示しているが、メモリチップＤｉｅ１～ＤｉｅＮに対するＳｅｔＦｅａｔｕｒｅシーケンスについては省略して示している。なお、初期設定により、全メモリチップＤｉｅ０～ＤｉｅＮに、フォロワーとスロット割当番号とを設定しておいてもよい。この場合には、メモリチップＤｉｅ０～ＤｉｅＮのうちの１つのメモリチップにリーダーの情報を与えればよく、個別のＳｅｔＦｅａｔｕｒｅシーケンスを１回に省略することができる。

【0103】

メモリコントローラ１のプロセッサ１２は、ピーク制御開始コマンドＸＸｈを送信する。各メモリチップＤｉｅ０～ＤｉｅＮの制御回路２７は、メモリコントローラ１から送信されるピーク制御開始コマンドＸＸｈを受信すると、ピーク管理情報をロジック制御回路２１の制御部４１に与えて、ピーク動作制御を開始させる。

【0104】

なお、仮に、メモリシステムにおいて１６枚のメモリチップを有する場合には、メモリコントローラ１が出力する必要のあるコマンドは、以下の通りである。
・パワー・オン・リード (ブロードキャストコマンド) ＦＦｈ × １
・Set Feature (ブロードキャストコマンド) -- 分周周期×１
・Set Feature (ブロードキャストコマンド) -- スロット総数×１
・Set Feature (個別コマンド) -- スロット割当番号×１６
・Set Feature (個別コマンド) -- リーダー情報 × １
・Set Feature (個別コマンド) -- フォロワー情報 × １５
・ピーク制御開始 (ブロードキャストコマンド) --×１
他の作用は図１０と同様である。

【0105】

このように構成された実施形態においては、第１の実施形態と同様の効果を得ることができる。また、メモリコントローラからのコマンドによってピーク管理情報を設定することができることから、ピーク動作制御の自由度を向上させることができる。

【0106】

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

【符号の説明】

【0107】

１…メモリコントローラ、２…メモリチップ、１１…ＲＡＭ、１２…プロセッサ、１３…ホストインターフェイス、１４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２１…ロジック制御回路、２１ａ…入力レシーバ、２１ｂ…出力ドライバ、２２…入出力回路、２２ａ…入力ドライバ、２２ｂ…出力ドライバ、２３…メモリセルアレイ、２４…センスアンプ、２５…ロウデコーダ、２６ａ…アドレスレジスタ、２６ｂ…ＲＯＭレジスタ、２６ｂ…コマンドレジスタ、２７…制御回路、２７ａ…ピーク制御回路、２７ｂ…ＲＯＭレジスタ、２８…電圧生成回路、３０…Ｒ／Ｂ信号生成回路、３２…入出力用パッド群、３３…ロジック制御用パッド群、４１…制御部、４２…クロック発振器、４３…分周器、４４…出力回路、４５…入力回路、４６…マルチプレクサ、４７…ピーク動作許可回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】