特開 2023-14993 深く空乏したチャネルを有する半導体デバイスおよびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023014993

(43)【公開日】2023-01-31

(54)【発明の名称】深く空乏したチャネルを有する半導体デバイスおよびその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20230124BHJP

【ＦＩ】

H01L29/78 301X

H01L29/78 301V

H01L29/78 301S

【審査請求】未請求

【請求項の数】23

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022109757

(22)【出願日】2022-07-07

(31)【優先権主張番号】17/379,962

(32)【優先日】2021-07-19

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】315002243

【氏名又は名称】ユナイテッド・セミコンダクター・ジャパン株式会社

(74)【代理人】

【識別番号】100188558

【弁理士】

【氏名又は名称】飯田 雅人

(74)【代理人】

【識別番号】100205785

【弁理士】

【氏名又は名称】▲高▼橋 史生

(74)【代理人】

【識別番号】100210480

【弁理士】

【氏名又は名称】後藤 学

(72)【発明者】

【氏名】大野 文隆

(72)【発明者】

【氏名】安田 真

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA24

5F140AC36

5F140BA01

5F140BA02

5F140BA05

5F140BA16

5F140BB13

5F140BC11

5F140BC12

5F140BC15

5F140BD09

5F140BD11

5F140BE07

5F140BE09

5F140BF04

5F140BF05

5F140BF18

5F140BF43

5F140BG08

5F140BJ08

5F140BK13

5F140BK34

5F140CB04

5F140CB08

5F140CD02

5F140CE05

(57)【要約】

【課題】深く空乏したチャネルを有する改善した半導体デバイス、およびその製造方法を提供する。
【解決手段】半導体デバイスは、基板、ゲート構造、ソース領域、ドレイン領域、ドープ領域およびチャネル領域を含む。ゲート構造は基板の中に配設され、ソース領域およびドレイン領域は、ゲート構造の２つの側にそれぞれ配設される第１の導電型である。第１の導電型と異なる第２の導電型であるドープ領域は、ゲート構造、ソース領域およびドレイン領域の下に配設され、ゲート構造、ソース領域およびドレイン領域から離間される。チャネル領域は、ドープ領域とゲート構造との間に配設され、ドープ領域と接触し、チャネル領域のドーパント濃度は、ドープ領域のドーパント濃度より低い。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板と、
前記基板上に配設されるゲート構造と、
前記ゲート構造の２つの側にそれぞれ配設されるソース領域およびドレイン領域であって、第１の導電型である、ソース領域およびドレイン領域と、
前記ゲート構造、前記ソース領域および前記ドレイン領域の下に配設され、前記ゲート構造、前記ソース領域および前記ドレイン領域から離間されるドープ領域であって、前記第１の導電型と異なる第２の導電型である、ドープ領域と、
前記ドープ領域と前記ゲート構造との間に配設されて、前記ドープ領域と接触するチャネル領域であって、前記チャネル領域のドーパント濃度が、前記ドープ領域のドーパント濃度より低い、チャネル領域とを備える、半導体デバイス。

【請求項2】

前記チャネル領域によって囲まれるトレンチをさらに備え、前記ゲート構造が前記トレンチの中に配設される、請求項１に記載の半導体デバイス。

【請求項3】

前記チャネル領域の一部が前記トレンチの表面と共形となる、請求項２に記載の半導体デバイス。

【請求項4】

前記ゲート構造の上面が前記ソース領域および前記ドレイン領域の上面より高い、請求項１に記載の半導体デバイス。

【請求項5】

前記ソース領域および前記ドレイン領域が前記ゲート構造から離間される、請求項１に記載の半導体デバイス。

【請求項6】

前記ソース領域および前記ドレイン領域上に配設される第１のシリサイド領域と、
前記ゲート構造上に配設される第２のシリサイド領域とをさらに備え、前記第１のシリサイド領域の各々が前記第２のシリサイド領域から横方向に離間される、請求項１に記載の半導体デバイス。

【請求項7】

前記チャネル領域の一部が前記ドープ領域の中に埋め込まれる、請求項１に記載の半導体デバイス。

【請求項8】

前記チャネル領域が、前記ドープ領域と前記ソース／ドレイン領域との間にさらに配設される、請求項１に記載の半導体デバイス。

【請求項9】

前記ドープ領域が、第１の深さにおいて、５×１０^１８ａｔｏｍｓ／ｃｍ^３に等しい、５×１０^１８ａｔｏｍｓ／ｃｍ^３より高く１×１０^２０ａｔｏｍｓ／ｃｍ^３より低い、または１×１０^２０ａｔｏｍｓ／ｃｍ^３に等しいドーパント濃度を有する、請求項１に記載の半導体デバイス。

【請求項10】

前記ドープ領域が、深さ方向に沿った第１の深さにおいて、前記ドーパント濃度の最大値を有し、前記ゲート構造の下の前記チャネル領域の底面が前記第１の深さより浅い、請求項１に記載の半導体デバイス。

【請求項11】

５×１０^１８ａｔｏｍｓ／ｃｍ^３に等しい、５×１０^１８ａｔｏｍｓ／ｃｍ^３より高く１×１０^２０ａｔｏｍｓ／ｃｍ^３より低い、または１×１０^２０ａｔｏｍｓ／ｃｍ^３に等しいドーパント濃度を有する前記ドープ領域が、前記ソース領域および前記ドレイン領域の下に配設される、請求項１に記載の半導体デバイス。

【請求項12】

基板を用意するステップと、
前記基板上にドープ領域を形成するステップと、
前記ドープ領域上にチャネル層を形成するステップと、
前記チャネル層中にトレンチを形成するステップと、
前記トレンチにゲート構造を形成するステップであって、前記ゲートが前記ドープ領域の上に配設され、前記ドープ領域から離間される、ステップと、
前記ゲート構造の２つの側にソース領域およびドレイン領域を形成するステップであって、前記ソース領域および前記ドレイン領域が前記ドープ領域の上に配設され、前記ドープ領域から離間される、ステップとを含み、
前記チャネル層のドーパント濃度が前記ドープ領域のドーパント濃度より低い、半導体デバイスを製造するための方法。

【請求項13】

前記トレンチを前記チャネル層中に形成するとき、前記ドープ領域が前記トレンチから露出される、請求項１２に記載の方法。

【請求項14】

前記トレンチが前記ドープ領域の中に延びる、請求項１３に記載の方法。

【請求項15】

前記ゲート構造を前記トレンチに形成する前に、前記トレンチにさらなるチャネル層を形成するステップをさらに含む、請求項１３に記載の方法。

【請求項16】

前記さらなるチャネル層が前記トレンチの表面に対して共形である、請求項１５に記載の方法。

【請求項17】

前記ドープ領域が、前記ゲート構造、前記ソース領域およびドレイン領域の下に配設され、前記ゲート構造、前記ソース領域およびドレイン領域から離間される、請求項１２に記載の方法。

【請求項18】

前記ソース領域および前記ドレイン領域が前記ゲート構造から離間される、請求項１２に記載の方法。

【請求項19】

前記ソース領域および前記ドレイン領域上にそれぞれ配設される第１のシリサイド領域を形成するステップと、
前記ゲート構造上に配設される第２のシリサイド領域を形成するステップとをさらに備え、
前記第１のシリサイド領域の各々が前記第２のシリサイド領域から横方向に離間される、請求項１２に記載の方法。

【請求項20】

前記ソース領域および前記ドレイン領域が第１の導電型であり、前記ドープ領域が前記第１の導電型と異なる第２の導電型である、請求項１２に記載の方法。

【請求項21】

前記ドープ領域が、第１の深さにおいて、５×１０^１８ａｔｏｍｓ／ｃｍ^３に等しい、５×１０^１８ａｔｏｍｓ／ｃｍ^３より高く１×１０^２０ａｔｏｍｓ／ｃｍ^３より低い、または１×１０^２０ａｔｏｍｓ／ｃｍ^３に等しいドーパント濃度を有する、請求項１２に記載の方法。

【請求項22】

前記ドープ領域が、深さ方向に沿った第１の深さにおいて、ドーパント濃度の最大値を有し、前記ゲート構造の下の前記チャネル領域の底面が前記第１の深さより浅い、請求項１２に記載の方法。

【請求項23】

５×１０^１８ａｔｏｍｓ／ｃｍ^３に等しい、５×１０^１８ａｔｏｍｓ／ｃｍ^３より高く１×１０^２０ａｔｏｍｓ／ｃｍ^３より低い、または１×１０^２０ａｔｏｍｓ／ｃｍ^３に等しいドーパント濃度を有する前記ドープ領域が、前記ソース領域および前記ドレイン領域の下に配設される、請求項１２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般的に半導体デバイスに関し、より詳細には、深く空乏したチャネルを有する半導体デバイスに関する。

【背景技術】

【0002】

一般的に、深く空乏したチャネルを有する半導体デバイスは、バルクシリコン基板上に製造されるデバイスである。そのようなデバイスの動作では、所定の距離でゲート構造の下に空乏領域を生成することができ、これは、シリコンオンインシュレータ（ＳＯＩ）基板の埋込酸化物によって示されるものと同様の電気特性を示す。バルクシリコン基板がＳＯＩ基板より安価であるので、深く空乏したチャネルを有する半導体デバイスは、低電力消費の必要があるＩｏＴデバイス用途などの特定の用途でますます一般的になっている。

【0003】

深く空乏したチャネルを有する半導体デバイスは通常、平面ゲート構造および高度ドープ領域（スクリーン領域、ＳＣＲ領域とも呼ばれる）を含む。ＳＣＲ領域は、所定の距離で平面ゲート構造の下に配設される。しかし、各ソース／ドレイン領域とＳＣＲ領域との間に発生する電流漏れが存在することが多く、このことが、半導体デバイスの電気性能に悪影響を及ぼす。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１６－１８４６５５号公報

【特許文献2】特開昭６３－１１４１７４号公報

【特許文献3】特開平１－２０４４７２号公報

【特許文献4】特開平２－１１２２８４号公報

【特許文献5】特開平４－６８５４０号公報

【特許文献6】特開２００６－２５３７０６号公報

【特許文献7】特開２０１３－２０６９４５号公報

【特許文献8】特開２００６－１９０８２１号公報

【特許文献9】特開２００１－２５０９５０号公報

【特許文献10】特開２００９－１９４３９２号公報

【特許文献11】特開２０１０－１７７３１８号公報

【特許文献12】特開２０２０－７７７１２号公報

【特許文献13】特開２００３－１７９２２３公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

この観点から、深く空乏したチャネルを有する改善した半導体デバイス、およびその製造方法を提供する必要性が依然として存在する。

【課題を解決するための手段】

【0006】

本開示のいくつかの実施形態によれば、半導体デバイスが提供され、半導体デバイスは、基板、ゲート構造、ソース領域、ドレイン領域、ドープ領域およびチャネル領域を含む。ゲート構造が基板の中に配設され、ソース領域およびドレイン領域は、ゲート構造の２つの側にそれぞれ配設される第１の導電型である。第１の導電型と異なる第２の導電型であるドープ領域は、ゲート構造、ソース領域およびドレイン領域の下に配設され、ゲート構造、ソース領域およびドレイン領域から離間される。チャネル領域は、ドープ領域とゲート構造との間に配設されて、ドープ領域と接触し、チャネル領域のドーパント濃度は、ドープ領域のドーパント濃度より低い。

【0007】

本開示のいくつかの実施形態によれば、半導体デバイスを製造するための方法が提供され、以下が含まれる。基板が用意され、ドープ領域が基板上に形成される。次いで、チャネル層がドープ領域上に形成され、トレンチがチャネル層中に形成される。その後、ゲート構造がトレンチに形成され、ここで、ゲートは、ドープ領域上に配設され、ドープ領域から離間される。次いで、ソース領域およびドレイン領域がゲート構造の２つの側に形成され、ここで、ソース領域およびドレイン領域は、ドープ領域上に配設され、ドープ領域から離間される。チャネル層のドーパント濃度は、ドープ領域のドーパント濃度より低い。

【0008】

本発明のこれらおよび他の目的は、様々な図および図面に図示される好ましい実施形態の以下の詳細な説明を読んだ後に、疑いなく当業者に明らかになるであろう。

【0009】

本開示の態様は、添付図面と共に読むと、以下の詳細な説明から、最も良好に理解される。当業界の標準的な慣例に従って、様々な特徴が原寸に比例しないことに留意されたい。実際に、様々な特徴の寸法は、議論を明瞭にするために、任意で増減される場合がある。

【図面の簡単な説明】

【0010】

【図1】本開示のいくつかの実施形態による半導体デバイスを図示する概略断面図である。

【図2】本開示のいくつかの実施形態による図１の領域Ａにおける濃度プロファイルを図示する概略拡大断面図である。

【図3】本開示のいくつかの代替実施形態による半導体デバイスを図示する概略断面図である。

【図4】本開示のいくつかの代替実施形態による半導体デバイスを図示する概略断面図である。

【図5】本開示のいくつかの実施形態による半導体デバイスを図示する概略上面図である。

【図6】本開示のいくつかの実施形態による半導体デバイスを製造するための方法のプロセスを図示する概略断面図である。

【図7】本開示のいくつかの実施形態による半導体デバイスを製造するための方法のプロセスを図示する概略断面図である。

【図8】本開示のいくつかの実施形態による半導体デバイスを製造するための方法のプロセスを図示する概略断面図である。

【図9】本開示のいくつかの実施形態による半導体デバイスを製造するための方法のプロセスを図示する概略断面図である。

【図10】本開示のいくつかの代替実施形態による半導体デバイスを製造するための方法のプロセスを図示する概略断面図である。

【発明を実施するための形態】

【0011】

本技術は、添付図面を参照して記載され、添付図面では、同様または均等な要素を示すために同様の参照数字が図面を通して使用される。図面は、原寸に比例せず、本技術を説明するだけのために提供される。本技術のいくつかの態様は、説明のために例示的な用途を参照して、以下に記載される。本技術の完全な理解をもたらすために、多数の具体的な詳細、関係性および方法が記載されることが理解されるべきである。しかし、当業者なら、具体的な詳細のうちの１つまたは複数なしで、または他の方法で本技術を実行できることを容易に認識するであろう。他の例では、本技術を不明瞭にするのを回避するために、よく知られている構造または動作は詳細には示されない。いくつかの行為は異なる順番で起こってもよく、および／または、他の行為もしくは事象と同時に起こってもよいので、本技術は、行為または事象の図示された順番によって制限されない。さらに、本技術に従った方法論を実施するために、すべての図示された行為または事象が必要であるということではない。

【0012】

図１は、本開示のいくつかの実施形態による半導体デバイス１００－１を図示する概略断面図である。図１を参照して、半導体デバイス１００－１は、深く空乏したチャネルを有するトランジスタであってよく、半導体デバイス１００－１は、少なくとも基板１０２、ドープ領域１０４、チャネル領域１１０、ゲート構造１１６、ソース領域１２２およびドレイン領域１２４を含むことができる。

【0013】

基板１０２は、ｎ型またはｐ型などの必要な導電型の半導体基板であってよい。本開示では、基板１０２は、数例を挙げると、単結晶基板、セミコンダクターオンインシュレータ（ＳＯＩ）基板、および半導体上エピタキシャル膜（ＥＰＩ）基板を含む、その上に半導体デバイスを形成するために使用される任意のタイプの基板であってもよい。さらに、様々な実施形態が、シリコンベースの半導体材料（たとえば、シリコンならびにシリコンとゲルマニウムおよび／またはカーボンとの合金）に適合する材料およびプロセスに関して主に記載されることになるが、本技術は、この点に関して制限されない。むしろ、任意のタイプの半導体材料を使用して、様々な実施形態を実施することができる。

【0014】

ドープ領域１０４は基板１０２上に配設することができ、ドープ領域１０４は、ゲート構造１１６の下に配設することができ、ゲート構造１１６と離間することができる。ドープ領域１０４は、そのドーパント濃度がドープ領域１０４の底部からドープ領域１０４の頂部に隣接する所定の領域へと徐々に増加し、次いで、ドーパント濃度が所定の領域からドープ領域１０４の頂部へと徐々に減少するように濃度プロファイルを有することができる。濃度プロファイルを有するドープ領域１０４では、濃度プロファイルのピーク濃度は、５×１０^１８ａｔｏｍｓ／ｃｍ^３に等しい、５×１０^１８ａｔｏｍｓ／ｃｍ^３より高く１×１０^２０ａｔｏｍｓ／ｃｍ^３より低い、または１×１０^２０ａｔｏｍｓ／ｃｍ^３に等しいなどの、５×１０^１８から１×１０^２０ａｔｏｍｓ／ｃｍ^３であってよい。ドープ領域１０４のピーク濃度は、ソース領域１２２、ドレイン領域１２４およびゲート構造１１６の下の水平領域に、横方向にわたることができる。シリコンベースＮＭＯＳなどのｎ型の半導体デバイスでは、ドープ領域１０４は、ボロン（Ｂ）またはインジウム（Ｉ）などのｐ型のドーパントを含むことができる。対照的に、シリコンベースのＰＭＯＳなどのｐ型の半導体デバイスでは、ドープ領域１０４は、ヒ素（Ａｓ）、アンチモン（Ｓｂ）またはリン（Ｐ）などのｎ型のドーパントを含むことができる。ドープ領域１０４が基板１０２上で注入プロセスを実施することによって形成される場合、ドープ領域１０４は、基板１０２の上部に配設されたドープ領域と考えることができることに留意されたい。対照的に、ドープ領域１０４が基板１０２上でエピタキシャル成長プロセスを実施することによって形成される場合、ドープ領域１０４は、基板１０２の上面に配設されたドープ領域と考えることができる。

【0015】

ソース領域１２２およびドレイン領域１２４をチャネル領域１１０によってドープ領域１０４から離間することができるような方法で、チャネル領域１１０は、ドープ領域１０４上に配設される。その上、チャネル領域１１０の部分は、ドープ領域１０４とゲート構造１１６との間に配設することができる。したがって、ゲート構造１１６はまた、チャネル領域１１０によってドープ領域１０４から離間される。チャネル領域１１０は、チャネル領域１１０の平均ドーパント濃度がドープ領域１０４の平均ドーパント濃度より低いように、非ドープシリコンまたはわずかにドープしたシリコンなどの、非ドープ領域またはわずかにドープした領域であってよい。

【0016】

本開示のいくつかの実施形態によれば、チャネル領域１１０は、単一層構造または二重層構造であってよい。二重層チャネル領域１１０では、チャネル領域１１０は、第１のチャネル層１０６、および下にあるドープ領域１０４と接触する第２のチャネル層１０８を含むことができる。第１のチャネル層１０６は、ドープ領域１０４上に横方向に延びる、非ドープ層またはわずかにドープした層であってよい。トレンチ１４０は、第１のチャネル層１０６の中に形成され、ドープ領域の上部まで延びることができる。その上、第２のチャネル層１０８は、トレンチ１４０の表面と共形となる、非ドープ層またはわずかにドープした層であってよい。第２のチャネル層１０８がトレンチ１４０に配設されるので、第２のチャネル層１０８の部分は、ドープ領域１０４の中に埋め込まれる、またはドープ領域１０４によって囲まれると考えることができる。異なる要件によれば、トレンチ１４０は、曲面を含む、または平坦な底部と傾いた側壁を含む表面を含むように設計することができる。何れの場合においても、第２のチャネル層１０８は、トレンチ１４０の表面に対して共形であってよい。本開示のいくつかの実施形態によれば、第１のチャネル層１０６の厚さは、第２のチャネル層１０８の厚さより厚くてよい。たとえば、第１のチャネル層１０６は、厚さがおよそ１００～１５０ｎｍであってよく、第２のチャネル層１０８は、厚さがおよそ１０～４０ｎｍであってよい。

【0017】

図１が、第１のチャネル層１０６と第２のチャネル層１０８との間の湾曲した界面を図示するが、第１のチャネル層１０６と第２のチャネル層１０８の両方が非ドープシリコンなどの同じ材料でできていると、界面を検出または観測するのは困難な場合があることに留意されたい。

【0018】

ゲート構造１１６は、ゲート誘電体１１２およびゲート電極１１４を含むトレンチゲートであってよく、ゲート構造１１６は、第２のチャネル層１０８の内面によって画定されるゲートトレンチ１５０の中に配設することができる。第２のチャネル層１０８が存在するために、ゲート構造１１６は、第１のチャネル層１０６および下にあるドープ領域１０４から離間することができる。異なる要件によれば、ゲート電極１１６は、ポリシリコンゲートまたは金属ゲートであってよいが、それらに限定されない。

【0019】

ソース領域１２２およびドレイン領域１２４はそれぞれ、ゲート構造１１６の２つの側に配設することができる。具体的には、ソース領域１２２及びドレイン領域１２４の各々の導電型は、ドープ領域１０４の導電型と異なる。たとえば、ソース領域１２２およびドレイン領域１２４がｎ型領域（またはｐ型領域）であると、ドープ領域１０４はｐ型領域（またはｎ型領域）である。

【0020】

その上、接触抵抗をさらに減らすために、シリサイドまたは他の導電性材料でできている導電領域は、ゲート電極１１４、ソース領域１２２およびドレイン領域１２４それぞれの上部に、または上部上に形成することができる。たとえば、シリサイド領域１３２、１３４はそれぞれ、ソース領域１２２およびドレイン領域１２４の上に配設することができ、電気的に結合することができる。シリサイド領域１３６は、ゲート構造１１６のゲート電極１１４上に配設されて電気的に結合するように、ゲート構造１１６上に配設することができる。ゲート構造１１６上のシリサイド領域１３６は、ソース領域１２２およびドレイン領域１２４上にそれぞれ配設されるシリサイド領域１３２、１３４から横方向に（すなわちｘ方向に沿って）離間することができる。このように、電流が２つの隣接するシリサイド領域間を直接伝達することはなく、それによって、半導体デバイス１００－１で起こり得る漏れ電流を防止する。

【0021】

さらに、電流（漏れなど）が隣接デバイス間を流れるのを防ぐために、シャロートレンチ分離（ＳＴＩ）などの分離構造１３０を使用して、半導体デバイス１００－１の活性領域を囲むことができる。

【0022】

半導体デバイス１００－１の動作中に、ソース領域１２２とドレイン領域１２４との間をゲート誘電体１１２の底面に沿ってキャリア（たとえば、正孔または電子）が伝達することができるように、ゲート電極１１４に正または負のバイアスをかけることができる。空乏領域は、ゲート電極１１４からの電圧バイアスによって誘起され、ドープ領域１０４およびチャネル領域１１０の界面近くに生成することができる。その上、ソース領域１２２とドレイン領域１２４の両方がドープ領域１０４の上に配設され、ドープ領域１０４から離間されるので、ソース領域１２２およびドレイン領域１２４は、下にあるドープ領域１０４と直接接触しない。したがって、ソース領域１２２／ドレイン領域１２４と下にあるドープ領域１０４との間の電流漏れを減らすことができ、または効果的に回避することができる。その上、ゲート構造１１６の下を伝達するキャリアが第２のチャネル層１０８内を主に流れるので、半導体デバイス１００－１の電気性能は、第２のチャネル層１０８の厚さを所定の値に調整することによって、良好に制御することができる。

【0023】

図２は、本開示のいくつかの実施形態による図１の領域Ａにおける濃度プロファイルを図示する概略拡大断面図である。図２を参照して、ドープ領域１０４は、ドープ領域１０４の底部からドープ領域１０４の所定の深さまで、ドーパント濃度を徐々に変化させることができる。その上、ドープ領域１０４のドーパント濃度は、深さのレベル毎に横方向に沿って実質的に同じのままであってよい。図２の右手側の図（ａ）および図（ｂ）に図示されるように、ドープ領域１０４のドーパントの濃度プロファイルは、少なくとも１つのピークを有することができる。ピークは、所定の深さで最大濃度を有することができ（図（ａ）に図示されるように）、または、深さの方向に沿った範囲に分布した最大濃度を有することができる（図（ｂ）に図示されるように）。本開示のいくつかの実施形態によれば、ドープ領域１０４のドーパントの濃度プロファイルを制御するために、異なる注入エネルギーおよびドーズ量で１回または複数回のイオン注入プロセスを実施することによって、ドーパントをドープ領域１０４の中に注入することができる。好ましくは、ドープ領域１０４のドーパント濃度は、最大濃度を含む、平坦な濃度プロファイルとして深さ方向に沿った平均の＋／－３０％の範囲に実質的にあってよい。より好ましくは、ドープ領域１０４のドーパント濃度は、最大濃度を含む、平坦な濃度プロファイルとして深さ方向に沿った平均の＋／－２０％の範囲にあってよい。さらにより好ましくは、ドープ領域１０４のドーパント濃度は、最大濃度を含む、平坦な濃度プロファイルとして深さ方向に沿った平均の＋／－１０％の範囲にあってよい。実質的に、平坦な濃度プロファイルは、そのような範囲の選択した精度に従って、イオン注入を別々に数回実施する、好適な条件で得ることができる。第２のチャネル層１０８の最低点よりも低い深さのドープ領域１０４のドーパント濃度が、最大ドーパント濃度を有することができることに留意されたい。言い換えると、ゲート構造１１６の下の第２のチャネル層１０８の底面は、最大ドーパント濃度の深さよりも浅くてよい。

【0024】

図３は、本開示のいくつかの代替実施形態による半導体デバイスを図示する概略断面図である。図３を参照して、図３に図示される半導体デバイス１００－２は、図１に図示される半導体デバイス１００－１と同様であり、主な差異は、チャネル領域１１０が二重層構造ではなく単層構造であるという点である。したがって、チャネル領域１１０の中に形成されるトレンチ１５０は、非ドープシリコンなどの半導体の薄い層で覆うことができない。その上、トレンチ１５０は、ゲート構造１１６を収容するために使用されるゲートトレンチ１５０と考えることができる。図３に図示される半導体デバイス１００－２によれば、ドープ領域１０４はまた、ゲート構造１１６、ソース領域１２２およびドレイン領域１２４から離間される。ソース領域１２２とドレイン領域１２４の両方がドープ領域１０４の上に配設され、ドープ領域１０４から離間されるので、ソース領域１２２およびドレイン領域１２４は、下にあるドープ領域１０４と直接接触しない。したがって、ソース領域１２２／ドレイン領域１２４と下にあるドープ領域１０４との間の電流漏れを減らすことができ、または効果的に回避することができる。

【0025】

図４は、本開示のいくつかの代替実施形態による半導体デバイスを図示する概略断面図である。図４を参照して、図４に図示される半導体デバイス１００－３は、図１に図示される半導体デバイス１００－１と同様であり、主な差異は、ゲート電極の上面がソース領域１２２およびドレイン領域１３４の上面より高いように、２０～２００ｎｍなどの幅を有するゲート電極１１４の部分がゲートトレンチ１５０から突出するという点である。その上、１０～５０ｎｍなどの幅を有するスペーサ１１８は、ゲート構造１１６の２つの側にそれぞれ配設することができる。したがって、ゲート構造１１６は、スペーサ１１８によってソース領域１２２およびドレイン領域１２４から横方向に離間することができる。ゲート構造１１６上に配設されたシリサイド領域１３６は、ソース領域１２２およびドレイン領域１２４上にそれぞれ配設されるシリサイド領域１３２、１３４から横方向に（すなわち、ｘ方向に沿って）および垂直方向に（すなわち、ｚ方向に沿って）離間することができる。このように、電流が２つの隣接するシリサイド領域間を直接伝達することはなく、それによって、図１に図示される半導体デバイス１００－１よりも半導体デバイス１００－３で起こり得る漏れ電流をさらに防止する。その上、ゲート電極１１４の２つの側壁上にそれぞれ配設されるスペーサ１１８が存在するために、スペーサを持たない図１に図示される半導体デバイス１００－１と比較して、シリサイド領域１３２、１３４はそれぞれ、ゲート電極１１４の側壁からさらに離れて配設することができる。

【0026】

図５は、本開示のいくつかの実施形態による半導体デバイス１００－４を図示する概略上面図である。図５を参照して、図１、図３、図４にそれぞれ図示される断面図は、図５の線Ａ－Ａ’に沿って取られたと考えることができる。少なくともソース領域１２２およびドレイン領域１２４を含む活性領域（図示せず）は、分離構造１３０によって囲むことができる。ソース領域１２２およびドレイン領域１２４は、ｘ方向などの第１の方向に沿って延びることができ、ゲート構造１１６は、ｙ方向などの第２の方向に沿って延びることができる。ソース領域１２２およびドレイン領域１２４が延びる方向は、ゲート構造１１６が延びる方向に対して垂直であることに限定されないことに留意されたい。

【0027】

当業者が本開示を実施するのを可能にするため、本開示の半導体デバイスを製造する方法がさらに下に記載される。

【0028】

図６から図９は、本開示のいくつかの実施形態による半導体デバイスを製造するための方法のプロセスを図示する概略断面図である。図６を参照して、半導体基板などの基板１０２が準備される。ある種の導電型のドープしたウェル（図示せず）は、基板１０２の中に形成することができる。本開示のいくつかの実施形態によれば、ドープしたウェルは、少なくとも１度のイオン注入プロセスを実施することによって形成することができる。たとえば、ｐ型のドープしたウェルでは、ボロンなどのｐ型ドーパントを、１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量で、１００～３００ｋｅＶのエネルギーで基板１０２に注入することができるが、これらに限定されない。あるいは、ｎ型のドープしたウェルでは、リンなどのｎ型ドーパントを、１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量で、２００～４００ｋｅＶのエネルギーで基板１０２に注入することができるが、これらに限定されない。ドープ領域１０４は、イオン注入プロセスまたはエピタキシャル成長プロセスによって基板１０２上に形成することができる。ドープ領域１０４のドーパントの導電型は、ドープしたウェルのドーパントの導電型と同じである。本開示のいくつかの実施形態によれば、ドープ領域１０４は、ボロンまたはインジウムなどのｐ型ドーパントを含むｐ型領域であってよい。本開示のいくつかの代替実施形態によれば、ドープ領域１０４は、ヒ素（Ａｓ）、アンチモン（Ｓｂ）またはリン（Ｐ）などのｎ型ドーパントを含むｎ型領域であってよい。ドーパントの濃度プロファイルを制御するために、１つまたは複数のイオン注入プロセス中で、様々な種類のドーパントを異なるエネルギーおよびドーズ量で注入することができる。その上、ドープ領域１０４は、ｐ型ドーパントまたはｎ型ドーパントの濃度プロファイルを調整するために使用できるカーボン、ゲルマニウムまたはボロンフッ化物などの他のドーパントを含むこともできる。本開示のいくつかの実施形態によれば、ドープ領域１０４がｐ型である場合、ｐ型ドープ領域１０４は、ｐ型ドープしたウェルの中にゲルマニウムを１×１０^１３～１×１０^１５ｃｍ^－２のドーズ量で１０～５０ｋｅＶのエネルギーで注入する、ｐ型ドープしたウェルの中にカーボンを１×１０^１３～１×１０^１５ｃｍ^－２のドーズ量で２～１０ｋｅＶのエネルギーで注入する、ｐ型ドープしたウェルの中にボロンを１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量で１０～３０ｋｅＶのエネルギーで注入する、ｐ型ドープしたウェルの中にボロンフッ化物を１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量で２００～４００ｋｅＶのエネルギーで注入するなどの、数回のイオン注入プロセスを順に実施することによって形成することができる。本開示のいくつかの代替実施形態によれば、ドープ領域１０４がｎ型である場合、ｎ型ドープ領域１０４は、ｎ型ドープしたウェルの中にアンチモンを１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量で５０～２００ｋｅＶのエネルギーで注入する、ｎ型ドープしたウェルの中にアンチモンを１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量で１０～３０ｋｅＶのエネルギーで注入するなどの、数回のイオン注入プロセスを順に実施することによって形成することもできる。ドープ領域１０４を形成するためのプロセスの後に、ドープ領域１０４のドーパントは、５００～７００℃の範囲などの好適な温度で熱処理を実施することによって活性化することができる。

【0029】

本開示のいくつかの実施形態によれば、ドープ領域１０４を形成するためのイオン注入の条件および／または回数は、図２に示される濃度プロファイルなどの必要な濃度プロファイルを得るように調整することができる。図２（ｂ）に示される濃度プロファイルを得るために、ある導電性を有するドーパントを、単一のイオン注入プロセスを実施するのではなく数回のイオン注入プロセスを実施することによって基板１０２の中に注入することができる。たとえば、ｐ型ドープ領域１０４では、ボロンフッ化物（ＢＦ_２）などのｐ型ドーパントは、５～１５ｋｅＶのエネルギーで１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量を有する第１の注入プロセス、７～１７ｋｅＶのエネルギーで１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量を有する第２の注入プロセス、１０～２０ｋｅＶのエネルギーで１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量を有する第３の注入プロセス、および１５～２５ｋｅＶのエネルギーで１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量を有する第４の注入プロセスなどの、４回のイオン注入プロセスを順に実施することによって基板１０２の中に注入することができるが、それに限定されない。同様に、ｎ型ドープ領域１０４では、アンチモン（Ｓｂ）などのｎ型ドーパントは、１０～３０ｋｅＶのエネルギーで１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量を有する第１の注入プロセス、１５～３５ｋｅＶのエネルギーで１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量を有する第２の注入プロセス、２０～４０ｋｅＶのエネルギーで１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量を有する第３の注入プロセス、および２５～４５ｋｅＶのエネルギーで１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量を有する第４の注入プロセスなどの、４回のイオン注入プロセスを順に実施することによって基板１０２の中に注入することができるが、それに限定されない。平坦な濃度プロファイルとして、深さ方向に沿ったドーパント濃度の正確な範囲（すなわち、より小さい変動）を得るために、所望の正確な濃度範囲を得るための代替イオン注入を数回実施することができるが、それに限定されない。また、平坦な濃度プロファイルとして、深さ方向に沿ったドーパント濃度の正確な範囲を得るのが十分である場合、より少ない回数のイオン注入を採用することができるが、それに限定されない。

【0030】

依然として図６を参照して、３００～５００ｎｍの厚さを有する第１のチャネル層１０６は、エピタキシャル成長プロセスによってドープ領域１０４上に形成することができる。第１のチャネル層１０６は、非ドープ層またはわずかにドープした層であってよく、第１のチャネル層１０６のドーパント濃度は、ドープ領域１０４のドーパント濃度より少なくとも１／１０倍から１／１０^３倍ほど低い。

【0031】

図７を参照して、分離構造１３０は所定の領域に形成することができ、次いで、５０～１５０ｎｍの幅（ｘ方向に沿う）および２５０～５５０ｎｍの深さ（ｚ方向に沿う）を有するトレンチ１４０は、第１のチャネル層１０６の中で、ドープ領域１０４の上部へと下に向かって形成することができる。このようにして、ドープ領域１０４の一部は、トレンチ１４０の底面から露出することができる。本開示のいくつかの代替実施形態によれば、ドープ領域１０４がまったくトレンチ１４０の底面から露出することができないように、トレンチ１４０がドープ領域１０４に届かない場合があることに留意されたい。さらに、トレンチ１４０を形成するための主たるプロセスの後に、ドープ領域１０４がまったくトレンチ１４０の底面から露出されない場合でさえ、ドープ領域１０４がトレンチ１４０の底面から露出されるまで、湿式エッチングプロセスなどの追加の後処理をトレンチ１４０の底面上で実施することができる。その上、分離構造１３０およびトレンチ１４０を形成するプロセスの間に、第１のチャネル層１０６の上面が損傷することから保護するために、第１のチャネル層１０６の上面をＳｉＯ_２などの薄い保護層で覆うことができる。

【0032】

図８を参照して、１０～４０ｎｍの厚さを有する第２のチャネル層１０８は、トレンチ１４０の面上に形成して、ゲートトレンチ１５０を画定することができる。しかし、第１のチャネル層１０６がトレンチ１４０の底面に残る場合、図３に図示される構造などの、本開示のいくつかの代替実施形態に従って、第２のチャネル層１０８が省略され、したがって、トレンチ１４０に形成しない場合がある。第２のチャネル層１０８の下部は、ドープ領域１０４と直接接触してよい。その上、第２のチャネル層１０８は、非ドープ層またはわずかにドープした層であってよく、第２のチャネル層１０８のドーパント濃度は、ドープ領域１０４のドーパント濃度より少なくとも１／１０倍から１／１０^３倍ほど低い。次いで、ゲート誘電体層１４２は、第１のチャネル層１０６および第２のチャネル層１０８の露出面上に共形に形成することができる。本開示のいくつかの実施形態によれば、１～３ｎｍの厚さを有するゲート誘電体層１４２は、８００～１０００℃の処理温度で、熱酸化によって形成することができる。本開示のいくつかの代替実施形態によれば、シリコン酸窒化物、ハフニウム酸化物などでできているゲート誘電体層１４２は、堆積プロセスによって形成することができる。その後、ポリシリコンまたは金属であってよいゲート電極層１４４が、ゲート誘電体層１４２上に形成され、ゲートトレンチ１５０を満たす。トレンチ１５０を完全に充填するために、ゲート電極層１４４の厚さは、５００～７００ｎｍの範囲であってよい。

【0033】

図９を参照して、ゲート電極層１４４を平坦化して、ゲート誘電体層１４２上で停止させて、ゲートトレンチ１５０にゲート電極１１４を形成することができる。その後、第１のチャネル層１０６および第２のチャネル層１０８の中にドーパントを注入することによって、ゲート電極１１４の側にソース領域１２２およびドレイン領域１２４を形成することができる。本開示のいくつかの実施形態によれば、ソース領域１２２およびドレイン領域１２４が両方ともｎ型である場合、ソース領域１２２およびドレイン領域１２４は、１×１０^１５～１×１０^１７ｃｍ^－２のドーズ量で５～１５ｋｅＶのエネルギーでリンを注入することなどの、少なくとも１回のイオン注入プロセスを実施することによって形成することもできる。本開示のいくつかの代替実施形態によれば、ソース領域１２２およびドレイン領域１２４が両方ともｐ型である場合、ソース領域１２２およびドレイン領域１２４は、１×１０^１２～１×１０^１４ｃｍ^－２のドーズ量で５～１５ｋｅＶのエネルギーでボロンを注入すること、１×１０^１４～１×１０^１６ｃｍ^－２のドーズ量で１０～３０ｋｅＶのエネルギーでゲルマニウムを注入すること、１×１０^１４～１×１０^１６ｃｍ^－２のドーズ量で３～１０ｋｅＶのエネルギーでボロンを注入することなどの、数回のイオン注入プロセスを順に実施することによって形成することもできる。ソース領域１２２およびドレイン領域１２４を形成するためのプロセスの後、ソース領域１２２およびドレイン領域１２４のドーパントは、１０００～１１００℃の範囲などの好適な温度でスパイクアニールなどの熱処理を実施することによって活性化することができる。その後、ソース領域１２２、ドレイン領域１２４およびゲート電極１１４にそれぞれ金属シリサイドを形成するために、シリサイド化プロセスを実行することができる。図１に図示したような構造を得るように、その後、他のプロセスを実施することができる。

【0034】

図１０は、本開示のいくつかの代替実施形態による半導体デバイスを製造するための方法のプロセスを図示する概略断面図である。図１０を参照して、図１０に図示されるプロセスは、図８に続く代替プロセスである。本開示のいくつかの代替実施形態によれば、図８のステップに続けて、図４に図示されるようなゲート構造１１６を製造するために、ゲート電極層１４４をフォトリソグラフィプロセスによってパターン形成して、図１０に図示されるゲート電極１１４を形成することができる。対向して突出するゲート電極１１４の２つの側壁１１８（図示せず）は、ゲート電極１１４を形成した後、図４に図示されるように、５０～１５０ｎｍの（ｘ方向に沿った）幅でさらに形成することができ、ソース領域１２２およびドレイン領域１２４（図示せず）は、対向して突出する２つの側壁１１８を形成した後、図４に図示されるように、さらに形成することができ、シリサイド領域１３２、１３４、１３６（図示せず）は、ソース領域１２２およびドレイン領域１２４を形成した後、図４に図示されるように、さらに形成することができる。このようにして、パターン形成したゲート電極１１４と対向する２つの側壁１１８の両方は、スペーサ１１８でより離間するために、ゲート構造１１６上に配設されるシリサイド領域１３６と、ソース領域１２２およびドレイン領域１２４上にそれぞれ配設されるシリサイド領域１３２、１３４との間で横方向（すなわち、ｘ方向に沿って）に離間されてもよく、垂直方向（すなわち、ｚ方向に沿って）に離間されることもでき、図１に図示したような半導体デバイス１００－１よりも図４に図示したような半導体デバイス１００－３（図１０に図示せず）で起こり得る漏れ電流をさらに防止することができる。その上、ゲート電極１１４の厚さおよび幅は、様々な要件に従って調整することができ、制限する意味で解釈すべきでないことに留意されたい。

【0035】

その後、第１のチャネル層１０６および第２のチャネル層１０８の中にドーパントを注入することによって、ゲート電極１１４の側にソース領域１２２およびドレイン領域１２４を形成することができる。したがって、ゲート電極１１４の上面がソース領域１２２およびドレイン領域１２４の上面より高くなってよい。その後、シリサイド化プロセスを実行して、ソース領域１２２、ドレイン領域１２４およびゲート電極１１４それぞれに金属シリサイドを形成することができる。図４に図示したような構造を得るように、その後、他のプロセスを実施することができる。図１０を参照して、ゲート電極１１４の突出部の各側壁が第２のチャネル層１０８の外縁部に実質的に位置合わせされるが、ゲート電極１１４の突出部の側壁は、第２のチャネル層１０８の外縁部と横方向に位置ずれする可能性があることに留意されたい。本開示のいくつかの実施形態によれば、ゲート電極１１４が第１のチャネル層１０６の部分を覆うことができ、これによって、ドープ領域（すなわち、Ｓ／Ｄ領域）がゲート電極１１４によって覆われる第１のチャネル層１０６の部分に形成されることを防止するように、ゲート電極１１４の突出部の側壁は、第２のチャネル層１０８の外縁部を越えて外に延びることができる。本開示のいくつかの代替実施形態によれば、ドープ領域（すなわち、Ｓ／Ｄ領域）の部分をゲート電極１１４によって覆われない第２のチャネル層１０８の部分に形成することができるように、ゲート電極１１４の突出部の側壁は、第２のチャネル層１０８の外縁部に対して内向きに切り取ることができる。

【0036】

本技術の様々な実施形態が上で記載されている一方で、それらが例としてのみ提示され、制限でないことを理解されたい。本技術の精神または範囲から逸脱することなく、本明細書の開示に従って、開示された実施形態に多くの変更を行うことができる。したがって、本技術の広さと範囲は、上で記載した実施形態のいずれかに限定されるべきでない。むしろ、本技術の範囲は、以下の特許請求の範囲およびそれらの等価物に従って規定されるべきである。

【0037】

本技術が、１つまたは複数の実装形態に関して図示され、記載されているが、本明細書および添付図面を読んで理解すると、等価な代替形態および変更形態が当業者には想起されるであろう。加えて、本技術の特定の特徴が、いくつかの実装形態のうちのただ１つに関して開示されている場合がある一方で、そのような特徴は、任意の所与のまたは特定の用途で求められ、有利である場合があるため、他の実装形態の１つまたは複数の他の特徴と組み合わせることができる。

【0038】

本明細書で使用される用語は、特定の実施形態を記載するためだけであって、本技術の限定を意図していない。本明細書で使用する、単数形の「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈に指示がない限り、複数形を同様に含むことが意図される。さらに、「含んでいる」、「含む」、「有している」、「有する」、「備える」またはそれらの変形体が詳細な説明および／もしくは特許請求の範囲のいずれかで使用される限り、それらの用語は、「備えている」という用語と同様な様式で包含的であることが意図される。

【0039】

別段の指定がない限り、本明細書で使用される（技術および科学用語を含む）すべての用語は、本技術が属する分野の当業者によって一般的に理解されるものと同じ意味を有する。また、述べられる値または特性に関して本明細書で使用する「約」、「実質的に」、および「およそ」といった用語は、別段に規定されない限り、述べられる値または特性の２０％以内であることを示すことが意図される。一般的に使用される辞書で規定されるものなどの用語は、関連する分野の文脈におけるそれらの意味と合致する意味を有すると解釈すべきであり、本明細書で明示的に規定されない限り、理想的な意味または過度に型どおりの意味で解釈されないことをさらに理解されよう。

【0040】

本発明の教示を保持したまま本デバイスおよび方法の多くの変形形態および代替形態を作ることができることが、当業者なら容易に気づくであろう。したがって、上の開示は、添付した特許請求の範囲の境界及び範囲によってのみ限定されると考えるべきである。

【符号の説明】

【0041】

１００－１ 半導体デバイス
１００－２ 半導体デバイス
１００－３ 半導体デバイス
１００－４ 半導体デバイス
１０２ 基板
１０４ ドープ領域
１０６ 第１のチャネル層
１０８ 第２のチャネル層
１１０ チャネル領域
１１２ ゲート誘電体
１１４ ゲート電極
１１６ ゲート構造
１１８ スペーサ、側壁
１２２ ソース領域
１２４ ドレイン領域
１３０ 分離構造
１３２ シリサイド領域
１３４ シリサイド領域
１３６ シリサイド領域
１４０ トレンチ
１４２ ゲート誘電体層
１４４ ゲート電極層
１５０ トレンチ、ゲートトレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【外国語明細書】