特開 2023-150108 インサーキットエミュレータ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023150108

(43)【公開日】2023-10-16

(54)【発明の名称】インサーキットエミュレータ装置

(51)【国際特許分類】

   G06F 11/36 20060101AFI20231005BHJP

   G06F 11/22 20060101ALI20231005BHJP

【ＦＩ】

G06F11/36 152

G06F11/36 136

G06F11/22 606A

G06F11/22 675E

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022059027

(22)【出願日】2022-03-31

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】山崎 博

【テーマコード（参考）】

5B042

5B048

【Ｆターム（参考）】

5B042GA13

5B042HH30

5B042MA05

5B042MA14

5B042MA20

5B042MC03

5B042MC07

5B042MC40

5B048BB02

5B048CC17

(57)【要約】

【課題】
ＣＰＵのプログラム実行中に特定のイベントが発生した場合にＣＰＵの動作履歴が直ちに参照することができるインサーキットエミュレータ装置を提供する。
【解決手段】
プログラムを実行し、プログラムの実行に伴って変化するパラメータ値を出力する又は入出力するＣＰＵと、ＣＰＵが出力する又は入出力するパラメータ値を順次記憶してパラメータ値の変化履歴を形成する複数のトレースメモリと、ＣＰＵによるプログラムの実行に伴って発生する特定のイベントを検出するイベント検出回路と、イベント検出回路による特定のイベント検出に応答して複数のトレースメモリのうちのいずれか１のトレースメモリの記憶動作を停止させ、１のトレースメモリからパラメータ値の変化履歴を読み出して出力するイベントトレース制御回路と、含む。
【選択図】 図１

【特許請求の範囲】

【請求項1】

プログラムを実行し、前記プログラムの実行に伴って変化するパラメータ値を出力する又は入出力するＣＰＵと、
前記ＣＰＵが出力する又は入出力する前記パラメータ値を順次記憶して前記パラメータ値の変化履歴を形成する複数のトレースメモリと、
前記ＣＰＵによる前記プログラムの実行に伴って発生する特定のイベントを検出するイベント検出回路と、
前記イベント検出回路による前記特定のイベント検出に応答して前記複数のトレースメモリのうちのいずれか１のトレースメモリの記憶動作を停止させ、前記１のトレースメモリから前記パラメータ値の変化履歴を読み出して出力するイベントトレース制御回路と、含むことを特徴とするインサーキットエミュレータ装置。

【請求項2】

前記イベントトレース制御回路は、前記イベント検出回路による前記特定のイベント検出から予め定められた遅延を経た後、前記１のトレースメモリの記憶動作を停止させることを特徴とする請求項１記載のインサーキットエミュレータ装置。

【請求項3】

前記イベントトレース制御回路は、前記１のトレースメモリから前記パラメータ値の変化履歴を読み出した後、前記１のトレースメモリの記憶動作を再開させることを特徴とすることを特徴とする請求項１又は２記載のインサーキットエミュレータ装置。

【請求項4】

前記イベントトレース制御回路は、前記１のトレースメモリの記憶動作の停止中における前記イベント検出回路による前記特定のイベント検出に応答して前記複数のトレースメモリのうちの前記１のトレースメモリを除く別のトレースメモリの記憶動作を停止させ、前記別のトレースメモリから前記パラメータ値の変化履歴を読み出して出力することを特徴とする請求項１乃至３のいずれか１記載のインサーキットエミュレータ装置。

【請求項5】

前記プログラムが記憶されたプログラムメモリを含み、
前記パラメータ値は、前記ＣＰＵが出力するプログラム実行アドレス信号が示す前記プログラムメモリの記憶箇所のアドレスであることを特徴することを特徴とする請求項１乃至４のいずれか１記載のインサーキットエミュレータ装置。

【請求項6】

データを記憶するデータメモリを含み、
前記パラメータ値は、前記ＣＰＵが前記データメモリについて入出力する書き込み／読み出しデータであることを特徴することを特徴とする請求項１乃至４のいずれか１記載のインサーキットエミュレータ装置。

【請求項7】

前記特定のイベントは、前記ＣＰＵが出力するプログラム実行アドレス信号が示すアドレスが第１の特定のアドレスと一致したこと、前記プログラムの実行中の割り込み、前記プログラムの実行中のリセット、及び前記ＣＰＵが出力するアクセスアドレス信号が示すアドレスが第２の特定のアドレスと一致したことのうちの少なくとも１つであることを特徴とする請求項１乃至４のいずれか１記載のインサーキットエミュレータ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、プログラムを試験的に実行するインサーキットエミュレータ装置に関する。

【背景技術】

【0002】

インサーキットエミュレータ装置は、マイクロコンピュータシステムの開発の際に用いられる試験装置であり、マイクロコンピュータシステムのＣＰＵがプログラムに従って正しく実行するか否かをそのＣＰＵに代わって確認するものである。

【0003】

特許文献１には、デバッグ用ＣＰＵと、プログラムやデータを格納するメインメモリと、デバッグ時にデバッグ用ＣＰＵを制御する制御回路と、デバッグ用ＣＰＵのプログラム実行中の命令の実行履歴、及びメインメモリへのデータアクセスの履歴を記録するトレースメモリ装置とを有するインサーキットエミュレータ装置が開示されている。この従来のインサーキットエミュレータ装置では、デバッグ用ＣＰＵでの命令の実行に伴ってメインメモリに新たに書き込まれたデータを、トレースメモリ装置に記録された命令実行履歴の情報に基づいて、トレースメモリ装置に記録されたデータアクセス履歴の情報から取得して出力することができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５－１８２５７３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

かかる従来のインサーキットエミュレータ装置においては、トレースメモリ装置には記録されたデバッグ用ＣＰＵのプログラム実行中の命令の実行履歴やメインメモリへのデータアクセスの履歴の参照はデバッグ用ＣＰＵがプログラムの実行を終了してから行うことが一般的であった。

【0006】

しかしながら、インサーキットエミュレータ装置の利用者によってはプログラムの実行中に割り込み等のイベントが発生した際に直ちにそれらの履歴に基づいてイベント発生時の動作を検証したいことがあり、従来のインサーキットエミュレータ装置ではそのようなイベント発生時の動作をトレースメモリ装置に記録された履歴に基づいてイベント発生直後に直ちに検証することができないという問題があった。

【0007】

そこで、本発明の目的は、ＣＰＵのプログラム実行中に特定のイベントが発生した場合にＣＰＵの動作履歴を直ちに参照することができるインサーキットエミュレータ装置を提供することである。

【課題を解決するための手段】

【0008】

本発明のインサーキットエミュレータ装置は、プログラムを実行し、前記プログラムの実行に伴って変化するパラメータ値を出力する又は入出力するＣＰＵと、前記ＣＰＵが出力する又は入出力する前記パラメータ値を順次記憶して前記パラメータ値の変化履歴を形成する複数のトレースメモリと、前記ＣＰＵによる前記プログラムの実行に伴って発生する特定のイベントを検出するイベント検出回路と、前記イベント検出回路による前記特定のイベント検出に応答して前記複数のトレースメモリのうちのいずれか１のトレースメモリの記憶動作を停止させ、前記１のトレースメモリから前記パラメータ値の変化履歴を読み出して出力するイベントトレース制御回路と、含むことを特徴としている。

【発明の効果】

【0009】

本発明のインサーキットエミュレータ装置によれば、ＣＰＵがプログラム実行中に特定のイベントが発生した場合にＣＰＵのプログラム実行動作を停止させることなく、そのイベントの発生時を含むその前後のプログラム実行アドレス等のパラメータ値を取り出すことができるので、イベントの発生直後にそのパラメータ値の変化履歴を直ちに参照することができ、これによりプログラムデバッグの際におけるリアルタイム性を得ることができる。

【図面の簡単な説明】

【0010】

【図1】本発明の実施例１としてインサーキットエミュレータ装置の構成を示すブロック図である。

【図2】本発明の実施例２としてインサーキットエミュレータ装置の構成を示すブロック図である。

【発明を実施するための形態】

【0011】

以下、本発明の実施例を、図面を参照しつつ詳細に説明する。

【実施例0012】

図１は本発明の実施例１としてインサーキットエミュレータ装置の構成を示している。このインサーキットエミュレータ装置は、ＩＣＥ（インサーキットエミュレータ）回路１１及びマイクロコンピュータ回路１２を含むマイクロコンピュータデバッグシステム１０と、ＩＣＥ制御ＣＰＵ（中央処理装置）２０と、ＰＣデバッガ３０とを備えている。

【0013】

ＩＣＥ回路１１は、リアルタイムトレース制御回路２１と、リアルタイムトレースメモリ２２と、イベントトレース制御回路２３と、イベントトレースメモリ２４－１～２４－ｎ（ｎは２以上の整数）と、イベント検出回路２５とを含んでいる。マイクロコンピュータ回路１２は、ＣＰＵ３１と、プログラムメモリ３２と、データメモリ３３とを含んでいる。

【0014】

マイクロコンピュータ回路１２では、ＣＰＵ３１はプログラムメモリ３２と接続されている。プログラムメモリ３２にはデバッグ対象のプログラムが記憶されている。ＣＰＵ３１はプログラムメモリ３２に記憶されたデバッグ対象のプログラムを実行する。そのプログラムの実行ではＣＰＵ３１がプログラム実行アドレス信号を生成し、プログラム実行アドレス信号が示すアドレスで指定されたプログラムメモリ３２の記憶箇所からデバッグ対象のプログラムの命令が読み出される。読み出された命令はＣＰＵ３１に供給され、ＣＰＵ３１はその命令を実行する。データメモリ３３は、例えば、ＲＡＭ（ランダムアクセスメモリ）からなる。ＣＰＵ３１はデバッグ対象のプログラムを実行することによりデータをデータメモリ３３に書き込み、またデータメモリ３３に書き込まれたデータを読み出すことを行う。ＣＰＵ３１はデータメモリ３３についてデータの書き込み又は読み出し動作時にはデータメモリ３３の記憶箇所に対応するアドレスを示すアクセスアドレス信号をデータメモリ３３に供給する。

【0015】

また、ＣＰＵ３１はデバッグ対象のプログラムの実行に伴って特定のイベントを発生する。特定のイベントはＣＰＵ３１の特徴的な動作状態を指している。そのイベントの具体例としては、（１）プログラム実行アドレス（プログラム実行アドレス信号が示すアドレス）が特定のアドレスと一致したというプログラム実行アドレス一致イベント、（２）割り込みイベント、（３）リセットイベント、（４）データメモリ３３の書き込み又は読み出し先のアドレス（アクセスアドレス信号が示すアドレス）が特定のアドレスと一致したというデータメモリアドレス一致イベントがある。

【0016】

マイクロコンピュータ回路１２は、特定のイベントの発生を検出させるために、ＣＰＵ３１から出力されるリセット信号、割り込み信号、データメモリ３３の書き込み又は読み出し先のアドレスを示すアクセスアドレス信号、及びプログラムメモリ３２の実行アドレスを示すプログラム実行アドレス信号をイベント検出回路２５に供給する。

【0017】

ＩＣＥ制御ＣＰＵ２０は、ＩＣＥ回路１１内のリアルタイムトレース制御回路２１及びイベントトレース制御回路２３に接続されており、リアルタイムトレース制御回路２１及びイベントトレース制御回路２３の各々に命令を送出し、また、リアルタイムトレース制御回路２１又はイベントトレース制御回路２３から出力されたデータを受信する。

【0018】

リアルタイムトレース制御回路２１は、プログラム実行アドレスを記憶するための多数の記憶箇所を有するリアルタイムトレースメモリ２２に接続されている。リアルタイムトレース制御回路２１は、リアルタイムトレースメモリ２２のトレースの開始及びトレースの終了を含むトレース動作を制御すると共に、プログラム実行アドレスを記憶するリアルタイムトレースメモリ２２の記憶箇所を順番に指定するトレースメモリアドレス信号を生成する。

【0019】

リアルタイムトレースメモリ２２及びイベントトレースメモリ２４－１～２４－ｎにはＣＰＵ３１が出力するプログラム実行アドレス信号が供給される。プログラム実行アドレス信号が示すアドレスはＣＰＵ３１によるプログラムの実行と共に変化するＣＰＵ３１の出力パラメータ値である。リアルタイムトレースメモリ２２は、リアルタイムトレース制御回路２１のトレースの開始制御に応じてリアルタイムトレースメモリ２２はトレースメモリアドレス信号によって指定された記憶箇所にプログラム実行アドレス信号が示すアドレスを記憶する。なお、本実施例１でいうリアルタイムトレースとはＣＰＵ３１が出力するプログラム実行アドレス信号が示すアドレスをプログラム実行アドレス信号の出力順に記憶することである。

【0020】

イベント検出回路２５には、マイクロコンピュータ回路１２から上述したリセット信号、割り込み信号、アクセスアドレス信号、及びプログラム実行アドレス信号が供給される。イベント検出回路２５はリセット信号、割り込み信号、アクセスアドレス信号、及びプログラム実行アドレス信号に応じて特定のイベントの発生を判別し、判別結果として特定のイベントの発生時にはイベント信号を発生する。イベント検出回路２５はイベントトレース制御回路２３との間にはｍ（ｍは２以上の整数）個の信号ライン２６－１～２６－ｍが設けられている。イベント信号は信号ライン２６－１～２６－ｍのいずれか１の信号ラインによってイベントトレース制御回路２３に供給される。

【0021】

イベントトレース制御回路２３はイベントトレースメモリ２４－１～２４－ｎの各々に接続されている。イベントトレース制御回路２３にはリアルタイムトレース制御回路２１からトレースクロック信号が供給される。トレースクロック信号は、イベントトレースメモリ２４－１～２４－ｎの各々書き込みアドレスを指定するタイミング信号であり、上述したトレースメモリアドレス信号のアドレス指定のタイミングと同期している。イベントトレース制御回路２３はトレースクロック信号に同期してイベントトレースアドレス信号を各々生成する。各イベントトレースアドレス信号はイベントトレースメモリ２４－１～２４－ｎに供給され、イベントトレースメモリ２４－１～２４－ｎの記憶箇所を指定する。イベントトレースメモリ２４－１～２４－ｎの各々はイベントトレースアドレス信号によって指定された記憶箇所にＣＰＵ３１が出力するプログラム実行アドレス信号が示すアドレスを記憶する。

【0022】

イベントトレースメモリ２４－１～２４－ｎは例えば、同一の記憶箇所数のメモリであり、プログラム実行アドレス信号が示すアドレスを記憶するための複数の記憶箇所を各々有しているが、リアルタイムトレースメモリ２２の記憶箇所数と比べて少なくても良い。ここで、説明を簡単にするために、イベントトレースメモリ２４－１～２４－ｎの各々にアドレスを記憶するための記憶箇所がｋ（２以上の整数）個あるとする。イベントトレースメモリ２４－１について説明すると、イベントトレースアドレス信号はイベントトレースメモリ２４－１の第１の記憶箇所から順番に指定し、第ｋの記憶箇所を指定し終わると、次に再び第１の記憶箇所から順番に指定することを繰り返す。すなわち、第ｋの記憶箇所にアドレスが順番に書き込まれた後はデータの上書きが繰り返されるのである。このことはイベントトレースメモリ２４－２～２４－ｎについても同様である。ただし、イベントトレースアドレス信号はイベントトレースメモリ２４－１～２４－ｎ各々で独立しており、異なる記憶箇所を指定しても良い。

【0023】

イベントトレース制御回路２３は、イベント検出回路２５からイベント信号を受信すると、アドレス記憶動作中、すなわちプログラム実行アドレス信号が示すアドレスを順次記憶中にあるイベントトレースメモリ２４－１～２４－ｎのうちのいずれか１のイベントトレースメモリのアドレス記憶動作を停止させる。このアドレス記憶動作の停止はイベント信号を受信してから若干遅れて行うようにしても良い。遅れ時間は、例えば、プログラム実行アドレス信号が示すアドレスが数ステップ分に相当する時間である。また、イベントトレース制御回路２３はＩＣＥ制御ＣＰＵ２０の制御により、アドレス記憶動作を停止させたイベントトレースメモリの各記憶箇所からｋ個のデータを時間的に古いデータ（プログラム実行アドレス信号が示すアドレス）から順番に読み出す。具体的には、イベントトレース制御回路２３は読み出しアドレス信号を例えば、イベントトレースメモリ２４－１に供給すると、読み出しアドレス信号によって指定される記憶箇所のデータが読み出され、それが読み出しデータとしてイベントトレースメモリ２４－１からイベントトレース制御回路２３に供給され、そのデータ読み出し動作がｋ個の記憶箇所について行われる。

【0024】

ＰＣデバッガ３０は、ＩＣＥ制御ＣＰＵ２０に接続されており、ユーザがデバッグのための操作を行うＰＣ（パーソナルコンピュータ）である。また、ＰＣデバッガ３０は、ディスプレイを有し、イベントの発生通知、及びイベントトレースメモリ２４－１～２４－ｎ各々に記憶されたデータであるプログラム実行アドレスの供給を受け入れ、イベントの発生時のプログラム実行アドレスの変化をディスプレイに表示させることができる。

【0025】

次に、かかる構成の実施例１のインサーキットエミュレータ装置の動作を説明する。

【0026】

先ず、ＰＣデバッガ３０に対するユーザ操作によってＰＣデバッガ３０からＩＣＥ制御ＣＰＵ２０を介してＣＰＵ３１に対してデバッグ対象のプログラムの実行命令が供給される。ＣＰＵ３１は実行命令に応答してプログラムメモリ３２に格納されたプログラムから命令を読み出し、その命令の実行を開始する。すなわち、ＣＰＵ３１はＣＰＵクロック信号に同期してプログラムメモリ３２に対してプログラム実行アドレス信号を供給し、プログラムメモリ３２はプログラム実行アドレス信号が示すアドレスの記憶箇所にある命令を読み出し、その命令をＣＰＵ３１に供給する。ＣＰＵ３１は供給された命令を実行する。

【0027】

プログラム実行アドレス信号が示すアドレスは、ＣＰＵ３１内の図示しないプログラムカウンタのカウント値である。ＣＰＵ３１は供給された命令を実行する毎にプログラムカウンタのカウント値を更新させる。プログラムカウンタのカウント値は初期値から順番に変化するが、プログラム中の命令によっては特定の値にジャンプすることが生ずる。

【0028】

プログラム実行アドレス信号は、リアルタイムトレースメモリ２２、イベントトレースメモリ２４－１～２４－ｎ、及びイベント検出回路２５に供給される。リアルタイムトレースメモリ２２はプログラム実行アドレス信号が供給される毎にプログラム実行アドレス信号が示すアドレスをトレースメモリアドレス信号によって指定された記憶箇所に記憶する。トレースメモリアドレス信号は上記したようにリアルタイムトレース制御回路２１から供給される。

【0029】

イベントトレースメモリ２４－１～２４－ｎの各々はプログラム実行アドレス信号が供給される毎にプログラム実行アドレス信号が示すアドレスをイベントトレースアドレス信号によって指定された記憶箇所に記憶する。イベントトレースアドレス信号は上記したようにイベントトレース制御回路２３から各々供給される。このようにリアルタイムトレースメモリ２２及びイベントトレースメモリ２４－１～２４－ｎの各々のトレース対象はプログラム実行アドレス信号が示すアドレスであり、そのアドレスはプログラムメモリ３２の記憶箇所を指定するものである。また、イベントトレースメモリ２４－１～２４－ｎの各々には、例えば、リアルタイムトレースメモリ２２に比べて少ない直近ｋ個のアドレスだけが記憶され得る。

【0030】

イベント検出回路２５においては、プログラム実行アドレス信号の他にマイクロコンピュータ回路１２から上述したリセット信号、割り込み信号、及びアクセスアドレス信号が供給される。上述したように、イベント検出回路２５はリセット信号、割り込み信号、アクセスアドレス信号、及びプログラム実行アドレス信号に応じて特定のイベントの発生を判別し、特定のイベントの発生時にはイベント信号を発生する。

【0031】

ここで、次のようにイベント毎にイベント信号を伝送する信号ラインと、記憶されたデータを使用するイベントトレースメモリとが予め設定されているとして説明する。プログラム実行アドレスが特定のアドレスと一致したという第１のイベントに対しては、信号ライン２６－１を介して第１のイベント信号がイベントトレース制御回路２３に供給され、イベントトレースメモリ２４－１に記憶されたデータが用いられる。割り込みという第２のイベントに対しては、信号ライン２６－２を介して第２のイベント信号がイベントトレース制御回路２３に供給され、イベントトレースメモリ２４－２に記憶されたデータが用いられる。リセットという第３のイベントに対しては、信号ライン２６－３を介して第３のイベント信号がイベントトレース制御回路２３に供給され、イベントトレースメモリ２４－３に記憶されたデータが用いられる。データメモリ３３の書き込み又は読み出し先のアドレスが特定のアドレスと一致したという第４のイベントに対しては、信号ライン２６－４を介して第４のイベント信号がイベントトレース制御回路２３に供給され、イベントトレースメモリ２４－４に記憶されたデータが用いられる。

【0032】

イベント検出回路２５において、第１のイベント、すなわちプログラム実行アドレス信号からプログラム実行アドレスが特定のアドレスと一致したことが検出されたならば、第１のイベント信号が信号ライン２６－１を介してイベントトレース制御回路２３に供給される。イベントトレース制御回路２３は、ＩＣＥ制御ＣＰＵ２０に対して第１のイベントの発生を通知し、イベントトレースアドレス信号のイベントトレースメモリ２４－１への供給を停止する。これにより、ＰＣデバッガ３０はＩＣＥ制御ＣＰＵ２０を介して第１のイベントの発生通知が供給され、第１のインベントであるプログラム実行アドレス一致の発生をディスプレイに表示する。イベントトレースアドレス信号のイベントトレースメモリ２４－１への供給停止により、イベントトレースメモリ２４－１はＣＰＵ３１から供給されるプログラム実行アドレス信号が示すアドレスの記憶であるイベントトレース動作を停止する。また、イベントトレース制御回路２３はイベントトレースメモリ２４－１のイベントトレース動作の停止を示すためにイベントトレースメモリ２４－１についての停止フラグをセットする。

【0033】

イベントトレース制御回路２３は、読み出しアドレス信号をイベントトレースメモリ２４－１に供給し、イベントトレースメモリ２４－１に記憶されたｋ個のアドレスデータを時間的に古い順に読み出し、読み出しアドレスデータをＩＣＥ制御ＣＰＵ２０に順に信号として供給する。これにより、ＰＣデバッガ３０にはＩＣＥ制御ＣＰＵ２０を介して読み出しアドレスデータ信号、すなわちプログラム実行アドレス一致イベントの発生時を含むその前後のプログラム実行アドレス信号が供給されるので、ＰＣデバッガ３０のディスプレイにはそのプログラム実行アドレス信号が示すアドレスの変化が表示される。

【0034】

イベントトレース制御回路２３は、イベントトレースメモリ２４－１からアドレスデータの読み出しを終了すると、イベントトレースアドレス信号をイベントトレースメモリ２４－１へ再び供給する。これによりイベントトレースメモリ２４－１はイベントトレースアドレス信号に応じてＣＰＵ３１から供給されるプログラム実行アドレス信号が示すアドレスをイベントトレースアドレス信号によって指定された記憶箇所に記憶することを再開する。また、イベントトレース制御回路２３はイベントトレースメモリ２４－１についての停止フラグをリセットする。

【0035】

イベント検出回路２５において、第２のイベント、すなわち割り込みの発生が検出されたならば、第２のイベント信号が信号ライン２６－２を介してイベントトレース制御回路２３に供給される。イベントトレース制御回路２３は、ＩＣＥ制御ＣＰＵ２０に対して第２のイベントの発生を通知し、イベントトレースアドレス信号のイベントトレースメモリ２４－２への供給を停止する。これにより、ＰＣデバッガ３０はＩＣＥ制御ＣＰＵ２０を介して第２のイベントの発生通知が供給され、第２のインベントである割り込みイベントの発生をディスプレイに表示する。イベントトレースアドレス信号のイベントトレースメモリ２４－２への供給停止により、イベントトレースメモリ２４－２はＣＰＵ３１から供給されるプログラム実行アドレス信号が示すアドレスの記憶であるイベントトレース動作を停止する。また、イベントトレース制御回路２３はイベントトレースメモリ２４－２のイベントトレース動作の停止を示すためにイベントトレースメモリ２４－２についての停止フラグをセットする。

【0036】

イベントトレース制御回路２３は、読み出しアドレス信号をイベントトレースメモリ２４－２に供給し、イベントトレースメモリ２４－２に記憶されたｋ個のアドレスデータを時間的に古い順に読み出し、読み出しアドレスデータをＩＣＥ制御ＣＰＵ２０に順に信号として供給する。これにより、ＰＣデバッガ３０にはＩＣＥ制御ＣＰＵ２０を介して読み出しアドレスデータ信号、すなわち割り込みイベントの発生時を含むその前後のプログラム実行アドレス信号が供給されるので、ＰＣデバッガ３０のディスプレイにはそのプログラム実行アドレス信号が示すアドレスの変化が表示される。

【0037】

イベントトレース制御回路２３は、イベントトレースメモリ２４－２からアドレスデータの読み出しを終了すると、イベントトレースアドレス信号をイベントトレースメモリ２４－２へ再び供給する。これによりイベントトレースメモリ２４－２はイベントトレースアドレス信号に応じてＣＰＵ３１から供給されるプログラム実行アドレス信号が示すアドレスをイベントトレースアドレス信号によって指定された記憶箇所に記憶することを再開する。また、イベントトレース制御回路２３はイベントトレースメモリ２４－２についての停止フラグをリセットする。

【0038】

イベント検出回路２５において、第３のイベント、すなわちリセットの発生が検出されたならば、第３のイベント信号が信号ライン２６－３を介してイベントトレース制御回路２３に供給される。イベントトレース制御回路２３は、ＩＣＥ制御ＣＰＵ２０に対して第３のイベントの発生を通知し、イベントトレースアドレス信号のイベントトレースメモリ２４－３への供給を停止する。これにより、ＰＣデバッガ３０はＩＣＥ制御ＣＰＵ２０を介して第３のイベントの発生通知が供給され、第３のインベントであるリセットイベントの発生をディスプレイに表示する。イベントトレースアドレス信号のイベントトレースメモリ２４－３への供給停止により、イベントトレースメモリ２４－３はＣＰＵ３１から供給されるプログラム実行アドレス信号が示すアドレスの記憶であるイベントトレース動作を停止する。また、イベントトレース制御回路２３はイベントトレースメモリ２４－３のイベントトレース動作の停止を示すためにイベントトレースメモリ２４－３についての停止フラグをセットする。

【0039】

イベントトレース制御回路２３は、読み出しアドレス信号をイベントトレースメモリ２４－３に供給し、イベントトレースメモリ２４－３に記憶されたｋ個のアドレスデータを時間的に古い順に読み出し、読み出しアドレスデータをＩＣＥ制御ＣＰＵ２０に順に信号として供給する。これにより、ＰＣデバッガ３０にはＩＣＥ制御ＣＰＵ２０を介して読み出しアドレスデータ信号、すなわちリセットイベントの発生時を含むその前後のプログラム実行アドレス信号が供給されるので、ＰＣデバッガ３０のディスプレイにはそのプログラム実行アドレス信号が示すアドレスの変化が表示される。

【0040】

イベントトレース制御回路２３は、イベントトレースメモリ２４－３からアドレスデータの読み出しを終了すると、イベントトレースアドレス信号をイベントトレースメモリ２４－３へ再び供給する。これによりイベントトレースメモリ２４－３はイベントトレースアドレス信号に応じてＣＰＵ３１から供給されるプログラム実行アドレス信号が示すアドレスをイベントトレースアドレス信号によって指定された記憶箇所に記憶することを再開する。また、イベントトレース制御回路２３はイベントトレースメモリ２４－３についての停止フラグをリセットする。

【0041】

イベント検出回路２５において、第４のイベント、すなわちデータメモリ３３の書き込み又は読み出し先のアドレスが特定のアドレスと一致したことが検出されたならば、第４のイベント信号が信号ライン２６－４を介してイベントトレース制御回路２３に供給される。イベントトレース制御回路２３は、ＩＣＥ制御ＣＰＵ２０に対して第４のイベントの発生を通知し、イベントトレースアドレス信号のイベントトレースメモリ２４－４への供給を停止する。これにより、ＰＣデバッガ３０はＩＣＥ制御ＣＰＵ２０を介して第３のイベントの発生通知が供給され、第４のインベントであるデータメモリの書き込み又は読み出し先のアドレス一致イベントをディスプレイに表示する。イベントトレースアドレス信号のイベントトレースメモリ２４－４への供給停止により、イベントトレースメモリ２４－４はＣＰＵ３１から供給されるプログラム実行アドレス信号が示すアドレスの記憶であるイベントトレース動作を停止する。また、イベントトレース制御回路２３はイベントトレースメモリ２４－４のイベントトレース動作の停止を示すためにイベントトレースメモリ２４－４についての停止フラグをセットする。

【0042】

イベントトレース制御回路２３は、読み出しアドレス信号をイベントトレースメモリ２４－４に供給し、イベントトレースメモリ２４－４に記憶されたｋ個のアドレスデータを時間的に古い順に読み出し、読み出しアドレスデータをＩＣＥ制御ＣＰＵ２０に順に信号として供給する。これにより、ＰＣデバッガ３０にはＩＣＥ制御ＣＰＵ２０を介して読み出しアドレスデータ信号、すなわちデータメモリの書き込み又は読み出し先のアドレス一致イベントの発生時を含むその前後のプログラム実行アドレス信号が供給されるので、ＰＣデバッガ３０のディスプレイにはそのプログラム実行アドレス信号が示すアドレスの変化が表示される。

【0043】

イベントトレース制御回路２３は、イベントトレースメモリ２４－４からアドレスデータの読み出しを終了すると、イベントトレースアドレス信号をイベントトレースメモリ２４－４へ再び供給する。これによりイベントトレースメモリ２４－４はイベントトレースアドレス信号に応じてＣＰＵ３１から供給されるプログラム実行アドレス信号が示すアドレスをイベントトレースアドレス信号によって指定された記憶箇所に記憶することを再開する。また、イベントトレース制御回路２３はイベントトレースメモリ２４－４についての停止フラグをリセットする。

【0044】

上述したように、イベントトレースメモリ２４－１～２４－４各々のイベントトレース動作の停止中に、イベントトレースメモリ２４－１～２４－４各々についての停止フラグがセットされる。例えば、イベントトレースメモリ２４－１についての停止フラグのセット後に、第１のイベント、すなわちプログラム実行アドレス信号からプログラム実行アドレスが特定のアドレスと一致したことが検出されたならば、イベントトレースメモリ２４－１についての停止フラグのセットによりイベントトレースメモリ２４－１～２４－ｎのうちのイベントトレースメモリ２４－１以外のイベントトレースメモリからアドレスデータの読み出しが行われる。例えば、イベント毎に複数のイベントトレースメモリを割り当てておいて良い。第１のイベントについてはイベントトレースメモリ２４－１と２４－５とが割り当てられているならば、イベントトレースメモリ２４－１のイベントトレース動作の停止中に、新たな第１のイベントの発生があった場合にイベントトレースメモリ２４－５からアドレスデータの読み出しが行われるようにしても良い。このことは他のイベントについても同様である。

【0045】

このように実施例１のインサーキットエミュレータ装置では、ＣＰＵ３１がプログラム実行中にイベントが発生した場合にＣＰＵ３１のプログラム実行動作を停止させることなく、そのイベントの発生時を含むその前後のプログラム実行アドレスを取り出すことができるので、イベントの発生直後にそのプログラム実行アドレスの変化履歴を直ちに参照することができ、これによりプログラムデバッグの際におけるリアルタイム性を得ることができる。

【実施例0046】

図２は本発明の実施例２としてインサーキットエミュレータ装置の構成を示している。実施例２のインサーキットエミュレータ装置においては、ＣＰＵ３１からデータメモリ３３へのアクセスアドレス信号の供給ラインにリアルタイムトレースメモリ２２に接続されている。リアルタイムトレースメモリ２２にはＣＰＵ３１が出力するアクセスアドレス信号が供給される。また、ＣＰＵ３１とデータメモリ３３と間における書き込み／読み出しデータの供給ラインにイベントトレースメモリ２４－１～２４－ｎが接続されている。イベントトレースメモリ２４－１～２４－ｎにはＣＰＵ３１が入出力する書き込み／読み出しデータが信号として供給される。すなわち、リアルタイムトレースメモリ２２のトレース対象はアクセスアドレス信号が示すアドレスであり、そのアドレスはデータメモリ３３の記憶箇所を指定するものである。イベントトレースメモリ２４－１～２４－ｎのトレース対象が書き込み／読み出しデータである。実施例２では、書き込み／読み出しデータがＣＰＵ３１によるプログラムの実行と共に変化するＣＰＵ３１の入出力パラメータ値である。

【0047】

リアルタイムトレースメモリ２２はアクセスアドレス信号が供給される毎にアクセスアドレス信号が示すアドレスをトレースメモリアドレス信号によって指定された記憶箇所に記憶する。イベントトレースメモリ２４－１～２４－ｎの各々はアクセスアドレス信号によって指定される記憶箇所についての書き込み／読み出しデータをイベントトレースアドレス信号によって指定された記憶箇所に記憶する。イベントトレースメモリ２４－１～２４－ｎの各々にはリアルタイムトレースメモリ２２に比べて少ない直近ｋ個のデータだけが記憶され得る。このようにイベントトレースメモリ２４－１～２４－ｎの各々によるイベントトレース動作はＣＰＵ３１が入出力する書き込み／読み出しデータを記憶することであり、このことが実施例１とは異なる。

【0048】

イベント検出回路２５において、第１のイベント、すなわちプログラム実行アドレス信号からプログラム実行アドレスが特定のアドレスと一致したことが検出された場合の動作について説明すると、第１のイベント信号が信号ライン２６－１を介してイベントトレース制御回路２３に供給される。イベントトレース制御回路２３は、ＩＣＥ制御ＣＰＵ２０に対して第１のイベントの発生を通知し、イベントトレースアドレス信号のイベントトレースメモリ２４－１への供給を停止する。これにより、ＰＣデバッガ３０はＩＣＥ制御ＣＰＵ２０を介して第１のイベントの発生通知が供給され、第１のインベントであるプログラム実行アドレス一致の発生をディスプレイに表示する。イベントトレースアドレス信号のイベントトレースメモリ２４－１への供給停止により、イベントトレースメモリ２４－１は書き込み／読み出しデータの記憶であるイベントトレース動作を停止する。また、イベントトレース制御回路２３はイベントトレースメモリ２４－１のイベントトレース動作の停止を示すためにイベントトレースメモリ２４－１についての停止フラグをセットする。

【0049】

イベントトレース制御回路２３は、読み出しアドレス信号をイベントトレースメモリ２４－１に供給し、イベントトレースメモリ２４－１に記憶されたｋ個の書き込み／読み出しデータを時間的に古い順に読み出し、読み出した書き込み／読み出しデータをＩＣＥ制御ＣＰＵ２０に順に信号として供給する。これにより、ＰＣデバッガ３０にはＩＣＥ制御ＣＰＵ２０を介して読み出した書き込み／読み出しデータ、すなわちプログラム実行アドレス一致イベントの発生時を含むその前後の書き込み／読み出しデータが供給されるので、ＰＣデバッガ３０のディスプレイにはその書き込み／読み出しデータの変化が表示される。

【0050】

イベントトレース制御回路２３は、イベントトレースメモリ２４－１から書き込み／読み出しデータの読み出しを終了すると、イベントトレースアドレス信号をイベントトレースメモリ２４－１へ再び供給する。これによりイベントトレースメモリ２４－１はイベントトレースアドレス信号に応じてＣＰＵ３１又はデータメモリ３３から供給される書き込み／読み出しデータをイベントトレースアドレス信号によって指定された記憶箇所に記憶することを再開する。また、イベントトレース制御回路２３はイベントトレースメモリ２４－１についての停止フラグをリセットする。

【0051】

他の第２～第４のイベントの発生の際についても書き込み／読み出しデータをトレースすることを除いて実施例１と同様であるので、ここでの説明は省略される。

【0052】

このように実施例２のインサーキットエミュレータ装置では、ＣＰＵ３１がプログラム実行中にイベントが発生した場合にＣＰＵ３１のプログラム実行動作を停止させることなく、そのイベントの発生時を含むその前後のＣＰＵ３１によるデータメモリ３３への書き込みデータ又はデータメモリ３３から読み出される読み出しデータを取り出すことができるので、イベントの発生直後にその書き込み／読み出しデータの変化履歴を直ちに参照することができ、これによりプログラムデバッグの際におけるリアルタイム性を得ることができる。

【0053】

上記した各実施例においては、特定のイベントとして、プログラム実行アドレスが特定のアドレスと一致したというプログラム実行アドレス一致イベント、割り込みイベント、リセットイベント、及びデータメモリ３３の書き込み又は読み出し先のアドレスが特定のアドレスと一致したというデータメモリアドレス一致イベントを示しているが、本発明はこれらのイベントに限定されない。ＣＰＵ３１が特定の演算結果を生成したというイベント等の他のイベントの発生時を含むその前後のプログラム実行アドレスや書き込み／読み出しデータの変化履歴を獲得しても良い。

【0054】

実施例１ではイベントの発生直後にプログラム実行アドレスの変化履歴が得られ、実施例２ではイベントの発生直後に書き込み／読み出しデータの変化履歴が得られているが、イベントの発生直後にプログラム実行アドレスの変化履歴及び書き込み／読み出しデータの変化履歴の双方を得るようにしても良い。

【0055】

また、プログラム実行中にＣＰＵ３１が出力するパラメータ値としては、実施例１においてＣＰＵ３１からプログラムメモリ３２に出力されるプログラム実行アドレス信号が示すアドレス、実施例２においてＣＰＵ３１がデータメモリ３３について入出力する書き込み／読み出しデータに他に、例えば、ＣＰＵ３１から各種の周辺機器（図示せず）の駆動のために出力されるポート番号等のデータでも良い。