知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023150543
(43)【公開日】2023-10-16
(54)【発明の名称】メモリ制御装置
(51)【国際特許分類】
G06F 12/06 20060101AFI20231005BHJP
G06F 12/00 20060101ALI20231005BHJP
G06F 12/02 20060101ALI20231005BHJP
G11C 7/10 20060101ALI20231005BHJP
【ＦＩ】
G06F12/06 540E
G06F12/00 597D
G06F12/00 571A
G06F12/00 560A
G06F12/02 580J
G11C7/10 250
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022059698
(22)【出願日】2022-03-31
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110001357
【氏名又は名称】弁理士法人つばさ国際特許事務所
(72)【発明者】
【氏名】池添 赳治
(72)【発明者】
【氏名】五十嵐 孝博
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160CA11
5B160CB00
5B160CD11
5B160HA00
(57)【要約】 （修正有）
【課題】ＢＧ（Ｂａｎｋ Ｇｒｏｕｐ）を持ち、複数のＢＬ（Ｂｕｒｓｔ Ｌｅｎｇｔｈ）長に対応したＤＲＡＭ規格においてＤＲＡＭへのアクセスを効率良く実行するメモリ制御装置を提供する。
【解決手段】メモリ制御装置は、ＲＷ切替検出部とＢＬ変換部を備える。検出部は、受け付けた複数のメモリアクセス要求において、リードバンクグループインタリーブとライト要求との切り替えるか又はライトバンクグループインタリーブとリード要求との切り替えを検出する。変換部は、リードバンクグループインタリーブ若しくはライトバンクグループインタリーブのメモリアクセス要求数と、リードバンクグループインタリーブ若しくはライトバンクグループインタリーブの直前のメモリアクセス要求に対応するコマンドのタイミング情報とに基づいて、リードバンクグループインタリーブ若しくはライトバンクグループインタリーブが含むメモリアクセス要求のＢＬ長を変換する。
【選択図】図５
【解決手段】メモリ制御装置は、ＲＷ切替検出部とＢＬ変換部を備える。検出部は、受け付けた複数のメモリアクセス要求において、リードバンクグループインタリーブとライト要求との切り替えるか又はライトバンクグループインタリーブとリード要求との切り替えを検出する。変換部は、リードバンクグループインタリーブ若しくはライトバンクグループインタリーブのメモリアクセス要求数と、リードバンクグループインタリーブ若しくはライトバンクグループインタリーブの直前のメモリアクセス要求に対応するコマンドのタイミング情報とに基づいて、リードバンクグループインタリーブ若しくはライトバンクグループインタリーブが含むメモリアクセス要求のＢＬ長を変換する。
【選択図】図５
【特許請求の範囲】
【請求項1】
受け付けたメモリアクセスに関する複数のメモリアクセス要求において、リードバンクグループインタリーブとライト要求との切り替え、もしくはライトバンクグループインタリーブとリード要求との切り替えを検出する検出部と、
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブのメモリアクセス要求数と、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの直前のメモリアクセス要求に対応する第１コマンドのタイミング情報とに基づいて、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長を変換する変換部と
を備えた
メモリ制御装置。
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブのメモリアクセス要求数と、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの直前のメモリアクセス要求に対応する第１コマンドのタイミング情報とに基づいて、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長を変換する変換部と
を備えた
メモリ制御装置。
【請求項2】
前記変換部は、以下の２つのいずれかの条件を満たす場合に、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換する
請求項１に記載のメモリ制御装置。
・条件Ａ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が偶数×２となっており、かつ、前記第１コマンドが前記第１コマンドの直前の第２コマンドから２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が奇数×２となっており、かつ、前記第１コマンドが前記第２コマンドから２ｎＣＫ後のタイミングで発行されること
請求項１に記載のメモリ制御装置。
・条件Ａ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が偶数×２となっており、かつ、前記第１コマンドが前記第１コマンドの直前の第２コマンドから２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が奇数×２となっており、かつ、前記第１コマンドが前記第２コマンドから２ｎＣＫ後のタイミングで発行されること
【請求項3】
前記変換部は、以下の２つのいずれの条件も満たさない場合に、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるコマンドのＢＬ長をＢＬ１６からＢＬ３２に変換する
請求項１に記載のメモリ制御装置。
・条件Ａ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が偶数×２となっており、かつ、前記第１コマンドが前記第１コマンドの直前の前記第２コマンドから２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が奇数×２となっており、かつ、前記第１コマンドが前記第２コマンドから２ｎＣＫ後のタイミングで発行されること
請求項１に記載のメモリ制御装置。
・条件Ａ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が偶数×２となっており、かつ、前記第１コマンドが前記第１コマンドの直前の前記第２コマンドから２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が奇数×２となっており、かつ、前記第１コマンドが前記第２コマンドから２ｎＣＫ後のタイミングで発行されること
【請求項4】
前記複数のメモリアクセス要求と、前記コマンドごとに対応付けられたバンクグループ情報および分割要否情報とを記憶する記憶部と、
前記複数のメモリアクセス要求において、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに該当するメモリアクセス要求が存在するか否かを判定し、その判定結果に応じたフラグを、前記バンクグループ情報として前記記憶部に書き込む判定部と
を更に備えた
請求項１に記載のメモリ制御装置。
前記複数のメモリアクセス要求において、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに該当するメモリアクセス要求が存在するか否かを判定し、その判定結果に応じたフラグを、前記バンクグループ情報として前記記憶部に書き込む判定部と
を更に備えた
請求項１に記載のメモリ制御装置。
【請求項5】
前記判定部は、前記タイミング情報に基づいて、前記フラグが付与された複数のメモリアクセス要求のＢＬ長を変換するか否か判定し、その判定結果に応じたフラグを、前記分割要否情報として前記記憶部に書き込む
請求項４に記載のメモリ制御装置。
請求項４に記載のメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、メモリ制御装置に関する。
【背景技術】
【0002】
従来から、ＤＲＡＭ（Dynamic Random Access Memory）へのアクセスをより効率良く実行するための様々な方策が提案されている（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１５７２９５号公報
【特許文献2】特開２００６－２５２１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、従来のＤＲＡＭ技術では、ＢＬ（Burst Length）長が大きい方が、ＤＲＡＭへのアクセスの効率が良い。しかし、ＬＰＤＤＲ（Low Power Double Data Rate）５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧ（Bank Group）を持ち、複数のＢＬ長に対応したＤＲＡＭ規格では、ＢＬ長が短い場合であっても、ＤＲＡＭへのアクセスの効率が良いときがある。従って、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭへのアクセスをより効率良く実行することの可能なメモリ制御装置を提供することが望ましい。
【課題を解決するための手段】
【0005】
本開示の一実施形態にメモリ制御装置は、検出部と変換部とを備えている。検出部は、受け付けたメモリアクセスに関する複数のメモリアクセス要求において、リードバンクグループインタリーブとライト要求との切り替え、もしくはライトバンクグループインタリーブとリード要求との切り替えを検出する。変換部は、リードバンクグループインタリーブもしくはライトバンクグループインタリーブのメモリアクセス要求数と、リードバンクグループインタリーブもしくはライトバンクグループインタリーブの直前のメモリアクセス要求に対応するコマンドのタイミング情報とに基づいて、リードバンクグループインタリーブもしくはライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長を変換する。
【0006】
本開示の一実施形態に係るメモリ制御装置では、リードバンクグループインタリーブもしくはライトバンクグループインタリーブのメモリアクセス要求数と、リードバンクグループインタリーブもしくはライトバンクグループインタリーブの直前のメモリアクセス要求に対応するコマンドのタイミング情報とに基づいて、リードバンクグループインタリーブもしくはライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長が変換される。これにより、ＤＲＡＭへのアクセスの効率を考慮したＢＬ長を選択することが可能となる。
【図面の簡単な説明】
【0007】
【図1】コマンドスケジューラの動作の一例を表す図である。
【図3】コマンドスケジューラの動作の一例を表す図である。
【図4】コマンドスケジューラの動作の一例を表す図である。
【図5】本開示の一実施の形態に係るメモリ制御装置を含む情報処理システムの概略構成例を表す図である。
【図6】ＦＩＦＯメモリの概念を表す図である。
【図7】ＦＩＦＯメモリに格納されるデータの一例を表す図である。
【図8】ＲＷ切替検出部の動作の一例を表す図である。
【図9】２ＢＧインタリーブに含まれるコマンドのＢＬ長の変換を実行するか否かを判断するための条件を表した図である。
【図13】ＢＬ変換判定部の動作の一例を表す図である。
【図14】ＢＬ変換判定部の動作の一例を表す図である。
【図15】ＢＬ変換判定部の動作の一例を表す図である。
【図16】ＢＬ変換部の動作の一例を表す図である。
【図17】ＦＩＦＯメモリに格納されるデータの一例を表す図である。
【図18】ＢＬ変換部による変換がなされた後のメモリアクセス要求列の一例を表す図である。
【図19】ＦＩＦＯメモリに格納されるデータの一例を表す図である。
【図20】ＢＬ変換部による変換がなされた後のメモリアクセス要求列の一例を表す図である。
【図21】アウトオブオーダの実行手順の一例を表す図である。
【図22】アウトオブオーダの実行手順の一例を表す図である。
【図23】リード要求からライト要求に変化するアクセス要求列が入力されたときのコマンドスケジューラの動作の一例を表す図である。
【図24】ライト要求からリード要求に変化するアクセス要求列が入力されたときのコマンドスケジューラの動作の一例を表す図である。
【図27】２ＢＧインタリーブに含まれるコマンドのＢＬ長の変換を実行するか否かを判断するための条件を表した図である。
【図29】ＦＩＦＯメモリに格納されるデータの一例を表す図である。
【図30】ＢＬ変換部による変換がなされた後のアクセス要求列の一例を表す図である。
【発明を実施するための形態】
【0008】
以下、本開示を実施するための形態について、図面を参照して詳細に説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本技術は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。
【0009】
＜１．最新世代の規格における課題について＞
従来、メモリシステムとして、価格、バス帯域および容量の点において有利である同期ＤＲＡＭ（ＳＤＲＡＭ：Synchronous Dynamic Random Access Memory）が広く用いられている。このＳＤＲＡＭは、クロック信号に同期して動作するＤＲＡＭであり、多くの場合、複数のバンクにより構成される。
従来、メモリシステムとして、価格、バス帯域および容量の点において有利である同期ＤＲＡＭ（ＳＤＲＡＭ：Synchronous Dynamic Random Access Memory）が広く用いられている。このＳＤＲＡＭは、クロック信号に同期して動作するＤＲＡＭであり、多くの場合、複数のバンクにより構成される。
【0010】
このような構成のＳＤＲＡＭにおいては、同一バンクに連続してアクセスする場合には、ＳＤＲＡＭへのアクセスの効率が著しく低下する。これに対して、ＤＲＡＭへのアクセスの効率を改善する手法として、ＤＲＡＭへのアクセス要求を複数保持して、その保持した複数のアクセス要求のうち、前回アクセスしたバンクと異なるバンクへのアクセス要求を出力する手法が提案されている。
【0011】
従来のＤＲＡＭ技術では、ＢＬ（Burst Length）長が大きい方が、ＤＲＡＭへのアクセスの効率が良い。ＢＬ長が大きい方が、アドレスコマンド線の使用時間当たりのデータ転送量が大きくなり、コマンドアドレス線の使用時間を減らすことができるからである。しかし、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘといった最新世代のＤＲＡＭ規格では、ＢＬ長が短い場合であっても、ＤＲＡＭへのアクセスの効率が良いときがある。ＬＰＤＤＲ５およびＬＰＤＤＲ５Ｘは、ＪＥＤＥＣ（Join Electron Device Engineering Council）で規定されたＤＲＡＭ規格である。
【0012】
図１、図２は、２つのバンクグループにインタリーブしたときのコマンドスケジューラの動作の一例を表したものである。図２には、図１に続く動作の一例が表されている。図１、図２の上段には、ＢＬ長がＢＬ１６のときのコマンドスケジューラの動作の一例が表わされている。図１、図２の下段には、ＢＬ長がＢＬ３２のときのコマンドスケジューラの動作の一例が表わされている。図１、図２の上段、下段において、アドレスコマンド線に出力されるコマンドがバンクグループごとおよびバンクアドレスごとに分けて表されており、データ線に出力されるデータがバンクグループごとおよびバンクアドレスごとに異なる模様で表されている。なお、データ線において、黒塗りの箇所はデータが出力されていないことを示している。
【0013】
なお、図１、図２における各種記載は以下の内容を指している。
・ＡＣＴ：Ａｃｔｉｖｅコマンド
・ＲＥＡＤ１６：ＢＬ１６のリードコマンド
・ＲＥＡＤ３２：ＢＬ３２のリードコマンド
・ＰＲＥ：Ｐｒｅｃｈａｒｇｅコマンド
・ＡＣＴ：Ａｃｔｉｖｅコマンド
・ＲＥＡＤ１６：ＢＬ１６のリードコマンド
・ＲＥＡＤ３２：ＢＬ３２のリードコマンド
・ＰＲＥ：Ｐｒｅｃｈａｒｇｅコマンド
【0014】
また、図１、図２における各種パラメータは以下のように規定されている。
・コマンドクロック＝８００ＭＨｚ
・ｔＲＲＤ＝３ｎＣＫ
・ｔＦＡＷ＝１５ｎｓ
・ｔＲＣＤ＝１５ｎＣＫ
・ｔＲＣＤ＿Ｗ＝７ｎＣＫ
・ｎＲＢＴＰ＝４ｎＣＫ
・ｔＲＰｐｂ＝１５ｎＣＫ
・ｔＷＲ＝２７ｎＣＫ
・ＲＬ＝１８
（図ではＲｅａｄからＤＱまでの遅延がＲＬ＝０として表現されている）
・ＷＬ＝９
（図ではＷｒｉｔｅからＤＱまで遅延がＷＬ＝０で表現されている）
・コマンドクロック＝８００ＭＨｚ
・ｔＲＲＤ＝３ｎＣＫ
・ｔＦＡＷ＝１５ｎｓ
・ｔＲＣＤ＝１５ｎＣＫ
・ｔＲＣＤ＿Ｗ＝７ｎＣＫ
・ｎＲＢＴＰ＝４ｎＣＫ
・ｔＲＰｐｂ＝１５ｎＣＫ
・ｔＷＲ＝２７ｎＣＫ
・ＲＬ＝１８
（図ではＲｅａｄからＤＱまでの遅延がＲＬ＝０として表現されている）
・ＷＬ＝９
（図ではＷｒｉｔｅからＤＱまで遅延がＷＬ＝０で表現されている）
【0015】
・ｔＲＲＤ：ＡＣＴ－ＡＣＴの最短間隔
・ｔＦＡＷ：最大４つのＡＣＴが存在してもよい期間
・ｔＲＣＤ：ＡＣＴ－ＲＥＡＤもしくはＡＣＴ－ＭＡＳＫＥＤＷＲＩＴＥの最短間隔
・ｔＲＣＤ＿Ｗ：ＡＣＴ－ＷＲＩＴＥの最短間隔
・ｎＲＢＴＰ：ＲＥＡＤ－ｂｕｒｓｔ ｅｎｄ－ＰＲＥの最短間隔
・ｔＲＰｐｂ：ＰＲＥ－ＡＣＴの最短間隔
・ｔＷＲ：ＷＲＴＥ ｒｅｃｏｖｅｒｙ ｔｉｍｅ
・ｔＦＡＷ：最大４つのＡＣＴが存在してもよい期間
・ｔＲＣＤ：ＡＣＴ－ＲＥＡＤもしくはＡＣＴ－ＭＡＳＫＥＤＷＲＩＴＥの最短間隔
・ｔＲＣＤ＿Ｗ：ＡＣＴ－ＷＲＩＴＥの最短間隔
・ｎＲＢＴＰ：ＲＥＡＤ－ｂｕｒｓｔ ｅｎｄ－ＰＲＥの最短間隔
・ｔＲＰｐｂ：ＰＲＥ－ＡＣＴの最短間隔
・ｔＷＲ：ＷＲＴＥ ｒｅｃｏｖｅｒｙ ｔｉｍｅ
【0016】
図１、図２から、１回目のＢＧインタリーブでは、ＢＬ１６の方がＢＬ３２と比べてΔｔ１だけ早くデータ転送が終了することがわかる。しかし、２回目のＢＧインタリーブでは、ＢＬ３２の方がＢＬ１６と比べてΔｔ２（＝１ｎＣＫ）だけ早く開始されることがわかる。これは、ＢＬ１６使用時に、ＢＧインタリーブするために少なくとも２つのバンクを開かなければならず、最初の２つのリードコマンドの最短間隔がｔＲＲＤ以上となるためである。これらのことから、３回目、４回目とＢＧインタリーブが繰り返されるにつれて、ＢＬ３２の方がＢＬ１６と比べてＢＧインタリーブの開始時が１ｎＣＫずつ早くなることがわかる。また、４回目のＢＧインタリーブでは、データ転送のレイテンシは、ＢＬ１６、ＢＬ３２において同等レベルとなる。従って、一般的にはＢＬ３２の方がＢＬ１６よりもＤＲＡＭへのアクセスの効率が良いことがわかる。
【0017】
図３、図４は、コマンドスケジューラの動作の一例を表したものである。図３、図４の上段には、ＢＬ長がＢＬ１６のときのコマンドスケジューラの動作の一例が表わされている。図３、図４の下段には、ＢＬ長がＢＬ３２のときのコマンドスケジューラの動作の一例が表わされている。
【0018】
なお、図３、図４における各種記載は以下の内容を指している。
・ＡＣＴ：Ａｃｔｉｖｅコマンド
・Ｒ１６：ＢＬ１６のリードコマンド
・Ｒ３２：ＢＬ３２のリードコマンド
・ＰＲＥ：Ｐｒｅｃｈａｒｇｅコマンド
・Ｗｒｉｔｅ：ライトコマンド
・ＡＣＴ：Ａｃｔｉｖｅコマンド
・Ｒ１６：ＢＬ１６のリードコマンド
・Ｒ３２：ＢＬ３２のリードコマンド
・ＰＲＥ：Ｐｒｅｃｈａｒｇｅコマンド
・Ｗｒｉｔｅ：ライトコマンド
【0019】
ＤＲＡＭのデータ線は、リード・ライトで共有されている。そのため、リードからライトへの切り替えや、ライトからリードへの切り替えを行う際に、ペナルティ時間が必要となる。ここで、ＢＧモードにおいて、ＢＬ１６のＢＬ／ｎ＿ｍｉｎが２であるのに対して、ＢＬ３２のＢＬ／ｎ＿ｍｉｎが６となっている。そのため、図３、図４に示したように、データ線の使用状況によっては、ライトコマンドが発行されるタイミングが、ＢＬ１６の方がＢＬ３２と比べて早い場合があることがわかる。従って、最新世代の規格においてＢＬ１６の方がＢＬ３２よりもＤＲＡＭへのアクセスの効率が良い場合があることがわかる。
【0020】
以上のことから、リード・ライトの切り替えが無い場合には、ＢＬ３２の方がＢＬ１６よりもＤＲＡＭへのアクセスの効率が良く、リード・ライトの切り替えがある場合には、ＢＬ１６の方がＢＬ３２よりもＤＲＡＭへのアクセスの効率が良くなることがあることがわかる。そこで、本願発明者は、リード・ライトの切り替え時に、ＤＲＡＭへのアクセスの効率が良くなるＢＬ長を選択する手法について以下に提案する。
【0021】
＜２．実施の形態＞
［構成］
図５は、本開示の一実施の形態に係るメモリ制御装置を備えた情報処理システムの概略構成の一例を表したものである。情報処理システムは、例えば、図５に示したように、複数のイニシエータ１０と、調整部３０と、メモリコントローラ４０と、ＤＲＡＭ５０とを備えている。
［構成］
図５は、本開示の一実施の形態に係るメモリ制御装置を備えた情報処理システムの概略構成の一例を表したものである。情報処理システムは、例えば、図５に示したように、複数のイニシエータ１０と、調整部３０と、メモリコントローラ４０と、ＤＲＡＭ５０とを備えている。
【0022】
（ＤＲＡＭ５０）
ＤＲＡＭ５０は、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘに準拠するＤＲＡＭである。ＤＲＡＭ５０には、例えば、図５に示したように、２つのバンクグループＢＧ０，ＧＢ１が規定されている。各バンクグループＢＧ０，ＧＢ１には、例えば、４つのバンクＢａｎｋ０，Ｂａｎｋ１，Ｂａｎｋ２，Ｂａｎｋ３が規定されている。なお、ＤＲＡＭ５０におけるバンクグループおよびバンクのそれぞれの数は、上記の例には限定されない。
ＤＲＡＭ５０は、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘに準拠するＤＲＡＭである。ＤＲＡＭ５０には、例えば、図５に示したように、２つのバンクグループＢＧ０，ＧＢ１が規定されている。各バンクグループＢＧ０，ＧＢ１には、例えば、４つのバンクＢａｎｋ０，Ｂａｎｋ１，Ｂａｎｋ２，Ｂａｎｋ３が規定されている。なお、ＤＲＡＭ５０におけるバンクグループおよびバンクのそれぞれの数は、上記の例には限定されない。
【0023】
ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘでは、動的な駆動周波数の変更が可能となっている。また、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘでは、バンク構成の使い方であるバンクモードが複数あり、駆動周波数に応じてバンクモードが変わる仕様が規格化されている。
【0024】
ＤＲＡＭ５０への最小バースト単位であるＢＬ１６とＢＬ３２をコマンド単位で使い分ける場合、低速な駆動周波数では１６Ｂ（Bank）モードを、高速な駆動周波数ではＢＧ（Bank Group）モードを使用することになる。ＢＧモードでは、ＢＬ３２によるデータ転送の場合、コマンドに対するデータ転送がＢＬ１６分の期間（１ｎＣＫ）だけ空けて行われる。このようなデータ線における転送ペナルティはＢＧモード固有の規定である。ただし、この転送ペナルティの期間には、別のバンクグループの転送データを入れることができるため、データ線において転送データを連続して発行することが可能である。
【0025】
（イニシエータ１０）
複数のイニシエータ１０は、調整部３０およびメモリコントローラ４０を介して、ＤＲＡＭ５０に対するデータの書き込みもしくは読み出しを行う。各イニシエータ１０は、例えば、中央演算処理装置（ＣＰＵ：Central Processing Unit）または機能ブロックなどである。
複数のイニシエータ１０は、調整部３０およびメモリコントローラ４０を介して、ＤＲＡＭ５０に対するデータの書き込みもしくは読み出しを行う。各イニシエータ１０は、例えば、中央演算処理装置（ＣＰＵ：Central Processing Unit）または機能ブロックなどである。
【0026】
各イニシエータ１０は、ＤＲＡＭ５０に対するデータの書込みもしくは読み出しを行うためのメモリアクセス要求を発行し、調整部３０に出力する。このメモリアクセス要求には、例えば、イニシエータ１０ごとに与えられた仮想的な記憶領域における論理アドレス、アクセスすべきデータの長さであるＢＬ長、イニシエータ１０を識別するための識別情報および転送方向が含まれる。ここにいう転送方向とは、データを書き込むためのライト要求、および、データを読み出すためのリード要求のいずれであるかを指し示すものである。各イニシエータ１０は、調整部３０からのデータ出力指示に従って、ＤＲＡＭ５０に書き込むべき書き込みデータを調整部３０に出力する。各イニシエータ１０は、例えば、ＡＭＢＡ（Advanced Microcontroller Bus Architecture）で定義されているプロトコル（例えば、ＡＸＩ（Advanced eXtensible Interface）プロトコル）を利用して、調整部３０と通信を行う。
【0027】
（調整部３０）
調整部３０は、例えば、図５に示したように、調停部３１、ＲＷ切替検出部３２、バッファ３３、ＢＬ変換判定部３４およびＢＬ変換部３５を有している。
調整部３０は、例えば、図５に示したように、調停部３１、ＲＷ切替検出部３２、バッファ３３、ＢＬ変換判定部３４およびＢＬ変換部３５を有している。
【0028】
調停部３１は、各イニシエータ１０から出力されたメモリアクセス要求に含まれる論理アドレスを、ＤＲＡＭ５０に対応する物理アドレスに変換する。ここにいう物理アドレスとは、ＤＲＡＭ５０を構成するバンク、ロウおよびカラムを指し示すアドレスであり、バンクアドレス、ロウアドレスおよびカラムアドレスのことをいう。このように、論理アドレスから物理アドレスに変換することによって、変換後のメモリアクセス要求には、ＤＲＡＭ５０におけるバンクアドレス、ロウアドレスおよびカラムアドレスが示される。
【0029】
調停部３１は、さらに、複数のイニシエータ１０から得られた複数のメモリアクセス要求に示される物理アドレスに基づいて調停（アービトレーション）を行う。調停部３１は、例えば、各イニシエータ１０から同時にメモリアクセス要求を受け付けた場合には、直前にＲＷ切替検出部３２に出力したメモリアクセス要求とバンクアドレスが同一であるメモリアクセス要求の出力を抑制する。すなわち、調停部３１は、複数のメモリアクセス要求を受け付けた場合には、直前にＲＷ切替検出部３２に出力したメモリアクセス要求とバンクアドレスが異なるメモリアクセス要求をＲＷ切替検出部３２に出力する。このように、調停部３１は、インタリーブ手法を用いて複数のメモリアクセス要求の、ＲＷ切替検出部３２への出力順番を調整する。調停部３１は、さらに、ＢＧモードでは、バンクグループごとにインタリーブ手法を用いて複数のメモリアクセス要求の、ＲＷ切替検出部３２への出力順番を調整する。このとき、調停部３１は、メモリアクセス要求に対して、バンクグループの識別子を追加する。調停部３１は、メモリアクセス要求として、ライト要求をＲＷ切替検出部３２に出力する際に、メモリアクセス要求に示される識別情報によって識別されるイニシエータ１０に対して、そのメモリアクセス要求に対応する書き込みデータの出力を指示する。
【0030】
ＲＷ切替検出部３２は、調停部３１からメモリアクセス要求を受け付けるたびに、受け付けたメモリアクセス要求をバッファ３３に格納する。バッファ３３は、例えば、図６に示したようなＦＩＦＯ（First-In First-Out）メモリ３３Ａを有している。ＦＩＦＯメモリ３３Ａでは、複数のメモリアクセス要求が格納順に格納され、新たなメモリアクセス要求がＦＩＦＯメモリ３３Ａに格納されると、格納順番が最も古いメモリアクセス要求がＦＩＦＯメモリ３３Ａから出力される。
【0031】
ＦＩＦＯメモリ３３Ａには、格納されたメモリアクセス要求ごとに、バンクグループ情報ｂｇｉｎｔおよび分割要否情報ｄｅｖが関連付けられている。ＦＩＦＯメモリ３３Ａは、新たなメモリアクセス要求が格納されるたびに、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求を、バンクグループ情報ｂｇｉｎｔおよび分割要否情報ｄｅｖとともにＢＬ変換部３５に出力する。
【0032】
バンクグループ情報ｂｇｉｎｔは、ＦＩＦＯメモリ３３Ａに格納された複数のメモリアクセス要求において、リード・ライトの切り替え直前に配置されたＢＧインタリーブのメモリアクセス要求であるか否かを判別するためのフラグである。例えば、バンクグループ情報ｂｇｉｎｔが「１」のとき、リード・ライトの切り替え直前に配置されたＢＧインタリーブのメモリアクセス要求であることを意味する。また、例えば、バンクグループ情報ｂｇｉｎｔが「０」のとき、リード・ライトの切り替え直前に配置されたＢＧインタリーブのメモリアクセス要求ではないことを意味する。
【0033】
分割要否情報ｄｅｖは、ＦＩＦＯメモリ３３Ａに含まれるＢＧインタリーブのメモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換するか否かを判別するためのフラグである。例えば、分割要否情報ｄｅｖが「１」のとき、メモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換する必要があることを意味する。また、例えば、分割要否情報ｄｅｖが「０」のとき、メモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換する必要はないことを意味する。
【0034】
ＲＷ切替検出部３２は、バッファ３３に格納した複数のメモリアクセス要求において、リードＢＧインタリーブ（リード要求）からライト要求への切り替え、もしくはライトＢＧインタリーブ（ライト要求）からリード要求への切り替えを検出する。ＦＩＦＯメモリ３３Ａに対して、例えば、図７に示したような複数のメモリアクセス要求が格納されていたとする。このとき、ＲＷ切替検出部３２は、格納順番が５番目に古いメモリアクセス要求（リード要求）と、格納順番が６番目に古いメモリアクセス要求（ライト要求）とにおいて、リード要求とライト要求との切り替えを検出する。
【0035】
図８は、ＲＷ切替検出部３２における上記切り替えの検出手順の一例を表したものである。ＲＷ切替検出部３２は、格納順番を示すパラメータｉを０にする（ステップＳ１０１）。次に、ＲＷ切替検出部３２は、パラメータｉが最も遅い格納順番Ｎ－１よりも小さいか否かを判定する（ステップＳ１０２）。その結果、ｉ＜Ｎ－１を満たす場合には（ステップＳ１０２；Ｙ）、ＲＷ切替検出部３２は、格納順番がｉのメモリアクセス要求と、格納順番がｉ＋１のメモリアクセス要求とを対比し、双方がリード要求もしくはライト要求であるか否かを判定する（ステップＳ１０３）。その結果、双方がリード要求もしくはライト要求である場合には（ステップＳ１０３；Ｙ）、ＲＷ切替検出部３２は、パラメータｉに１を加え（ステップＳ１０４）、ステップＳ１０２に戻る。双方がリード要求もしくはライト要求ではない場合（ステップＳ１０３；Ｎ）、ＲＷ切替検出部３２は、格納順番がｉのメモリアクセス要求と、格納順番がｉ＋１のメモリアクセス要求とにおいて、リード要求からライト要求への切り替え、もしくはライト要求からリード要求への切り替えが行われると判断する。そして、ＲＷ切替検出部３２は、格納順番がｉのメモリアクセス要求に対応するバンクグループ情報ｂｇｉｎｔに対して「１」を書き込み、ＢＬ変換要否判断に移行する（ステップＳ１０５）。このとき、ＲＷ切替検出部３２は、上記切り替えについての情報（ＲＷ切り替え情報）として、パラメータｉをＢＬ変換判定部３４に出力する。なお、ステップＳ１０２において、ｉ＜Ｎ－１を満たさない場合には（ステップＳ１０２；Ｎ）、リード要求からライト要求への切り替え、もしくはライト要求からリード要求への切り替えが存在しないとして、本処理を終了する。
【0036】
ＢＬ変換判定部３４およびＢＬ変換部３５は、上記切り替えの直前の２ＢＧインタリーブＩＬ－ａ（リードＢＧグループインタリーブもしくはライトＢＧインタリーブ）のメモリアクセス要求数と、２ＢＧインタリーブＩＬ－ａの直前のメモリアクセス要求Ｒ－ａに対応するコマンドＣｍｄ－ａ（第１コマンド）のタイミング情報とに基づいて、２ＢＧインタリーブＩＬ－ａに含まれるメモリアクセス要求のＢＬ長を変換する。なお、「２ＢＧインタリーブ」とは、２つのバンクグループにインタリーブすることを指している。このとき、ＢＬ変換判定部３４およびＢＬ変換部３５は、図９に記載の条件に基づいて、２ＢＧインタリーブＩＬ－ａに含まれるメモリアクセス要求のＢＬ長の変換を実行するか否かを判断する。
【0037】
図９は、２ＢＧインタリーブＩＬ－ａに含まれるメモリアクセス要求のＢＬ長の変換を実行するか否かを判断するための条件を表したものである。図９には、２ＢＧインタリーブＩＬ－ａに含まれるメモリアクセス要求のＢＬ長を、ＢＬ３２からＢＬ１６へ変換する条件が示されている。ＢＬ変換判定部３４およびＢＬ変換部３５は、以下の２つのいずれかの条件を満たす場合に、２ＢＧインタリーブＩＬ－ａに含まれるメモリアクセス要求のＢＬ長を、ＢＬ３２からＢＬ１６へ変換する。なお、下記の条件Ａに含まれる「コマンドＣｍｄ－ｂ」は、メモリアクセス要求Ｒ－ａの直前のメモリアクセス要求Ｒ－ｂに対応するコマンドである。
【0038】
・条件Ａ
２ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂ（第２コマンド）から２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
２ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫ後のタイミングで発行されること
２ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂ（第２コマンド）から２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
２ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫ後のタイミングで発行されること
【0039】
図１０（Ａ）、図１０（Ｂ）は、２ＢＧインタリーブＩＬ－ａ、コマンドＣｍｄ－ａおよびコマンドＣｍｄ－ｂについて説明する図である。図１０（Ａ）では、２ＢＧインタリーブＩＬ－ａが、２つのバンクグループＢＧ２，ＢＧ３に対してＢＬ３２の４つのリードコマンドでインタリーブするように構成されている場合が例示されている。図１０（Ｂ）では、２ＢＧインタリーブＩＬ－ａが、２つのバンクグループＢＧ２，ＢＧ３に対してＢＬ３２の２つのリードコマンドでインタリーブするように構成されている場合が例示されている。
【0040】
図１０（Ａ）では、コマンドＣｍｄ－ａがバンクグループＢＧ１に対するＢＬ３２のリードコマンドとなっており、コマンドＣｍｄ－ｂがバンクグループＢＧ２に対するＢＬ３２のリードコマンドとなっている。一方、図１０（Ｂ）では、コマンドＣｍｄ－ａがバンクグループＢＧ１に対するＢＬ３２のリードコマンドとなっており、コマンドＣｍｄ－ｂがバンクグループＢＧ０に対するＢＬ３２のリードコマンドとなっている。
【0041】
図１１（Ａ）は、複数のコマンドが図１０（Ａ）の並び順となっているときに、各コマンドがコマンドアクセス線ＣＡに出力されるタイミングの一例を表したものである。図１１（Ｂ）は、各コマンドが図１１（Ａ）のタイミングでコマンドアクセス線ＣＡに出力されるとき、各転送データがデータ線ＤＱに出力されるタイミングの一例を表したものである。図１１（Ａ）では、コマンドＣｍｄ－ｂが発行されてから２ｎＣＫ後にコマンドＣｍｄ－ａが発行されている。
【0042】
図１２（Ａ）は、複数のコマンドが図１０（Ａ）の並び順となっているときに、各コマンドがコマンドアクセス線ＣＡに出力されるタイミングの一例を表したものである。図１２（Ｂ）は、各コマンドが図１２（Ａ）のタイミングでコマンドアクセス線ＣＡに出力されるとき、各転送データがデータ線ＤＱに出力されるタイミングの一例を表したものである。図１２（Ａ）では、コマンドＣｍｄ－ｂが発行されてから６ｎＣＫ後にコマンドＣｍｄ－ａが発行されている。
【0043】
コマンドＣｍｄ－ｂが発行されてから２ｎＣＫ後にコマンドＣｍｄ－ａが発行される場合には、コマンドＣｍｄ－ａに対応する転送データと、コマンドＣｍｄ－ｂに対応する転送データとによって、データ線ＤＱが隙間なく埋められていることがわかる。しかし、コマンドＣｍｄ－ｂが発行されてから６ｎＣＫ後にコマンドＣｍｄ－ａが発行される場合には、コマンドＣｍｄ－ａに対するデータ転送がＢＬ１６分の期間（１ｎＣＫ）だけ空けて行われているため、その隙間が、コマンドＣｍｄ－ｂに対応する転送データによって埋められず、空いたままになっている。このような隙間が生じる条件が、条件Ａに該当する。
【0044】
次に、ＢＬ変換判定部３４の動作について説明する。図１３は、ＢＬ変換判定部３４におけるＢＬ変換要否の判断手順の一例を表したものである。図１３には、全てのフラグが初期化された状態のＦＩＦＯメモリ３３Ａが例示されている。
【0045】
ＢＬ変換判定部３４は、まず、ＲＷ切替検出部３２から取得したパラメータｉをパラメータｊにコピーする（ステップＳ２０１）。次に、ＢＬ変換判定部３４は、パラメータｊが０以上であるか否かを判定する（ステップＳ２０２）。パラメータｊが０以上である場合には（ステップＳ２０２；Ｙ）、ＢＬ変換判定部３４は、ＦＩＦＯメモリ３３Ａに格納された、格納順番がｊのメモリアクセス要求にアクセスし、格納順番がｊのメモリアクセス要求に含まれるＢＧの識別子を読み出す。そして、ＢＬ変換判定部３４は、ステップＳ２０１の実行を開始してから現在までにアクセスしたメモリアクセス要求に含まれるＢＧの識別子およびその数（ＢＧの数）を内部メモリに記録する（ステップＳ２０３）。ＢＬ変換判定部３４は、さらに、ステップＳ２０１の実行を開始してから現在までにアクセスしたメモリアクセス要求の数も内部メモリに記録する。パラメータｊが負の値である場合には（ステップＳ２０２；Ｎ）、分割要否情報生成判断に移行する（ステップＳ２０４）。
【0046】
ＢＬ変換判定部３４は、ステップＳ２０３を実行した後、内部メモリに記録されたＢＧの数が２よりも大きいか否かを判定する（ステップＳ２０５）。内部メモリに記録されたＢＧの数が２よりも大きい場合には（ステップＳ２０５；Ｙ）、分割要否情報生成判断（ステップＳ２０４）に移行する。内部メモリに記録されたＢＧの数が２以下の場合には（ステップＳ２０５；Ｎ）、内部メモリに記録したＢＧの識別子において、直近に記録した２つのＢＧの識別子が互いに等しいか否かを判定する（ステップＳ２０６）。
【0047】
直近に記録した２つのＢＧの識別子が互いに等しい場合には（ステップＳ２０６；Ｙ）、ＢＬ変換判定部３４は、最後にアクセスしたモリアクセス要求は有効な要求ではないと判断し、この処理を終了する。直近に記録した２つのＢＧの識別子が互いに異なる場合には（ステップＳ２０６；Ｎ）、ＢＬ変換判定部３４は、最後にアクセスしたモリアクセス要求は有効な要求であると判断する。そして、ＢＬ変換判定部３４は、ＦＩＦＯメモリ３３Ａに格納された、格納順番がｊのメモリアクセス要求に対応するバンクグループ情報ｂｇｉｎｔに対して「１」を書き込む。ＢＬ変換判定部３４は、さらに、パラメータｊから１を引き（ステップＳ２０７）、ステップＳ２０２に戻る。
【0048】
図１４は、ＢＬ変換判定部３４における分割要否情報生成（ステップＳ２０４）の判断手順の一例を表したものである。図１４には、図１３に記載の処理がなされた後のフラグが書き込まれたＦＩＦＯメモリ３３Ａが例示されている。
【0049】
ＢＬ変換判定部３４は、パラメータｊが０であるか否かを判定する（ステップＳ３０１）。パラメータｊが０である場合（ステップＳ３０１；Ｙ）、ＢＬ変換判定部３４は、分割要否情報作成（ステップＳ３０２）に移行する。パラメータｊが０ではない場合（ステップＳ３０１；Ｎ）、ＢＬ変換判定部３４は、分割要否情報生成の判断を終了する。
【0050】
【0051】
ＢＬ変換判定部３４は、内部メモリに記録されたメモリアクセス要求の数が偶数×２であるか否かを判定する（ステップＳ４０１）。上記「内部メモリに記録されたメモリアクセス要求の数」は、ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）である。その結果、ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２である場合には（ステップＳ４０１；Ｙ）、ＢＬ変換判定部３４は、コマンドスケジューラ４１から取得した発行タイミング情報に基づいて、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫずれているか否か判定する（ステップＳ４０２）。具体的には、コマンドスケジューラ４１から取得した発行タイミング情報から、コマンドＣｍｄ－ｂの発行タイミング（発行時刻）と、コマンドＣｍｄ－ａの発行タイミング（発行時刻）とが得られたとする。このとき、ＢＬ変換判定部３４は、これらの発行時刻から、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫずれているか否か判定することができる。
【0052】
その結果、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫずれていない場合には（ステップＳ４０２；Ｙ）、ＢＬ変換判定部３４は、ＦＩＦＯメモリ３３Ａにおいて、ＢＧインタリーブＩＬ－ａのメモリアクセス要求に対応する分割要否情報ｄｅｖに「１」を書き込む（ステップＳ４０３）。
【0053】
一方、ステップＳ４０１において、ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２である場合には（ステップＳ４０１；Ｎ）、ＢＬ変換判定部３４は、コマンドスケジューラ４１から取得した発行タイミング情報に基づいて、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫずれているか否か判定する（ステップＳ４０４）。具体的には、コマンドスケジューラ４１から取得した発行タイミング情報から、コマンドＣｍｄ－ｂの発行タイミング（発行時刻）と、コマンドＣｍｄ－ａの発行タイミング（発行時刻）とが得られたとする。このとき、ＢＬ変換判定部３４は、これらの発行時刻から、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫずれているか否か判定することができる。
【0054】
その結果、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫずれている場合には（ステップＳ４０４；Ｙ）、ＢＬ変換判定部３４は、ＦＩＦＯメモリ３３Ａにおいて、ＢＧインタリーブＩＬ－ａのメモリアクセス要求に対応する分割要否情報ｄｅｖに「１」を書き込む（ステップＳ４０３）。ステップＳ４０４において、メモリアクセス要求Ｒ－ａがメモリアクセス要求Ｒ－ｂから２ｎＣＫずれていない場合（ステップＳ４０４；Ｎ）、または、ステップＳ４０２において、メモリアクセス要求Ｒ－ａがメモリアクセス要求Ｒ－ｂから２ｎＣＫずれている場合（ステップＳ４０２；Ｙ）、ＢＬ変換判定部３４は、ＦＩＦＯメモリ３３Ａにおいて、ＢＧインタリーブＩＬ－ａのメモリアクセス要求に対応する分割要否情報ｄｅｖに「０」を書き込む（ステップＳ４０５）。
【0055】
次に、ＢＬ変換部３５の動作について説明する。図１６は、ＢＬ変換部３５におけるＢＬ変換手順の一例を表したものである。ＦＩＦＯメモリ３３Ａは、新たなメモリアクセス要求が格納されるたびに、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求を分割要否情報ｄｅｖとともにＢＬ変換部３５に出力する。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからメモリアクセス要求および分割要否情報ｄｅｖが入力されると、分割要否情報ｄｅｖが「１」であるか否かを判定する（ステップＳ５０１）。その結果、分割要否情報ｄｅｖが「１」である場合には（ステップＳ５０１；Ｙ）、ＢＬ変換部３５は、メモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換する（ステップＳ５０２）。具体的には、ＢＬ変換部３５は、ＢＬ３２のメモリアクセス要求を、ＢＬ１６の２つのメモリアクセス要求に分割する。分割要否情報ｄｅｖが「０」である場合には（ステップＳ５０１；Ｎ）、ＢＬ変換部３５は、メモリアクセス要求のＢＬ長をＢＬ３２のまま変更しない（ステップＳ５０３）。
【0056】
次に、ＢＧインタリーブＩＬ－ａのメモリアクセス要求のＢＬ長について具体的な変換方法について説明する。
【0057】
図１７は、条件Ａを満たしたときにフラグの書き込み処理がなされた後のＦＩＦＯメモリ３３Ａの一例を表したものである。以下では、図１７に記載のＦＩＦＯメモリ３３Ａに対して複数のメモリアクセス要求が順次入力されたときの、ＢＬ変換部３５からの出力について説明する。
【0058】
ＦＩＦＯメモリ３３Ａに新たなメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（リード要求（ＢＬ３２，ＢＧ２）＝メモリアクセス要求Ｒ－ｂ）および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ２）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝０となっているので、リード要求（ＢＬ３２，ＢＧ２）をそのまま、メモリコントローラ４０に出力する。
【0059】
ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（リード要求（ＢＬ３２，ＢＧ１）＝メモリアクセス要求Ｒ－ａ）および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ１）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝０となっているので、リード要求（ＢＬ３２，ＢＧ１）をそのまま、メモリコントローラ４０に出力する。
【0060】
ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（２ＢＧインタリーブＩＬ－ａの先頭のリード要求（ＢＬ３２，ＢＧ２））および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ２）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝１となっているので、リード要求（ＢＬ３２，ＢＧ２）を、２つのリード要求（ＢＬ１６，ＢＧ２）に分割してメモリコントローラ４０に出力する。
【0061】
ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（２ＢＧインタリーブＩＬ－ａの２番目のリード要求（ＢＬ３２，ＢＧ３））および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ３）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝１となっているので、リード要求（ＢＬ３２，ＢＧ３）を、２つのリード要求（ＢＬ１６，ＢＧ３）に分割してメモリコントローラ４０に出力する。ＢＬ変換部３５は、以降も上記と同様にして、メモリアクセス要求をメモリコントローラ４０に出力する。その結果、例えば、図１８に示したようなメモリアクセス要求列がメモリコントローラ４０に入力される。図１８では、メモリコントローラ４０に入力された複数のメモリアクセス要求が下から順番に並んで配置されている。
【0062】
図１９は、条件Ｂを満たしたときにフラグの書き込み処理がなされた後のＦＩＦＯメモリ３３Ａの一例を表したものである。以下では、図１９に記載のＦＩＦＯメモリ３３Ａに対して複数のコマンドが順次入力されたときの、ＢＬ変換部３５からの出力について説明する。
【0063】
ＦＩＦＯメモリ３３Ａに新たなメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（リード要求（ＢＬ３２，ＢＧ１）＝メモリアクセス要求Ｒ－ｂ）および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ１）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝０となっているので、リード要求（ＢＬ３２，ＢＧ１）をそのまま、メモリコントローラ４０に出力する。
【0064】
ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（リード要求（ＢＬ３２，ＢＧ０）＝メモリアクセス要求Ｒ－ａ）および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ０）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝０となっているので、リード要求（ＢＬ３２，ＢＧ０）をそのまま、メモリコントローラ４０に出力する。
【0065】
ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（２ＢＧインタリーブＩＬ－ａの先頭のリード要求（ＢＬ３２，ＢＧ２））および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ２）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝１となっているので、リード要求（ＢＬ３２，ＢＧ２）を、２つのリード要求（ＢＬ１６，ＢＧ２）に分割してメモリコントローラ４０に出力する。
【0066】
ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（２ＢＧインタリーブＩＬ－ａの２番目のリード要求（ＢＬ３２，ＢＧ３））および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ３）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝１となっているので、リード要求（ＢＬ３２，ＢＧ３）を、２つのリード要求（ＢＬ１６，ＢＧ３）に分割してメモリコントローラ４０に出力する。ＢＬ変換部３５は、以降も上記と同様にして、メモリアクセス要求をメモリコントローラ４０に出力する。その結果、例えば、図２０に示したようなメモリアクセス要求列がメモリコントローラ４０に入力される。図２０では、メモリコントローラ４０に入力された複数のメモリアクセス要求が下から順番に並んで配置されている。
【0067】
次に、メモリコントローラ４０について説明する。メモリコントローラ４０は、例えば、図５に示したように、コマンドスケジューラ４１と、ＬＰＤＤＲ－ＰＨＹ（以下、単に「物理層」と称する。）４２とを有している。
【0068】
コマンドスケジューラ４１は、調整部３０から入力されたメモリアクセス要求に基づいて、ＤＲＡＭ５０に対するコマンドを発行する。このとき、コマンドスケジューラ４１は、発行するコマンドの発行タイミング情報を生成し、生成した発行タイミング情報に従ってコマンドを物理層４２に出力する。コマンドスケジューラ４１は、生成した発行タイミング情報をＢＬ変換判定部３４に出力する。
【0069】
コマンドスケジューラ４１は、例えば、ＤＲＡＭ５０における複数のバンクグループに対して、並列的にアクセスさせるためのバンクグループインタリーブ手法によりコマンドを発行する。メモリコントローラ４０は、内部バッファに格納しておいた書き込みデータを、コマンド発行と同期してＤＲＡＭ５０に出力する。メモリコントローラ４０は、コマンド発行と同期して、ＤＲＡＭ５０から読み出しデータを読み出し、内部バッファに格納する。
【0070】
物理層４２は、メモリコントローラ４０の動作クロックと同期して供給されるコマンドと、内部バッファに格納しておいた書き込みデータとを、ＤＲＡＭ５０のメモリクロックに基づいて出力する。また、物理層４２は、ＤＲＡＭ５０におけるメモリクロックに同期して読み出されたデータを、メモリコントローラ４０の動作クロックに同期させて内部バッファに格納する。
【0071】
コマンドスケジューラ４１は、メモリアクセスの効率を高めるためにアクセス順序の入れ替えを行う機能（アウトオブオーダ実行機能）を有している。以下に、アウトオブオーダ実行機能について説明する。
【0072】
図２１は、アウトオブオーダの実行手順の一例を表したものである。まず、コマンドスケジューラ４１は、追い越しフラグが立っているか否かを判定する（ステップＳ５０１）。その結果、追い越しフラグが立っている場合には（ステップＳ５０１；Ｙ）、コマンドスケジューラ４１は、追い越しフラグをクリアする（ステップＳ５０２）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻を決定し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドとする（ステップＳ５０２，Ｓ５０３）。
【0073】
追い越しフラグが立っていない場合には（ステップＳ５０１；Ｎ）、コマンドスケジューラ４１は、（ｂ）に対応するコマンドのＢＬ長がＢＬ３２であるか否かを判定する（ステップＳ５０５）。その結果、（ｂ）に対応するコマンドのＢＬ長がＢＬ３２である場合には（ステップＳ５０５；Ｙ）、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻を決定し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドとする（ステップＳ５０６，Ｓ５０７）。
【0074】
（ｂ）に対応するコマンドのＢＬ長がＢＬ３２ではない場合には（ステップＳ５０５；Ｎ）、コマンドスケジューラ４１は、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドもしくはライトコマンドであるか否かを判定する（ステップＳ５０８）。その結果、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドもしくはライトコマンドではない場合には（ステップＳ５０８；Ｎ）、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻を決定し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドとする（ステップＳ５０９，Ｓ５１０）。
【0075】
（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドもしくはライトコマンドである場合には（ステップＳ５０８；Ｙ）、コマンドスケジューラ４１は、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと等しいか否かを判定する（ステップＳ５１１）。その結果、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと異なっている場合には（ステップＳ５１１；Ｎ）、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻を決定し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドとする（ステップＳ５１２，Ｓ５１３）。
【0076】
（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと等しい場合には（ステップＳ５１１；Ｙ）、コマンドスケジューラ４１は、追い越しフラグを立てる（ステップＳ５１４）。続いて、コマンドスケジューラ４１は、（ｃ）に対応するコマンドの発行時刻を決定し、（ｃ）に対応するコマンドを（ａ）に対応するコマンドとする（ステップＳ５１５，Ｓ５１６）。
【0077】
図２２は、コマンドスケジューラ４１で生成されるコマンド列の一例を表したものである。図２２の各時刻は、（ｂ）に対応するコマンドに対して決定される発行時刻であり、（ｃ）に対応するコマンドは（ｂ）に対応するコマンドの次に古いコマンドである。
【0078】
コマンドスケジューラ４１は、図２２（Ａ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ１６となっており、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドとなっており、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと異なっているとする（ステップＳ５０１；Ｎ，５０５；Ｎ，Ｓ５０８；Ｙ，Ｓ５１１；Ｎ）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻をｔ１とする（ステップＳ５１２）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５１３）。
【0079】
次に、コマンドスケジューラ４１は、図２２（Ｂ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ１６となっており、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドとなっており、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと等しくなっているとする（ステップＳ５０１；Ｎ，５０５；Ｎ，Ｓ５０８；Ｙ，Ｓ５１１；Ｙ）。このとき、コマンドスケジューラ４１は、追い越しフラグを立て、（ｃ）に対応するコマンドの発行時刻をｔ２とする（ステップＳ５１４，Ｓ５１５）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｃ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５１６）。
【0080】
次に、コマンドスケジューラ４１は、図２２（Ｃ）に示したように、追い越しフラグが立っている場合には（ステップＳ５０１；Ｙ）、追い越しフラグをクリアする（ステップＳ５０２）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻をｔ３とする（ステップＳ５０３）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５０４）。
【0081】
次に、コマンドスケジューラ４１は、図２２（Ｄ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ１６となっており、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドとなっており、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと異なっているとする（ステップＳ５０１；Ｎ，５０５；Ｎ，Ｓ５０８；Ｙ，Ｓ５１１；Ｎ）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻をｔ４とする（ステップＳ５１２）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５１３）。
【0082】
次に、コマンドスケジューラ４１は、図２２（Ｅ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ１６となっており、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドとなっており、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと異なっているとする（ステップＳ５０１；Ｎ，５０５；Ｎ，Ｓ５０８；Ｙ，Ｓ５１１；Ｎ）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻をｔ５とする（ステップＳ５１２）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５１３）。
【0083】
次に、コマンドスケジューラ４１は、図２２（Ｆ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ１６となっており、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドとなっており、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと等しくなっているとする（ステップＳ５０１；Ｎ，５０５；Ｎ，Ｓ５０８；Ｙ，Ｓ５１１；Ｙ）。このとき、コマンドスケジューラ４１は、追い越しフラグを立て、（ｃ）に対応するコマンドの発行時刻をｔ６とする（ステップＳ５１４，Ｓ５１５）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｃ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５１６）。
【0084】
次に、コマンドスケジューラ４１は、図２２（Ｇ）に示したように、追い越しフラグが立っているとする（ステップＳ５０１；Ｙ）。このとき、コマンドスケジューラ４１は、追い越しフラグをクリアし、（ｂ）に対応するコマンドの発行時刻をｔ７とする（ステップＳ５０２，Ｓ５０３）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５０４）。
【0085】
次に、コマンドスケジューラ４１は、図２２（Ｈ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ１６となっており、（ａ）に対応するコマンドと（ｂ）に対応するコマンドとが互いにリードコマンドとなっており、（ａ）に対応するコマンドのＢＧが（ｂ）に対応するコマンドのＢＧと異なっているとする（ステップＳ５０１；Ｎ，５０５；Ｎ，Ｓ５０８；Ｙ，Ｓ５１１；Ｎ）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻をｔ８とする（ステップＳ５１２）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５１３）。
【0086】
次に、コマンドスケジューラ４１は、図２２（Ｉ）に示したように、追い越しフラグが立っておらず、（ｂ）に対応するコマンドのＢＬ長がＢＬ３２となっているとする（ステップＳ５０１；Ｎ，５０５；Ｙ）。このとき、コマンドスケジューラ４１は、（ｂ）に対応するコマンドの発行時刻をｔ９とする（ステップＳ５０６）。さらに、コマンドスケジューラ４１は、（ａ）に対応するコマンドを物理層４２に出力し、（ｂ）に対応するコマンドを（ａ）に対応するコマンドにする（ステップＳ５０７）。
【0087】
このようにして、コマンドスケジューラ４１は、アウトオブオーダを実行する。
【0088】
図２３は、リードコマンドからライトコマンドに変化するコマンド列が入力されたときのコマンドスケジューラ４１の動作の一例を表したものである。図２３の上段には、ＢＬ長がＢＬ３２のときのコマンドスケジューラ４１の動作の一例が表わされている。図２３の下段には、図２３の上段に表されたコマンドスケジューラ４１の動作において、特定のＢＧインタリーブの複数のリードコマンド（ＢＬ３２，ＢＧ３）のＢＬ長をＢＬ３２からＢＬ１６に変換した動作の一例が表わされている。なお、特定のＢＧインタリーブとは、分割要否情報ｄｅｖが「１」となっている複数のコマンドで構成されたＢＧインタリーブを指している。
【0089】
図２３の上段、下段において、アドレスコマンド線に出力されるコマンドがバンクグループごとおよびバンクアドレスごとに分けて表されており、データ線に出力されるデータがバンクグループごとおよびバンクアドレスごとに異なる模様で表されている。なお、データ線において、黒塗りの箇所はデータが出力されていないことを示している。
【0090】
図２３から、特定のＢＧインタリーブの複数のリードコマンドのＢＬ長をＢＬ３２からＢＬ１６に変換することにより、リード・ライトの切り替えに要するペナルティを短縮することができることがわかる。
【0091】
図２４は、ライトコマンドからリードコマンドに変化するコマンド列が入力されたときのコマンドスケジューラ４１の動作の一例を表したものである。図２４の上段には、ＢＬ長がＢＬ３２のときのコマンドスケジューラ４１の動作の一例が表わされている。図２４の下段には、図２４の上段に表されたコマンドスケジューラ４１の動作において、特定のＢＧインタリーブの複数のリードコマンド（ＢＬ３２，ＢＧ３）のＢＬ長をＢＬ３２からＢＬ１６に変換した動作の一例が表わされている。なお、特定のＢＧインタリーブとは、分割要否情報ｄｅｖが「１」となっている複数のコマンドで構成されたＢＧインタリーブを指している。
【0092】
図２４の上段、下段において、アドレスコマンド線に出力されるコマンドがバンクグループごとおよびバンクアドレスごとに分けて表されており、データ線に出力されるデータがバンクグループごとおよびバンクアドレスごとに異なる模様で表されている。なお、データ線において、黒塗りの箇所はデータが出力されていないことを示している。
【0093】
図２４から、特定のＢＧインタリーブの複数のコマンドのＢＬ長をＢＬ３２からＢＬ１６に変換することにより、リード・ライトの切り替えに要するペナルティを短縮することができることがわかる。
【0094】
［効果］
次に、本実施の形態に係る情報処理システムの効果について説明する。
次に、本実施の形態に係る情報処理システムの効果について説明する。
【0095】
本実施の形態では、リードＢＧインタリーブもしくはライトＢＧインタリーブのメモリアクセス要求数と、リードバンクグループインタリーブもしくはライトバンクグループインタリーブの直前のメモリアクセス要求に対応するコマンドのタイミング情報とに基づいて、リードＢＧインタリーブもしくはライトＢＧインタリーブに含まれるメモリアクセス要求のＢＬ長が変換される。これにより、ＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
【0096】
本実施の形態では、上記条件Ａおよび上記条件Ｂのいずれかの条件を満たす場合に、リードＢＧプインタリーブもしくはライトＢＧインタリーブに含まれるメモリアクセス要求のＢＬ長がＢＬ３２からＢＬ１６に変換される。これにより、ＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
【0097】
本実施の形態では、複数のメモリアクセス要求において、リードＢＧインタリーブもしくはライトＢＧインタリーブに該当するメモリアクセス要求が存在するか否かが判定され、その判定結果に応じたフラグがバンクグループ情報としてバッファ３３のＦＩＦＯメモリ３３Ａに書き込まれる。これにより、ＦＩＦＯメモリ３３Ａを用いてＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
【0098】
本実施の形態では、コマンドスケジューラ４１から取得した発行タイミング情報に基づいて、フラグが付与された複数のメモリアクセス要求のＢＬ長を変換するか否かが判定され、その判定結果に応じたフラグが分割要否情報ｄｅｖとしてバッファ３３のＦＩＦＯメモリ３３Ａに書き込まれる。これにより、ＦＩＦＯメモリ３３Ａを用いてＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
【0099】
＜３．変形例＞
以下、上記実施の形態に係る情報処理システムの変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
以下、上記実施の形態に係る情報処理システムの変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
【0100】
［変形例Ａ］
上記実施の形態およびその変形例において、例えば、図２５に示したように、調整部３０およびメモリコントローラ４０の代わりに、メモリコントローラ６０が設けられていてもよい。メモリコントローラ６０は、コマンドスケジューラ４３および物理層４２を有している。コマンドスケジューラ４３は、例えば、バッファ４３ａ、ＲＷ切替検出部３２、ＢＬ変換部３５、ＢＬ変換判定部３４およびコマンド発行部４３ｂを有している。
上記実施の形態およびその変形例において、例えば、図２５に示したように、調整部３０およびメモリコントローラ４０の代わりに、メモリコントローラ６０が設けられていてもよい。メモリコントローラ６０は、コマンドスケジューラ４３および物理層４２を有している。コマンドスケジューラ４３は、例えば、バッファ４３ａ、ＲＷ切替検出部３２、ＢＬ変換部３５、ＢＬ変換判定部３４およびコマンド発行部４３ｂを有している。
【0101】
バッファ４３ａは、例えば、ＦＩＦＯメモリ３３Ａを有している。バッファ４３ａは、調停部３１からメモリアクセス要求を受け付けるたびに、受け付けたメモリアクセス要求をＦＩＦＯメモリ３３Ａに格納する。ＢＬ変換部３５は、バッファ４３ａのＦＩＦＯメモリ３３Ａから出力されたメモリアクセス要求をコマンド発行部４３ｂに出力する。
【0102】
コマンド発行部４３ｂは、ＢＬ変換部３５から入力されたメモリアクセス要求に基づいて、ＤＲＡＭ５０に対するコマンドを発行する。コマンド発行部４３ｂは、例えば、ＤＲＡＭ５０における複数のバンクグループに対して、並列的にアクセスさせるためのバンクグループインタリーブ手法によりコマンドを発行する。コマンド発行部４３ｂは、内部バッファに格納しておいた書き込みデータを、コマンド発行と同期してＤＲＡＭ５０に出力する。コマンド発行部４３ｂは、コマンド発行と同期して、ＤＲＡＭ５０から読み出しデータを読み出し、内部バッファに格納する。
【0103】
本変形例では、調整部３０の機能がメモリコントローラ６０に内蔵されている。このようにした場合には、メモリコントローラ６０内のコマンドバッファをバッファ４３ａとして用いることができる。
【0104】
なお、本変形例において、コマンド発行部４３ｂは、メモリコントローラ６０内で管理するＤＱピンの使用状態についての情報をＢＬ変換判定部３４に出力してもよい。このとき、ＢＬ変換判定部３４は、ＤＱピンの使用状態についての情報に基づいて、図１２（Ｂ）に示したような空きがＤＱピンに生じるか否か（つまり、上述の条件Ａを満たすか否か）を判定する。その結果、図１２（Ｂ）に示したような空きがＤＱピンに生じる（つまり、上述の条件Ａを満たす）と判定した場合には、２ＢＧインタリーブＩＬ－ａに含まれるコマンドのＢＬ長を、ＢＬ３２からＢＬ１６へ変換する。このようにした場合であっても、ＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘといった最新世代のＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
【0105】
［変形例Ｂ］
上記実施の形態および変形例Ａでは、各イニシエータ１０から入力されるメモリアクセス要求に含まれるＢＬ長が常にＢＬ３２となっていた。しかし、上記実施の形態および変形例Ａにおいて、各イニシエータ１０から入力されるメモリアクセス要求の一部に含まれるＢＬ長が、例えば、図２６に示したようにＢＬ１６となっていてもよい。
上記実施の形態および変形例Ａでは、各イニシエータ１０から入力されるメモリアクセス要求に含まれるＢＬ長が常にＢＬ３２となっていた。しかし、上記実施の形態および変形例Ａにおいて、各イニシエータ１０から入力されるメモリアクセス要求の一部に含まれるＢＬ長が、例えば、図２６に示したようにＢＬ１６となっていてもよい。
【0106】
図２７は、２ＢＧインタリーブＩＬ－ａに含まれるコマンドのＢＬ長の変換を実行するか否かを判断するための条件を表したものである。図２７には、２ＢＧインタリーブＩＬ－ａに含まれるコマンドのＢＬ長を、ＢＬ１６からＢＬ３２へ変換する条件が示されている。ＢＬ変換判定部３４およびＢＬ変換部３５は、以下の２つのいずれの条件も満たさない場合に、２ＢＧインタリーブＩＬ－ａに含まれるコマンドのＢＬ長を、ＢＬ１６からＢＬ３２へ変換する。
【0107】
・条件Ａ
２ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂ（第２コマンド）から２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
２ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫ後のタイミングで発行されること
２ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂ（第２コマンド）から２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
２ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫ後のタイミングで発行されること
【0108】
図２８（Ａ）、図２８（Ｂ）は、２ＢＧインタリーブＩＬ－ａ、コマンドＣｍｄ－ａおよびコマンドＣｍｄ－ｂについて説明する図である。図２８（Ａ）では、２ＢＧインタリーブＩＬ－ａが、２つのバンクグループＢＧ２，ＢＧ３に対してＢＬ１６の８つのリード要求でインタリーブするように構成されている場合が例示されている。図２９（Ｂ）では、２ＢＧインタリーブＩＬ－ａが、２つのバンクグループＢＧ２，ＢＧ３に対してＢＬ１６の４つのリードコマンドでインタリーブするように構成されている場合が例示されている。
【0109】
図２８（Ａ）では、２ＢＧインタリーブＩＬ－ａの直前のコマンドＣｍｄ－ａが、バンクグループＢＧ１に対するＢＬ３２のリードコマンドとなっており、コマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂが、バンクグループＢＧ２に対するＢＬ３２のリードコマンドとなっている。一方、図２９（Ｂ）では、２ＢＧインタリーブＩＬ－ａの直前のコマンドＣｍｄ－ａが、バンクグループＢＧ１に対するＢＬ３２のリードコマンドとなっており、コマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂが、バンクグループＢＧ０に対するＢＬ３２のリードコマンドとなっている。
【0110】
本変形例では、上記条件Ａおよび上記条件Ｂのいずれの条件も満たさない場合に、リードＢＧプインタリーブもしくはライトＢＧインタリーブに含まれるメモリアクセス要求のＢＬ長がＢＬ１６からＢＬ３２に変換される。これにより、ＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
【0111】
［変形例Ｃ］
上記実施の形態および変形例Ａ，Ｂにおいて、コマンドスケジューラ４１が、３つのバンクグループにインタリーブしてもよい。このとき、ＢＬ変換判定部３４およびＢＬ変換部３５は、リード・ライトの切り替えの直前の３ＢＧインタリーブＩＬ－ｂ（リードＢＧグループインタリーブもしくはライトＢＧインタリーブ）のメモリアクセス要求数と、３ＢＧインタリーブＩＬ－ｂの直前のメモリアクセス要求Ｒ－ａに対応するコマンドＣｍｄ－ａ（第１コマンド）のタイミング情報とに基づいて、３ＢＧインタリーブＩＬ－ｂに含まれるメモリアクセス要求のＢＬ長を変換する。なお、「３ＢＧインタリーブ」とは、３つのバンクグループにインタリーブすることを指している。このとき、ＢＬ変換判定部３４およびＢＬ変換部３５は、以下に記載の条件Ａまたは条件Ｂに基づいて、３ＢＧインタリーブＩＬ－ｂに含まれるメモリアクセス要求のＢＬ長の変換を実行するか否かを判断してもよい。
上記実施の形態および変形例Ａ，Ｂにおいて、コマンドスケジューラ４１が、３つのバンクグループにインタリーブしてもよい。このとき、ＢＬ変換判定部３４およびＢＬ変換部３５は、リード・ライトの切り替えの直前の３ＢＧインタリーブＩＬ－ｂ（リードＢＧグループインタリーブもしくはライトＢＧインタリーブ）のメモリアクセス要求数と、３ＢＧインタリーブＩＬ－ｂの直前のメモリアクセス要求Ｒ－ａに対応するコマンドＣｍｄ－ａ（第１コマンド）のタイミング情報とに基づいて、３ＢＧインタリーブＩＬ－ｂに含まれるメモリアクセス要求のＢＬ長を変換する。なお、「３ＢＧインタリーブ」とは、３つのバンクグループにインタリーブすることを指している。このとき、ＢＬ変換判定部３４およびＢＬ変換部３５は、以下に記載の条件Ａまたは条件Ｂに基づいて、３ＢＧインタリーブＩＬ－ｂに含まれるメモリアクセス要求のＢＬ長の変換を実行するか否かを判断してもよい。
【0112】
・条件Ａ
３ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂ（第２コマンド）から２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
３ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫ後のタイミングで発行されること
３ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂ（第２コマンド）から２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
３ＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫ後のタイミングで発行されること
【0113】
このとき、バッファ３３には、例えば図２９に記載のＦＩＦＯメモリ３３Ａが格納されている。図２９は、条件Ａを満たしたときにフラグの書き込み処理がなされた後のフラグが書き込まれたＦＩＦＯメモリ３３Ａの一例を表したものである。以下では、図２９に記載のＦＩＦＯメモリ３３Ａに対して複数のメモリアクセス要求が順次入力されたときの、ＢＬ変換部３５からの出力について説明する。
【0114】
ＦＩＦＯメモリ３３Ａに新たなメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（リード要求（ＢＬ３２，ＢＧ１）＝メモリアクセス要求Ｒ－ｂ）および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ１）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝０となっているので、リード要求（ＢＬ３２，ＢＧ１）をそのまま、メモリコントローラ４０に出力する。
【0115】
ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（リード要求（ＢＬ３２，ＢＧ０）＝メモリアクセス要求Ｒ－ａ）および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ０）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝０となっているので、リード要求（ＢＬ３２，ＢＧ０）をそのまま、メモリコントローラ４０に出力する。
【0116】
ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（３ＢＧインタリーブＩＬ－ｂの先頭のリード要求（ＢＬ３２，ＢＧ１））および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ１）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝１となっているので、リード要求（ＢＬ３２，ＢＧ１）を、２つのリード要求（ＢＬ１６，ＢＧ１）に分割してメモリコントローラ４０に出力する。
【0117】
ＦＩＦＯメモリ３３Ａに更にメモリアクセス要求が入力されると、ＦＩＦＯメモリ３３Ａにおける格納順番が最も古いメモリアクセス要求（３ＢＧインタリーブＩＬ－ｂの２番目のリード要求（ＢＬ３２，ＢＧ３））および分割要否情報ｄｅｖがＢＬ変換部３５に出力される。ＢＬ変換部３５は、ＦＩＦＯメモリ３３Ａからリード要求（ＢＬ３２，ＢＧ３）および分割要否情報ｄｅｖが入力されると、ｄｅｖ＝１となっているので、リード要求（ＢＬ３２，ＢＧ３）を、２つのリード要求（ＢＬ１６，ＢＧ３）に分割してメモリコントローラ４０に出力する。ＢＬ変換部３５は、以降も上記と同様にして、コマンドをメモリコントローラ４０に出力する。その結果、例えば、図３０に示したようなメモリアクセス要求列がメモリコントローラ４０に入力される。図３０では、メモリコントローラ４０に入力された複数のメモリアクセス要求が下から順番に並んで配置されている。
【0118】
本変形例では、リード・ライトの切り替えの直前の３ＢＧインタリーブＩＬ－ｂのメモリアクセス要求数と、３ＢＧインタリーブＩＬ－ｂの直前のメモリアクセス要求に対応するコマンドＣｍｄ－ａのタイミング情報とに基づいて、３ＢＧインタリーブＩＬ－ｂに含まれるメモリアクセス要求のＢＬ長が変換される。このようにした場合であっても、ＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
【0119】
なお、本変形例において、コマンドスケジューラ４１が、Ｍ個のバンクグループにインタリーブしてもよい。このとき、ＢＬ変換判定部３４およびＢＬ変換部３５は、リード・ライトの切り替えの直前のＭＢＧインタリーブＩＬ－ｂ（Ｍ≧４）のメモリアクセス要求数と、ＭＢＧインタリーブＩＬ－ｂの直前のメモリアクセス要求Ｒ－ａに対応するコマンドＣｍｄ－ａ（第１コマンド）のタイミング情報とに基づいて、ＭＢＧインタリーブＩＬ－ｂに含まれるメモリアクセス要求のＢＬ長を変換してもよい。なお、「ＭＢＧインタリーブ」とは、Ｍ個のバンクグループにインタリーブすることを指している。このとき、ＢＬ変換判定部３４およびＢＬ変換部３５は、以下に記載の条件Ａまたは条件Ｂに基づいて、３ＢＧインタリーブＩＬ－ｂに含まれるメモリアクセス要求のＢＬ長の変換を実行するか否かを判断してもよい。
【0120】
・条件Ａ
ＭＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂ（第２コマンド）から２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
ＭＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫ後のタイミングで発行されること
ＭＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が偶数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ａの直前のコマンドＣｍｄ－ｂ（第２コマンド）から２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
ＭＢＧインタリーブＩＬ－ａのメモリアクセス要求数（ＢＬ１６相当に換算したときのメモリアクセス要求数）が奇数×２となっており、かつ、コマンドＣｍｄ－ａがコマンドＣｍｄ－ｂから２ｎＣＫ後のタイミングで発行されること
【0121】
このようにした場合であっても、ＤＲＡＭ５０へのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭ５０へのアクセスをより効率良く実行することができる。
【0122】
以上、複数の実施の形態およびそれらの変形例を挙げて本技術を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
【0123】
また、例えば、本開示は以下のような構成を取ることができる。
（１）
受け付けたメモリアクセスに関する複数のメモリアクセス要求において、リードバンクグループインタリーブとライト要求との切り替え、もしくはライトバンクグループインタリーブとリード要求との切り替えを検出する検出部と、
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブのメモリアクセス要求数と、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの直前のメモリアクセス要求に対応する第１コマンドのタイミング情報とに基づいて、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長を変換する変換部と
を備えた
メモリ制御装置。
（２）
前記変換部は、以下の２つのいずれかの条件を満たす場合に、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換する
（１）に記載のメモリ制御装置。
・条件Ａ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が偶数×２となっており、かつ、前記第１コマンドが前記第１コマンドの直前の第２コマンドから２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が奇数×２となっており、かつ、前記第１コマンドが前記第２コマンドから２ｎＣＫ後のタイミングで発行されること
（３）
前記変換部は、以下の２つのいずれの条件も満たさない場合に、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるコマンドのＢＬ長をＢＬ１６からＢＬ３２に変換する
（１）に記載のメモリ制御装置。
・条件Ａ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が偶数×２となっており、かつ、前記第１コマンドが前記第１コマンドの直前の前記第２コマンドから２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が奇数×２となっており、かつ、前記第１コマンドが前記第２コマンドから２ｎＣＫ後のタイミングで発行されること
（４）
前記複数のメモリアクセス要求と、前記コマンドごとに対応付けられたバンクグループ情報および分割要否情報とを記憶する記憶部と、
前記複数のメモリアクセス要求において、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに該当するメモリアクセス要求が存在するか否かを判定し、その判定結果に応じたフラグを、前記バンクグループ情報として前記記憶部に書き込む判定部と
を更に備えた
（１）または（２）に記載のメモリ制御装置。
（５）
前記判定部は、前記タイミング情報に基づいて、前記フラグが付与された複数のメモリアクセス要求のＢＬ長を変換するか否か判定し、その判定結果に応じたフラグを、前記分割要否情報として前記記憶部に書き込む
（４）に記載のメモリ制御装置。
（１）
受け付けたメモリアクセスに関する複数のメモリアクセス要求において、リードバンクグループインタリーブとライト要求との切り替え、もしくはライトバンクグループインタリーブとリード要求との切り替えを検出する検出部と、
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブのメモリアクセス要求数と、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの直前のメモリアクセス要求に対応する第１コマンドのタイミング情報とに基づいて、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長を変換する変換部と
を備えた
メモリ制御装置。
（２）
前記変換部は、以下の２つのいずれかの条件を満たす場合に、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長をＢＬ３２からＢＬ１６に変換する
（１）に記載のメモリ制御装置。
・条件Ａ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が偶数×２となっており、かつ、前記第１コマンドが前記第１コマンドの直前の第２コマンドから２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が奇数×２となっており、かつ、前記第１コマンドが前記第２コマンドから２ｎＣＫ後のタイミングで発行されること
（３）
前記変換部は、以下の２つのいずれの条件も満たさない場合に、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに含まれるコマンドのＢＬ長をＢＬ１６からＢＬ３２に変換する
（１）に記載のメモリ制御装置。
・条件Ａ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が偶数×２となっており、かつ、前記第１コマンドが前記第１コマンドの直前の前記第２コマンドから２ｎＣＫ後以外のタイミングで発行されること
・条件Ｂ
前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブの、ＢＬ１６相当に換算したときのメモリアクセス要求数が奇数×２となっており、かつ、前記第１コマンドが前記第２コマンドから２ｎＣＫ後のタイミングで発行されること
（４）
前記複数のメモリアクセス要求と、前記コマンドごとに対応付けられたバンクグループ情報および分割要否情報とを記憶する記憶部と、
前記複数のメモリアクセス要求において、前記リードバンクグループインタリーブもしくは前記ライトバンクグループインタリーブに該当するメモリアクセス要求が存在するか否かを判定し、その判定結果に応じたフラグを、前記バンクグループ情報として前記記憶部に書き込む判定部と
を更に備えた
（１）または（２）に記載のメモリ制御装置。
（５）
前記判定部は、前記タイミング情報に基づいて、前記フラグが付与された複数のメモリアクセス要求のＢＬ長を変換するか否か判定し、その判定結果に応じたフラグを、前記分割要否情報として前記記憶部に書き込む
（４）に記載のメモリ制御装置。
【0124】
本開示の一実施形態に係るメモリ制御装置では、リードバンクグループインタリーブもしくはライトバンクグループインタリーブのメモリアクセス要求数と、リードバンクグループインタリーブもしくはライトバンクグループインタリーブの直前のメモリアクセス要求に対応するコマンドのタイミング情報とに基づいて、リードバンクグループインタリーブもしくはライトバンクグループインタリーブに含まれるメモリアクセス要求のＢＬ長が変換される。これにより、ＤＲＡＭへのアクセスの効率を考慮したＢＬ長を選択することが可能となる。その結果、ＬＰＤＤＲ５もしくはＬＰＤＤＲ５Ｘなどの、ＢＧを持ち、複数のＢＬ長に対応したＤＲＡＭ規格において、ＤＲＡＭへのアクセスをより効率良く実行することができる。なお、本開示の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
【符号の説明】
【0125】
１０…イニシエータ、３０…調整部、３１…調停部、３２…ＲＷ切替検出部、３３…バッファ、３３Ａ…ＦＩＦＯメモリ、３４…ＢＬ変換判定部、３５…ＢＬ変換部、４０，６０…メモリコントローラ、４１，４３…コマンドスケジューラ、４２…物理層、４３ａ…バッファ、４３ｂ…コマンド発行部、５０…ＤＲＡＭ、ＩＬ－ａ…ＲＷ切り替え直前の２ＢＧインタリーブ、ＩＬ－ｂ…ＲＷ切り替え直前の３ＢＧインタリーブ、Ｃｍｄ－ａ…ＩＬ－ａの直前のコマンド、Ｃｍｄ－ｂ…Ｃｍｄ－ａの直前のコマンド。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】