特開 2023-150615 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023150615

(43)【公開日】2023-10-16

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G02F 1/133 20060101AFI20231005BHJP

   G02F 1/1368 20060101ALI20231005BHJP

【ＦＩ】

G02F1/133 550

G02F1/1368

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022059821

(22)【出願日】2022-03-31

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】高野 大樹郎

【テーマコード（参考）】

2H192

2H193

【Ｆターム（参考）】

2H192AA24

2H192BC31

2H192GB04

2H192GB07

2H192GB15

2H192GB23

2H192GB25

2H192GB42

2H192GB43

2H192GD61

2H193ZA04

2H193ZB07

2H193ZB18

2H193ZD32

2H193ZH04

2H193ZH09

2H193ZH13

2H193ZH45

2H193ZH49

2H193ZH53

2H193ZJ04

2H193ZJ20

(57)【要約】

【課題】 フリッカを抑制することが可能な表示装置を提供すること。
【解決手段】 一実施形態に係る表示装置は、表示パネルと、表示パネル上に実装された処理部と、を備える。表示パネルは、第１基板と、第１基板に対向する第２基板と、第１基板と第２基板の間に位置する液晶層と、を有する。第１基板は、複数の画素電極と、複数の画素電極のそれぞれに対応して設けられる複数のスイッチング素子と、複数の画素電極に対向する共通電極と、液晶層側から入射する光量に応じた検出信号を出力する光学センサと、を含む。処理部は、表示パネルが正極状態の時に光学センサより出力された第１検出信号と、表示パネルが負極状態の時に光学センサより出力された第２検出信号とに基づいて、共通電極に供給する共通電圧を調整する。
【選択図】 図８

【特許請求の範囲】

【請求項1】

第１基板と、前記第１基板に対向する第２基板と、前記第１基板と前記第２基板の間に位置する液晶層と、を備える表示パネルと、
前記表示パネル上に実装された処理部と、を具備し、
前記第１基板は、
複数の画素電極と、
前記複数の画素電極のそれぞれに対応して設けられる複数のスイッチング素子と、
前記複数の画素電極に対向する共通電極と、
前記液晶層側から入射する光量に応じた検出信号を出力する光学センサと、を備え、
前記処理部は、
前記表示パネルが正極状態の時に前記光学センサより出力された第１検出信号と、前記表示パネルが負極状態の時に前記光学センサより出力された第２検出信号とに基づいて、前記共通電極に供給する共通電圧を調整する、
表示装置。

【請求項2】

前記処理部は、
正極性の画素信号に基づく第１パターンを前記表示パネルに表示し、
前記第１パターンが表示されている時に入射した光量に応じて前記光学センサより出力された前記第１検出信号の入力を受け付け、
前記第１パターンが表示されたタイミングとは異なるタイミングに、負極性の画素信号に基づく第２パターンを前記表示パネルに表示し、
前記第２パターンが表示されている時に入射した光量に応じて前記光学センサより出力された前記第２検出信号の入力を受け付ける、
請求項１に記載の表示装置。

【請求項3】

前記第１検出信号は、前記表示パネルが正極状態の時に前記光学センサに入射した光量に応じて発生する電圧降下の影響を受けた電圧信号であり、
前記第２検出信号は、前記表示パネルが負極状態の時に前記光学センサに入射した光量に応じて発生する電圧降下の影響を受けた電圧信号である、
請求項１または請求項２に記載の表示装置。

【請求項4】

前記処理部は、
レジスタに格納されたレジスタ値に基づいて前記共通電圧を生成する共通電圧生成部と、
前記第１検出信号が入力される第１端子と、前記第２検出信号が入力される第２端子とを有するコンパレータと、
前記コンパレータから出力される前記第１検出信号と前記第２検出信号との差分に基づいて、前記レジスタ値を補正するための補正値を演算し、前記補正値に基づいて前記レジスタ値を補正するプロセッサと、を備え、
前記共通電圧生成部は、前記レジスタに格納された補正後のレジスタ値に基づいて前記共通電圧を生成し、これを前記共通電極に供給する、
請求項１～請求項３のいずれか１項に記載の表示装置。

【請求項5】

前記処理部に接続されたコントローラをさらに具備し、
前記処理部は、
レジスタに格納されたレジスタ値に基づいて前記共通電圧を生成する共通電圧生成部と、
基準電圧を生成する基準電圧生成部と、
前記第１検出信号および前記第２検出信号が互いに異なるタイミングで入力される第１端子と、前記基準電圧が入力される第２端子とを有するコンパレータと、
前記コンパレータから出力される前記第１検出信号と前記基準電圧との差分を示す第１差分データと、前記コンパレータから出力される前記第２検出信号と前記基準電圧との差分を示す第２差分データとを生成し、前記コントローラに送信するプロセッサと、を備え、
前記コントローラは、
前記プロセッサから送信された前記第１差分データおよび前記第２差分データを受信すると、前記第１差分データと前記第２差分データとに基づいて、前記レジスタ値を補正するための補正値を演算し、前記補正値を示す補正データを前記プロセッサに送信する、
請求項１～請求項３のいずれか１項に記載の表示装置。

【請求項6】

前記プロセッサは、前記コントローラから送信された前記補正データを受信すると、前記補正データにより示される前記補正値に基づいて前記レジスタ値を補正し、
前記共通電圧生成部は、前記レジスタに格納された補正後のレジスタ値に基づいて前記共通電圧を生成し、これを前記共通電極に供給する、
請求項５に記載の表示装置。

【請求項7】

前記光学センサは、前記複数の画素電極のうちの１つと前記共通電極と平面視において重なっている、
請求項１～請求項６のいずれか１項に記載の表示装置。

【請求項8】

前記複数の画素電極および前記共通電極は、透明導電材料で形成される、
請求項１～請求項７のいずれか１項に記載の表示装置。

【請求項9】

前記光学センサは、
光電変換素子と、
前記光電変換素子の下に配置され、金属材料で形成される第１電極と、
前記光電変換素子の上に配置され、透明導電材料で形成される第２電極と、を備える、
請求項１～請求項８のいずれか１項に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、表示装置に関する。

【背景技術】

【0002】

画素毎にスイッチング素子を配置したアクティブマトリクス方式の表示装置は、所望の画素にのみ必要な電圧を印加することができるため、単純マトリクス方式の表示装置に比べて、クロストークを大幅に低減することができる。しかしながら、アクティブマトリクス方式の表示装置には、スイッチング素子のオン・オフに起因したフリッカが発生してしまうといった問題がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００７－０８６１４７号公報

【特許文献2】特開２００９－０４２７０２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示は、フリッカを抑制することが可能な表示装置を提供することを目的の１つとする。

【課題を解決するための手段】

【0005】

一実施形態に係る表示装置は、表示パネルと、前記表示パネル上に実装された処理部と、を具備する。前記表示パネルは、第１基板と、前記第１基板に対向する第２基板と、前記第１基板と前記第２基板の間に位置する液晶層と、を備える。前記第１基板は、複数の画素電極と、前記複数の画素電極のそれぞれに対応して設けられる複数のスイッチング素子と、前記複数の画素電極に対向する共通電極と、前記液晶層側から入射する光量に応じた検出信号を出力する光学センサと、を備える。前記処理部は、前記表示パネルが正極状態の時に前記光学センサより出力された第１検出信号と、前記表示パネルが負極状態の時に前記光学センサより出力された第２検出信号とに基づいて、前記共通電極に供給する共通電圧を調整する。

【図面の簡単な説明】

【0006】

【図1】図１は、走査信号の電位と、画素信号の電位と、画素電極の電位と、共通電極の電位との時間変化を示すタイムチャートである。

【図2】図２は、一実施形態に係る表示装置を概略的に示す断面図である。

【図3】図３は、同実施形態に係る表示装置を概略的に示す平面図である。

【図4】図４は、同実施形態に係るセンサとセンサ回路とを示す等価回路図である。

【図5】図５は、同実施形態に係るセンサとセンサ回路との動作例を説明するための図である。

【図6】図６は、同実施形態に係る第１基板の概略構成例を示す断面図である。

【図7】図７は、同実施形態に係る第１基板の一部の要素を概略的に示す平面図である。

【図8】図８は、同実施形態に係るＡＦＥ－ＩＣの動作概要を説明するための図である。

【図9】図９は、同実施形態に係るＡＦＥ－ＩＣの一構成例を示す図である。

【図10】図１０は、同実施形態に係る共通電圧調整処理の手順例を示すフローチャートである。

【図11】図１１は、同実施形態に係るＡＦＥ－ＩＣの一構成例を示す図である。

【図12】図１２は、同実施形態に係る共通電圧調整処理の手順例を示すフローチャートである。

【発明を実施するための形態】

【0007】

以下、図面を参照して、実施形態について説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実施の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。

【0008】

なお、図面には、必要に応じて理解を容易にするために、互いに直交するＸ軸、Ｙ軸、および、Ｚ軸を記載する。Ｘ軸に沿った方向をＸ方向または第１方向と称し、Ｙ軸に沿った方向をＹ方向または第２方向と称し、Ｚ軸に沿った方向をＺ方向または第３方向と称する。Ｘ軸およびＹ軸によって規定される面をＸ－Ｙ平面と称し、Ｘ軸およびＺ軸によって規定される面をＸ－Ｚ平面と称する。Ｘ－Ｙ平面を見ることを平面視という。

【0009】

まず、図１を参照して、画素毎にスイッチング素子を配置したアクティブマトリクス方式の液晶表示パネルにおいて生じるフリッカ（画面のちらつき）について説明する。
図１は、走査信号の電位Ｖｇａｔｅと、画素信号（映像信号）の電位Ｖｓｉｇと、画素電極の電位Ｖｐｉｘと、共通電極の電位Ｖｃｏｍとの時間変化を示すタイムチャートである。図１の一点鎖線が走査信号の電位Ｖｇａｔｅに相当し、図１の二点鎖線が画素信号の電位Ｖｓｉｇに相当し、図１の破線が画素電極の電位Ｖｐｉｘに相当し、図１の実線が共通電極の電位Ｖｃｏｍに相当する。なお、図１では、液晶表示パネルの駆動方式として、１フレーム毎に、全画素に書き込む画素信号を一度に同じ極性で反転させるフレーム反転方式が採用されている場合を想定する。また、図１では、共通電極の電位Ｖｃｏｍが一定である場合（つまり、コモンＤＣ方式である場合）を想定する。さらに、図１では、白色を表示するための画素信号（つまり、画素値２５５の画素信号）が画素に書き込まれる場合を想定し、当該画素信号の電位をＶ２５５と表記している。

【0010】

図１では、第１フレーム期間ＦＴ１において正極性の画素信号が画素に供給され、第１フレーム期間ＦＴ１に続く第２フレーム期間ＦＴ２において負極性の画素信号が画素に供給された例を例示している。このため、画素電極の電位Ｖｐｉｘは、共通電極の電位Ｖｃｏｍに対して、第１フレーム期間ＦＴ１では正極性電位となり、第２フレーム期間ＦＴ２では負極性電位となっている。

【0011】

図１に示すように、時刻ｔ１において第１フレーム期間ＦＴ１が開始され、スイッチング素子のゲート電極に走査信号が供給され、当該スイッチング素子がオン状態になると、画素電極に正極性の画素信号が供給される。これによれば、画素電極の電位Ｖｐｉｘは、共通電極の電位Ｖｃｏｍに対して正極性電位となり、Ｖｃｏｍ＋Ｖ２５５となる。時刻ｔ２においてスイッチング素子のゲート電極への走査信号の供給が終了し、当該スイッチング素子がオフ状態になると、画素電極の電位Ｖｐｉｘは、寄生容量に起因した突き抜け電圧（フィードスルー電圧）ΔＶｇｓだけ低下し、Ｖｃｏｍ＋Ｖ２５５－ΔＶｇｓとなる。液晶層には、画素電極の電位Ｖｐｉｘと共通電極の電位Ｖｃｏｍの電位差に相当する電圧Ｖｌｃ＿ｐｏｓｉが印加され、その値はＶ２５５－ΔＶｇｓとなる。なお、画素信号の電位Ｖｓｉｇは、信号線を通じて供給される画素信号の電位に固定されているため、電位の低下が発生せず一定である。

【0012】

図１に示すように、時刻ｔ３において第２フレーム期間ＦＴ２が開始されると、スイッチング素子のゲート電極に走査信号が供給され、当該スイッチング素子がオン状態になり、画素電極に負極性の画素信号が供給される。これによれば、画素電極の電位Ｖｐｉｘは、共通電極の電位Ｖｃｏｍに対して負極性電位となり、Ｖｃｏｍ－Ｖ２５５となる。時刻ｔ４においてスイッチング素子のゲート電極への走査信号の供給が終了し、当該スイッチング素子がオフ状態になると、画素電極の電位Ｖｐｉｘは、寄生容量に起因した突き抜け電圧ΔＶｇｓだけ低下し、Ｖｃｏｍ－Ｖ２５５－ΔＶｇｓとなる。第１フレーム期間ＦＴ１と同様に、第２フレーム期間ＦＴ２においても、液晶層には、画素電極の電位Ｖｐｉｘと共通電極の電位Ｖｃｏｍの電位差に相当する電圧Ｖｌｃ＿ｎｅｇａが印加され、その値はＶ２５５＋ΔＶｇｓとなる。なお、この場合も、画素信号の電位Ｖｓｉｇは、信号線を通じて供給される画素信号の電位に固定されているため、電位の低下が発生せず一定である。

【0013】

以上のように、第１フレーム期間ＦＴ１と第２フレーム期間ＦＴ２とでは、画素電極の電位Ｖｐｉｘが共通電極の電位Ｖｃｏｍに対して正極性である場合と負極性である場合とで非対称となり、フリッカと呼ばれるちらつきが発生してしまう。

【0014】

このため、一般的には、液晶表示パネルの組み立て時に、フリッカメータなどを用いて、フリッカ成分を測定し、当該フリッカ成分が最小になるように共通電圧Ｖｃｏｍを調整している。しかしながら、このような調整は、フリッカ成分が最小になるまでパラメータを変化させて共通電極に印加する共通電圧Ｖｃｏｍを調整する必要があり、作業費用やタクトロスが発生している。また、フリッカは、経時変化や使用温度に起因してスイッチング素子の特性が変化することでも発生するため、液晶表示パネルの組み立て時に共通電圧Ｖｃｏｍを調整したとしても、事後的に発生するフリッカを抑制することはできない。

【0015】

本明細書においては、上記したような作業費用やタクトロスを発生させずに、共通電極に印加する共通電圧Ｖｃｏｍを最適化することが可能であり、かつ、事後的に発生するフリッカにも対応することが可能な表示装置について説明する。

【0016】

図２は、本実施形態に係る表示装置ＤＳＰを概略的に示す断面図である。表示装置ＤＳＰは、表示パネルＰＮＬと、カバー部材ＣＭと、第１偏光板ＰＬＺ１と、第２偏光板ＰＬＺ２と、照明装置ＩＬと、を備えている。

【0017】

表示パネルＰＮＬは、液晶表示パネルであり、第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向する第２基板ＳＵＢ２と、シール材ＳＥと、液晶層ＬＣと、を備えている。液晶層ＬＣは、シール材ＳＥにより第１基板ＳＵＢ１と第２基板ＳＵＢ２の間に封入されている。本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を第２基板ＳＵＢ２の上面側に選択的に透過させることで画像を表示する透過型の表示パネルである。

【0018】

第１基板ＳＵＢ１は、センサＳＳとコリメート層ＣＬ１とを備えている。センサＳＳは、第１基板ＳＵＢ１の主面のうち第２偏光板ＰＬＺ２と対向する主面と、コリメート層ＣＬ１との間に位置している。コリメート層ＣＬ１は、センサＳＳと重なる開口ＯＰを有している。コリメート層ＣＬ１は、例えば金属材料で形成され、遮光性を有している。このようなコリメート層は、第１基板ＳＵＢ１だけでなく、第２基板ＳＵＢ２にさらに配置されてもよい。

【0019】

シール材ＳＥは、第１基板ＳＵＢ１と第２基板ＳＵＢ２を接着している。第１基板ＳＵＢ１と第２基板ＳＵＢ２の間には、図示しないスペーサによって所定のセルギャップが形成される。液晶層ＬＣは、このセルギャップ内に充填されている。

【0020】

カバー部材ＣＭは、表示パネルＰＮＬの上に設けられている。例えば、カバー部材ＣＭとしてはガラス基板や樹脂基板を用いることができる。カバー部材ＣＭは、センサＳＳによる検出の対象物が接触する上面ＵＳＦを有している。なお、本実施形態においては、カバー部材ＣＭの上面ＵＳＦが、センサＳＳの上面と平行である場合を想定する。図２の例においては、対象物の一例である指Ｆｇが上面ＵＳＦに接触している。第１偏光板ＰＬＺ１は、表示パネルＰＮＬとカバー部材ＣＭの間に設けられている。

【0021】

照明装置ＩＬは、表示パネルＰＮＬの下に設けられ、第１基板ＳＵＢ１に光Ｌを照射する。照明装置ＩＬは、例えばサイドエッジ型のバックライトであり、プレート状の導光体と、この導光体の側面に光を放つ複数の光源とを備えている。第２偏光板ＰＬＺ２は、表示パネルＰＮＬと照明装置ＩＬの間に設けられている。

【0022】

光Ｌのうち指Ｆｇで反射された反射光は、コリメート層ＣＬ１に形成された開口ＯＰを通ってセンサＳＳに入射する。すなわち、指Ｆｇで反射された反射光は、センサＳＳに入射するまでに、カバー部材ＣＭ、第１偏光板ＰＬＺ１、第２基板ＳＵＢ２、液晶層ＬＣ、さらには第１基板ＳＵＢ１のうちセンサＳＳより上層に位置する部分を透過する。

【0023】

センサＳＳは、入射した光に応じた検出信号を出力する。このため、センサＳＳは光学センサと称される場合がある。後述するように、表示パネルＰＮＬは複数のセンサＳＳを備えており、これらセンサＳＳが出力する検出信号に基づけば、指Ｆｇの凹凸、つまり指紋を検出することができる。

【0024】

センサＳＳは、より正確な検出信号を得るために、上面ＵＳＦの法線方向と平行な入射光を検知することが望ましい。コリメート層ＣＬ１は、センサＳＳに入射する光を平行化するコリメータとして機能する。つまり、コリメート層ＣＬ１によって上面ＵＳＦの法線方向に対して傾斜した光（換言すると、センサＳＳの上面の法線方向に対して傾斜した光）が遮断される。

【0025】

以上のように、表示装置ＤＳＰにセンサＳＳを搭載することで、表示装置ＤＳＰに指紋センサとしての機能を付加することができる。また、センサＳＳは、指紋の検出に加えて、あるいは指紋の検出に代えて、指Ｆｇの内部で反射された光に基づき生体に関する情報を検出する用途で用いることもできる。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等である。

【0026】

さらに、詳細については後述するが、表示装置ＤＳＰは、センサＳＳから出力される検出信号に基づき、フリッカ成分が最小になるように共通電圧Ｖｃｏｍを調整することができる。

【0027】

図３は、本実施形態に係る表示装置ＤＳＰを概略的に示す平面図である。表示装置ＤＳＰは、上記した表示パネルＰＮＬと、表示パネルＰＮＬ上に実装されたＡＦＥ－ＩＣ１と、表示パネルＰＮＬ外に設けられたＭＣＵ２とを備えている。表示パネルＰＮＬは、画像を表示する表示領域ＤＡと、表示領域ＤＡを囲む周辺領域ＰＡとを有している。

【0028】

第１基板ＳＵＢ１は、第２基板ＳＵＢ２と重ならない実装領域ＭＡを有している。シール材ＳＥは、周辺領域ＰＡに位置している。図３においては、シール材ＳＥが配置された領域が斜線で示されている。表示領域ＤＡは、シール材ＳＥの内側に位置している。表示パネルＰＮＬは、表示領域ＤＡにおいて第１方向Ｘおよび第２方向Ｙにマトリクス状に配置された複数の画素Ｐｉｘを備えている。

【0029】

画素Ｐｉｘは、赤色（Ｒ）の光を放つ副画素ＳＰ１と、緑色（Ｇ）の光を放つ副画素ＳＰ２と、青色（Ｂ）の光を放つ副画素ＳＰ３とを含む。なお、画素Ｐｉｘは、赤色、緑色および青色以外の光を放つ副画素を含んでもよい。

【0030】

図３の例においては、各画素Ｐｉｘに対して１つずつセンサＳＳが配置されている。より詳しくは、各画素Ｐｉｘに含まれる青色の光を放つ副画素ＳＰ３に対して１つずつセンサＳＳが配置されている。表示領域ＤＡ全体では、複数のセンサＳＳは、第１方向Ｘおよび第２方向Ｙにマトリクス状に並んでいる。

【0031】

なお、センサＳＳの配置形態は図３の例に限定されず、例えばセンサＳＳが指紋センサとしては利用されずに、共通電圧Ｖｃｏｍを最適化するためだけに用いられるのであれば、センサＳＳは任意の位置に少なくとも１つ配置されていればよい。

【0032】

ＡＦＥ－ＩＣ１は、センサＳＳから出力される検出信号に基づき、フリッカ成分が最小になるように共通電圧Ｖｃｏｍを調整する機能を有している。なお、ＡＦＥ－ＩＣ１の詳細な構成・機能については後述するため、ここではその詳しい説明を省略する。ＭＣＵ２は、ＡＦＥ－ＩＣ１が共通電圧Ｖｃｏｍを調整するのに必要な信号を生成する。なお、ＭＣＵ２の詳細な機能についても後述するため、ここではその詳しい説明を省略する。なお、ＡＦＥ－ＩＣ１は処理部と称される場合がある。また、ＭＣＵ２はコントローラと称される場合がある。

【0033】

図４は、センサＳＳと、センサＳＳに接続されるセンサ回路ＳＳＣとを示す等価回路図である。図４に示すように、センサ回路ＳＳＣには、第１センサ用走査線ＳＧＬ１と、第２センサ用走査線ＳＧＬ２と、第１センサ用給電線ＳＰＬ１と、第２センサ用給電線ＳＰＬ２と、第３センサ用給電線ＳＰＬ３と、センサ用信号線ＳＳＬと、スイッチング素子ＳＷ２Ａと、スイッチング素子ＳＷ２Ｂと、スイッチング素子ＳＷ２Ｃと、キャパシタＣ１と、キャパシタＣ２と、が設けられる。

【0034】

なお、以下では、第１センサ用走査線ＳＧＬ１を第１走査線ＳＧＬ１と称し、第２センサ用走査線ＳＧＬ２を第２走査線ＳＧＬ２と称し、第１センサ用給電線ＳＰＬ１を第１給電線ＳＰＬ１と称し、第２センサ用給電線ＳＰＬ２を第２給電線ＳＰＬ２と称し、第３センサ用給電線ＳＰＬ３を第３給電線ＳＰＬ３と称して説明する。

【0035】

また、図４では、スイッチング素子ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ２Ｃがそれぞれ、ｎ型ＴＦＴ（Thin Film Transistor）で構成された場合を示しているが、スイッチング素子ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ２Ｃは、ｐ型ＴＦＴで構成されてもよい。

【0036】

センサＳＳについて、一方の電極は第２給電線ＳＰＬ２に接続され、他方の電極はノードＮ１に接続される。ノードＮ１は、スイッチング素子ＳＷ２Ａのドレイン電極およびスイッチング素子ＳＷ２Ｂのゲート電極に接続されている。センサＳＳの一方の電極には、第２給電線ＳＰＬ２を通じて第２電位Ｖｃｏｍ＿ＦＰＳが供給される。第２電位Ｖｃｏｍ＿ＦＰＳは、センサ用基準電位と称されてもよい。センサＳＳに光が入射した場合、入射した光量に応じた信号（電荷）がセンサＳＳより出力され、キャパシタＣ１に蓄積される。なお、キャパシタＣ２に蓄積される容量は、キャパシタＣ１に蓄積される容量に負荷される寄生容量である。

【0037】

スイッチング素子ＳＷ２Ａについて、ゲート電極は第１走査線ＳＧＬ１に接続され、ソース電極は第１給電線ＳＰＬ１に接続され、ドレイン電極はノードＮ１に接続されている。スイッチング素子ＳＷ２Ａが第１走査線ＳＧＬ１から供給される走査信号に応じてオンになると、ノードＮ１の電位は第１給電線ＳＰＬ１を通じて供給される第１電位ＶＰＰ１にリセットされる。第１電位ＶＰＰ１はリセット電位と称されてもよい。第２電位Ｖｃｏｍ＿ＦＰＳは第１電位ＶＰＰ１よりも低い値を示し、センサＳＳは逆バイアス駆動される。

【0038】

スイッチング素子ＳＷ２Ｂについて、ゲート電極はノードＮ１に接続され、ソース電極は第３電位ＶＰＰ２の第３給電線ＳＰＬ３に接続され、ドレイン電極はスイッチング素子ＳＷ２Ｃのソース電極に接続されている。スイッチング素子ＳＷ２Ｂのゲート電極には、センサＳＳから出力された信号が供給される。これによれば、スイッチング素子ＳＷ２Ｂは、センサＳＳから出力された信号に応じた電圧信号をスイッチング素子ＳＷ２Ｃに出力する。

【0039】

スイッチング素子ＳＷ２Ｃについて、ゲート電極は第２走査線ＳＧＬ２に接続され、ソース電極はスイッチング素子ＳＷ２Ｂのドレイン電極に接続され、ドレイン電極はセンサ用信号線ＳＳＬに接続されている。スイッチング素子ＳＷ２Ｃが第２走査線ＳＧＬ２から供給される走査信号に応じてオンになると、スイッチング素子ＳＷ２Ｂから出力される電圧信号が、検出信号Ｖｄｅｔとしてセンサ用信号線ＳＳＬに出力される。

【0040】

なお、図４では、スイッチング素子ＳＷ２Ａ，ＳＷ２Ｃがダブルゲート構造である場合を示したが、スイッチング素子ＳＷ２Ａ，ＳＷ２Ｃはシングルゲート構造やマルチゲート構造であってもよい。

【0041】

図５は、本実施形態に係るセンサＳＳとセンサ回路ＳＳＣとの動作例を説明するための図である。センサＳＳは、図５に示す指紋撮像期間Ｔ２において指紋の撮像（検出動作）を行う。図５に示すように、指紋撮像期間Ｔ２は、主に３フレームで構成され、リセット期間Ｔ２１と、露光期間Ｔ２２と、リード期間Ｔ２３とを含む。なお、ここでは図示を省略しているが、センサＳＳの一方の電極には、リセット期間Ｔ２１、露光期間Ｔ２２、リード期間Ｔ２３に亘って、第２電位Ｖｃｏｍ＿ＦＰＳが供給される。

【0042】

リセット期間Ｔ２１は、ノードＮ１の電位をリセットする期間である。時刻ｔ１１においてリセット期間Ｔ２１が開始され、スイッチング素子ＳＷ２Ａが第１走査線ＳＧＬ１から供給される走査信号に応じてオンになると、ノードＮ１の電位は、第１給電線ＳＰＬ１を通じて供給される第１電位ＶＰＰ１にリセットされる。スイッチング素子ＳＷ２Ｃが第２走査線ＳＧＬ２から供給される走査信号に応じてオンになると、検出信号Ｖｄｅｔ１がセンサ用信号線ＳＳＬに出力される。リセット期間Ｔ２１中に出力される検出信号Ｖｄｅｔ１の電位は、ＶＰＰ１－Ｖｔｈ－Ｖｓｗ２ｃとなる。なお、Ｖｔｈは、ソースフォロワとして機能するスイッチング素子ＳＷ２Ｂのしきい値電圧であり、Ｖｓｗ２ｃは、スイッチング素子ＳＷ２Ｃのオン抵抗に起因して発生する電圧降下である。

【0043】

露光期間Ｔ２２は、指で反射された光がセンサＳＳに入射する期間である。時刻ｔ１２においてリセット期間Ｔ２１が終了し、露光期間Ｔ２２が開始されると、スイッチング素子ＳＷ２ＡおよびＳＷ２Ｃはオフになる。ここでは図示を省略しているが、ノードＮ１の電位は、センサＳＳに入射した光量（指で反射された光）に応じて低下し、ＶＰＰ１－ΔＶｐｃとなる。なお、ΔＶｐｃは、センサＳＳに光が入射することで発生する電圧降下である。

【0044】

時刻ｔ１３において露光期間Ｔ２２が終了し、リード期間Ｔ２３が開始されると、スイッチング素子ＳＷ２Ｃが第２走査線ＳＧＬ２から供給される走査信号に応じてオンになり、検出信号Ｖｄｅｔ２がセンサ用信号線ＳＳＬに出力される。リード期間Ｔ２３中に出力される検出信号Ｖｄｅｔ２の電位は、ＶＰＰ１－Ｖｔｈ－Ｖｓｗ２ｃ－ΔＶｐｃとなる。つまり、リード期間Ｔ２３中に出力される検出信号Ｖｄｅｔ２の電位は、リセット期間Ｔ２１中に出力された検出信号Ｖｄｅｔ１の電位よりΔＶｐｃだけ低下している。時刻ｔ１４においてリード期間Ｔ２３は終了する。

【0045】

ＡＦＥ－ＩＣ１は、リセット期間Ｔ２１中に出力された検出信号Ｖｄｅｔ１の電位と、リード期間Ｔ２３中に出力された検出信号Ｖｄｅｔ２の電位とを比較し、その差分（つまり、ΔＶｐｃ）に基づいて、センサＳＳに入射した光を検出することができる。なお、図５では、１つのセンサＳＳとセンサ回路ＳＳＣとの動作例を示したが、全てのセンサＳＳとセンサ回路ＳＳＣとは同様に動作することが可能である。ＡＦＥ－ＩＣ１は、全てのセンサＳＳから得られる上記した差分の面内分布を解析することで、指の凹凸（指紋）や血管像（静脈パターン）等を検出することができる。

【0046】

図６は、第１基板ＳＵＢ１の概略構成例を示す断面図である。第１基板ＳＵＢ１は、透明な第１基材１０と、絶縁層１１，１２，１３，１４，１５，１６，１７と、配向膜ＡＬと、を備えている。

【0047】

第１基材１０は、例えばガラス基板や樹脂基板である。絶縁層１１，１２，１４，１７は、無機材料で形成される。絶縁層１３，１５，１６は、有機材料で形成される。絶縁層１１，１２，１３，１４，１５，１６，１７と、配向膜ＡＬとは、第１基材１０の上方において、この順で第３方向Ｚに積層されている。

【0048】

第１基板ＳＵＢ１は、画像表示に関わる要素として、信号線ＳＬと、走査線ＧＬと、スイッチング素子ＳＷ１と、画素電極ＰＥと、共通電極ＣＥと、中継電極Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５と、給電線ＰＬと、を備えている。画素電極ＰＥおよびスイッチング素子ＳＷ１は、副画素ＳＰ１，ＳＰ２，ＳＰ３のそれぞれに対して設けられている。共通電極ＣＥは、例えば副画素ＳＰ１，ＳＰ２，ＳＰ３に亘って設けられている。

【0049】

スイッチング素子ＳＷ１は、半導体層ＳＣ１を含む。半導体層ＳＣ１は、第１基材１０と絶縁層１１の間に配置されている。走査線ＧＬは、絶縁層１１，１２の間に配置され、半導体層ＳＣ１と対向している。なお、走査線ＧＬは絶縁層１１，１２の間ではなく、別の層に配置されてもよい。信号線ＳＬは、絶縁層１２，１３の間に配置され、絶縁層１１，１２を貫通するコンタクトホールＣＨ１を通じて半導体層ＳＣ１に接触している。

【0050】

中継電極Ｒ１は、絶縁層１２，１３の間、つまり、信号線ＳＬと同層に配置され、絶縁層１１，１２を貫通するコンタクトホールＣＨ２を通じて半導体層ＳＣ１と接触している。中継電極Ｒ２は、絶縁層１３，１４の間に配置され、絶縁層１３を貫通するコンタクトホールＣＨ３を通じて中継電極Ｒ１に接触している。中継電極Ｒ３は、絶縁層１４，１５の間に配置され、絶縁層１４を貫通するコンタクトホールＣＨ４を通じて中継電極Ｒ２に接触している。中継電極Ｒ４は、絶縁層１５，１６の間に配置され、絶縁層１５を貫通するコンタクトホールＣＨ５を通じて中継電極Ｒ３に接触している。中継電極Ｒ５は、絶縁層１６，１７の間に配置され、絶縁層１６を貫通するコンタクトホールＣＨ６を通じて中継電極Ｒ４に接触している。

【0051】

画素電極ＰＥは、絶縁層１７と配向膜ＡＬの間に配置され、絶縁層１７を貫通するコンタクトホールＣＨ７を通じて中継電極Ｒ５に接触している。給電線ＰＬは、絶縁層１５，１６の間、つまり、中継電極Ｒ４と同層に配置されている。共通電極ＣＥは、絶縁層１６，１７の間、つまり、中継電極Ｒ５と同層に配置され、絶縁層１６を貫通するコンタクトホールＣＨ８を通じて給電線ＰＬに接触している。

【0052】

給電線ＰＬには、共通電圧Ｖｃｏｍが供給される。共通電圧Ｖｃｏｍは、共通電極ＣＥに供給される。信号線ＳＬには画素信号（映像信号）が供給され、走査線ＧＬには走査信号が供給される。走査線ＧＬに走査信号が供給されたときに、信号線ＳＬの画素信号が半導体層ＳＣ１および中継電極Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５を通じて画素電極ＰＥに供給される。このとき、画素電極ＰＥと共通電極ＣＥの間には、画素電極ＰＥの電位Ｖｐｉｘと、共通電極ＣＥの電位Ｖｃｏｍとの電位差に起因した電界が発生し、この電界が液晶層ＬＣに作用する。

【0053】

第１基板ＳＵＢ１は、センサＳＳに関わる要素として、スイッチング素子ＳＷ２と、センサ用走査線ＳＧＬと、中継電極Ｒ６，Ｒ７，Ｒ８，Ｒ９と、第２給電線ＳＰＬ２と、第３給電線ＳＰＬ３とを備えている。また、センサＳＳは、第１電極Ｅ１（下部電極）と、第２電極Ｅ２（上部電極）と、光電変換素子ＰＣとを備えている。

【0054】

なお、図６では、説明の便宜上、センサＳＳに関わる複数のスイッチング素子ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ２Ｃに関係する要素をスイッチング素子ＳＷ２と表している。また、図６では、スイッチング素子ＳＷ２のゲート電極として機能する要素をセンサ走査線ＳＧＬと表している。図６では、スイッチング素子ＳＷ２のソース電極として機能する要素を中継電極Ｒ７と表している。図６では、スイッチング素子ＳＷ２のドレイン電極として機能する要素を中継電極Ｒ６と表している。また、図６では、センサＳＳに関わる要素の全てではなく、その一部を図示している。

【0055】

光電変換素子ＰＣは、第１基材１０に対向する第１面Ｆ１と、液晶層ＬＣに対向する第２面Ｆ２とを有している。光電変換素子ＰＣの第２面Ｆ２がセンサＳＳの上面に相当する。光電変換素子ＰＣは、絶縁層１３，１４の間に位置している。第１電極Ｅ１は、光電変換素子ＰＣと絶縁層１３の間に配置され、第１面Ｆ１に接触している。第１電極Ｅ１の外周部は、光電変換素子ＰＣから突出しており、絶縁層１４によって覆われている。第１電極Ｅ１は、光電変換素子ＰＣの下方において絶縁層１３を貫通するコンタクトホールＣＨ９を通じて中継電極Ｒ６に接触している。第２電極Ｅ２は、光電変換素子ＰＣと絶縁層１４の間に配置され、第２面Ｆ２に接触している。第２電極Ｅ２は、光電変換素子ＰＣの上方において絶縁層１４を貫通するコンタクトホールＣＨ１０を通じて第２給電線ＳＰＬ２に接触している。

【0056】

第２給電線ＳＰＬ２は、絶縁層１４，１５の間に配置され、絶縁層１４を貫通するコンタクトホールＣＨ１０を通じて第２電極Ｅ２に接触している。第２給電線ＳＰＬ２には第２電位Ｖｃｏｍ＿ＦＰＳが供給され、第２電極Ｅ２には第２給電線ＳＰＬ２を通じて第２電位Ｖｃｏｍ＿ＦＰＳが供給される。

【0057】

スイッチング素子ＳＷ２は、半導体層ＳＣ２を含む。半導体層ＳＣ２は、第１基材１０と絶縁層１１の間に配置されている。センサ走査線ＳＧＬは、絶縁層１１，１２の間に配置され、半導体層ＳＣ２と対向している。なお、センサ走査線ＳＧＬは絶縁層１１，１２の間ではなく、別の層に配置されてもよい。

【0058】

中継電極Ｒ６は、絶縁層１２，１３の間に配置され、絶縁層１１，１２を貫通するコンタクトホールＣＨ１１を通じて半導体層ＳＣ２と接触している。中継電極Ｒ７は、絶縁層１２，１３の間、つまり、中継電極Ｒ６と同層に配置され、絶縁層１１，１２を貫通するコンタクトホールＣＨ１２を通じて半導体層ＳＣ２と接触している。中継電極Ｒ８は、絶縁層１３，１４の間、つまり、第１電極Ｅ１と同層に配置され、絶縁層１３を貫通するコンタクトホールＣＨ１３を通じて中継電極Ｒ７に接触している。中継電極Ｒ９は、絶縁層１４，１５の間、つまり、第２給電線ＳＰＬ２と同層に配置され、絶縁層１４を貫通するコンタクトホールＣＨ１４を通じて中継電極Ｒ８に接触している。

【0059】

第３給電線ＳＰＬ３は、絶縁層１５，１６の間、つまり、給電線ＰＬと同層に配置され、絶縁層１５を貫通するコンタクトホールＣＨ１５を通じて中継電極Ｒ９に接触している。第３給電線ＳＰＬ３には、第３電位ＶＰＰ２が供給される。第３給電線ＳＰＬ３は、第３電位ＶＰＰ２を供給する他に、上記したコリメート層ＣＬ１としても機能する。つまり、第３給電線ＳＰＬ３の一部が、上記したコリメート層ＣＬ１であり、第３給電線ＳＰＬ３は、光電変換素子ＰＣの第２面Ｆ２と重なる位置に開口ＯＰを有している。

【0060】

信号線ＳＬ、中継電極Ｒ１，Ｒ６，Ｒ７は、同じ金属材料で形成されている。第１電極Ｅ１および中継電極Ｒ２，Ｒ８は、同じ金属材料で形成されている。第２給電線ＳＰＬ２と、中継電極Ｒ３，Ｒ９とは、同じ金属材料で形成されている。給電線ＰＬと、第３給電線ＳＰＬ３と、中継電極Ｒ４とは、同じ金属材料で形成されている。第２電極Ｅ２と、画素電極ＰＥと、共通電極ＣＥと、中継電極Ｒ５とは、ＩＴＯ（Indium Tin Oxide）等の透明導電材料で形成されている。

【0061】

金属材料で形成された第１電極Ｅ１は、遮光層としても機能し、下方からの光の光電変換素子ＰＣへの入射を抑制している。光電変換素子ＰＣは、例えばフォトダイオードであり、入射する光に応じた検出信号Ｖｄｅｔを出力する。光電変換素子ＰＣとしては、ＰＩＮ（Positive Intrinsic Negative）フォトダイオードを用いることができる。この種のフォトダイオードは、ｐ型半導体層、ｉ型半導体層およびｎ型半導体層を有している。ｐ型半導体層は第２電極Ｅ２側に位置し、ｎ型半導体層は第１電極Ｅ１側に位置し、ｉ型半導体層はｐ型半導体層とｎ型半導体層との間に位置している。

【0062】

ｐ型半導体層、ｉ型半導体層およびｎ型半導体層は、例えばアモルファスシリコン（ａ－Ｓｉ）によって形成されている。なお、半導体層の材料はこれに限定されず、アモルファスシリコンが多結晶シリコンや微結晶シリコン等に置換されてもよいし、多結晶シリコンがアモルファスシリコンや微結晶シリコン等に置換されてもよい。
また、ＰＩＮフォトダイオードに代えて、ＯＰＤ（Ｏｒｇａｎｉｃ Ｐｈｏｔｏ ｄｉｏｄｅ）が用いられてもよい。

【0063】

センサ用走査線ＳＧＬには、センサＳＳによる検出を実施すべきタイミングで走査信号が供給される。センサ用走査線ＳＧＬに走査信号が供給されたとき、光電変換素子ＰＣにて生成される検出信号が、図６においては図示が省略されたセンサ用信号線ＳＳＬに出力される。センサ用信号線ＳＳＬに出力された検出信号は、ＡＦＥ－ＩＣ１に出力される。

【0064】

図７は、第１基板ＳＵＢ１の一部の要素を概略的に示す平面図であって、センサＳＳと、画素電極ＰＥと、共通電極ＣＥとの位置関係を説明するための図である。

【0065】

副画素ＳＰ１，ＳＰ２，ＳＰ３の画素電極ＰＥはいずれも同じ形状を有している。各画素電極ＰＥは、第２方向Ｙに沿って並ぶ２つの走査線ＧＬと、第１方向Ｘに沿って並ぶ２つの信号線ＳＬとによって囲まれる領域にそれぞれ配置されている。各画素電極ＰＥは、それぞれ対応して設けられるスイッチング素子ＳＷ１と電気的に接続されている。２つの走査線ＧＬの間には、第１走査線ＳＧＬ１と第２走査線ＳＧＬ２とが第２方向Ｙに沿って並んでいる。

【0066】

図７の例において、画素電極ＰＥは、第２方向Ｙに沿って延出し、第１方向Ｘに沿って並ぶ３つの線部ＬＰを有している。副画素ＳＰ１，ＳＰ２，ＳＰ３の開口部は、それぞれ副画素ＳＰ１，ＳＰ２，ＳＰ３の線部ＬＰと重なっている。各画素電極ＰＥは、一点鎖線で囲まれた領域に配置される共通電極ＣＥと平面視において重なっている。図７では、説明の便宜上省略しているが、共通電極ＣＥは、実際には、一点鎖線で囲まれた領域以外にも配置され、複数の画素に亘っている。

【0067】

図７に示すように、副画素ＳＰ３に配置されたセンサＳＳと平面視において重なる領域にも、画素電極ＰＥおよび共通電極ＣＥは配置されている。つまり、液晶層ＬＣに含まれる液晶分子であって、センサＳＳの直上に位置する液晶分子には、センサＳＳと平面視において重なる領域に配置された画素電極ＰＥと共通電極ＣＥとの間で生じる電界が作用し、当該液晶分子は、他の液晶分子と同様に駆動される。

【0068】

以下では、図２～図７に示したセンサＳＳとセンサ回路ＳＳＣとを用いて、フリッカ成分が最小になるように共通電圧Ｖｃｏｍを調整する方法について説明する。

【0069】

図８は、本実施形態に係るＡＦＥ－ＩＣ１の動作概要を説明するための図である。
ＡＦＥ－ＩＣ１は、１フレーム毎に入力される同期信号Ｖｓｙｎｃにしたがって動作し、後述する各種制御を行う。

【0070】

画像を表示する表示期間Ｔ１においては、ＡＦＥ－ＩＣ１は、Ｄｉｓｐｌａｙ（正）モードとＤｉｓｐｌａｙ（負）モードとをフレーム単位で交互に繰り返す通常表示制御を行う。

【0071】

ＡＦＥ－ＩＣ１は、指紋撮像期間Ｔ２においては、指紋を撮像する（指の凹凸を検出する）ための制御を行う。指紋撮像期間Ｔ２は、リセット期間Ｔ２１と、露光期間Ｔ２２と、リード期間Ｔ２３とを含んでいる。リセット期間Ｔ２１においては、ＡＦＥ－ＩＣ１は、ＦＰＳモードで動作し、図４に示したセンサ回路ＳＳＣのノードＮ１の電位を第１電位ＶＰＰ１にリセットして、検出信号Ｖｄｅｔ１を出力するようにセンサ回路ＳＳＣを制御する。また、リード期間Ｔ２３においても、ＡＦＥ－ＩＣ１は、ＦＰＳモードで動作し、露光期間Ｔ２２中にセンサＳＳに入射した光量（指で反射された光）に応じて発生する電圧降下の影響を受けた検出信号Ｖｄｅｔ２を出力するようにセンサ回路ＳＳＣを制御する。上記したＦＰＳモードは、指紋検出モードまたは単に検出モードと称されてもよい。

【0072】

なお、露光期間Ｔ２２においては、ＡＦＥ－ＩＣ１は、Ｄｉｓｐｌａｙ（正）モードまたはＤｉｓｐｌａｙ（負）モードのどちらかで動作し、どちらの動作モードで動作するかは１つ前の表示期間Ｔ１における動作モードによって決定される。例えば、１つ前の表示期間Ｔ１における動作モードがＤｉｓｐｌａｙ（正）モードであった場合、露光期間Ｔ２２においては、ＡＦＥ－ＩＣ１は、Ｄｉｓｐｌａｙ（負）モードで動作する。一方、１つ前の表示期間Ｔ１における動作モードがＤｉｓｐｌａｙ（負）モードであった場合、露光期間Ｔ２２においては、ＡＦＥ－ＩＣ１は、Ｄｉｓｐｌａｙ（正）モードで動作する。

【0073】

ＡＦＥ－ＩＣ１は、フリッカ調整期間Ｔ３においては、フリッカ成分が最小になるように共通電圧Ｖｃｏｍを調整する。フリッカ調整期間Ｔ３は、第１フリッカパターン表示期間Ｔ３１と、第１検出期間Ｔ３２と、第２フリッカパターン表示期間Ｔ３３と、第２検出期間Ｔ３４と、共通電圧調整期間Ｔ３５とを含んでいる。

【0074】

第１フリッカパターン表示期間Ｔ３１においては、ＡＦＥ－ＩＣ１は、Ｄｉｓｐｌａｙ（正）モードで動作し、正極性の画素信号に基づくフリッカパターンを表示する制御を行う。

【0075】

第１検出期間Ｔ３２においては、ＡＦＥ－ＩＣ１は、ＦＰＳモードで動作し、正極撮像を行うための制御を行う。より詳しくは、ＡＦＥ－ＩＣ１は、第１フリッカパターン表示期間Ｔ３１中にセンサＳＳに入射した光量（外光）に応じて発生する電圧降下の影響を受けた検出信号Ｖｄｅｔ＿ｐｏｓｉ（図９参照）を出力するようにセンサ回路ＳＳＣを制御する。

【0076】

第２フリッカパターン表示期間Ｔ３３においては、ＡＦＥ－ＩＣ１は、Ｄｉｓｐｌａｙ（負）モードで動作し、負極性の画素信号に基づくフリッカパターンを表示する制御を行う。

【0077】

第２検出期間Ｔ３４においては、ＡＦＥ－ＩＣ１は、ＦＰＳモードで動作し、負極撮像を行うための制御を行う。より詳しくは、ＡＦＥ－ＩＣ１は、第２フリッカパターン表示期間Ｔ３３中にセンサＳＳに入射した光量（外光）に応じて発生する電圧降下の影響を受けた検出信号Ｖｄｅｔ＿ｎｅｇａ（図９参照）を出力するようにセンサ回路ＳＳＣを制御する。

【0078】

なお、第１フリッカパターン表示期間Ｔ３１におけるＡＦＥ－ＩＣ１の動作モードは、上記した露光期間Ｔ２２における動作モードと同様に、１つ前の表示期間Ｔ１における動作モードによって決定される。図８では、１つ前の表示期間Ｔ１における動作モードがＤｉｓｐｌａｙ（負）モードである場合を想定しているため、第１フリッカパターン表示期間Ｔ３１におけるＡＦＥ－ＩＣ１の動作モードはＤｉｓｐｌａｙ（正）モードとなったが、１つ前の表示期間Ｔ１における動作モードがＤｉｓｐｌａｙ（正）モードであった場合、第１フリッカパターン表示期間Ｔ３１におけるＡＦＥ－ＩＣ１の動作モードはＤｉｓｐｌａｙ（負）モードとなる。この場合、第１フリッカパターン表示期間Ｔ３１においては、ＡＦＥ－ＩＣ１は、負極性の画素信号に基づくフリッカパターンを表示する制御を行い、第１検出期間Ｔ３２においては、検出信号Ｖｄｅｔ＿ｎｅｇａを出力するようにセンサ回路ＳＳＣを制御する。さらに、この場合、第２フリッカパターン表示期間Ｔ３３においては、ＡＦＥ－ＩＣ１は、正極性の画素信号に基づくフリッカパターンを表示する制御を行い、第２検出期間Ｔ３４においては、検出信号Ｖｄｅｔ＿ｐｏｓｉを出力するようにセンサ回路ＳＳＣを制御する。

【0079】

共通電圧調整期間Ｔ３５においては、ＡＦＥ－ＩＣ１は、Ｄｉｓｐｌａｙ（正）モードまたはＤｉｓｐｌａｙ（負）モードのどちらかで動作で動作し、どちらの動作モードで動作するかは第２フリッカパターン表示期間Ｔ３３における動作モードによって決定される。図８では、第２フリッカパターン表示期間Ｔ３３におけるＡＦＥ－ＩＣ１の動作モードがＤｉｓｐｌａｙ（負）モードである場合を想定しているため、共通電圧調整期間Ｔ３５においては、ＡＦＥ－ＩＣ１は、Ｄｉｓｐｌａｙ（正）モードで動作する。ＡＦＥ－ＩＣ１は、検出信号Ｖｄｅｔ＿ｐｏｓｉと、検出信号Ｖｄｅｔ＿ｎｅｇａとの差分を検出し、当該差分を共通電圧生成部にフィードバックして、共通電極ＣＥに供給される共通電圧Ｖｃｏｍを調整する。

【0080】

図９は、本実施形態に係るＡＦＥ－ＩＣ１の一構成例を示す図である。図９に示すように、ＡＦＥ－ＩＣ１は、コンパレータ１０１と、キャパシタ１０２と、キャパシタ１０３と、基準電圧生成部１０４と、スイッチ１０５と、ＡＤコンバータ１０６と、ＣＰＵ（Central Processing Unit）１０７と、ＲＡＭ（Random Access Memory）１０８と、共通電圧生成部１０９と、Ｖｃｏｍアンプ１１０と、を備えている。

【0081】

コンパレータ１０１の２つの入力端子のうちの一方は、キャパシタ１０２に接続されている。キャパシタ１０２は、センサＳＳと電気的に接続されたセンサ用信号線ＳＳＬに接続されており、当該キャパシタ１０２には、図８に示した第１検出期間Ｔ３２中に出力される検出信号Ｖｄｅｔ＿ｐｏｓｉが蓄積（チャージ）される。つまり、キャパシタ１０２には、表示パネルＰＮＬが正極性の状態の時にセンサＳＳから出力された検出信号Ｖｄｅｔ＿ｐｏｓｉが蓄積される。コンパレータ１０１の一方の入力端子には、キャパシタ１０２に蓄積された検出信号Ｖｄｅｔ＿ｐｏｓｉが入力される。

【0082】

コンパレータ１０１の２つの入力端子のうちの他方は、キャパシタ１０３に接続されている。キャパシタ１０３は、センサＳＳと電気的に接続されたセンサ用信号線ＳＳＬに接続されており、当該キャパシタ１０３には、図８に示した第２検出期間Ｔ３４中に出力される検出信号Ｖｄｅｔ＿ｎｅｇａが蓄積（チャージ）される。つまり、キャパシタ１０３には、表示パネルＰＮＬが負極性の状態の時にセンサＳＳから出力された検出信号Ｖｄｅｔ＿ｎｅｇａが蓄積される。コンパレータ１０１の他方の入力端子には、キャパシタ１０３に蓄積された検出信号Ｖｄｅｔ＿ｎｅｇａが入力される。

【0083】

なお、コンパレータ１０１の他方の入力端子には、スイッチ１０５を介して基準電圧生成部１０４が接続されているが、本構成例においては、スイッチ１０５はオフになっており、基準電圧生成部１０４により生成される基準電圧Ｖｒｅｆはコンパレータ１０１の他方の入力端子には入力されない。

【0084】

コンパレータ１０１の出力端子は、ＡＤコンバータ１０６に接続される。ＡＤコンバータ１０６は、ＣＰＵ１０７の制御の下、コンパレータ１０１の出力端子から出力される検出信号Ｖｄｅｔ＿ｐｏｓｉと検出信号Ｖｄｅｔ＿ｎｅｇａとの差分を示すアナログデータをデジタルデータに変換する。検出信号Ｖｄｅｔ＿ｐｏｓｉと検出信号Ｖｄｅｔ＿ｎｅｇａとの差分を示す差分データは、ＣＰＵ１０７によりＲＡＭ１０８に格納される。

【0085】

ＣＰＵ１０７は、ＡＦＥ－ＩＣ１に含まれる各部の動作を制御する。ＣＰＵ１０７は、ＲＡＭ１０８に格納された差分データに基づき、共通電圧Ｖｃｏｍの補正値Ｖａｄｊを生成する。ＣＰＵ１０７は、生成された補正値Ｖａｄｊを用いて、共通電圧生成部１０９に含まれるＶｃｏｍレジスタ（図示せず）に格納されたＶｃｏｍ値（レジスタ値）を補正する。

【0086】

共通電圧生成部１０９は、Ｖｃｏｍレジスタに格納されたＶｃｏｍ値に基づき共通電圧Ｖｃｏｍを生成する。共通電圧生成部１０９により生成された共通電圧Ｖｃｏｍは、Ｖｃｏｍアンプ１１０により増幅され、給電線ＰＬを介して共通電極ＣＥに供給される。

【0087】

図１０は、図９に示した構成により実現される共通電圧調整処理の手順例を示すフローチャートである。なお、ここでは、フリッカ調整期間Ｔ３の直前の表示期間Ｔ１におけるＡＦＥ－ＩＣ１の動作モードがＤｉｐｌａｙ（負）モードであった場合を想定する。

【0088】

フリッカ調整期間Ｔ３が開始されると、ＡＦＥ－ＩＣ１は、正極性の画素信号に基づくフリッカパターンを表示パネルＰＮＬに表示させる（ステップＳ１）。これにより、センサＳＳには、正極性の画素信号に基づくフリッカパターン表示時のパネル輝度に応じた光が入射される。センサ回路ＳＳＣは、センサＳＳに入射した光量（外光）に応じて発生する電圧降下の影響を受けた電圧信号（検出信号Ｖｄｅｔ＿ｐｏｓｉ）を出力する（ステップＳ２）。
ＡＦＥ－ＩＣ１は、センサ回路ＳＳＣより出力される電圧信号（検出信号Ｖｄｅｔ＿ｐｏｓｉ）をキャパシタ１０２にチャージする（ステップＳ３）。

【0089】

続いて、ＡＦＥ－ＩＣ１は、負極性の画素信号に基づくフリッカパターンを表示パネルＰＮＬに表示させる（ステップＳ４）。これにより、センサＳＳには、負極性の画素信号に基づくフリッカパターン表示時のパネル輝度に応じた光が入射される。センサ回路ＳＳＣは、センサＳＳに入射した光量（外光）に応じて発生する電圧降下の影響を受けた電圧信号（検出信号Ｖｄｅｔ＿ｎｅｇａ）を出力する（ステップＳ５）。
ＡＦＥ－ＩＣ１は、センサ回路ＳＳＣより出力される電圧信号（検出信号Ｖｄｅｔ＿ｎｅｇａ）をキャパシタ１０３にチャージする（ステップＳ６）。

【0090】

ＣＰＵ１０７の制御の下、コンパレータ１０１の入力端子には、キャパシタ１０２にチャージされた電圧信号（検出信号Ｖｄｅｔ＿ｐｏｓｉ）と、キャパシタ１０３にチャージされた電圧信号（検出信号Ｖｄｅｔ＿ｎｅｇａ）とが入力される。ＣＰＵ１０７は、コンパレータ１０１を制御して、入力された検出信号Ｖｄｅｔ＿ｐｏｓｉと検出信号Ｖｄｅｔ＿ｎｅｇａとの差分を演算する。ＣＰＵ１０７は、ＡＤコンバータ１０６を制御して、コンパレータ１０１の出力端子より出力された検出信号Ｖｄｅｔ＿ｐｏｓｉと検出信号Ｖｄｅｔ＿ｎｅｇａとの差分を示すアナログデータをデジタルデータに変換し、変換後のデータをＲＡＭ１０８に格納する（ステップＳ７）。これによれば、ＲＡＭ１０８には、検出信号Ｖｄｅｔ＿ｐｏｓｉと検出信号Ｖｄｅｔ＿ｎｅｇａとの差分を示す差分データが格納される。

【0091】

ＣＰＵ１０７は、ＲＡＭ１０８に格納された差分データに基づき、フリッカ成分を最小にするための補正値Ｖａｄｊを演算し、当該補正値Ｖａｄｊに基づき、共通電圧生成部１０９に含まれるＶｃｏｍレジスタに格納されたＶｃｏｍ値を補正する（ステップＳ８）。

【0092】

共通電圧生成部１０９は、ステップＳ８の処理の次のフレーム以降においては、Ｖｃｏｍレジスタに格納された補正後のＶｃｏｍ値に基づき共通電圧Ｖｃｏｍを生成する（ステップＳ９）。生成された共通電圧Ｖｃｏｍは、Ｖｃｏｍアンプ１１０により増幅され、給電線ＰＬを介して共通電極ＣＥに供給される（ステップＳ１０）。これによれば、調整後の共通電圧Ｖｃｏｍで表示パネルＰＮＬを駆動することが可能である。

【0093】

以上説明した一連の共通電圧調整処理によれば、センサＳＳとセンサ回路ＳＳＣとを用いて、フリッカ成分が最小になるように共通電圧Ｖｃｏｍを調整し、共通電圧Ｖｃｏｍを最適化することが可能である。指紋検出に用いられるセンサＳＳとセンサ回路ＳＳＣを用いて共通電圧Ｖｃｏｍの調整を行うため、表示装置の組み立て時にフリッカメータ等を用いて共通電圧Ｖｃｏｍを調整する必要がなく、作業費用やタクトロスの発生を抑制することができる。

【0094】

また、以上説明した一連の共通電圧調整処理は、ＡＦＥ－ＩＣ１の内部で処理を完結させることができるため、専用のＡＦＥ－ＩＣ１を設けさえすれば、外部操作を要することなく、共通電圧Ｖｃｏｍを自動的に最適化することが可能である。さらに、以上説明した一連の共通電圧調整処理によれば、表示装置組み立て後の任意のタイミングで共通電圧Ｖｃｏｍを最適化することができるため、事後的に発生するフリッカにも対応することが可能である。

【0095】

図１１は、本実施形態に係るＡＦＥ－ＩＣ１の一構成例を示す図であり、図９に示した構成とは異なる構成を説明するための図である。図１１に示すように、ＡＦＥ－ＩＣ１は、コンパレータ１０１と、キャパシタ１０２と、キャパシタ１０３と、基準電圧生成部１０４と、スイッチ１０５と、ＡＤコンバータ１０６と、ＣＰＵ１０７と、ＲＡＭ１０８と、共通電圧生成部１０９と、Ｖｃｏｍアンプ１１０と、を備えており、ＡＦＥ－ＩＣ１が備える要素は、図９に示した構成と同様である。但し、図１１に示す構成は、コンパレータ１０１の一方の入力端子にのみセンサ用信号線ＳＳＬが接続され、コンパレータ１０１の他方の入力端子にはスイッチ１０５を介して基準電圧生成部１０４が接続されている点で、図９に示した構成と相違している。また、図１１に示す構成は、ＡＦＥ－ＩＣ１がＭＣＵ２により制御される点で、図９に示した構成と相違している。以下では、主に、図９に示した構成と相違する部分について説明し、図９に示した構成と同様な部分についての説明は省略する。

【0096】

コンパレータ１０１の２つの入力端子のうちの一方は、キャパシタ１０２に接続されている。キャパシタ１０２は、センサＳＳと電気的に接続されたセンサ用信号線ＳＳＬに接続されており、当該キャパシタ１０２には、図８に示した第１検出期間Ｔ３２中に出力される検出信号Ｖｄｅｔ＿ｐｏｓｉと、図８に示した第２検出期間Ｔ３４中に出力される検出信号Ｖｄｅｔ＿ｎｅｇａとが、互いに異なるタイミングで順に蓄積される。

【0097】

コンパレータ１０１の２つの入力端子のうちの他方は、スイッチ１０５を介して基準電圧生成部１０４に接続されている。

【0098】

ＡＤコンバータ１０６は、ＣＰＵ１０７の制御の下、コンパレータ１０１の出力端子から出力される検出信号Ｖｄｅｔ＿ｐｏｓｉと基準電圧Ｖｒｅｆとの差分を示すアナログデータをデジタルデータに変換する。検出信号Ｖｄｅｔ＿ｐｏｓｉと基準電圧Ｖｒｅｆとの差分を示す第１差分データは、ＣＰＵ１０７によりＲＡＭ１０８に格納される。また、ＡＤコンバータ１０６は、ＣＰＵ１０７の制御の下、コンパレータ１０１の出力端子から出力される検出信号Ｖｄｅｔ＿ｎｅｇａと基準電圧Ｖｒｅｆとの差分を示すアナログデータをデジタルデータに変換する。検出信号Ｖｄｅｔ＿ｎｅｇａと基準電圧Ｖｒｅｆとの差分を示す第２差分データは、ＣＰＵ１０７によりＲＡＭ１０８に格納される。

【0099】

ＣＰＵ１０７は、ＲＡＭ１０８に格納された第１差分データと第２差分データとを読み出し、これらデータをＭＣＵ２に送信する。ＣＰＵ１０７は、ＭＣＵ２から送信された補正値Ｖａｄｊを示す補正データを受信すると、当該補正データにより示される補正値Ｖａｄｊを用いて、共通電圧生成部１０９に含まれるＶｃｏｍレジスタ（図示せず）に格納されたＶｃｏｍ値（レジスタ値）を補正する。

【0100】

ＭＣＵ２は、ＡＦＥ－ＩＣ１のＣＰＵ１０７から送信された第１差分データおよび第２差分データを受信すると、第１差分データおよび第２差分データに基づいて、共通電圧Ｖｃｏｍの補正値Ｖａｄｊを演算する。演算された補正値Ｖａｄｊを示す補正データは、ＡＦＥ－ＩＣ１のＣＰＵ１０７に送信される。

【0101】

図１２は、図１１に示した構成により実現される共通電圧調整処理の手順例を示すフローチャートである。なお、ここでは、フリッカ調整期間Ｔ３の直前の表示期間Ｔ１におけるＡＦＥ－ＩＣ１の動作モードがＤｉｓｐｌａｙ（負）モードであった場合を想定する。

【0102】

フリッカ調整期間Ｔ３が開始されると、ＡＦＥ－ＩＣ１は、正極性の画素信号に基づくフリッカパターンを表示パネルＰＮＬに表示させる（ステップＳ１１）。これにより、センサＳＳには、正極性の画素信号に基づくフリッカパターン表示時のパネル輝度に応じた光が入射される。センサ回路ＳＳＣは、センサＳＳに入射した光量（外光）に応じて発生する電圧降下の影響を受けた電圧信号（検出信号Ｖｄｅｔ＿ｐｏｓｉ）を出力する（ステップＳ１２）。
ＡＦＥ－ＩＣ１は、センサ回路ＳＳＣより出力される電圧信号（検出信号Ｖｄｅｔ＿ｐｏｓｉ）をキャパシタ１０２にチャージする（ステップＳ１３）。

【0103】

ＣＰＵ１０７の制御の下、コンパレータ１０１の入力端子には、キャパシタ１０２にチャージされた電圧信号（検出信号Ｖｄｅｔ＿ｐｏｓｉ）と、基準電圧生成部１０４により生成された基準電圧Ｖｒｅｆとが入力される。ＣＰＵ１０７は、コンパレータ１０１を制御して、入力された検出信号Ｖｄｅｔ＿ｐｏｓｉと基準電圧Ｖｒｅｆとの差分を演算する。ＣＰＵ１０７は、ＡＤコンバータ１０６を制御して、コンパレータ１０１の出力端子より出力された検出信号Ｖｄｅｔ＿ｐｏｓｉと基準電圧Ｖｒｅｆとの差分を示すアナログデータをデジタルデータに変換し、変換後のデータをＲＡＭ１０８に格納する（ステップＳ１４）。これによれば、ＲＡＭ１０８には、検出信号Ｖｄｅｔ＿ｐｏｓｉと基準電圧Ｖｒｅｆとの差分を示す第１差分データが格納される。

【0104】

続いて、ＡＦＥ－ＩＣ１は、負極性の画素信号に基づくフリッカパターンを表示パネルＰＮＬに表示させる（ステップＳ１５）。これによれば、センサＳＳには、負極性の画素信号に基づくフリッカパターン表示時のパネル輝度に応じた光が入射される。センサ回路ＳＳＣは、センサＳＳに入射した光量（外光）に応じて発生する電圧降下の影響を受けた電圧信号（検出信号Ｖｄｅｔ＿ｎｅｇａ）を出力する（ステップＳ１６）。
ＡＦＥ－ＩＣ１は、センサ回路ＳＳＣより出力される電圧信号（検出信号Ｖｄｅｔ＿ｎｅｇａ）をキャパシタ１０２にチャージする（ステップＳ１７）。

【0105】

ＣＰＵ１０７の制御の下、コンパレータ１０１の入力端子には、キャパシタ１０２にチャージされた電圧信号（検出信号Ｖｄｅｔ＿ｎｅｇａ）と、基準電圧生成部１０４により生成された基準電圧Ｖｒｅｆとが入力される。ＣＰＵ１０７は、コンパレータ１０１を制御して、入力された検出信号Ｖｄｅｔ＿ｎｅｇａと基準電圧Ｖｒｅｆとの差分を演算する。ＣＰＵ１０７は、ＡＤコンバータ１０６を制御して、コンパレータ１０１の出力端子より出力された検出信号Ｖｄｅｔ＿ｎｅｇａと基準電圧Ｖｒｅｆとの差分を示すアナログデータをデジタルデータに変換し、変換後のデータをＲＡＭ１０８に格納する（ステップＳ１８）。これによれば、ＲＡＭ１０８には、検出信号Ｖｄｅｔ＿ｎｅｇａと基準電圧Ｖｒｅｆとの差分を示す第２差分データが格納される。

【0106】

ＣＰＵ１０７は、ＲＡＭ１０８に格納された第１差分データおよび第２差分データを読み出し、これらデータをＭＣＵ２に送信する。ＭＣＵ２は、ＡＦＥ－ＩＣ１のＣＰＵ１０７より送信された第１差分データおよび第２差分データを受信すると、第１差分データおよび第２差分データに基づき、フリッカ成分を最小にするための補正値Ｖａｄｊを演算する（ステップＳ１９）。演算された補正値Ｖａｄｊを示す補正データは、ＭＣＵ２からＡＦＥ－ＩＣ１に送信される。

【0107】

ＡＦＥ－ＩＣ１のＣＰＵ１０７は、ＭＣＵ２より送信された補正データを受信すると、当該補正データにより示される補正値Ｖａｄｊに基づき、共通電圧生成部１０９に含まれるＶｃｏｍレジスタに格納されたＶｃｏｍ値を補正する（ステップＳ２０）。

【0108】

共通電圧生成部１０９は、ステップＳ２０の処理の次のフレーム以降においては、Ｖｃｏｍレジスタに格納された補正後のＶｃｏｍ値に基づき共通電圧Ｖｃｏｍを生成する。生成された共通電圧Ｖｃｏｍは、Ｖｃｏｍアンプ１１０により増幅され、給電線ＰＬを介して共通電極ＣＥに供給される（ステップＳ２１）。これによれば、調整後の共通電圧Ｖｃｏｍで表示パネルＰＮＬを駆動することが可能である。

【0109】

以上説明した一連の共通電圧調整処理によれば、図１０に示した共通電圧調整処理と同様に、センサＳＳとセンサ回路ＳＳＣとを用いて、フリッカ成分が最小になるように共通電圧Ｖｃｏｍを調整し、共通電圧Ｖｃｏｍを最適化することが可能である。この場合においても、指紋検出に用いられるセンサＳＳとセンサ回路ＳＳＣを用いて共通電圧Ｖｃｏｍの調整を行うため、表示装置の組み立て時にフリッカメータ等を用いて共通電圧Ｖｃｏｍを調整する必要がなく、作業費用やタクトロスの発生を抑制することができる。

【0110】

また、以上説明した一連の共通電圧調整処理においては、ＭＣＵ２が共通電圧Ｖｃｏｍの補正値Ｖａｄｊを演算するため、汎用のＡＦＥ－ＩＣ１を用いて、共通電圧Ｖｃｏｍの最適化を実現することが可能である。さらに、以上説明した一連の共通電圧調整処理によれば、図１０に示した共通電圧調整処理と同様に、表示装置組み立て後の任意のタイミングで共通電圧Ｖｃｏｍを最適化することができるため、事後的に発生するフリッカにも対応することが可能である。

【0111】

なお、本実施形態では、表示パネルＰＮＬがフレーム反転方式で駆動され、かつ、共通電極ＣＥの電位Ｖｃｏｍが一定である場合（つまり、コモンＤＣ方式の場合）を想定したが、本実施形態に係る共通電圧調整処理は、表示パネルＰＮＬがフレーム反転方式で駆動され、かつ、共通電極ＣＥの極性がフレーム毎に反転する場合（つまり、コモン反転方式の場合）にも適用することが可能である。

【0112】

また、本実施形態では、１つのセンサＳＳとセンサ回路ＳＳＣとを用いて共通電圧Ｖｃｏｍを調整する場合について説明したが、共通電圧Ｖｃｏｍは、複数のセンサＳＳとセンサ回路ＳＳＣとを用いて調整されてもよい。例えば、複数のセンサＳＳ毎に上記した補正値Ｖａｄｊが演算され、これら補正値Ｖａｄｊの平均に基づいて、上記したＶｃｏｍ値が補正されてもよい。あるいは、１つのセンサＳＳから第１検出信号Ｖｄｅｔ＿ｐｏｓｉおよび第２検出信号Ｖｄｅｔ＿ｎｅｇａを複数セット取得し、セット毎に上記した補正値Ｖａｄｊが演算され、これら補正値Ｖａｄｊの平均に基づいて、上記したＶｃｏｍ値が補正されてもよい。

【0113】

本実施形態では、表示装置ＤＳＰは照明装置ＩＬを備えた液晶表示装置であるとしたが、これに限定されず、表示装置ＤＳＰは表示素子として有機発光ダイオード（ＯＬＥＤ）を備えた有機エレクトロルミネッセンス表示装置であってもよい。

【0114】

以上説明した一実施形態によれば、フリッカを抑制することが可能な表示装置ＤＳＰを提供することが可能である。

【0115】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0116】

ＤＳＰ…表示装置、ＰＮＬ…表示パネル、ＳＳ…センサ、ＣＥ…共通電極、Ｖｄｅｔ＿ｐｏｓｉ，Ｖｄｅｔ＿ｎｅｇａ…検出信号、１…ＡＦＥ－ＩＣ、１０１…コンパレータ、１０２，１０３…キャパシタ、１０４…基準電圧生成部、１０５…スイッチ、１０６…ＡＤコンバータ、１０７…ＣＰＵ、１０８…ＲＡＭ、１０９…共通電圧生成部、１１０…Ｖｃｏｍアンプ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】