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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023151153
(43)【公開日】2023-10-16
(54)【発明の名称】演算装置
(51)【国際特許分類】
G06F 17/10 20060101AFI20231005BHJP
G06F 7/499 20060101ALI20231005BHJP
【ＦＩ】
G06F17/10 S
G06F7/499 101
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2022060606
(22)【出願日】2022-03-31
(71)【出願人】
【識別番号】000002185
【氏名又は名称】ソニーグループ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】道上 和馬
(72)【発明者】
【氏名】甲地 弘幸
【テーマコード（参考）】
5B056
【Ｆターム（参考）】
5B056BB26
5B056BB71
5B056BB83
(57)【要約】
【課題】符号付き及び符号無しの固定小数点数を変換する際の誤差の発生を防ぐ。
【解決手段】変換部は、最上位桁及び最下位桁が整数Ｍｉ及びＬｉを使用してそれぞれ２Ｍｉ及び２Ｌｉにより表される２の補数表記の符号付き固定小数点数と最上位桁及び最下位桁が整数Ｍｕ及びＬｕを使用してそれぞれ２Ｍｕ及び２Ｌｕにより表される符号無し固定小数点数とを最上位桁及び最下位桁が次式Ｍ＝ｍａｘ（１，ｍａｘ（Ｍｉ，Ｍｕ＋１））Ｌ＝ｍｉｎ（０，ｍｉｎ（Ｌｉ，Ｌｕ））を満たすＭ及びＬを使用して２Ｍ及び２Ｌによりそれぞれ表される２の補数表記の符号付き固定小数点数である拡張符号付き固定小数点数に変換する。また、変換部は、符号付き固定小数点数を変換する際には、不足する上位桁に符号拡張を行うとともに不足する下位桁に対して値０を代入し、符号無し固定小数点数を変換する際には、不足する上位桁及び下位桁に対して値０を代入する。
【選択図】図２
【解決手段】変換部は、最上位桁及び最下位桁が整数Ｍｉ及びＬｉを使用してそれぞれ２Ｍｉ及び２Ｌｉにより表される２の補数表記の符号付き固定小数点数と最上位桁及び最下位桁が整数Ｍｕ及びＬｕを使用してそれぞれ２Ｍｕ及び２Ｌｕにより表される符号無し固定小数点数とを最上位桁及び最下位桁が次式Ｍ＝ｍａｘ（１，ｍａｘ（Ｍｉ，Ｍｕ＋１））Ｌ＝ｍｉｎ（０，ｍｉｎ（Ｌｉ，Ｌｕ））を満たすＭ及びＬを使用して２Ｍ及び２Ｌによりそれぞれ表される２の補数表記の符号付き固定小数点数である拡張符号付き固定小数点数に変換する。また、変換部は、符号付き固定小数点数を変換する際には、不足する上位桁に符号拡張を行うとともに不足する下位桁に対して値０を代入し、符号無し固定小数点数を変換する際には、不足する上位桁及び下位桁に対して値０を代入する。
【選択図】図２
【特許請求の範囲】
【請求項1】
最上位桁及び最下位桁が整数Ｍｉ及びＬｉを使用してそれぞれ２Ｍｉ及び２Ｌｉにより表される２の補数表記の符号付き固定小数点数と最上位桁及び最下位桁が整数Ｍｕ及びＬｕを使用してそれぞれ２Ｍｕ及び２Ｌｕにより表される符号無し固定小数点数とを最上位桁及び最下位桁が次式
Ｍ＝ｍａｘ（１，ｍａｘ（Ｍｉ，Ｍｕ＋１））：ｍａｘ（）は括弧内の最大の要素を表す。
Ｌ＝ｍｉｎ（０，ｍｉｎ（Ｌｉ，Ｌｕ））：ｍｉｎ（）は括弧内の最小の要素を表す。
を満たすＭ及びＬを使用して２Ｍ及び２Ｌによりそれぞれ表される２の補数表記の符号付き固定小数点数である拡張符号付き固定小数点数に変換する変換部であって、
前記符号付き固定小数点数を前記拡張符号付き固定小数点数に変換する際には、前記符号付き固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の上位桁に対して前記符号付き固定小数点数の符号拡張を行うとともに前記符号付き固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の下位桁に対して値０を代入し、
前記符号無し固定小数点数を前記拡張符号付き固定小数点数に変換する際には、前記符号無し固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の上位桁に対して値０を代入するとともに前記符号無し固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の下位桁に対して値０を代入する
変換部と、
前記変換された拡張符号付き固定小数点数の積和演算を行う積和演算器と
を有する演算装置。
Ｍ＝ｍａｘ（１，ｍａｘ（Ｍｉ，Ｍｕ＋１））：ｍａｘ（）は括弧内の最大の要素を表す。
Ｌ＝ｍｉｎ（０，ｍｉｎ（Ｌｉ，Ｌｕ））：ｍｉｎ（）は括弧内の最小の要素を表す。
を満たすＭ及びＬを使用して２Ｍ及び２Ｌによりそれぞれ表される２の補数表記の符号付き固定小数点数である拡張符号付き固定小数点数に変換する変換部であって、
前記符号付き固定小数点数を前記拡張符号付き固定小数点数に変換する際には、前記符号付き固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の上位桁に対して前記符号付き固定小数点数の符号拡張を行うとともに前記符号付き固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の下位桁に対して値０を代入し、
前記符号無し固定小数点数を前記拡張符号付き固定小数点数に変換する際には、前記符号無し固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の上位桁に対して値０を代入するとともに前記符号無し固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の下位桁に対して値０を代入する
変換部と、
前記変換された拡張符号付き固定小数点数の積和演算を行う積和演算器と
を有する演算装置。
【請求項2】
前記変換部における変換を制御する制御部を更に有する請求項１に記載の演算装置。
【請求項3】
前記変換された拡張符号付き固定小数点数及び第２の拡張符号付き固定小数点数の何れかを選択する選択部
を更に有し、
前記積和演算器は、前記選択部の選択結果に対して前記積和演算を行う
請求項１に記載の演算装置。
を更に有し、
前記積和演算器は、前記選択部の選択結果に対して前記積和演算を行う
請求項１に記載の演算装置。
【請求項4】
２個の前記変換部
を有し、
前記積和演算器は、２個の前記変換部からの前記拡張符号付き固定小数点数の積和演算を行う
請求項１に記載の演算装置。
を有し、
前記積和演算器は、２個の前記変換部からの前記拡張符号付き固定小数点数の積和演算を行う
請求項１に記載の演算装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、演算装置に関する。
【背景技術】
【0002】
深層学習の一例であるディープニューラルネットワーク（ＤＮＮ：Deep Neural Network）は、高い認識精度を有する。一方、ＤＮＮは、メモリ消費量や計算量、消費電力等が増加するという問題がある。この問題を解決するため、演算処理に使用するデータを少ないビット幅の固定小数点数に量子化する方法が使用されている。
【0003】
ＤＮＮモデルの入力データに画像データの画像信号を使用する場合やＲｅＬＵ（Rectified Linear Unit）等の活性化関数を適用する場合にはデータが負の数にならないため、データを符号無し固定小数点数にすることにより効率的に値を表現できる。この符号無し固定小数点数及び符号付き固定小数点数の両方について演算可能なシステムが提案されている（例えば、特許文献１参照）。
【0004】
上記の従来技術では、８ビット幅の２の補数表記の符号付き固定小数点数及び８ビット幅の符号無し固定小数点数を９ビット幅の絶対値表記の符号付き固定小数点数に変換して演算を行う。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表２０２１－５２８７６４号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、上記の従来技術では、８ビット幅の２の補数表記の符号付き固定小数点数及び８ビット幅の符号無し固定小数点数の小数点位置によっては、変換後の値が値１を表現できるように変換すると、最下位桁の削減を生じる場合がある。具体的には、上記の従来技術で値１を表現できるように変換する場合、変換の際に絶対値部に２０の桁を追加する必要がある。この２０の桁の追加により最下位の桁が不足する場合に、元の固定小数点数の最下位桁を削減する。このため、上記の従来技術では、演算の誤差が増加するという問題がある。一方、値１を表現しない場合には、ニューラルネットワーク回路の積和演算器を加算器として使用できなくなり、利便性が低下する。
【0007】
そこで、本開示では、符号付き固定小数点数及び符号無し固定小数点数を共通の固定小数点数に変換する際の誤差の発生を防ぐ演算装置を提案する。
【課題を解決するための手段】
【0008】
本開示の演算装置は、変換部と、積和演算器とを有する。変換部は、最上位桁及び最下位桁が整数Ｍｉ及びＬｉを使用してそれぞれ２Ｍｉ及び２Ｌｉにより表される２の補数表記の符号付き固定小数点数と最上位桁及び最下位桁が整数Ｍｕ及びＬｕを使用してそれぞれ２Ｍｕ及び２Ｌｕにより表される符号無し固定小数点数とを最上位桁及び最下位桁が次式Ｍ＝ｍａｘ（１，ｍａｘ（Ｍｉ，Ｍｕ＋１））：ｍａｘ（）は括弧内の最大の要素を表す。Ｌ＝ｍｉｎ（０，ｍｉｎ（Ｌｉ，Ｌｕ））：ｍｉｎ（）は括弧内の最小の要素を表す。を満たすＭ及びＬを使用して２Ｍ及び２Ｌによりそれぞれ表される２の補数表記の符号付き固定小数点数である拡張符号付き固定小数点数に変換する変換部であって、上記符号付き固定小数点数を上記拡張符号付き固定小数点数に変換する際には、上記符号付き固定小数点数の不足する桁に対応する上記拡張符号付き固定小数点数の上位桁に対して上記符号付き固定小数点数の符号拡張を行うとともに上記符号付き固定小数点数の不足する桁に対応する上記拡張符号付き固定小数点数の下位桁に対して値０を代入し、上記符号無し固定小数点数を上記拡張符号付き固定小数点数に変換する際には、上記符号無し固定小数点数の不足する桁に対応する上記拡張符号付き固定小数点数の上位桁に対して値０を代入するとともに上記符号無し固定小数点数の不足する桁に対応する上記拡張符号付き固定小数点数の下位桁に対して値０を代入する。積和演算器は、上記変換された拡張符号付き固定小数点数の積和演算を行う。
【図面の簡単な説明】
【0009】
【図1】本開示の実施形態に係るニューラルネットワーク回路の構成例を示す図である。
【図2】本開示の第１の実施形態に係る演算部の構成例を示す図である。
【図3A】本開示の実施形態に係る変換の一例を示す図である。
【図3B】本開示の実施形態に係る変換の一例を示す図である。
【図3C】本開示の実施形態に係る変換の一例を示す図である。
【図4A】本開示の実施形態に係る変換の一例を示す図である。
【図4B】本開示の実施形態に係る変換の一例を示す図である。
【図5A】従来の技術に係る変換の一例を示す図である。
【図5B】従来の技術に係る変換の一例を示す図である。
【図5C】従来の技術に係る変換の一例を示す図である。
【図5D】従来の技術に係る変換の一例を示す図である。
【図6】本開示の第１の実施形態に係る演算処理の処理手順の一例を示す図である。
【図7】本開示の第１の実施形態に係る変換処理の処理手順の一例を示す図である。
【図8】本開示の第１の実施形態に係る積和演算の処理手順の一例を示す図である。
【図9】本開示の第１の実施形態に係るデータ入力処理の処理手順の一例を示す図である。
【図10】本開示の第１の実施形態に係る積和演算処理の他の処理手順の一例を示す図である。
【図11】本開示の第２の実施形態に係る演算部の構成例を示す図である。
【発明を実施するための形態】
【0010】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
１．第１の実施形態
２．第２の実施形態
【0011】
（１．第１の実施形態）
［ニューラルネットワーク回路の構成］
図１は、本開示の実施形態に係るニューラルネットワーク回路の構成例を示す図である。同図は、本開示の演算装置が適用されるニューラルネットワーク回路１０の構成例を表すブロック図である。このニューラルネットワーク回路１０は、畳み込み演算や平均プーリング演算等のＤＮＮに関する演算を行う回路である。ニューラルネットワーク回路１０は、メモリ装置から読み出したデータの演算を行い、演算結果をメモリ装置に書き込む処理を行う。ニューラルネットワーク回路１０が処理するデータには、例えば、画像データ等の多次元配列構造のデータを想定する。
［ニューラルネットワーク回路の構成］
図１は、本開示の実施形態に係るニューラルネットワーク回路の構成例を示す図である。同図は、本開示の演算装置が適用されるニューラルネットワーク回路１０の構成例を表すブロック図である。このニューラルネットワーク回路１０は、畳み込み演算や平均プーリング演算等のＤＮＮに関する演算を行う回路である。ニューラルネットワーク回路１０は、メモリ装置から読み出したデータの演算を行い、演算結果をメモリ装置に書き込む処理を行う。ニューラルネットワーク回路１０が処理するデータには、例えば、画像データ等の多次元配列構造のデータを想定する。
【0012】
ニューラルネットワーク回路１０は、制御部１１と、ホストインターフェイス１２と、パラメータレジスタ１３と、読み出し制御部１４及び１５と、書き込み制御部１６と、バスインターフェイス１７と、領域分割部１８と、領域統合部１９とを備える。また、ニューラルネットワーク回路１０は、データ変換部２０及び３０と、バッファ選択部４０及び５０と、Ｘバッファ１１０と、Ｓバッファ１２０と、Ｗバッファ１３０と、Ｂバッファ１４０と、Ｏバッファ１５０と、演算制御部１６０とを更に備える。また、ニューラルネットワーク回路１０は、浮動小数点積和演算アレイ１７０と、量子化積和演算アレイ１８０と、固定小数点積和演算アレイ１９０とを更に備える。
【0013】
制御部１１は、ニューラルネットワーク回路１０の全体を制御するものである。この制御部１１は、後述するパラメータレジスタ１３に保持されたパラメータに基づいて制御を行う。制御部１１は、例えば、ＣＰＵ（Central Processing Unit）やマイコン、ステートマシン回路により構成することができる。
【0014】
ホストインターフェイス１２は、ホストシステムとの間のやり取りを行うものである。バスインターフェイス１７は、バスを介したメモリ装置との間のやり取りを行うものである。
【0015】
パラメータレジスタ１３は、演算におけるパラメータを保持するものである。このパラメータレジスタ１３には、メモリ装置及びホストシステムからパラメータが入力される。
【0016】
読み出し制御部１４及び読み出し制御部１５は、メモリ装置からデータを読み出す制御を行うものである。読み出し制御部１４は、読み出したデータをパラメータレジスタ１３に対して出力する。読み出し制御部１５は、読み出したデータを領域分割部１８に対して出力する。
【0017】
領域分割部１８は、入力データを分割するものである。この領域分割部１８は、バスインターフェイス１７により規定される読み出し幅の入力データをＸバッファ１１０等に格納する際の最小幅に分割する。領域分割部１８は、例えば、３２ビットの入力データを８ビットの４つのデータに分割することができる。領域分割部１８は、分割したデータをデータ変換部２０に対して出力する。
【0018】
データ変換部２０は、データ形式を変換するものである。このデータ変換部２０は、入力データを後段の積和演算において適用される形式に変換するものである。
【0019】
バッファ選択部４０は、後述するＸバッファ１１０、Ｓバッファ１２０、Ｗバッファ１３０、Ｂバッファ１４０及びＯバッファ１５０を選択し、選択されたバッファの適切な位置にデータ変換部２０からのデータを入力するものである。
【0020】
Ｘバッファ１１０は、畳み込み演算の対象となるデータを保持するものである。このＸバッファ１１０を複数配置し、演算用のバッファとメモリアクセス用のバッファとを切り替えて使う構成を採ることもできる。
【0021】
Ｓバッファ１２０は、演算制御部１６０や選択部１６１の処理の効率化のためのデータを保持するものである。このＳバッファ１２０を複数配置し、演算用のバッファとメモリアクセス用のバッファとを切り替えて使う構成を採ることもできる。
【0022】
Ｗバッファ１３０は、畳み込み演算における重み係数を保持するものである。このＷバッファ１３０を複数配置し、演算用のバッファとメモリアクセス用のバッファとを切り替えて使う構成を採ることもできる。
【0023】
Ｂバッファ１４０は、畳み込み演算におけるバイアス値を保持するものである。このＢバッファ１４０を複数配置し、演算用のバッファとメモリアクセス用のバッファとを切り替えて使う構成を採ることもできる。
【0024】
Ｘバッファ１１０、Ｓバッファ１２０、Ｗバッファ１３０及びＢバッファ１４０は、半導体メモリにより構成することができる。
【0025】
演算制御部１６０は、積和演算の入出力を制御するものである。この演算制御部１６０は、選択部１６１を備える。選択部１６１は、Ｘバッファ１１０、Ｓバッファ１２０、Ｗバッファ１３０、Ｂバッファ１４０及びＯバッファ１５０を選択し、選択したＸバッファ１１０等からデータを読み出す。また、選択部１６１は、浮動小数点積和演算アレイ１７０、量子化積和演算アレイ１８０及び固定小数点積和演算アレイ１９０の何れかを選択し、Ｘバッファ１１０等からのデータを入力する。また、選択部１６１は、選択した浮動小数点積和演算アレイ１７０等から演算結果を取得してＯバッファ１５０に対して出力する。
【0026】
浮動小数点積和演算アレイ１７０は、浮動小数点数の積和演算を行う積和演算器１７１が複数配置されて構成されるものである。同図の浮動小数点積和演算アレイ１７０には、複数の積和演算器１７１が配置される。この積和演算器１７１には、例えば、１６ビットの半精度浮動小数点数による積和演算を行う積和演算器を適用することができる。
【0027】
量子化積和演算アレイ１８０は、量子化積和演算を行う積和演算器１７２が複数配置されて構成されるものである。
【0028】
固定小数点積和演算アレイ１９０は、固定小数点数の積和演算を行う積和演算器１７３が複数配置されて構成されるものである。
【0029】
Ｏバッファ１５０は、積和演算の結果を保持するものである。このＯバッファ１５０は、保持したデータをバッファ選択部５０に対して出力する。Ｏバッファ１５０を複数配置し、演算用のバッファとメモリアクセス用のバッファとを切り替えて使う構成を採ることもできる。Ｏバッファ１５０は、半導体メモリにより構成することができる。
【0030】
バッファ選択部５０は、Ｏバッファ１５０の保持するデータからいくつかのデータを選択し、データ変換部３０に対して出力するものである。
【0031】
データ変換部３０は、積和計算の演算結果を元のデータの形式に変換するものである。データ変換部３０は、変換したデータを領域統合部１９に対して出力する。
【0032】
領域統合部１９は、領域分割部１８により分割されたデータを統合するものである。この領域統合部１９は、統合したデータを書き込み制御部１６に対して出力する。
【0033】
書き込み制御部１６は、領域統合部１９から出力されたデータをメモリ装置に書き込むものである。この書き込み制御部１６は、バスインターフェイス１７を介してデータの書き込みを行う。
【0034】
上述のニューラルネットワーク回路１０においてデータ変換部２０が符号付き固定小数点数及び符号無し固定小数点数の変換を行う部分である。この変換について詳細に説明する。
【0035】
［演算部の構成］
図２は、本開示の第１の実施形態に係る演算部の構成例を示す図である。同図は、ニューラルネットワーク回路１０における畳み込み演算等を行う部分を表す演算部のブロック図である。同図の演算部は、データ変換部２０と、入力バッファ１０２及び１０３と、パラメータレジスタ１３ａ、１３ｂ及び１３ｃと、選択部１６１ａ、１６１ｂ及び１６１ｃと、積和演算器１７３と、出力バッファ１０４と、制御部１１とを備える。なお、同図のパラメータレジスタ１３ａ、１３ｂ及び１３ｃは、図１のパラメータレジスタ１３を３つに分割して記載したものである。また、同図の選択部１６１ａ、１６１ｂ及び１６１ｃは、図１の選択部１６１を３つの領域に分割して記載したものである。また、入力バッファ１０２及び１０３は、図１のＸバッファ１１０及びＷバッファ１３０に該当するバッファである。また、出力バッファ１０４は、図１のＯバッファ１５０に該当するバッファである。
図２は、本開示の第１の実施形態に係る演算部の構成例を示す図である。同図は、ニューラルネットワーク回路１０における畳み込み演算等を行う部分を表す演算部のブロック図である。同図の演算部は、データ変換部２０と、入力バッファ１０２及び１０３と、パラメータレジスタ１３ａ、１３ｂ及び１３ｃと、選択部１６１ａ、１６１ｂ及び１６１ｃと、積和演算器１７３と、出力バッファ１０４と、制御部１１とを備える。なお、同図のパラメータレジスタ１３ａ、１３ｂ及び１３ｃは、図１のパラメータレジスタ１３を３つに分割して記載したものである。また、同図の選択部１６１ａ、１６１ｂ及び１６１ｃは、図１の選択部１６１を３つの領域に分割して記載したものである。また、入力バッファ１０２及び１０３は、図１のＸバッファ１１０及びＷバッファ１３０に該当するバッファである。また、出力バッファ１０４は、図１のＯバッファ１５０に該当するバッファである。
【0036】
また、同図において、「ｉｎｔ」は２の補数表記の符号付き固定小数点数を表す。また、「ｕｉｎｔ」は符号無し固定小数点数を表す。これら「ｉｎｔ」及び「ｕｉｎｔ」に続く数字は、ビット幅を表す。同図のｉｎｔ８は、８ビット幅の２の補数表記の符号付き固定小数点数を表す。同図のｕｉｎｔ８は、８ビット幅の符号無し固定小数点数を表す。
【0037】
データ変換部２０は、２の補数表記の符号付き固定小数点数及び符号無し固定小数点数を共通の表示方式である拡張符号付き固定小数点数に変換するものである。この拡張符号付き固定小数点数は、２の補数表記の符号付き固定小数点数であり、符号付き固定小数点数及び符号無し固定小数点数のビット幅を拡張したものである。同図の「ｉｎｔ１０」は、１０ビット幅の拡張符号付き固定小数点数を表す。データ変換部２０は、制御部１１からの制御信号に基づいて、入力された８ビット幅の固定小数点数の符号の有無を判断し、変換を行う。また、データ変換部２０は、変換結果の拡張符号付き固定小数点数をバッファ選択部４０に対して出力する。同図のバッファ選択部４０は、制御部１１の制御信号に基づいて入力バッファ１０２または１０３の適切な位置に拡張符号付き固定小数点数を入力する。なお、データ変換部２０は、変換部の一例である。
【0038】
入力バッファ１０２及び１０３は、データ変換部２０により変換された拡張符号付き固定小数点数を保持するバッファである。入力バッファ１０２は、保持した拡張符号付き固定小数点数のデータを選択部１６１ａに対して出力する。入力バッファ１０３は、保持した拡張符号付き固定小数点数のデータを選択部１６１ｂに対して出力する。入力バッファ１０２には、例えば、畳み込み演算の特徴マップが入力される。また、入力バッファ１０３には、例えば、畳み込み演算の重み係数が入力される。
【0039】
同図のパラメータレジスタ１３ａ及び１３ｂは、積和演算器１７３に入力する拡張符号付き固定小数点数を保持して出力するものである。このパラメータレジスタ１３ａ等が出力する拡張符号付き固定小数点数は、後述する積和演算器１７３を使用した加算を行わせる際などに積和演算器１７３に入力される数である。この数には、例えば、値１を適用することができる。ｉｎｔ８及びｕｉｎｔ８が値１を表現できないような小数点位置の場合、ｉｎｔ８及びｕｉｎｔ８から変換された拡張符号付き固定小数点数も値１にはならない。入力バッファ１０２等にはその変換結果が書き込まれるため、入力バッファ１０２等から値１を積和演算器１７３に入力することができなくなる。そこで、パラメータレジスタ１３ａ等から値１を出力して、積和演算器１７３に入力させる。これにより、積和演算器１７３を後述する加算器として使用することができる。
【0040】
同図のパラメータレジスタ１３ｃは、積和演算器１７３に入力する符号付き固定小数点数を保持して出力するものである。このパラメータレジスタ１３ｃが出力する符号付き固定小数点数は、後述する積和演算器１７３を使用した乗算を行わせる際などに積和演算器１７３に入力される数である。この数には、例えば、値０を適用することができる。
【0041】
選択部１６１ａは、入力バッファ１０２及びパラメータレジスタ１３ａの何れかを選択して値を取得し、積和演算器１７３に入力するものである。選択部１６１ｂは、入力バッファ１０３及びパラメータレジスタ１３ｂの何れかを選択して値を取得し、積和演算器１７３に入力するものである。選択部１６１ｃは、出力バッファ１０４及びパラメータレジスタ１３ｃの何れかを選択して値を取得し、積和演算１７３に入力するものである。また、選択部１６１ｃは、積和演算器１７３からの出力を出力バッファ１０４の適切な位置に入力する処理を更に行う。
【0042】
積和演算器１７３は、前述のように積和演算を行うものである。この積和演算は、乗算の結果を順次加算する演算であり、次式により表される演算である。
Ａ×Ｂ＋Ｃ→Ｃ ・・・（１）
同図に表したように、積和演算器１７３は、乗算器２０１及び加算器２０２を備える。乗算器２０１は、積和演算器１７３に入力される２つの数の乗算を行うものである。加算器２０２は、乗算器２０１の出力数及び選択部１６１ｃの出力数の加算を行うものである。同図の出力バッファ１０４は、加算器２０２の出力を保持する。この出力バッファ１０４には、積和演算の結果である式（１）の「Ｃ」の値が保持される。
Ａ×Ｂ＋Ｃ→Ｃ ・・・（１）
同図に表したように、積和演算器１７３は、乗算器２０１及び加算器２０２を備える。乗算器２０１は、積和演算器１７３に入力される２つの数の乗算を行うものである。加算器２０２は、乗算器２０１の出力数及び選択部１６１ｃの出力数の加算を行うものである。同図の出力バッファ１０４は、加算器２０２の出力を保持する。この出力バッファ１０４には、積和演算の結果である式（１）の「Ｃ」の値が保持される。
【0043】
なお、積和演算器１７３を乗算器及び加算器として使用することもできる。乗算器として使用する場合には、式（１）において「Ｃ」に値０を代入する。これにより、積和演算器１７３にＡ×Ｂの乗算を行わせることができる。加算器として使用する場合には、式（１）において「Ａ」又は「Ｂ」に値１を代入する。これにより、積和演算器１７３にＢ＋Ｃ又はＡ＋Ｃの加算を行わせることができる。
【0044】
［変換］
図３Ａ－３Ｃは、本開示の実施形態に係る変換の一例を示す図である。同図は、データ変換部２０における変換の一例を表す図である。同図を使用してデータ変換部２０の変換を説明する。
図３Ａ－３Ｃは、本開示の実施形態に係る変換の一例を示す図である。同図は、データ変換部２０における変換の一例を表す図である。同図を使用してデータ変換部２０の変換を説明する。
【0045】
図３Ａは、符号付き固定小数点数ｉｎｔＮｉ及び符号無し固定小数点数ｕｉｎｔＮｕを拡張符号付き固定小数点数ｉｎｔＮに変換する場合の例を表したものである。ここで、Ｎｉ、Ｎｕ及びＮは、ビット幅を表す正の整数である。また、ｉｎｔＮｉは、最上位桁２Ｍｉ最下位桁２Ｌｉの符号付き固定小数点数である。また、ｕｉｎｔＮｕは、最上位桁２Ｍｕ最下位桁２Ｌｕの符号無し固定小数点数である。これらｉｎｔＮｉ及びｕｉｎｔＮｕがｉｎｔＮに変換される。ｉｎｔＮは、最上位桁２Ｍ最下位桁２Ｌの符号付き固定小数点数である。但し、Ｍｉ、Ｍｕ、Ｍ、Ｌｉ、Ｌｕ及びＬは、整数である。
【0046】
ここでＭは、次式により算出される値である。
Ｍ＝ｍａｘ（１，ｍａｘ（Ｍｉ，Ｍｕ＋１）） ・・・（２）
但し、ｍａｘ（）は括弧内の最大の要素を表す。また、Ｌは、次式により算出される値である。
Ｌ＝ｍｉｎ（０，ｍｉｎ（Ｌｉ，Ｌｕ）） ・・・（３）
但し、ｍｉｎ（）は括弧内の最小の要素を表す。
Ｍ＝ｍａｘ（１，ｍａｘ（Ｍｉ，Ｍｕ＋１）） ・・・（２）
但し、ｍａｘ（）は括弧内の最大の要素を表す。また、Ｌは、次式により算出される値である。
Ｌ＝ｍｉｎ（０，ｍｉｎ（Ｌｉ，Ｌｕ）） ・・・（３）
但し、ｍｉｎ（）は括弧内の最小の要素を表す。
【0047】
図３Ｂは、Ｍｉ、Ｌｉ及びＮｉがそれぞれ値７、値０及び値８のｉｎｔ８並びにＭｕ、Ｌｕ及びＮｕがそれぞれ値７、値０及び値８のｕｉｎｔ８を拡張符号付き固定小数点数に変換する場合の例を表したものである。式（２）により拡張符号付き固定小数点数のＭは値８となり、式（３）によりＬは値０となる。また、ＭとＬの値からＮは値９となる。ｉｎｔ８及びｕｉｎｔ８は、Ｍ、Ｌ及びＮがそれぞれ値８、値０及び値９のｉｎｔ９に拡張される。
【0048】
図３Ｃは、Ｍｉ、Ｌｉ及びＮｉがそれぞれ値－２、値－４及び値３のｉｎｔ３並びにＭｕ、Ｌｕ及びＮｕがそれぞれ値２、値１及び値２のｕｉｎｔ２を拡張符号付き固定小数点数に変換する場合の例を表したものである。式（２）により拡張符号付き固定小数点数のＭは値３となり、式（３）によりＬは値－４となる。また、ＭとＬの値からＮは値８となる。ｉｎｔ３及びｕｉｎｔ２は、Ｍ、Ｌ及びＮがそれぞれ値３、値－４及び値８のｉｎｔ８に拡張される。
【0049】
上述のｉｎｔＮに変換する際のビット幅の拡張により、元のｉｎｔＮｉ及びｕｉｎｔＮｕにおいて不足する桁（位）を生じる。ｉｎｔＮｉをｉｎｔＮに変換する際において、ｉｎｔＮｉの不足する桁に対応するｉｎｔＮの上位桁に対してｉｎｔＮｉの符号拡張を行う。また、ｉｎｔＮｉの不足する桁に対応するｉｎｔＮの下位桁には値０を代入する。また、ｕｉｎｔＮｕをｉｎｔＮに変換する際において、ｕｉｎｔＮｕの不足するｉｎｔＮの上位桁に値０を代入する。また、ｕｉｎｔＮｕの不足する桁に対応するｉｎｔＮの下位桁に値０を代入する。この様子を図４Ａ及び４Ｂを使用して説明する。
【0050】
図４Ａ及び４Ｂは、本開示の実施形態に係る変換の一例を示す図である。同図は、ｉｎｔ８及びｕｉｎｔ８を変換する場合の例を表したものである。ｉｎｔ８はＭｉ及びＬｉがそれぞれ値０及び値－７であり、ｕｉｎｔ８はＭｕ及びＬｕがそれぞれ値－１及び値－８であるため、式（２）及び（３）によりＭ及びＬはそれぞれ値１及び値－８になる。ｉｎｔ８及びｕｉｎｔ８は、１０ビット幅のｉｎｔ１０に変換される。同図において、ｂｉは変換前の２ｉの位のビット値を表す。このビット値は、値０又は値１である。
【0051】
図４Ａは、ｉｎｔ８を変換する場合の例を表したものである。ｉｎｔ８のｂ０が符号拡張されて変換後のｉｎｔ１０の２１の位の値がｂ０になる。また、変換後の２－８の位の値は０になる。
【0052】
図４Ｂは、ｕｉｎｔ８を変換する場合の例を表したものである。変換後のｉｎｔ１０の２１及び２０は値０になる。
【0053】
以上説明したように、ｉｎｔＮｉ及びｕｉｎｔＮｕを統一フォーマットの拡張符号付き固定小数点数ｉｎｔＮに変換することができる。このｉｎｔＮを使用して後段の演算を行うことにより、単一の演算回路においてｉｎｔＮｉ及びｕｉｎｔＮｕの両方の演算を行うことができる。また、変換後のｉｎｔＮは、ｉｎｔＮｉ及びｕｉｎｔＮｕの全ての数値ビットを含む構成であるため、変換による精度の低下を防ぐことができる。また、２１及び２０の桁を含む２の補数表記の符号付き固定小数点数であるため、ｉｎｔＮは値１を表現することができる。これにより、積和演算器１７３を加算器として使用することができる。
【0054】
図５Ａ－５Ｄは、従来の技術に係る変換の一例を示す図である。同図は、本開示の変換の比較例を説明する図である。図５Ａは、変換前のｉｎｔ８及びｕｉｎｔ８を表したものである。図５Ｂ－５Ｄは、図５Ａのｉｎｔ８及びｕｉｎｔ８を｛符号ビット、８ビット幅の絶対値｝の９ビット幅の絶対値表記の符号付き固定小数点数に変換する例を表したものである。図５Ｂ－５Ｄにおいて、上段がｉｎｔ８から変換した９ビット幅の絶対値表記の符号付き固定小数点数を表し、下段がｕｉｎｔ８から変換した９ビット幅の絶対値表記の符号付き固定小数点数を表す。
【0055】
図５Ｂは、９ビット幅の絶対値表記の符号付き固定小数点数の絶対値部の最上位桁を２－１、最下位桁を２－８とした場合の例である。この方法では、ｉｎｔ８が値－１の時に正確に変換できない。また、このフォーマットの絶対値表記の符号付き固定小数点数では値１を表現できないという問題がある。
【0056】
図５Ｃは、ｉｎｔ８から変換した９ビット幅の絶対値表記の符号付き固定小数点数の絶対値部の最上位桁を２０、最下位桁を２－７とし、ｕｉｎｔ８から変換した９ビット幅の絶対値表記の符号付き固定小数点数の絶対値部の最上位桁を２－１、最下位桁を２－８とした場合の例である。この例では，ｉｎｔ８から変換した場合とｕｉｎｔ８から変換した場合とにおいてフォーマットが異なっている。変換後の回路は２種類のフォーマットに対応する必要があり、回路や制御が複雑になってしまう。
【0057】
図５Ｄは、９ビット幅の絶対値表記の符号付き固定小数点数の絶対値部の最上位桁を２０、最下位桁を２－７とした場合の例である。この例では、ｕｉｎｔ８から変換した場合にｕｉｎｔ８の２－８の桁の値が切り捨てられ、変換に誤差を生じるという問題がある。
【0058】
本開示の実施形態のデータ変換部２０は、上記の図５Ｂ－５Ｄの問題を生じることなく変換を行うことができる。つまり、変換後のフォーマットで値１を表現でき、変換の際に誤差が生じない。
【0059】
［演算処理］
図６は、本開示の第１の実施形態に係る演算処理の処理手順の一例を示す図である。同図は、ニューラルネットワーク回路１０における演算の一例を表す流れ図である。まず、制御部１１がパラメータレジスタ１３に値を設定する（ステップＳ１０１）。これは、メモリ装置から読み出した設定値をパラメータレジスタ１３に保持させることにより行うことができる。次に、制御部１１は、メモリ装置から特徴マップの読み出しを行う（ステップＳ１０２）。次に、データ変換部２０が読み出された特徴マップの変換処理（ステップＳ１１０）を行って特徴マップを統一フォーマットに変換する。次に、制御部１１は、変換された特徴マップをバッファ（入力バッファ１０２）に保存する（ステップＳ１０３）。
図６は、本開示の第１の実施形態に係る演算処理の処理手順の一例を示す図である。同図は、ニューラルネットワーク回路１０における演算の一例を表す流れ図である。まず、制御部１１がパラメータレジスタ１３に値を設定する（ステップＳ１０１）。これは、メモリ装置から読み出した設定値をパラメータレジスタ１３に保持させることにより行うことができる。次に、制御部１１は、メモリ装置から特徴マップの読み出しを行う（ステップＳ１０２）。次に、データ変換部２０が読み出された特徴マップの変換処理（ステップＳ１１０）を行って特徴マップを統一フォーマットに変換する。次に、制御部１１は、変換された特徴マップをバッファ（入力バッファ１０２）に保存する（ステップＳ１０３）。
【0060】
次に、制御部１１は、メモリ装置から重みの読み出しを行う（ステップＳ１０４）。次に、データ変換部２０が読み出された重みの変換処理（ステップＳ１２０）を行って重みを統一フォーマットに変換する。次に、制御部１１は、変換された重みをバッファ（入力バッファ１０３）に保存する（ステップＳ１０５）。次に、制御部１１は、積和演算（ステップＳ１３０）を行い、処理を終了する。
【0061】
［変換処理］
図７は、本開示の第１の実施形態に係る変換処理の処理手順の一例を示す図である。同図の処理は、図６における変換処理（ステップＳ１１０）を表す流れ図である。なお、図６における変換処理（ステップＳ１２０）も同図の変換処理と同様である。
図７は、本開示の第１の実施形態に係る変換処理の処理手順の一例を示す図である。同図の処理は、図６における変換処理（ステップＳ１１０）を表す流れ図である。なお、図６における変換処理（ステップＳ１２０）も同図の変換処理と同様である。
【0062】
まず、制御部１１は、変換対象が符号付きか否かを判断する（ステップＳ１１１）。その結果、変換対象が符号付きの場合には（ステップＳ１１１，Ｙｅｓ）、制御部１１がデータ変換部２０を制御して符号付き固定小数点数の変換を行わせる（ステップＳ１１２）。一方、変換対象が符号付きでない場合には（ステップＳ１１１，Ｎｏ）、制御部１１がデータ変換部２０を制御して符号無し固定小数点数の変換を行わる（ステップＳ１１３）。その後、制御部１１は、元の処理に戻る。
【0063】
［積和演算処理］
図８は、本開示の第１の実施形態に係る積和演算処理の処理手順の一例を示す図である。同図の処理は、図６における積和演算処理（ステップＳ１３０）を表す流れ図である。まず、制御部１１がデータ入力処理（ステップＳ１４０）を行って積和演算器１７３にデータを入力する。次に、積和演算器１７３が積和演算を行う（ステップＳ１３２）。次に、制御部１１は、演算結果を保存する（ステップＳ１３３）。これは、演算結果を出力バッファ１０４に保持させることにより行うことができる。その後、制御部１１は、元の処理に戻る。
図８は、本開示の第１の実施形態に係る積和演算処理の処理手順の一例を示す図である。同図の処理は、図６における積和演算処理（ステップＳ１３０）を表す流れ図である。まず、制御部１１がデータ入力処理（ステップＳ１４０）を行って積和演算器１７３にデータを入力する。次に、積和演算器１７３が積和演算を行う（ステップＳ１３２）。次に、制御部１１は、演算結果を保存する（ステップＳ１３３）。これは、演算結果を出力バッファ１０４に保持させることにより行うことができる。その後、制御部１１は、元の処理に戻る。
【0064】
［データ入力処理］
図９は、本開示の第１の実施形態に係るデータ入力処理の処理手順の一例を示す図である。同図の処理は、図８におけるデータ入力処理（ステップＳ１４０）を表す流れ図である。まず、制御部１１が特徴マップの読み出し先がバッファか否かを判断する（ステップＳ１４１）。その結果、特徴マップの読み出し先がバッファの場合には（ステップＳ１４１，Ｙｅｓ）、制御部１１は、バッファ（入力バッファ１０２）から特徴マップを読み出して（ステップＳ１４２）、積和演算器１７３に入力する（ステップＳ１４４）。その後、制御部１１は、ステップＳ１４５の処理に移行する。
図９は、本開示の第１の実施形態に係るデータ入力処理の処理手順の一例を示す図である。同図の処理は、図８におけるデータ入力処理（ステップＳ１４０）を表す流れ図である。まず、制御部１１が特徴マップの読み出し先がバッファか否かを判断する（ステップＳ１４１）。その結果、特徴マップの読み出し先がバッファの場合には（ステップＳ１４１，Ｙｅｓ）、制御部１１は、バッファ（入力バッファ１０２）から特徴マップを読み出して（ステップＳ１４２）、積和演算器１７３に入力する（ステップＳ１４４）。その後、制御部１１は、ステップＳ１４５の処理に移行する。
【0065】
一方、ステップＳ１４１の処理において、特徴マップの読み出し先がレジスタの場合には（ステップＳ１４１，Ｎｏ）、制御部１１は、レジスタ（パラメータレジスタ１３）から特徴マップを読み出して（ステップＳ１４３）、積和演算器１７３に入力する（ステップＳ１４４）。その後、制御部１１は、ステップＳ１４５の処理に移行する。
【0066】
ステップＳ１４５において、制御部１１が重みの読み出し先がバッファか否かを判断する（ステップＳ１４５）。その結果、重みの読み出し先がバッファの場合には（ステップＳ１４５，Ｙｅｓ）、制御部１１は、バッファ（入力バッファ１０３）から重みを読み出して（ステップＳ１４６）、積和演算器１７３に入力する（ステップＳ１４８）。その後、制御部１１は、ステップＳ１４９の処理に移行する。
【0067】
一方、ステップＳ１４５の処理において、重みの読み出し先がレジスタの場合には（ステップＳ１４５，Ｎｏ）、制御部１１は、レジスタ（パラメータレジスタ１３）から特徴マップを読み出して（ステップＳ１４７）、積和演算器１７３に入力する（ステップＳ１４８）。その後、制御部１１は、ステップＳ１４９の処理に移行する。
【0068】
ステップＳ１４９において、制御部１１が積和演算の累積値の読み出し先がバッファか否かを判断する（ステップＳ１４９）。その結果、累積値の読み出し先がバッファの場合には（ステップＳ１４９，Ｙｅｓ）、制御部１１は、バッファ（出力バッファ１０４）から累積値を読み出して（ステップＳ１５０）、積和演算器１７３に入力する（ステップＳ１５２）。その後、制御部１１は、元の処理に戻る。
【0069】
一方、ステップＳ１４９の処理において、累積値の読み出し先がレジスタの場合には（ステップＳ１４９，Ｎｏ）、制御部１１は、レジスタ（パラメータレジスタ１３）から特徴マップを読み出して（ステップＳ１５１）、積和演算器１７３に入力する（ステップＳ１５２）。その後、制御部１１は、元の処理に戻る。
【0070】
［他の積和演算処理］
図１０は、本開示の第１の実施形態に係る積和演算処理の他の処理手順の一例を示す図である。同図の処理は、畳み込み演算を行う場合の積和演算処理（ステップＳ１３０）を表す流れ図である。まず、制御部１１は、畳み込み演算が終了したかを判断する（ステップＳ１３４）。その結果、畳み込み演算が終了していない場合には（ステップＳ１３４，Ｎｏ）、制御部１１は、データ入力処理（ステップＳ１４０）を行い、積和演算器１７３に積和演算を行わせる（ステップＳ１３５）。次に、制御部１１は、演算結果を保存する（ステップＳ１３６）。これは、演算結果を出力バッファ１０４に保持させることにより行うことができる。その後、制御部１１は、ステップＳ１３４の処理に戻る。
図１０は、本開示の第１の実施形態に係る積和演算処理の他の処理手順の一例を示す図である。同図の処理は、畳み込み演算を行う場合の積和演算処理（ステップＳ１３０）を表す流れ図である。まず、制御部１１は、畳み込み演算が終了したかを判断する（ステップＳ１３４）。その結果、畳み込み演算が終了していない場合には（ステップＳ１３４，Ｎｏ）、制御部１１は、データ入力処理（ステップＳ１４０）を行い、積和演算器１７３に積和演算を行わせる（ステップＳ１３５）。次に、制御部１１は、演算結果を保存する（ステップＳ１３６）。これは、演算結果を出力バッファ１０４に保持させることにより行うことができる。その後、制御部１１は、ステップＳ１３４の処理に戻る。
【0071】
ステップＳ１３４の処理において、畳み込み演算が終了した場合には（ステップＳ１３４，Ｙｅｓ）、制御部１１は、元の処理に戻る。
【0072】
このように、本開示の第１の実施形態のデータ変換部２０は、符号付き固定小数点数ｉｎｔＮｉ及び符号無し固定小数点数ｕｉｎｔＮｕを共通の表示方式の拡張符号付き固定小数点数ｉｎｔＮに変換する。この変換においてｉｎｔＮｉ及びｕｉｎｔＮｕの全てのビットがｉｎｔＮに反映されるため、変換の際の誤差の発生を防ぐことができる。また、ｉｎｔＮは、値１を表現することができる。
【0073】
（２．第２の実施形態）
上述の第１の実施形態の演算部は、メモリ装置から読み出したデータを変換して入力バッファ１０２等に格納していた。これに対し、本開示の第２の実施形態の演算部は、入力バッファから積和演算器１７３にデータを入力する途中において変換を行う点で、上述の第１の実施形態と異なる。
上述の第１の実施形態の演算部は、メモリ装置から読み出したデータを変換して入力バッファ１０２等に格納していた。これに対し、本開示の第２の実施形態の演算部は、入力バッファから積和演算器１７３にデータを入力する途中において変換を行う点で、上述の第１の実施形態と異なる。
【0074】
［演算部の構成］
図１１は、本開示の第２の実施形態に係る演算部の構成例を示す図である。同図は、図２と同様に、ニューラルネットワーク回路１０における畳み込み演算等を行う部分を表す演算部のブロック図である。同図の演算部は、データ変換部２０の代わりにデータ変換部１００及び１０１を備え、選択部１６１ａの代わりに選択部１６１ａ－１及び選択部１６１ａ－２を備え、選択部１６１ｂの代わりに選択部１６１ｂ－１及び選択部１６１ｂ－２を備える点で、図２の演算部と異なる。
図１１は、本開示の第２の実施形態に係る演算部の構成例を示す図である。同図は、図２と同様に、ニューラルネットワーク回路１０における畳み込み演算等を行う部分を表す演算部のブロック図である。同図の演算部は、データ変換部２０の代わりにデータ変換部１００及び１０１を備え、選択部１６１ａの代わりに選択部１６１ａ－１及び選択部１６１ａ－２を備え、選択部１６１ｂの代わりに選択部１６１ｂ－１及び選択部１６１ｂ－２を備える点で、図２の演算部と異なる。
【0075】
選択部１６１ａ－１は、入力バッファ１０２が保持する複数のデータの何れかを選択して値を取得し、データ変換部１００に入力するものである。選択部１６１ｂ－１は、入力バッファ１０３が保持する複数のデータの何れかを選択して値を取得し、データ変換部１０１に入力するものである。この選択部１６１ａ－１及び１６１ｂ－１は、複数のデータを保持する入力バッファ１０２及び１０３から積和演算器１７３の積和演算に必要となるデータをそれぞれ選択し、データを取得する。
【0076】
データ変換部１００は、選択部１６１a－１から出力されるデータの変換を行い、変換結果を選択部１６１ａ－２に出力する。また、データ変換部１０１は、選択部１６１ｂ－１から出力されるデータの変換を行い、変換結果を選択部１６１ｂ－２に出力する。
【0077】
選択部１６１a－２は、データ変換部１００の出力数及びパラメータレジスタ１３ａの出力数の何れかを選択して値を取得し、積和演算器１７３に入力するものである。選択部１６１ｂ－２は、データ変換部１０１の出力数及びパラメータレジスタ１３ｂの出力数の何れかを選択して値を取得し、積和演算器１７３に入力するものである。
【0078】
同図の演算部は、図２の演算部と比較して入力バッファ１０２及び１０３から積和演算器１７３までのパスが長くなるが、入力バッファ１０２及び１０３のビット幅を８ビットにすることができる。
【0079】
これ以外のニューラルネットワーク回路１０の構成は本開示の第１の実施形態におけるニューラルネットワーク回路１０の構成と同様であるため、説明を省略する。
【0080】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0081】
なお、本技術は以下のような構成も取ることができる。
（１）
最上位桁及び最下位桁が整数Ｍｉ及びＬｉを使用してそれぞれ２Ｍｉ及び２Ｌｉにより表される２の補数表記の符号付き固定小数点数と最上位桁及び最下位桁が整数Ｍｕ及びＬｕを使用してそれぞれ２Ｍｕ及び２Ｌｕにより表される符号無し固定小数点数とを最上位桁及び最下位桁が次式
Ｍ＝ｍａｘ（１，ｍａｘ（Ｍｉ，Ｍｕ＋１））：ｍａｘ（）は括弧内の最大の要素を表す。
Ｌ＝ｍｉｎ（０，ｍｉｎ（Ｌｉ，Ｌｕ））：ｍｉｎ（）は括弧内の最小の要素を表す。
を満たすＭ及びＬを使用して２Ｍ及び２Ｌによりそれぞれ表される２の補数表記の符号付き固定小数点数である拡張符号付き固定小数点数に変換する変換部であって、
前記符号付き固定小数点数を前記拡張符号付き固定小数点数に変換する際には、前記符号付き固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の上位桁に対して前記符号付き固定小数点数の符号拡張を行うとともに前記符号付き固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の下位桁に対して値０を代入し、
前記符号無し固定小数点数を前記拡張符号付き固定小数点数に変換する際には、前記符号無し固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の上位桁に対して値０を代入するとともに前記符号無し固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の下位桁に対して値０を代入する
変換部と、
前記変換された拡張符号付き固定小数点数の積和演算を行う積和演算器と
を有する演算装置。
（２）
前記変換部における変換を制御する制御部を更に有する前記（１）に記載の演算装置。
（３）
前記変換された拡張符号付き固定小数点数及び第２の拡張符号付き固定小数点数の何れかを選択する選択部
を更に有し、
前記積和演算器は、前記選択部の選択結果に対して前記積和演算を行う
前記（１）又は（２）に記載の演算装置。
（４）
２個の前記変換部
を有し、
前記積和演算器は、２個の前記変換部からの前記拡張符号付き固定小数点数の積和演算を行う
前記（１）から（３）の何れかに記載の演算装置。
（１）
最上位桁及び最下位桁が整数Ｍｉ及びＬｉを使用してそれぞれ２Ｍｉ及び２Ｌｉにより表される２の補数表記の符号付き固定小数点数と最上位桁及び最下位桁が整数Ｍｕ及びＬｕを使用してそれぞれ２Ｍｕ及び２Ｌｕにより表される符号無し固定小数点数とを最上位桁及び最下位桁が次式
Ｍ＝ｍａｘ（１，ｍａｘ（Ｍｉ，Ｍｕ＋１））：ｍａｘ（）は括弧内の最大の要素を表す。
Ｌ＝ｍｉｎ（０，ｍｉｎ（Ｌｉ，Ｌｕ））：ｍｉｎ（）は括弧内の最小の要素を表す。
を満たすＭ及びＬを使用して２Ｍ及び２Ｌによりそれぞれ表される２の補数表記の符号付き固定小数点数である拡張符号付き固定小数点数に変換する変換部であって、
前記符号付き固定小数点数を前記拡張符号付き固定小数点数に変換する際には、前記符号付き固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の上位桁に対して前記符号付き固定小数点数の符号拡張を行うとともに前記符号付き固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の下位桁に対して値０を代入し、
前記符号無し固定小数点数を前記拡張符号付き固定小数点数に変換する際には、前記符号無し固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の上位桁に対して値０を代入するとともに前記符号無し固定小数点数の不足する桁に対応する前記拡張符号付き固定小数点数の下位桁に対して値０を代入する
変換部と、
前記変換された拡張符号付き固定小数点数の積和演算を行う積和演算器と
を有する演算装置。
（２）
前記変換部における変換を制御する制御部を更に有する前記（１）に記載の演算装置。
（３）
前記変換された拡張符号付き固定小数点数及び第２の拡張符号付き固定小数点数の何れかを選択する選択部
を更に有し、
前記積和演算器は、前記選択部の選択結果に対して前記積和演算を行う
前記（１）又は（２）に記載の演算装置。
（４）
２個の前記変換部
を有し、
前記積和演算器は、２個の前記変換部からの前記拡張符号付き固定小数点数の積和演算を行う
前記（１）から（３）の何れかに記載の演算装置。
【符号の説明】
【0082】
１０ ニューラルネットワーク回路
１１ 制御部
１３、１３ａ、１３ｂ、１３ｃ パラメータレジスタ
２０、１００、１０１ データ変換部
１０２、１０３ 入力バッファ
１０４ 出力バッファ
１６１、１６１ａ、１６１ａ－１、１６１ａ－２、１６１ｂ、１６１ｂ－１、１６１ｂ－２、１６１ｃ 選択部
１７３ 積和演算器
１１ 制御部
１３、１３ａ、１３ｂ、１３ｃ パラメータレジスタ
２０、１００、１０１ データ変換部
１０２、１０３ 入力バッファ
１０４ 出力バッファ
１６１、１６１ａ、１６１ａ－１、１６１ａ－２、１６１ｂ、１６１ｂ－１、１６１ｂ－２、１６１ｃ 選択部
１７３ 積和演算器
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】