特開 2023-151392 タイマ回路、半導体装置、及び割込制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023151392

(43)【公開日】2023-10-16

(54)【発明の名称】タイマ回路、半導体装置、及び割込制御方法

(51)【国際特許分類】

   G06F 1/14 20060101AFI20231005BHJP

   H03K 21/00 20060101ALI20231005BHJP

【ＦＩ】

G06F1/14 520

H03K21/00 C

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022060977

(22)【出願日】2022-03-31

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】清水 啓介

(57)【要約】

【課題】複雑な処理を要せずに基本周期を維持しつつ、後段の処理回路で実行される処理に応じた割込信号を出力することができるタイマ回路、半導体装置、及び割込制御方法を提供する。
【解決手段】タイマ回路は、基本周期に応じた基本周期設定値が設定された基本周期記憶部と、クロック信号に応じてカウントしたカウント値を出力し、また、リセット信号が入力されると前記カウント値をリセットするカウンタと、前記基本周期記憶部の前記基本周期設定値と、前記カウンタの前記カウント値とが一致した場合、前記カウンタに前記リセット信号を出力する第１比較回路と、後段の処理回路で実行される処理に応じた処理設定値が設定された処理記憶部、及び 前記処理記憶部の前記処理設定値と前記カウンタの前記カウント値とが一致した場合、前記処理回路に割込信号を出力する第２比較回路を含む割込信号出力回路と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

基本周期に応じた基本周期設定値が設定された基本周期記憶部と、
クロック信号に応じてカウントしたカウント値を出力し、また、リセット信号が入力されると前記カウント値をリセットするカウンタと、
前記基本周期記憶部の前記基本周期設定値と、前記カウンタの前記カウント値とが一致した場合、前記カウンタに前記リセット信号を出力する第１比較回路と、
後段の処理回路で実行される処理に応じた処理設定値が設定された処理記憶部、及び 前記処理記憶部の前記処理設定値と前記カウンタの前記カウント値とが一致した場合、前記処理回路に割込信号を出力する第２比較回路を含む割込信号出力回路と、
を備えたタイマ回路。

【請求項2】

前記基本周期記憶部は、前記クロック信号に応じて前記基本周期設定値を出力するレジスタであり、
前記処理記憶部は、前記クロック信号に応じて前記処理設定値を出力するレジスタである
請求項１に記載のタイマ回路。

【請求項3】

前記処理回路は複数の処理を順次、実行し、
前記割込信号出力回路を、前記複数の処理毎に備える
請求項１または請求項２に記載のタイマ回路。

【請求項4】

前記割込信号出力回路に含まれる前記処理記憶部に設定された処理設定値は、前記複数の処理のうち最初に実行される処理の開始から、自回路に対応する処理が終了するまでに要する時間に応じたカウント値である
請求項３に記載のタイマ回路。

【請求項5】

前記割込信号出力回路に含まれる前記処理記憶部に設定された処理設定値は、前記複数の処理のうち自回路に対応する処理に要する処理時間に応じたカウント値である
請求項３に記載のタイマ回路。

【請求項6】

請求項１から請求項５のいずれか１項に記載のタイマ回路と、
前記タイマ回路から出力された割込信号が入力される処理回路と、
を備えた半導体装置。

【請求項7】

基本周期に応じた基本周期設定値と、クロック信号に応じてカウントしたカウント値を出力し、また、リセット信号が入力されると前記カウント値をリセットするカウンタの前記カウント値とが一致した場合、前記カウンタに前記リセット信号を出力し、
後段の処理回路で実行される処理に応じた処理設定値と、前記カウンタのカウント値とが一致した場合、前記処理回路に割込信号を出力する
割込制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、タイマ回路、半導体装置、及び割込制御方法に関するものである。

【背景技術】

【0002】

一般に、マイコンやシステムＬＳＩ（Large Scale Integrated Circuit）等の半導体装置に搭載され、定期的な処理や時間管理を行うためのタイマ回路が知られている。タイマ回路は、所定のタイミングで割込信号を後段の処理回路に対して出力する。特許文献１には、所定のクロックをカウントし、所定のタイミングで割込信号をＣＰＵ（Central Processing Unit）に出力するタイマ回路において、複数の割込タイミングを１つの記憶部（メモリ）を用いて制御する技術が記載されている。

【0003】

また、従来からタイム回路として、図５に示したタイマ回路１１４が知られている。図５に示したタイマ回路１１４は、カウンタ１２１を含む同期リセット付カウンタ１２０と、処理に応じた処理設定値が設定された処理レジスタ１２５と、比較回路１２３と、を備える。比較回路１２３は、クロック信号ＣＬＫに応じて処理レジスタ１２５から出力された処理設定値と、同期リセット付カウンタ１２０のカウンタ１２１からクロック信号ＣＬＫに応じて出力されたカウント値とが一致した場合、後段の処理回路に、処理の割り込みを行わせるための割込信号を出力する。また、処理レジスタ１２５から出力された処理設定値と、同期リセット付カウンタ１２０のカウンタ１２１から出力されたカウント値とが一致した場合、リセット信号ＲＳＴにより、カウンタ１２１のカウント値がリセットされる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平８－０４４４５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記特許文献１に記載の技術や図５に示したタイマ回路１１４では、複数の処理毎に要する処理時間によっては、タイマ回路の基本周期の維持が困難であったり、処理が複雑になったりする場合があった。

【0006】

本開示は、複雑な処理を要せずに基本周期を維持しつつ、後段の処理回路で実行される処理に応じた割込信号を出力することができるタイマ回路、半導体装置、及び割込制御方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するために、本開示のタイマ回路は、基本周期に応じた基本周期設定値が設定された基本周期記憶部と、クロック信号に応じてカウントしたカウント値を出力し、また、リセット信号が入力されると前記カウント値をリセットするカウンタと、前記基本周期記憶部の前記基本周期設定値と、前記カウンタの前記カウント値とが一致した場合、前記カウンタに前記リセット信号を出力する第１比較回路と、後段の処理回路で実行される処理に応じた処理設定値が設定された処理記憶部、及び 前記処理記憶部の前記処理設定値と前記カウンタの前記カウント値とが一致した場合、前記処理回路に割込信号を出力する第２比較回路を含む割込信号出力回路と、を備える。

【0008】

また、上記目的を達成するために、本開示の半導体装置は、本開示のタイマ回路と、前記タイマ回路から出力された割込信号が入力される処理回路と、を備える。

【0009】

また、上記目的を達成するために、本開示の割込制御方法は、基本周期に応じた基本周期設定値と、クロック信号に応じてカウントしたカウント値を出力し、また、リセット信号が入力されると前記カウント値をリセットするカウンタの前記カウント値とが一致した場合、前記カウンタに前記リセット信号を出力し、後段の処理回路で実行される処理に応じた処理設定値と、前記カウンタのカウント値とが一致した場合、前記処理回路に割込信号を出力する。

【発明の効果】

【0010】

本開示によれば、複雑な処理を要せずに基本周期を維持しつつ、後段の処理回路で実行される処理に応じた割込信号を出力することができる。

【図面の簡単な説明】

【0011】

【図1】実施形態の半導体装置の構成の一例を表すブロック図である。

【図2】第１実施形態のタイマ回路の構成の一例を表す回路図である。

【図3】実施形態のタイマ回路の同期リセット付カウンタから出力されるカウント値と、処理回路において順次実行される各処理との関係の一例を表すタイミングチャートである。

【図4】第２実施形態のタイマ回路の構成の一例を表す回路図である。

【図5】従来のタイマ回路の構成の一例を表す回路図である。

【図6A】従来のタイマ回路のカウント値の一例を表すタイムチャートである。

【図6B】従来のタイマ回路のカウント値の他の例を表すタイムチャートである。

【図6C】従来のタイマ回路のカウント値の他の例を表すタイムチャートである。

【発明を実施するための形態】

【0012】

以下、図面を参照して本開示の実施形態を詳細に説明する。なお、以下の実施形態は、本開示の技術を限定するものではない。

【0013】

［第１実施形態］
まず、本実施形態の半導体装置の構成の一例について説明する。図１には、本実施形態の半導体装置１０の構成の一例を表すブロック図が示されている。半導体装置１０としては、いわゆるマイコンや、ＬＳＩ等が挙げられる。図１に示すように本実施形態の半導体装置１０は、発振回路１２、タイマ回路１４、及び処理回路１６を備える。

【0014】

発振回路１２は、タイマ回路１４にクロック信号ＣＬＫを出力する回路である。一例として、本実施形態の発振回路１２は、原振周波数が３２．７６８ｋＨｚである水晶振動子を有する発振回路であり、１秒間に３２７６８回のクロック信号ＣＬＫをタイマ回路１４に出力する。

【0015】

処理回路１６は、複数の処理を所定の順序で、順次実行する回路である。一例として本実施形態の処理回路１６は、ＣＰＵ（図示省略）を有し、タイマ回路１４から複数の処理の各々に応じて出力された割込信号Ａ（図２参照、詳細後述）を受け付けると、受け付けた割込信号Ａに応じて、複数の処理を順次実行する。なお、処理回路１６が実行する処理の具体的な処理内容、及び実行する処理の総数は、特に限定されない。

【0016】

タイマ回路１４は、後段の処理回路１６に対する時計（タイマ）としての機能を有する。タイマ回路１４は、クロック信号ＣＬＫに応じてカウントを行ったカウント値に基づいて、基本周期を表す割込信号Ｂ（図２参照、詳細後述）を出力し、また、処理回路１６が実行する複数の処理の各々に応じた割込信号Ａ（図２参照、詳細後述）を処理回路１６に出力する。

【0017】

本実施形態のタイマ回路１４の詳細について説明する。図２には、本実施形態のタイマ回路１４の一例の回路図が示されている。

【0018】

図２に示すように本実施形態のタイマ回路１４は、同期リセット付カウンタ２０、基本周期レジスタ２２、及び比較回路２３を備える。また、タイマ回路１４は、処理回路１６で順次実行される処理の総数に応じた数（図２ではｎ）の処理用割込信号出力回路２４（図２では、２４_１～２４_ｎ）を備える。

【0019】

基本周期レジスタ２２は、タイマ回路１４の基本周期に応じた基本周期設定値が設定されるレジスタである。上述したように、本実施形態では、発振回路１２の原振周波数が３２．７６８ｋＨｚであり、基本周期を１秒としている。そのため、基本周期レジスタ２２には、「３２７６８」のカウント値に相当する基本周期設定値が設定される。一例として本実施形態の基本周期レジスタ２２は、１６ｂｉｔのレジスタを用いている。基本周期レジスタ２２は、クロック信号ＣＬＫに応じて基本周期設定値を出力する。

【0020】

同期リセット付カウンタ２０は、カウンタ２１を有しており、クロック信号ＣＬＫに応じてカウントしたカウント値を出力する。なお、一例として本実施形態のカウンタ２１では、クロック信号ＣＬＫに応じて出力したカウント値に「１」を加算したデータが入力されることで、カウント値のカウントアップを行う。また、同期リセット付カウンタ２０は、リセット信号ＲＳＴが入力されるとカウント値をリセットする。

【0021】

比較回路２３は、基本周期レジスタ２２から出力される基本周期設定値と、同期リセット付カウンタ２０（カウンタ２１）から出力されるカウント値とを比較した比較結果を割込信号Ｂとして出力する回路である。本実施形態の比較回路２３は、ＸＮＯＲ回路であり、基本周期レジスタ２２から出力される基本周期設定値と、同期リセット付カウンタ２０（カウンタ２１）から出力されるカウント値とが一致する場合に「１」を表す割込信号Ｂを出力する。また、比較回路２３は、基本周期レジスタ２２から出力される基本周期設定値と、同期リセット付カウンタ２０（カウンタ２１）から出力されるカウント値とが異なる場合に「０」を表す割込信号Ｂを出力する。本実施形態の比較回路２３が、本開示の第１比較回路の一例である。

【0022】

また、基本周期レジスタ２２から出力される基本周期設定値と、同期リセット付カウンタ２０（カウンタ２１）から出力されるカウント値とが一致する場合、同期リセット付カウンタ２０のカウンタ２１には、「１」を表すリセット信号ＲＳＴが比較回路２３から入力される。これにより、カウンタ２１のカウント値がリセットされる。上述したように、基本周期レジスタ２２には基本周期設定値として「３２７６８」に相当する値が設定されているため、カウンタ２１では、カウント値が「３２７６８」に達すると、カウント値がリセットされる。

【0023】

処理用割込信号出力回路２４は、後段の処理回路１６で順次実行される処理毎に設けられている。図２に示した例では、処理回路１６で順次実行する処理が、処理１から処理ｎまでであり、タイマ回路１４には、処理１～処理ｎの各々に応じて処理用割込信号出力回路２４_１～２４_ｎが設けられている場合が示されている。

【0024】

図２に示すように処理用割込信号出力回路２４_１～２４_ｎの各々は、処理レジスタ２６及び比較回路２８を含んでいる。処理レジスタ２６は、処理回路１６で実行される処理に応じた処理設定値が設定されるレジスタである。例えば、処理用割込信号出力回路２４_１の処理レジスタ２６には、処理１の処理時間に応じたカウンタ２１のカウント値に相当する処理設定値が設定される。また、処理用割込信号出力回路２４_２の処理レジスタ２６には、処理１の処理時間及び処理２の処理時間に応じたカウンタ２１のカウント値に相当する処理設定値が設定される。換言すると、処理用割込信号出力回路２４_２の処理レジスタ２６の処理設定値は、処理１の処理時間に応じたカウント値と、処理２の処理時間に応じたカウント値との合計値に相当する。このように、処理レジスタ２６に設定される処理設定値は、処理１から自回路（処理用割込信号出力回路２４）に対応する処理までの累積処理時間に応じたカウント値に相当する。一例として本実施形態の処理レジスタ２６は、１６ｂｉｔのレジスタを用いている。

【0025】

処理用割込信号出力回路２４_１～２４_ｎは、各処理レジスタ２６に設定される処理設定値が異なる他は、同様の構成である。本実施形態では、処理用割込信号出力回路２４_１～２４_ｎについて総称する場合は、ここを区別する符号１～ｎを省略し、「処理用割込信号出力回路２４」という。

【0026】

比較回路２８は、処理レジスタ２６の処理設定値と、カウンタ２１のカウント値とを比較した比較結果を割込信号Ａとして出力する回路である。本実施形態の比較回路２８は、ＸＮＯＲ回路であり、処理レジスタ２６から出力される処理設定値と、同期リセット付カウンタ２０（カウンタ２１）から出力されるカウント値とが一致した場合に「１」を表す割込信号Ａを処理回路１６に出力する。また、比較回路２３は、処理レジスタ２６から出力される処理設定値と、同期リセット付カウンタ２０（カウンタ２１）から出力されるカウント値とが異なる場合に「０」を表す割込信号Ａを処理回路１６に出力する。処理回路１６では、「１」を表す割込信号Ａを受け付けた場合、割り込み処理を行う。本実施形態の比較回路２８が、本開示の第２比較回路の一例である。

【0027】

さらに、本実施形態のタイマ回路１４の作用について図３を参照して説明する。

【0028】

基本周期レジスタ２２および各処理レジスタ２６のそれぞれには、予めソフトウェア等により値が設定されているものとする。図３では、一例として、処理回路１６において順次実行される処理の総数が１０（ｎが０～９）である場合が示されており、基本周期レジスタ２２にはカウント値「３２７６８」が設定されており、各処理レジスタ２６のそれぞれには処理１_Ｃ１～処理９_Ｃ９がそれぞれ設定されている。

【0029】

まず、基本周期を維持するための動作の流れについて説明する。タイマ動作許可により、同期リセット付カウンタ２０は、クロック信号ＣＬＫに応じてカウンタ２１によりカウントアップを開始する（Ｔ０）。同期リセット付カウンタ２０から出力されたカウント値と、基本周期レジスタ２２から出力された基本周期設定値とが一致するようになった場合、比較回路２３は、基本周期に至ったことを示す割込信号Ｂを出力し、また、カウント値のリセットを指示するためのリセット信号ＲＳＴを同期リセット付カウンタ２０のカウンタ２１に出力する（Ｔ１０）。これにより、本実施形態の同期リセット付カウンタ２０では、カウント値が「３２７６８」から「０」にリセットされる。同期リセット付カウンタ２０から出力されたカウント値と、基本周期レジスタ２２から出力された基本周期設定値とが一致しない場合、カウンタ２１はカウントアップを継続する。

【0030】

また、カウント値をリセットすると、再びカウントアップを開始し（Ｔ０）、タイマ動作が実行されている間は図３のＴ０～Ｔ１０が繰り返される。一方、タイマ動作を終了させる場合、同期リセット付カウンタ２０はカウントアップを停止し、基本周期レジスタ２２、及び比較回路２３による、基本周期を維持するための動作が終了する。

【0031】

このようにして、本実施形態のタイマ回路１４では、基本周期を維持することができる。

【0032】

次に、本実施形態のタイマ回路１４の同期リセット付カウンタ２０、及び処理用割込信号出力回路２４による、処理回路１６に処理の割り込みを行わせるための割込信号Ａのそれぞれを出力するための動作の流れについて説明する。前述の基本周期を維持するための動作との違いとしては、割込信号Ａのそれぞれを出力する際、カウント値のリセットを指示するためのリセット信号ＲＳＴを同期リセット付カウンタ２０のカウンタ２１に出力しない事であり、その他の基本動作は同じである。

【0033】

比較回路２８は、同期リセット付カウンタ２０から出力されたカウント値と、処理レジスタ２６から出力された処理設定値とを比較する。同期リセット付カウンタ２０から出力されたカウント値と、処理レジスタ２６から出力された処理設定値とが一致しない場合、比較回路２８から出力される割込信号Ａは処理の割り込みを指示するものではない。一方、同期リセット付カウンタ２０から出力されたカウント値と、処理レジスタ２６から出力された処理設定値とが一致するようになった場合、比較回路２８は、処理の割り込みを指示する割込信号Ａを処理回路１６に出力する。

【0034】

図３に示した例では、処理用割込信号出力回路２４_１の処理レジスタ２６には、処理１の処理時間Ｓ１に応じたカウント値Ｃ１が処理設定値として設定されている。同期リセット付カウンタ２０から出力されたカウント値がカウント値Ｃ１に達すると、処理用割込信号出力回路２４_１から「１」を表す割込信号Ａが処理回路１６に出力される。処理回路１６では、当該割込信号Ａまでの間に処理１を終了させ、次の「１」を表す割込信号Ａに応じて処理２を開始する。また、処理用割込信号出力回路２４_２の処理レジスタ２６には、処理１の処理時間Ｓ１と処理２の処理時間Ｓ２との累積時間（Ｓ１＋Ｓ２）に応じたカウント値Ｃ２が処理設定値として設定されている。同期リセット付カウンタ２０から出力されたカウント値がカウント値Ｃ２に達すると、処理用割込信号出力回路２４_２から「１」を表す割込信号Ａが処理回路１６に出力される。処理回路１６では、当該割込信号Ａまでの間に処理２を終了させ、次の「１」を表す割込信号Ａに応じて処理３を開始する。同期リセット付カウンタ２０から出力されたカウント値がカウント値Ｃ３に達すると、処理用割込信号出力回路２４_３から「１」を表す割込信号Ａが処理回路１６に出力される。処理回路１６では、当該割込信号Ａまでの間に処理３を終了させ、次の「１」を表す割込信号Ａに応じて処理４を開始する。このように処理回路１６に処理の割り込みを指示する割込信号Ａの出力を繰り返す。

【0035】

タイマ動作が実行されている間は、割込信号Ａのそれぞれおよび割込信号Ｂに応じて、処理１から処理１０までの各処理が順次行われる。

【0036】

一方、タイマ動作を終了させる場合、同期リセット付カウンタ２０、及び処理用割込信号出力回路２４による、処理回路１６に処理の割り込みを行わせるための割込信号Ａを出力するための動作が終了する。

【0037】

このようにして、本実施形態のタイマ回路１４では、同期リセット付カウンタ２０のカウント値をリセットすることなく、処理回路１６に対して複数の処理を順次行わせるための割込信号Ａを出力することができる。

【0038】

［第２実施形態］
本実施形態は、タイマ回路１４の構成が、第１実施形態のタイマ回路１４（図２参照）と異なるため、本実施形態のタイマ回路１４について説明する。なお、本実施形態のタイマ回路１４は、第１実施形態のタイマ回路１４（図２参照）と同様の構成を含むため、同様の構成についてはその旨を記載し、詳細な説明を省略する。

【0039】

図４には、本実施形態のタイマ回路１４の一例の回路図が示されている。図４に示すように本実施形態のタイマ回路１４は、第１実施形態のタイマ回路１４と同様に、同期リセット付カウンタ２０、基本周期レジスタ２２、及び比較回路２３を備える。

【0040】

本実施形態の処理用割込信号出力回路２４の処理レジスタ２６には、処理用割込信号出力回路２４に対応する処理回路１６で実行される処理に要する処理時間応じたカウント値が設定される。例えば、図３に示した例では、処理用割込信号出力回路２４_１の処理レジスタ２６には、前段の処理がないため、第１実施形態の処理用割込信号出力回路２４_１と同様に、処理１の処理時間Ｔ１に対応するカウント値Ｃ１が処理設定値として設定される。また、処理用割込信号出力回路２４_２の処理レジスタ２６には、処理２の処理時間Ｔ２に対応するカウント値Ｃ２－Ｃ１が処理設定値として設定される。また、処理用割込信号出力回路２４_３の処理レジスタ２６には、処理３の処理時間Ｔ３に対応するカウント値Ｃ３－Ｃ２が処理設定値として設定される。

【0041】

すなわち、各処理用割込信号出力回路２４の処理レジスタ２６には、自回路（処理用割込信号出力回路２４）に対応する処理に対応するカウント値Ｃｘ（ｘ＝１～ｎ）と、直前の処理に対応するカウント値Ｃ（ｘ－１）との差分値が処理設定値として設定される。このような本実施形態の処理レジスタ２６としては、例えば、１４ｂｉｔのレジスタが挙げられる。

【0042】

一方、比較回路２８には、対応する処理レジスタ２６から出力された処理設定値と、自回路に対応する処理よりも前に実行される処理に対応する処理用割込信号出力回路２４の処理レジスタ２６から出力された処理設定値の累積値と、の加算値が入力され、同期リセット付カウンタ２０から出力されたカウンタ値と比較される。

【0043】

具体的には、図４に示すように、処理１に対応する処理用割込信号出力回路２４_１の比較回路２８には、処理レジスタ２６から出力された処理設定値であるカウント値Ｃ１が入力され、同期リセット付カウンタ２０から出力されたカウンタ値と比較される。また、処理２に対応する処理用割込信号出力回路２４_２の比較回路２８には、処理レジスタ２６から出力された処理設定値であるカウント値Ｃ２－Ｃ１と、処理用割込信号出力回路２４_１の処理レジスタ２６から出力された処理設定値であるカウント値Ｃ１の加算値が入力され、同期リセット付カウンタ２０から出力されたカウンタ値と比較される。すなわち、処理用割込信号出力回路２４_２の比較回路２８は、カウント値Ｃ２と、同期リセット付カウンタ２０から出力されたカウンタ値とを比較する。また、処理３に対応する処理用割込信号出力回路２４_３の比較回路２８には、処理レジスタ２６から出力された処理設定値であるカウント値Ｃ３－Ｃ２と、処理用割込信号出力回路２４_２の比較回路２８に入力されるカウント値Ｃ２の加算値が入力され、同期リセット付カウンタ２０から出力されたカウンタ値と比較される。すなわち、処理用割込信号出力回路２４_３の比較回路２８は、カウント値Ｃ３と、同期リセット付カウンタ２０から出力されたカウンタ値とを比較する。

【0044】

このように、図４に一例を示した本実施形態のタイマ回路１４においても、第１実施形態のタイマ回路１４と同様に、動作する。従って、本実施形態のタイマ回路１４においても、同期リセット付カウンタ２０のカウント値をリセットすることなく、処理回路１６に対して複数の処理を順次行わせるための割込信号Ａを出力することができる

【0045】

また、本実施形態のタイマ回路１４の処理レジスタ２６は、第１実施形態の処理レジスタ２６に比べて、ビット数を減らすことができる。

【0046】

以上説明したように、上記各実施形態のタイマ回路１４は、基本周期に応じた基本周期設定値が設定された基本周期レジスタ２２と、クロック信号ＣＬＫに応じてカウントしたカウント値を出力し、また、リセット信号ＲＳＴが入力されるとカウント値をリセットする同期リセット付カウンタ２０と、基本周期レジスタ２２の基本周期設定値と、同期リセット付カウンタ２０のカウント値とが一致した場合、同期リセット付カウンタ２０のカウンタ２１にリセット信号ＲＳＴを出力する比較回路２３を備える。また、タイマ回路１４は、後段の処理回路１６で実行される処理に応じた処理設定値が設定された処理レジスタ２６、及び 処理レジスタ２６の理設定値と同期リセット付カウンタ２０のカウント値とが一致した場合、処理回路１６に割込信号Ａを出力する比較回路２８を含む処理用割込信号出力回路２４を備える。

【0047】

一方、図５に示した従来のタイマ回路１１４を用いた場合、複雑な処理を要するようになる場合がある。一例として、後段の処理回路が、基本周期である１秒に、１０個の処理を順次実行するものであって、１秒を処理の総数である１０で割った、０．１秒以内に、各処理を終了する場合を考える。タイマ回路１１４は、０．１秒毎に各処理に対応する割込信号を出力するよう動作する。上述した原振周波数が３２．７６８ｋＨｚである水晶振動子により、０．１秒を得ようとすると、３２７６８を１０で割った、３２７６．８値をカウント値とする必要があるが、小数点以下のカウント値は実現ができないため、図６Ａに示すように処理レジスタ１２５の処理設定値を「３２７６」に設定し、同期リセット付カウンタ１２０のカウンタ１２１のカウント値が３２７６になるとカウント値をリセットする。この場合、カウント値が「３２７６」では、正確な０．１秒とならず、不足分があるため、１０回目のカウントの際には、カウント値を、３２７６８－３２７６×９＝３２８４としないと、基本周期の１秒を維持することができない。

【0048】

また、図６Ｂに示すように、タイマ停止中のみ設定値変更が許可されている場合があり、そのような場合、１０回目のカウントの際に、一端、カウントを停止し、停止時間を考慮した新設定値を処理レジスタ１２５に設定することで、１０回目のカウントの際のカウント値を調整する場合がある。この場合、正確な基本周期を維持することが困難になる。

【0049】

また、正確な０．１秒を得るために、原振周波数が３８．４００ｋＨｚの水晶振動子を用いて、クロック信号ＣＬＫを供給する場合が挙げられる。この場合、図６Ｃに示すように、「３８４０」のカウント値で０．１秒が実現できる。しかしながら、原振周波数が３８．４００ｋＨｚの水晶振動子は、汎用的ではないという問題があった。一般に、水晶振動子は、流通量により価格が変動するため、汎用的ではない水晶振動子を用いるとコストアップに繋がる懸念が生じる。

【0050】

このように従来のタイマ回路１１４では、基本周期を、後段の処理回路で要する処理の総数で割り切れ無い場合、基本周期を維持するのが困難になり、また複雑な処理を要するという問題があった。

【0051】

これに対して上記各実施形態のタイマ回路１４によれば、複雑な処理を要せずに基本周期を維持しつつ、後段の処理回路１６で実行される処理に応じた割込信号Ａを出力することができる。また例えば、上述したように従来のタイマ回路１１４では、各処理の処理時間を同じとしていた。これに対して、上記各実施形態のタイマ回路１４によれば、処理用割込信号出力回路２４の処理レジスタ２６に対応する各処理に要する処理時間に応じた処理設定値を設定すればよいため、上記各実施形態のタイマ回路１４によれば、処理回路１６で順次実行する各処理の処理時間を容易に自由に設定することができる。

【0052】

また、上記各実施形態のタイマ回路１４によれば、クロック信号の元として、汎用的に用いられている原振周波数が３２．７６８ｋＨｚの水晶振動子を用いることができるため、コストアップするのを抑制することができる。

【0053】

なお、上記各実施形態における半導体装置１０の具体的なハードウエア構成は特に限定されない。例えば、発振回路１２と、タイマ回路１４、処理回路１６の各々を１つのチップとして形成してもよいし、異なるチップとして形成してもよい。

【0054】

また、上記各実施形態で説明した発振回路１２、タイマ回路１４、及び処理回路１６等の構成及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

【符号の説明】

【0055】

１０ 半導体装置
１２ 発振回路
１４、１１４ タイマ回路
１６ 処理回路
２０、１２０ 同期リセット付カウンタ
２１、１２１ カウンタ
２２ 基本周期レジスタ
２３、２８、１２３ 比較回路
２４_１～２４_ｎ 処理用割込信号出力回路
２６、１２５ 処理レジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】