特開 2023-151403 電界効果トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023151403

(43)【公開日】2023-10-16

(54)【発明の名称】電界効果トランジスタ

(51)【国際特許分類】

   H01L 29/78 20060101AFI20231005BHJP

   H01L 29/12 20060101ALI20231005BHJP

   H01L 21/336 20060101ALI20231005BHJP

【ＦＩ】

H01L29/78 652M

H01L29/78 652J

H01L29/78 652T

H01L29/78 658K

H01L29/78 652C

H01L29/78 658A

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022060993

(22)【出願日】2022-03-31

(71)【出願人】

【識別番号】515277942

【氏名又は名称】株式会社ノベルクリスタルテクノロジー

(74)【代理人】

【識別番号】110002583

【氏名又は名称】弁理士法人平田国際特許事務所

(72)【発明者】

【氏名】佐々木 公平

(72)【発明者】

【氏名】三井田 高

(57)【要約】

【課題】酸化ガリウム系半導体が半導体層に用いられた縦型の電界効果トランジスタであって、低コストかつ量産性に優れた、高耐圧な電界効果トランジスタを提供する。
【解決手段】ｎ型の酸化ガリウム系半導体からなる第１のｎ型半導体層１０と、その表層の一部に設けられた、ｐ型の半導体からなるｐ型半導体層１１と、前記表層上の、ｎ型の酸化ガリウム系半導体からなる第２のｎ型半導体層１２と、第２のｎ型半導体層１２に接続されたソース電極１３と、第２のｎ型半導体層１２中の、ｐ型半導体層１１上の、ソース電極１３に接触する第１のｎ型領域１２１と、第２のｎ型半導体層１２中の界面１７上の第２のｎ型領域１２２と、第１のｎ型領域１２１と第２のｎ型領域１２２の間のアクセプター注入領域１２３と、アクセプター注入領域１２３上にゲート絶縁膜１６を介して設けられたゲート電極１４と、を備えた電界効果トランジスタ１を提供する。
【選択図】図１

【特許請求の範囲】

【請求項1】

ｎ型の酸化ガリウム系半導体からなる第１のｎ型半導体層と、
前記第１のｎ型半導体層の表層の一部に設けられた、ｐ型の半導体からなるｐ型半導体層と、
前記表層上の、ｎ型の酸化ガリウム系半導体からなる第２のｎ型半導体層と、
前記第２のｎ型半導体層に接続されたソース電極と、
前記第２のｎ型半導体層中の、前記ｐ型半導体層上の、前記ソース電極に接触する第１のｎ型領域と、
前記第２のｎ型半導体層中の、前記第１のｎ型半導体層と前記第２のｎ型半導体層の界面上の第２のｎ型領域と、
前記第２のｎ型半導体層中の、前記第１のｎ型領域と前記第２のｎ型領域の間のアクセプター注入領域と、
前記アクセプター注入領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記第２のｎ型半導体層の反対側から前記第１のｎ型半導体層に接続されたドレイン電極と、
を備えた電界効果トランジスタ。

【請求項2】

前記ｐ型半導体層が、ｐ型の酸化物半導体からなる、
請求項１に記載の電界効果トランジスタ。

【請求項3】

前記ｐ型半導体層が、ｐ型のＮｉＯ又はｐ型のＣｕ_２Ｏからなる、
請求項２に記載の電界効果トランジスタ。

【請求項4】

前記アクセプター注入領域が前記ｐ型半導体層上に位置する、
請求項１～３のいずれか１項に記載の電界効果トランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電界効果トランジスタに関する。

【背景技術】

【0002】

従来、ワイドバンドギャップ半導体であるＧａ_２Ｏ_３が半導体層に用いられた縦型の電界効果トランジスタの試作が報告されている（特許文献１、２を参照）。非特許文献１に記載の電界効果トランジスタは、プレーナゲート構造を有する縦型の電界効果トランジスタであり、非特許文献２に記載の電界効果トランジスタは、フィン構造を有する縦型の電界効果トランジスタである。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】“Current Aperture Vertical β-Ga2O3MOSFETs Fabricated by N- and Si-Ion implantation Doping” M. Wong et. al., IEEE EDL Vol. 40 No. 3 Mar 2019

【非特許文献2】”Enhancement-Mode Ga2O3 Vertical Transistors With Breakdown Voltage >1kV” Z. Hu, et.al. IEEE EDL Vol, 39 No. 6 Jun 2018

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、非特許文献１に記載の電界効果トランジスタは、オフリーク電流の抑制機能が低いため、高耐圧化することが困難であるという問題がある。また、非特許文献２に記載の電界効果トランジスタは、微細なフィン構造を作製するために、速度が非常に遅い電子線露光装置による加工が必要であるため、量産が困難であるという問題がある。

【0005】

本発明の目的は、酸化ガリウム系半導体が半導体層に用いられた縦型の電界効果トランジスタであって、低コストかつ量産性に優れた、高耐圧な電界効果トランジスタを提供することにある。

【課題を解決するための手段】

【0006】

本発明の一態様は、上記目的を達成するために、下記［１］～［４］の電界効果トランジスタを提供する。

【0007】

［１］ｎ型の酸化ガリウム系半導体からなる第１のｎ型半導体層と、前記第１のｎ型半導体層の表層の一部に設けられた、ｐ型の半導体からなるｐ型半導体層と、前記表層上の、ｎ型の酸化ガリウム系半導体からなる第２のｎ型半導体層と、前記第２のｎ型半導体層に接続されたソース電極と、前記第２のｎ型半導体層中の、前記ｐ型半導体層上の、前記ソース電極に接触する第１のｎ型領域と、前記第２のｎ型半導体層中の、前記第１のｎ型半導体層と前記第２のｎ型半導体層の界面上の第２のｎ型領域と、前記第２のｎ型半導体層中の、前記第１のｎ型領域と前記第２のｎ型領域の間のアクセプター注入領域と、前記アクセプター注入領域上にゲート絶縁膜を介して設けられたゲート電極と、前記第２のｎ型半導体層の反対側から前記第１のｎ型半導体層に接続されたドレイン電極と、を備えた電界効果トランジスタ。
［２］前記ｐ型半導体層が、ｐ型の酸化物半導体からなる、上記［１］に記載の電界効果トランジスタ。
［３］前記ｐ型半導体層が、ｐ型のＮｉＯ又はｐ型のＣｕ_２Ｏからなる、上記［２］に記載の電界効果トランジスタ。
［４］前記アクセプター注入領域が前記ｐ型半導体層上に位置する、上記［１］～［３］のいずれか１項に記載の電界効果トランジスタ。

【発明の効果】

【0008】

本発明によれば、酸化ガリウム系半導体が半導体層に用いられた縦型の電界効果トランジスタであって、低コストかつ量産性に優れた、高耐圧な電界効果トランジスタを提供することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、本発明の実施の形態に係る電界効果トランジスタの垂直断面図である。

【図2】図２（ａ）、（ｂ）は、本発明の実施の形態に係る電界効果トランジスタの製造工程の一例を示す垂直断面図である。

【図3】図３（ａ）、（ｂ）は、本発明の実施の形態に係る電界効果トランジスタの製造工程の一例を示す垂直断面図である。

【発明を実施するための形態】

【0010】

（電界効果トランジスタの構成）
図１は、本発明の実施の形態に係る電界効果トランジスタ１の垂直断面図である。電界効果トランジスタ１は、プレーナ構造を有する縦型の電界効果トランジスタである。

【0011】

電界効果トランジスタ１は、ｎ型の酸化ガリウム系半導体からなる第１のｎ型半導体層１０と、第１のｎ型半導体層１０の表層の一部に設けられた、ｐ型の半導体からなるｐ型半導体層１１と、第１のｎ型半導体層１０の表層上の、ｎ型の酸化ガリウム系半導体からなる第２のｎ型半導体層１２と、第２のｎ型半導体層１２に接続されたソース電極１３と、第２のｎ型半導体層１２中の、ｐ型半導体層１１上の、ソース電極１３に接触する第１のｎ型領域１２１と、第２のｎ型半導体層１２中の、第１のｎ型半導体層１０と第２のｎ型半導体層１２の界面１７上の第２のｎ型領域１２２と、第２のｎ型半導体層１２中の、第１のｎ型領域１２１と第２のｎ型領域１２２の間のアクセプター注入領域１２３と、アクセプター注入領域１２３上にゲート絶縁膜１６を介して設けられたゲート電極１４と、第２のｎ型半導体層１２の反対側から第１のｎ型半導体層１０に接続されたドレイン電極１５と、を備える。

【0012】

第１のｎ型半導体層１０と第２のｎ型半導体層１２は、β型の結晶構造を有する酸化ガリウム系半導体の単結晶からなる。ここで、酸化ガリウム系半導体とは、Ｇａ_２Ｏ_３、又は、Ａｌ、Ｉｎなどの元素が添加されたＧａ_２Ｏ_３をいう。例えば、酸化ガリウム系半導体は、（Ｇａ_ｘＡｌ_ｙＩｎ_{（１－ｘ－ｙ）}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）で表される組成を有する。Ｇａ_２Ｏ_３にＡｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。また、第１のｎ型半導体層１０と第２のｎ型半導体層１２は、Ｓｉ、Ｓｎなどのドナー不純物を含む。

【0013】

第１のｎ型半導体層１０は、典型的には、図１に示されるように、ドレイン電極１５をオーミック接続するためのドナー濃度の高い層１０１と、その上の層１０２を含む。例えば、層１０１は１×１０^１８ｃｍ^－３以上、１×１０^２１ｃｍ^－３以下のドナー濃度を有し、層１０２は１×１０^１５ｃｍ^－３以上、１×１０^１７ｃｍ^－３以下のドナー濃度を有する。また、例えば、層１０１の厚さは３０μｍ以上、６００μｍ以下であり、層１０２の厚さは３μｍ以上、５０μｍ以下である。

【0014】

第１のｎ型半導体層１０の層１０１は、典型的には、酸化ガリウム系半導体の基板からなる。この場合の基板は、例えば、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growth）法、ＶＢ（Vertical Bridgman）法等の融液成長法により育成した酸化ガリウム系単結晶のバルク結晶をスライスし、表面を研磨することにより形成される。また、第１のｎ型半導体層１０の層１０２は、典型的には、層１０１の上面を下地面として成膜されたエピタキシャル膜である。

【0015】

第２のｎ型半導体層１２は、表面活性化接合法による接合とスマートカット法などによる薄膜化により第１のｎ型半導体層１０上に形成される。第１のｎ型半導体層１０上に結晶をエピタキシャル成長させる方法では、ｐ型半導体層１１上に酸化ガリウム系単結晶を成長させることができない、又は、低品質の酸化ガリウム系単結晶を成長させることしかできない。そのため、第２のｎ型半導体層１２のｐ型半導体層１１上の部分は形成されない、又は低品質になり、第１のｎ型領域１２１やアクセプター注入領域１２３を形成することができなくなる。

【0016】

ｐ型半導体層１１は、ｐ型の半導体からなり、第１のｎ型半導体層１０及び第２のｎ型半導体層１２を構成する酸化ガリウム系半導体と反応し難いという点では、ｐ型のＮｉＯやｐ型のＣｕ_２Ｏなどのｐ型の酸化物半導体からなることが好ましい。さらに、ｐ型の酸化物半導体の中でも、特にｐ型になりやすく（ｎ型になりにくく）、高アクセプタ濃度ドーピングが可能なＮｉＯをｐ型半導体層１１の材料に用いることが好ましい。

【0017】

ｐ型半導体層１１の厚さは特に限定されないが、作りやすさの観点からは、０．５μｍ以上であることが好ましい。また、厚さを増すことによる利点も特にないため、例えば、１μｍ以下に設定される。

【0018】

ｐ型半導体層１１は、典型的には、図１に示されるように、第１のｎ型半導体層１０の横方向の両端から中心に向かって延び、第１のｎ型半導体層１０と第２のｎ型半導体層１２の界面１７を両側から挟む２つの部分からなる。そして、これらｐ型半導体層１１の２つの部分の各々の上に、第１のｎ型領域１２１とアクセプター注入領域１２３が形成される。すなわち、第１のｎ型領域１２１とアクセプター注入領域１２３は、第２のｎ型領域１２２の両側に１つずつ形成される。

【0019】

第１のｎ型領域１２１は、ソース電極１３がオーミック接続されるソース領域であり、例えば、１×１０^１８ｃｍ^－３以上、１×１０^２０ｃｍ^－３以下の実効ドナー濃度を有する。ここで、実効ドナー濃度は、ドナー濃度からアクセプター濃度を引いたものである。第１のｎ型領域１２１は、例えば、第２のｎ型半導体層１２にＳｉやＳｎ、Ｇｅなどのドナー不純物をイオン注入することにより形成される。

【0020】

第２のｎ型領域１２２は、第１のｎ型半導体層１０と第２のｎ型半導体層１２の界面１７上の領域であり、典型的には、第２のｎ型半導体層１２の導電型不純物がイオン注入されていない領域である。

【0021】

アクセプター注入領域１２３は、第１のｎ型領域１２１と第２のｎ型領域１２２の間に、これらを隔離するように設けられており、ウェル領域として機能する。アクセプター注入領域１２３は、例えば、１×１０^１５ｃｍ^－３以上、１×１０^１８ｃｍ^－３以下の実効アクセプター濃度を有する。ここで、実効アクセプター濃度は、アクセプター濃度からドナー濃度を引いたものである。アクセプター注入領域１２３は、例えば、第２のｎ型半導体層１２にＮなどのアクセプター不純物をイオン注入することにより形成される。

【0022】

ゲート電極１４は、例えば、高濃度のドナーが添加された多結晶Ｓｉや、Ｔｉ、Ｗ、Ｎｉなどの金属からなる。ゲート絶縁膜１６は、例えば、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＨｆＯ_２などの絶縁体からなる。ゲート電極１４の上面と側面は、ＳｉＯ_２などの絶縁体からなる絶縁層１８に覆われ、ソース電極１３と絶縁される。ソース電極１３及びドレイン電極１５は、例えば、ＴｉやＡｌ、Ｐｔ、Ｎｉ、Ａｕなどの金属からなる。

【0023】

（電界効果トランジスタの動作）
電界効果トランジスタ１をオンにするときには、ゲート電極１４とソース電極１３の間に閾値電圧以上の電圧を印加すると、アクセプター注入領域１２３の表層、すなわちゲート絶縁膜１６と接触する部分に横方向のｎ型のチャネルが形成され、電子がソース電極１３から第１のｎ型領域１２１、第２のｎ型領域１２２、第１のｎ型半導体層１０を通ってドレイン電極１５まで移動する。なお、閾値電圧は、例えば、Ｎの注入によりアクセプター注入領域１２３を形成する場合には、５Ｖを超える値が得られる。

【0024】

上述の非特許文献１に記載された電界効果トランジスタにおいては、ソース電極が接続されたソース領域の下側がアクセプター注入領域で覆われており、ソース領域から下方向への電子の移動を妨げている。しかしながら、酸化ガリウム系半導体をｐ型化させることは非常に困難であり、アクセプター不純物を注入しても高い導電性を有するｐ型領域を得ることはできない。そのため、非特許文献１に記載された構造では、アクセプター注入領域の電流分離層としての効果は限定的であり、高い耐圧を得ることが難しい。

【0025】

本発明の実施の形態に係る電界効果トランジスタ１においては、第１のｎ型領域１２１の下側がｐ型半導体層１１に覆われているため、電界効果トランジスタ１がオフ状態のときに、ソース電極１３とドレイン電極１５の間に高い電圧が印加されても、第１のｎ型領域１２１から下方向への電子の移動を第１のｎ型領域１２１とｐ型半導体層１１のヘテロｐｎ接合が抑制できる。このため、電界効果トランジスタ１は高い耐圧を得ることができる。第１のｎ型領域１２１から下方向への電子の移動をより効果的に抑えるためには、アクセプター注入領域１２３も第１のｎ型領域１２１と同様にｐ型半導体層１１上に位置することが好ましい。

【0026】

（電界効果トランジスタの製造方法）
図２（ａ）、（ｂ）、図３（ａ）、（ｂ）は、本発明の実施の形態に係る電界効果トランジスタ１の製造工程の一例を示す垂直断面図である。

【0027】

まず、図２（ａ）に示されるように、第１のｎ型半導体層１０の表層、すなわち層１０２の表層にｐ型半導体層１１を形成する。ｐ型半導体層１１は、例えば、層１０２の表層にエッチングにより形成された窪み１０３内にＣＶＤ法やスパッタ法などによりｐ型半導体を堆積させ、窪み１０３の外側のｐ型半導体を平坦化処理などで除去することにより、形成される。

【0028】

次に、図２（ｂ）に示されるように、面状のイオン注入領域１２５が形成されたｎ型の酸化ガリウム系半導体からなるｎ型半導体基板１２０を第１のｎ型半導体層１０の表層、すなわち層１０２の表層に貼り合わせ、接合する。ここで、ｎ型半導体基板１２０の層１０２の表層に接合される面を接合面１２４とする。

【0029】

まず、貼り合わせる前に、層１０２の上面、すなわち表層側の面と、ｎ型半導体基板１２０の接合面１２４にＣＭＰ（chemical mechanical polishing）、機械研磨などによる平坦化処理を施す。次に、表面活性化接合法により、層１０２の上面と、ｎ型半導体基板１２０の接合面１２４とを真空中で接触させ接合する。例えば、５×１０^－６Ｐａ程度の圧力下の超高真空中チャンバー内において、１．５ｋｅＶのエネルギーで加速したＡｒ原子ビームを照射することにより、層１０２の上面とｎ型半導体基板１２０の接合面１２４の最表面を除去して、それらのダングリングボンドが露出した新生面同士を接触させて接合する。

【0030】

イオン注入領域１２５は、ｎ型半導体基板１２０の接合面１２４から所定の深さの位置に、水素イオンを面状にイオン注入することにより形成される。後述するように、イオン注入領域１２５を分割面としてｎ型半導体基板１２０を分割し、ｎ型半導体基板１２０から分離される層が電界効果トランジスタ１の第２のｎ型半導体層１２となる。そのため、ｎ型半導体基板１２０の接合面１２４からのイオン注入領域１２５の深さは、目的とする第２のｎ型半導体層１２の厚さに応じて決定される。

【0031】

イオン注入領域１２５を形成するためにイオン注入される水素イオンのドーズ量は、例えば、１×１０^１６～１×１０^１８／ｃｍ^２である。また、イオン注入の注入エネルギーは、イオン注入領域１２５の接合面１２４からの深さによって決定される。

【0032】

次に、図３（ａ）に示されるように、第１のｎ型半導体層１０に接合されたｎ型半導体基板１２０をイオン注入領域１２５で分割し、第１のｎ型半導体層１０上に残った部分を第２のｎ型半導体層１２とする。ｎ型半導体基板１２０の分割は、熱処理を施して、イオン注入領域１２５において水素脆化を生じさせることにより行う。

【0033】

ｎ型半導体基板１２０を分割する際の熱処理は、例えば、Ｎ_２又はＡｒ雰囲気下で、４００℃以上、７００℃以下の温度で１～１０分間行われる。なお、熱処理は、減圧下の真空チャンバー内で行われてもよいし、真空チャンバー以外の他の炉内で行われてもよい。

【0034】

ｎ型半導体基板１２０を分割した後には、再度の熱処理を施すことにより、イオン注入や分割の工程において生じた第２のｎ型半導体層１２のダメージを回復することができる。また、ダメージを回復した後には、第２のｎ型半導体層１２の表面にＣＭＰなどの研磨処理を施して平坦化してもよい。

【0035】

次に、図３（ｂ）に示されるように、エッチングマスク２０を用いて、第１のｎ型領域１２１とアクセプター注入領域１２３を形成する領域にそれぞれドナー不純物とアクセプター不純物を選択的にイオン注入して、第１のｎ型領域１２１とアクセプター注入領域１２３を形成する。

【0036】

その後、第２のｎ型半導体層１２上にゲート絶縁膜１６を介してゲート電極１４を形成し、ゲート電極１４の上面と側面を絶縁層１８で覆った後、ソース電極１３を形成する。なお、図１に示されるように、ソース電極１３を形成する前に、第２のｎ型半導体層１２の両側をエッチングにより除去して、メサ形状に加工し、第１のｎ型領域１２１の側面と上面にソース電極１３が接続されるようにしてもよい。

【0037】

（実施の形態の効果）
上記本発明の実施の形態に係る電界効果トランジスタ１によれば、第１のｎ型領域１２１とｐ型半導体層１１のヘテロｐｎ接合を用いて、ソース電極とゲート電極の間に逆バイアスを印加するときの第１のｎ型領域１２１からの電子の下方向への移動を抑えることにより、高い耐圧を実現することができる。また、電界効果トランジスタ１は、高い耐圧を得るためにフィン構造などの微細な構造を必要としないため、低コストかつ量産性に優れる。

【0038】

以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。

【0039】

また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。

【符号の説明】

【0040】

１…電界効果トランジスタ、 １０…第１のｎ型半導体層、 １１…ｐ型半導体層、 １２…第２のｎ型半導体層、 １２１…第１のｎ型領域、 １２２…第２のｎ型領域、 １２３…アクセプター注入領域、 １３…ソース電極、 １４…ゲート電極、 １５…ドレイン電極、 １６…ゲート絶縁膜

【図1】

【図2】

【図3】