特開 2023-151626 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023151626

(43)【公開日】2023-10-16

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03K 5/08 20060101AFI20231005BHJP

【ＦＩ】

H03K5/08 S

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022061349

(22)【出願日】2022-03-31

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】谷口 真悟

(72)【発明者】

【氏名】大森 鉄男

【テーマコード（参考）】

5J039

【Ｆターム（参考）】

5J039BB20

5J039DA09

5J039DA10

5J039KK16

5J039KK17

5J039KK18

5J039MM08

(57)【要約】

【課題】チャタリングの発生を低減できる半導体装置を提供する。
【解決手段】半導体装置は、入力信号が入力される第１入力と、基準信号が入力される第２入力と、第１電位に接続された電流源、第１電位とは異なる第２電位と電流源との間に接続され、入力信号及び基準信号に応じて比較動作を行う第１電流経路部及び第２電流経路部を含む比較段と、を備え、第１電流経路部及び第２電流経路部は、夫々電流源に接続された第１入力回路及び第２入力回路と、夫々第１入力回路及び第２入力回路と第２電位との間に接続された第１負荷回路及び第２負荷回路とを含み、第１入力回路は、互いに並列に接続され、入力信号が入力される第１信号トランジスタ及び基準信号が入力される第１参照トランジスタを含み、第２入力回路は、互いに並列に接続され、入力信号が入力される第２信号トランジスタ及び基準信号が入力される第２参照トランジスタを含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力信号が入力される第１入力と、
基準信号が入力される第２入力と、
第１電位に接続された電流源、前記第１電位とは異なる第２電位と前記電流源との間に接続され、前記入力信号及び前記基準信号に応じて比較動作を行う第１電流経路部及び第２電流経路部を含む比較段と、
を備え、
前記第１電流経路部及び前記第２電流経路部は、夫々前記電流源に接続された第１入力回路及び第２入力回路と、夫々前記第１入力回路及び前記第２入力回路と前記第２電位との間に接続された第１負荷回路及び第２負荷回路とを含み、
前記第１入力回路は、互いに並列に接続され、前記入力信号が入力される第１信号トランジスタ及び前記基準信号が入力される第１参照トランジスタを含み、
前記第２入力回路は、互いに並列に接続され、前記入力信号が入力される第２信号トランジスタ及び前記基準信号が入力される第２参照トランジスタを含む
半導体装置。

【請求項2】

前記第１参照トランジスタのトランジスタサイズは、前記第２参照トランジスタのトランジスタサイズより小さく、
前記第２信号トランジスタのトランジスタサイズは前記第１信号トランジスタのトランジスタサイズより小さい、
請求項１に記載の半導体装置。

【請求項3】

前記第１参照トランジスタのトランジスタサイズは、前記第１信号トランジスタのトランジスタサイズより小さく、
前記第２信号トランジスタのトランジスタサイズは、前記第２参照トランジスタのトランジスタサイズより小さい、
請求項１又は２に記載の半導体装置。

【請求項4】

前記入力信号が小振幅の入力電圧であった場合に、前記比較動作の応答速度が遅い請求項１から請求項３のいずれか一項に記載の半導体装置。

【請求項5】

前記第１負荷回路及び前記第２負荷回路は、電流ミラー回路によって提供される、
請求項１から請求項４のいずれか一項に記載の半導体装置。

【請求項6】

前記第１負荷回路及び前記第２負荷回路の各々は、互いに接続されたゲート及びドレインを有するトランジスタを含む、
請求項１から請求項４のいずれか一項に記載の半導体装置。

【請求項7】

前記第１負荷回路及び前記第２負荷回路の各々は、抵抗器を含む、
請求項１から請求項４のいずれか一項に記載の半導体装置。

【請求項8】

前記基準信号を生成する基準電圧源をさらに含む請求項１から請求項７のいずれか一項に記載の半導体装置。

【請求項9】

前記電流源に電圧を供給する電圧源回路をさらに含む請求項１から請求項８のいずれか一項に記載の半導体装置。

【請求項10】

前記電圧源回路の出力及び前記比較段の出力が入力され、前記比較段の出力に応じて出力信号を出力する出力段をさらに含む請求項９に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

特許文献１は、コンパレータを開示する。このコンパレータは、比較動作中においても入力オフセット電圧の変動を抑えることができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開2017-92655号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＡＤコンバータ、スイッチング電源、監視回路、デルタ－シグマ変調器といった回路は、２つのノードの電圧を比較するコンパレータを用いる。これらの回路におけるコンパレータは、様々な動作環境において動作する。入力信号の様々な波形、例えば、大きな振幅の急峻な波形、大きな振幅のゆっくりとした波形、或いは小さな振幅のゆっくりとした波形が、コンパレータに入力される。ゆっくりとした波形にノイズが重畳されると、コンパレータは、ノイズに応答して、出力にチャタリングを生じることがある。

【0005】

本発明は、チャタリングの発生を低減できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の第１態様に係る半導体装置は、入力信号が入力される第１入力と、基準信号が入力される第２入力と、第１電位に接続された電流源、前記第１電位とは異なる第２電位と前記電流源との間に接続され、前記入力信号及び前記基準信号に応じて比較動作を行う第１電流経路部及び第２電流経路部を含む比較段と、を備え、前記第１電流経路部及び前記第２電流経路部は、夫々前記電流源に接続された第１入力回路及び第２入力回路と、夫々前記第１入力回路及び前記第２入力回路と前記第２電位との間に接続された第１負荷回路及び第２負荷回路とを含み、前記第１入力回路は、互いに並列に接続され、前記入力信号が入力される第１信号トランジスタ及び前記基準信号が入力される第１参照トランジスタを含み、前記第２入力回路は、互いに並列に接続され、前記入力信号が入力される第２信号トランジスタ及び前記基準信号が入力される第２参照トランジスタを含む。

【0007】

この半導体装置によれば、入力信号が第１電流経路部における第１信号トランジスタ、及び第２電流経路部における第２信号トランジスタに入力される。電流源の電流は、入力信号に応答して、第１電流経路部及び第２電流経路部の両方に分流される。電流の分流は、比較段の比較動作の応答速度を遅くし、つまり、ノードの電圧の変化速度を遅くする。これにより、比較段は、短い時間幅の波形（例えば、ノイズ）に対して応答しない。

【発明の効果】

【0008】

上記の態様によれば、チャタリングの発生を低減できる半導体装置を提供できる。

【図面の簡単な説明】

【0009】

【図1】図１は、本発明の一実施の形態に係るコンパレータを概略的に示す回路図である。

【図2】図２（ａ）及び図２（ｂ）は、本発明の一実施の形態に係るコンパレータの出力のための論理回路を示す回路図である。

【図3】図３は、第１参照トランジスタ及び第２信号トランジスタを備えないコンパレータを示す回路図である。

【図4】図４は、図３に示されたコンパレータの回路シュミュレーション結果を示すグラフである。

【図5】図５は、本発明の一実施の形態に係るコンパレータの回路シュミュレーション結果を示すグラフである。

【発明を実施するための形態】

【0010】

以下、図面を参照して本発明を実施するための各実施の形態を説明する。引き続く説明において、同一又は類似の部分には、同一又は類似の符号を付して重複する説明を回避する。

【0011】

図１は、本発明の実施の形態に係るコンパレータを概略的に示す回路図である。図１において、コンパレータを構成するトランジスタは、単なる例示として電界効果トランジスタの回路記号で描かれている。電界効果トランジスタは、ソース電極、ドレイン電極及びゲート電極を有し、これらは回路図内のトランジスタ共通に、それぞれ、「Ｓ」、「Ｄ」及び「Ｇ」として参照される。

【0012】

コンパレータ１１は、入力電圧を受ける第１入力１３、基準電圧を受ける第２入力１５、及び比較段１７を含む。

【0013】

比較段１７は、出力１８、電流源１９、第１電流経路部２１及び第２電流経路部２３を含む。第１電流経路部２１及び第２電流経路部２３は、電流源１９に接続されて、電流源１９の電流は、第１電流経路部２１及び第２電流経路部２３に分かれて流れる。

【0014】

第１電流経路部２１及び電流源１９は、第１電位ＶＨ（例えば電源電位）と第１電位ＶＨと異なる第２電位ＶＬ（例えば、接地電位）との間に直列に接続され、第２電流経路部２３及び電流源１９は、第１電位ＶＨと第２電位ＶＬとの間に直列に接続される。具体的には、電流源１９は、第１電位ＶＨと比較段１７の中間ノードＭＮとの間に接続されている。第１電流経路部２１及び第２電流経路部２３は、第２電位ＶＬと比較段１７の中間ノードＭＮとの間に並列に接続されている。

【0015】

第１電流経路部２１は、第１入力回路２５及び第１負荷回路２６を含み、第１入力回路２５及び第１負荷回路２６は、順に、電流源１９から第２電位ＶＬの方向に直列に接続されている。第１入力回路２５は、並列に接続された複数のトランジスタ、本実施例では、第１信号トランジスタ２５ｓ及び第１参照トランジスタ２５ｒを含むことができる。第１信号トランジスタ２５ｓ及び第１参照トランジスタ２５ｒの各々は、第１負荷回路２６に直列に接続されている。

【0016】

第２電流経路部２３は、第２入力回路２７及び第２負荷回路２８を含み、第２入力回路２７及び第２負荷回路２８は、順に、電流源１９から第２電位ＶＬの方向に直列に接続されている。第２入力回路２７は、並列に接続された複数のトランジスタ、本実施例では、第２信号トランジスタ２７ｓ及び第２参照トランジスタ２７ｒを含むことができる。第２信号トランジスタ２７ｓ及び第２参照トランジスタ２７ｒの各々は、第２負荷回路２８に直列に接続されている。

【0017】

電流源１９、第１入力回路２５及び第２入力回路２７は、中間ノードＭＮにおいて互いに接続される。比較段１７は、後述する差動増幅段と異なる回路接続を有する。

【0018】

第１参照トランジスタ２５ｒのトランジスタサイズ（Ｗ_Ｒ１／Ｌ_Ｒ１）は、第２参照トランジスタ２７ｒのトランジスタサイズ（Ｗ_Ｒ２／Ｌ_Ｒ２）より小さく、また、第２信号トランジスタ２７ｓのトランジスタサイズ（Ｗ_Ｓ２／Ｌ_Ｓ２）は、第１信号トランジスタ２５ｓのトランジスタサイズ（Ｗ_Ｓ１／Ｌ_Ｓ１）より小さい。ここで、トランジスタのサイズ（又はトランジスタサイズ）は、電界効果トランジスタのトランジスタ幅（Ｗ）と該電界効果トランジスタのトランジスタ長（Ｌ）との比（Ｗ／Ｌ）によって規定される。

【0019】

また、第１参照トランジスタ２５ｒのトランジスタサイズ（Ｗ_Ｒ１／Ｌ_Ｒ１）は、第１信号トランジスタ２５ｓのトランジスタサイズ（Ｗ_Ｓ１／Ｌ_Ｓ１）より小さい。また、第２信号トランジスタ２７ｓのトランジスタサイズ（Ｗ_Ｓ２／Ｌ_Ｓ２）は、第２参照トランジスタ２７ｒのトランジスタサイズ（Ｗ_Ｒ２／Ｌ_Ｒ２）より小さい。

【0020】

第１信号トランジスタ２５ｓ及び第２信号トランジスタ２７ｓは、第１入力１３からの入力信号ＳＩＮに応答して動作する。第１参照トランジスタ２５ｒ及び第２参照トランジスタ２７ｒは、第２入力１５からの基準信号ＳＲＥＦに応答して動作する。入力信号ＳＩＮが入力される第１信号トランジスタ２５ｓ及び第２信号トランジスタ２７ｓと、基準信号ＳＲＥＦが入力される第１参照トランジスタ２５ｒ及び第２参照トランジスタ２７ｒによって、入力信号ＳＩＮ及び基準信号ＳＲＥＦに応じた比較動作を行う。

【0021】

このコンパレータ１１によれば、第１入力１３からの入力信号ＳＩＮが、第１電流経路部２１における第１信号トランジスタ２５ｓ、及び第２電流経路部２３における第２信号トランジスタ２７ｓに与えられる。また、第２入力１５からの基準信号ＳＲＥＦが、第１電流経路部２１における第１参照トランジスタ２５ｒ、及び第２電流経路部２３における第２参照トランジスタ２７ｒに与えられる。電流源１９に流れる電流は、第１入力１３からの入力信号ＳＩＮ及び第２入力１５からの基準信号ＳＲＥＦに応答して、第１電流経路部２１及び第２電流経路部２３に分かれて流れる。この分流により、比較段１７内のノードの電圧の変化速度を遅くする。これにより、比較段１７は、短い時間幅の波形、例えば、ノイズに対して応答しにくくなる。つまり、ノイズに対して比較動作をしにくくなる。

【0022】

具体的には、第１電流経路部２１における第１信号トランジスタ２５ｓ、及び第２電流経路部２３における第２信号トランジスタ２７ｓは、共に、第１入力１３からの入力信号ＳＩＮに応答して動作し、第１電流経路部２１における第１参照トランジスタ２５ｒ、及び第２電流経路部２３における第２参照トランジスタ２７ｒは、共に、第２入力１５からの基準信号ＳＲＥＦに応答して動作する一方で、電流源１９が、第１電流経路部２１及び第２電流経路部２３に流れる総電流量を規定している。第１入力１３からの入力信号ＳＩＮに応答して動作する第１信号トランジスタ２５ｓ及び第２信号トランジスタ２７ｓへの分流は、第１電流経路部２１及び第２電流経路部２３の一方に流れる電流量を減らす。また、第２入力１５からの信号ＳＲＥＦに応答して動作する第１参照トランジスタ２５ｒ及び第２参照トランジスタ２７ｒへの分流は、第１電流経路部２１及び第２電流経路部２３の一方に流れる電流量を減らす。この第１電流経路部及び第２電流経路部に流れる電流量の減少は、比較段１７のノードにおける電圧波形の変化を遅くする。電圧波形の変化の遅延は、第１信号トランジスタ２５ｓ及び第２信号トランジスタ２７ｓに入力する信号波形上に重畳されるノイズ、例えば、小さい振幅のスパイク状ノイズに対して、比較段１７が応答することを妨げる。つまり、入力する信号波形状にノイズが重畳しても、比較段１７がそのノイズに応じて比較動作をすることを妨げる。

【0023】

第１参照トランジスタ２５ｒ及び第２参照トランジスタ２７ｒは、第２入力１５からの基準信号ＳＲＥＦを受けているため、比較段１７における電流量の変化は、第１入力１３からの入力信号ＳＩＮに応答する動作によって引き起こされる。また、比較段１７における総電流量は、電流源１９により決まり、第１信号トランジスタ２５ｓ、第２信号トランジスタ２７ｓ、第１参照トランジスタ２５ｒ及び第２参照トランジスタ２７ｒのそれぞれのトランジスタサイズによって分流される。トランジスタサイズによる分流については後述する。

【0024】

再び図１を参照すると、コンパレータ１１は、基準電圧源２９を更に含む。基準電圧源２９は、基準電圧を有する基準信号ＳＲＥＦを生成する。第１参照トランジスタ２５ｒ及び第２参照トランジスタ２７ｒは、基準電圧源２９からの基準信号ＳＲＥＦを受ける。基準電圧源２９は、例えば定電圧を生成するバンドギャップ回路、又は抵抗分圧回路を含むことができる。

【0025】

コンパレータ１１は、比較段１７の出力１８からの信号ｏｐｍを受ける出力段３１を更に含む。出力段３１は、比較段１７の出力１８からの信号を増幅するように構成されることができる。出力段３１は、比較段１７の出力１８に接続された入力３１ａ、及び出力３１ｂを有する。

【0026】

コンパレータ１１は、出力段３１からの出力信号ｏｕｔｎを論理レベルの信号に変換する論理回路３３を含み、論理回路３３は、例えばインバータ回路といった論理ゲート、又はシュミットトリガー回路といったヒステリシス回路を含むことができ、図２（ａ）及び図２（ｂ）は、それぞれ、ＣＭＯＳ回路として提供されるインバータ回路３５ａ又はシュミットトリガー回路３５ｂを示し、これらの回路は、論理回路３３として動作可能である。

【0027】

コンパレータ１１は、電圧源回路３７を含み、電圧源回路３７は、電流源３７ａ及び負荷回路３７ｂを含むことができる。負荷回路３７ｂは、例えば電流ミラー回路を構成できるように接続された１又は複数のトランジスタを含む。電流源３７ａは、定電流ＩＢを生成する。

【0028】

比較段１７では、第１負荷回路２６及び第２負荷回路２８は、電流ミラー回路、互いに接続されたゲート及びドレインを有するトランジスタ（ダイオード接続されたトランジスタ）、及び抵抗体の少なくともいずれか一つ（具体的には、いずれか一つ、いずれか二つ、又は全て）を含む。

【0029】

具体的には、図１に示されるように、第１負荷回路２６及び第２負荷回路２８は、電流ミラー回路ＣＭ０によって構成されることができる。このコンパレータ１１によれば、比較段１７の負荷に電流ミラー回路ＣＭ０を適用できる。電流ミラー回路ＣＭ０は、第２電流経路部２３の第２信号トランジスタ２７ｓの電流の変化を第１電流経路部２１に伝達できる。

【0030】

また、第１負荷回路２６及び第２負荷回路２８の各々は、互いに接続されたゲート及びドレインを有するトランジスタを含むことができる。引き続く説明において、「ダイオード接続されたトランジスタ」として参照する）を含むことができ、このトランジスタの導電型は、第１入力回路２５及び第２入力回路２７内のトランジスタの導電型と異なる。このコンパレータ１１によれば、ダイオード接続されたトランジスタを比較段１７の負荷に適用できる。

【0031】

さらに、第１負荷回路２６及び第２負荷回路２８の各々は、抵抗器を含むことができ、抵抗器は、トランジスタのソースＳ及びドレインＤのための半導体導電領域、ゲート電極（Ｇ）のためのゲート導電層、並びに専用に準備された抵抗層の少なくともいずれか一つを含む。このコンパレータ１１によれば、比較段１７の負荷に抵抗器を適用できる。

【0032】

引き続き、図１に示されたコンパレータ１１内のトランジスタの接続を説明する。

【0033】

比較段１７は、電流源１９として動作するように構成された第１導電型（例えばｐ型）トランジスタ（Ｐ０）を含み、トランジスタ（Ｐ０）では、ソースＳは第２電位ＶＨに接続され、ゲートＧは、電圧源回路３７からの信号ｖｂを受け、ドレインＤは、第１電流経路部２１の第１入力回路２５内の並列接続された第１導電型トランジスタ（Ｐ１Ｍ、Ｐ２Ｐ）のソースＳに接続される。並列接続されたトランジスタ（Ｐ１Ｍ、Ｐ２Ｐ）のドレインＤは、第１負荷回路２６の第２導電型（例えばｎ型）トランジスタ（Ｎ１）のドレインＤに接続される。

【0034】

また、トランジスタ（Ｐ０）のドレインＤは、第２電流経路部２３の第２入力回路２７内の並列接続された第１導電型トランジスタ（Ｐ２Ｍ、Ｐ１Ｐ）のソースＳに接続される。並列接続トランジスタ（Ｐ２Ｍ、Ｐ１Ｐ）のドレインＤは、第２負荷回路２８の第２導電型トランジスタ（Ｎ０）のドレインＤ及びゲートＧに接続される。トランジスタ（Ｎ０）及びトランジスタ（Ｎ１）は電流ミラー回路ＣＭ０を構成する。トランジスタ（Ｎ０、Ｎ１）のソースＳは、第２電位ＶＬに接続される。ノード（ｏｐｐ）は、第２電流経路部２３に流れる電流量を第２電流経路部２１の第１負荷回路２６に伝える。

【0035】

出力段３１は、第２導電型トランジスタ（Ｎ２）を含む。トランジスタ（Ｎ２）のゲートＧは比較段１７の出力１８に接続されて、出力信号（ｏｐｍ）を受ける。トランジスタ（Ｎ２）のソースＳは、第２電位ＶＬに接続され、トランジスタ（Ｎ２）のドレインＤは、第２導電型トランジスタ（Ｐ４）のドレインＤに接続される。トランジスタ（Ｐ４）のソースＳは、第１電位ＶＨに接続され、トランジスタ（Ｐ４）のゲートＧは、電圧源回路３７からの信号ｖｂを受けている。

【0036】

電圧源回路３７は、定電流ＩＢを生成する電流源３７ａ及び第１導電型トランジスタ（Ｐ３）を含み、電流源３７ａはトランジスタ（Ｐ３）のドレインＤ及びゲートＧに接続され、トランジスタ（Ｐ３）のソースＳは、第１電位ＶＨに接続されている。トランジスタ（Ｐ３）のゲートＧは、信号ｖｂを提供する。トランジスタ（Ｐ３）は、トランジスタ（Ｐ０）と電流ミラー回路ＣＭ１を構成し、トランジスタ（Ｐ４）と電流ミラー回路ＣＭ２を構成する。

【0037】

図１を参照すると、第１信号トランジスタ２５ｓ、第１参照トランジスタ２５ｒ、第２信号トランジスタ２７ｓ、及び第２参照トランジスタ２７ｒの各々は、ｐ型ＭＯＳトランジスタである。本実施の形態は、これに限定されることなく、コンパレータ１１が、ｎ型ＭＯＳトランジスタの第１信号トランジスタ２５ｓ、第１参照トランジスタ２５ｒ、第２信号トランジスタ２７ｓ、及び第２参照トランジスタ２７ｒを含む。

【0038】

トランジスタサイズによる分流について説明する。既に説明したように、第１信号トランジスタ２５ｓのトランジスタサイズ（Ｗ_Ｓ１／Ｌ_Ｓ１）は、第２信号トランジスタ２７ｓのトランジスタサイズ（Ｗ_Ｓ２／Ｌ_Ｓ２）より大きく設定される。

【0039】

第２信号トランジスタ２７ｓのトランジスタサイズ（Ｗ_Ｓ２／Ｌ_Ｓ２）に対する第１信号トランジスタ２５ｓのトランジスタサイズ（Ｗ_Ｓ１／Ｌ_Ｓ１）のサイズ比（Ｗ_Ｓ１／Ｌ_Ｓ１）／（Ｗ_Ｓ２／Ｌ_Ｓ２）は、第１電流経路部２１及び第２電流経路部２３のそれぞれにおける入力信号ＳＩＮに対する分流の比率を決める。

【0040】

また、第１参照トランジスタ２５ｒのトランジスタサイズ（Ｗ_Ｒ１／Ｌ_Ｒ１）に対する第２参照トランジスタ２７ｒ（Ｗ_Ｒ２／Ｌ_Ｒ２）のトランジスタサイズのサイズ比によっても、第１電流経路部２１及び第２電流経路部２３のそれぞれにおける分流の比率を決めることができる。第１電流経路部２１の第１参照トランジスタ２５ｒを設けることで、第２電流経路部２３の第２信号トランジスタ２７ｓ及び第２参照トランジスタ２７ｒとの回路の対称性を補償することができる。また、第２参照トランジスタ２７ｒのトランジスタサイズ（Ｗ_Ｒ２／Ｌ_Ｒ２）は第１参照トランジスタ２５ｒのトランジスタサイズ（Ｗ_Ｒ１／Ｌ_Ｒ１）より大きく設定される。

【0041】

第２信号トランジスタ２７ｓが第２電流経路部２３に設けられると共に第１参照トランジスタ２５ｒが第１電流経路部２１に設けられる比較段１７では、電流源１９の固定の電流量が、入力信号ＳＩＮに応じて、第１電流経路部２１及び第２電流経路部２３に、分流の比率に従って分かれる。分流の比率は、例えば比較段１７の比較動作の応答速度を変化させる。第１電流経路部２１の第１信号トランジスタ２５ｓのトランジスタサイズに対する、第２電流経路部２３の第２信号トランジスタ２７ｓのトランジスタサイズを大きくしていくと、比較動作の応答速度が遅くなり、比較段１７のノードにおける電圧波形の変化を遅くすることができる。

【0042】

比較段１７の第１入力回路２５及び第２入力回路２７のトランジスタのトランジスタサイズは、例として、以下のように設定されることができる。第１信号トランジスタ２５ｓのトランジスタサイズ（Ｗ_Ｓ１／Ｌ_Ｓ１）が第２参照トランジスタ２７ｒのトランジスタサイズ（Ｗ_Ｒ２／Ｌ_Ｒ２）と同じである。第２信号トランジスタ２７ｓのトランジスタサイズ（Ｗ_Ｓ２／Ｌ_Ｓ２）が第１参照トランジスタ２５ｒのトランジスタサイズ（Ｗ_Ｒ１／Ｌ_Ｒ１）と同じである。

【0043】

図３、図４及び図５を参照しながら、コンパレータ１１、４１の動作を説明する。図４及び図５のグラフにおける参照符号を以下に示す。
Ｉｐ１ｍ：トランジスタ（Ｐ１Ｍ）のドレイン電流(Ｉｄｓ)
Ｉｐ１ｐ：トランジスタ（Ｐ１Ｐ）のドレイン電流(Ｉｄｓ)
Ｉｐ２ｍ：トランジスタ（Ｐ２Ｍ）のドレイン電流(Ｉｄｓ)
Ｉｐ２ｐ：トランジスタ（Ｐ２Ｐ）のドレイン電流(Ｉｄｓ)
Ｉｐ０：比較段の電流源の電流
Ｖｒｅｆ：コンパレータの基準電圧値

【0044】

図３は、第１参照トランジスタ２５ｒ及び第２信号トランジスタ２７ｓを備えないコンパレータ４１を示す回路図である。図４においては、理解を容易にするために、可能な場合には、差動増幅段Ａ０、出力段Ａ２、及び論理ゲートＸ０において回路記号及びノードに、図１の回路に対応する回路記号及びノードの参照符号を付して、重複する説明を省略する。

【0045】

図４の（ａ）部は、大振幅の入力電圧Ｖｉｎ（基準電圧Ｖｒｅｆと入力電圧Ｖｉｎの振幅との差Ｖｐｐが大きい）を受けたコンパレータ４１の出力ＯＵＴの電圧波形を示す。コンパレータ４１の差動増幅段Ａ０は、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆを横切ることを検知して、出力ＯＵＴが、速やかに変化している。

【0046】

図４の（ｂ）部は、小振幅の入力電圧Ｖｉｎ（基準電圧Ｖｒｅｆと入力電圧Ｖｉｎの振幅との差Ｖｐｐが小さい）を受けたコンパレータ４１の出力ＯＵＴの電圧波形を示す。小振幅の入力電圧Ｖｉｎは、コンパレータ４１に入力されるノイズを模している。コンパレータ４１は、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆを横切る期間に、出力ＯＵＴが速やかに変化している。出力ＯＵＴは、矩形状のパルス波形を示す。

【0047】

図４の（ｃ）部は、小振幅の入力電圧Ｖｉｎを受けたコンパレータ４１の差動増幅段Ａ０の２つの電流経路を流れるそれぞれの電流（トランジスタのドレイン電流）を示す。

【0048】

図５の（ａ）部は、図４（ｂ）に示された小振幅の入力電圧Ｖｉｎを受けたコンパレータ１１の出力ＯＵＴの電圧波形を示す。コンパレータ１１の信号入力は、時間経過に伴って三角形の形状で変化する入力電圧Ｖｉｎを受ける。入力電圧Ｖｉｎは、三角形の頂点に対応するピーク電圧値、及び基準電圧値Ｖｒｅｆを示す破線が三角形を横切る区間によって特徴付けられる。図５の（ａ）部の波形を参照すると、入力波電圧Ｖｉｎが基準電圧Ｖｒｅｆを横切る交差期間Ｔ_ＩＮＴにおいて、出力ＯＵＴは変化しない。これは、コンパレータ１１がノイズを模した入力に応答せずに、チャタリングの生成を防止できることを示す。コンパレータ１１は、図５の（ａ）部の波形より大きなあるピーク電圧値、及び／又は図５の（ａ）部の波形より幅広いある交差を有する別の入力電圧に応答して、出力ＯＵＴを変化させる。

【0049】

チャタリング防止の観点では、異なるピーク電圧値を有しノイズを模擬する複数の三角形の入力電圧をコンパレータ１１に与えて、コンパレータ１１の出力ＯＵＴが反転するピーク電圧値（これを「反転電圧値」として参照する）と基準電圧源２９の基準電圧値Ｖｒｅｆとの差電圧が、コンパレータ１１の設計に役に立つ。

【0050】

また、コンパレータ１１は、図４（ａ）に示された大振幅の入力電圧Ｖｉｎを受けた場合は、入力電圧に応答して、図４（ａ）に示された出力電圧波形を生成できる。

【0051】

図５の（ｂ）部は、コンパレータ１１のトランジスタ（Ｐ１Ｐ及びＰ１Ｍ）における電流の分流を示し、図５の（ｃ）部は、コンパレータ１１のトランジスタ（Ｐ２Ｐ及びＰ２Ｍ）における電流の分流を示す。

【0052】

コンパレータ１１の設計に係る様々な回路シミュレーションの結果に基づき、以下のような例示的な設計指針が提供される。

【0053】

第１参照トランジスタ２５ｒのトランジスタサイズ（Ｗ_Ｒ１／Ｌ_Ｒ１）と第１信号トランジスタ２５ｓのトランジスタサイズ（Ｗ_Ｓ１／Ｌ_Ｓ１）のサイズ比（Ｗ_Ｓ１／Ｌ_Ｓ１）：（Ｗ_Ｒ１／Ｌ_Ｒ１）は、例えば１：３である。このとき、第１参照トランジスタ２５ｒに流れる電流量と第１信号トランジスタ２５ｓに流れる電流量の分流比を、１：３とすることができる。

【0054】

第２信号トランジスタ２７ｓのトランジスタサイズ（Ｗ_Ｓ２／Ｌ_Ｓ２）と第２参照トランジスタ２７ｒのトランジスタサイズ（Ｗ_Ｒ２／Ｌ_Ｒ２）のサイズ比（Ｗ_Ｒ２／Ｌ_Ｒ２）：（Ｗ_Ｓ２／Ｌ_Ｓ２）は、例えば１：３である。このとき、第２信号トランジスタ２７ｓに流れる電流量と第２参照トランジスタ２７ｒに流れる電流量の分流比を、１：３とすることができる。

【0055】

このコンパレータ１１によれば、第１電流経路部２１及び第２電流経路部２３の各々におけるトランジスタのサイズ比は、第１電流経路部２１及び第２電流経路部２３の各々における電流量の分流比を規定する。

【0056】

コンパレータ１１の設計に係る様々な回路シミュレーションの結果に基づき、以下のような例示的な別の設計指針が提供される。

【0057】

第２信号トランジスタ２７ｓのトランジスタサイズ（Ｗ_Ｓ２／Ｌ_Ｓ２）と第１信号トランジスタ２５ｓのトランジスタサイズ（Ｗ_Ｓ１／Ｌ_Ｓ１）のサイズ比（Ｗ_Ｓ１／Ｌ_Ｓ１）：（Ｗ_Ｓ２／Ｌ_Ｓ２）は、例えば、３：１である。このとき、第２信号トランジスタ２７ｓに流れる電流量と第１信号トランジスタ２５ｓに流れる電流量の分流比は、３：１とすることができる。

【0058】

第１参照トランジスタ２５ｒのトランジスタサイズ（Ｗ_Ｒ１／Ｌ_Ｒ１）と第２参照トランジスタ２７ｒのトランジスタサイズ（Ｗ_Ｒ２／Ｌ_Ｒ２）のサイズ比（Ｗ_Ｒ２／Ｌ_Ｒ２）：（Ｗ_Ｒ１／Ｌ_Ｒ１）は、例えば、１：３である。このとき、第１参照トランジスタ２５ｒに流れる電流量と第２参照トランジスタ２７ｒに流れる電流量の分流比は、１：３とすることができる。

【0059】

このコンパレータ１１によれば、第１入力１３（入力信号入力）に係るトランジスタ及び第２入力１５（参照入力）に係るトランジスタの各々におけるサイズ比は、電流源１９からの電流における信号入力に係るトランジスタ及び参照入力に係るトランジスタの電流量の分流比を規定する。

【0060】

以上説明したように、上記の実施の態様によれば、入力信号が第１電流経路部における第１信号トランジスタ及び第２電流経路部における第２信号トランジスタに入力され、電流源の電流が入力信号に応答して、第１電流経路部及び第２電流経路部の両方に分流されるため、比較段の比較動作の応答速度を遅くし、つまり、ノードの電圧の変化速度を遅くする。従って、比較段はノイズ等の短い時間幅の波形に対して応答せず、チャタリングの発生を低減できるコンパレータを提供できる。

【0061】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0062】

１１・・・コンパレータ、１３・・・第１入力、１５・・・第２入力、１７・・・比較段、１９・・・電流源、２１・・・第１電流経路部、２３・・・第２電流経路部、２５・・・第１入力回路、２５ｒ・・・第１参照トランジスタ、２５ｓ・・・第１信号トランジスタ、２６・・・第１負荷回路、２７・・・第２入力回路、２７ｒ・・・第２参照トランジスタ、２７ｓ・・・第２信号トランジスタ、２８・・・第２負荷回路、２９・・・基準電圧源、３１・・・出力段、３１ａ・・・入力、３１ｂ・・・出力、３３・・・論理回路、３５ａ・・・インバータ回路、３５ｂ・・・シュミットトリガー回路、３７・・・電圧源回路、３７ａ・・・電流源、３７ｂ・・・負荷回路、４１・・・コンパレータ、ＣＭ０、ＣＭ１、ＣＭ２・・・電流ミラー回路、Ｄ・・・ドレイン、Ｇ・・・ゲート、Ｓ・・・ソース、ＯＵＴ・・・出力、ＳＩＮ・・・入力信号、ＳＲＥＦ・・・基準信号、ＶＨ・・・第１電位、ＶＬ・・・第２電位、Ｖｉｎ・・・入力電圧、Ｖｒｅｆ・・・基準電圧（基準電圧値）、ｖｂ・・・信号（電圧信号）。

【図1】

【図2】

【図3】

【図4】

【図5】