特開 2023-152557 差動増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023152557

(43)【公開日】2023-10-17

(54)【発明の名称】差動増幅回路

(51)【国際特許分類】

   H03F 3/45 20060101AFI20231010BHJP

【ＦＩ】

H03F3/45

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022062676

(22)【出願日】2022-04-04

(71)【出願人】

【識別番号】000006507

【氏名又は名称】横河電機株式会社

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100169823

【弁理士】

【氏名又は名称】吉澤 雄郎

(74)【代理人】

【識別番号】100202326

【弁理士】

【氏名又は名称】橋本 大佑

(72)【発明者】

【氏名】魚津 悠介

(72)【発明者】

【氏名】桑原 啓輔

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA12

5J500AC11

5J500AC65

5J500AF01

5J500AF10

5J500AH10

5J500AH19

5J500AH25

5J500AK05

5J500AK12

5J500AK18

5J500AK47

5J500AM21

5J500AT01

5J500DN01

5J500DN22

5J500DP01

(57)【要約】

【課題】ＰＢＴＩによる差動増幅回路の特性変動を抑制可能な差動増幅回路を提供する。
【解決手段】本開示に係る差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２と、電圧検出回路１３と、電圧シフト回路１４と、を備え、電圧シフト回路１４は、第１バックゲートの電位が第１ゲートの電位よりも第１ドレイン側に位置しないように、かつ第２バックゲートの電位が第２ゲートの電位よりも第２ドレイン側に位置しないように、第１バックゲート及び第２バックゲートに対して同一の電位を印加する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタの第１ゲート及び前記第２ＭＯＳトランジスタの第２ゲートに接続されている電圧検出回路と、
入力側で前記電圧検出回路に接続され、出力側で前記第１ＭＯＳトランジスタの第１バックゲート及び前記第２ＭＯＳトランジスタの第２バックゲートに接続されている電圧シフト回路と、
を備え、
前記電圧シフト回路は、前記第１バックゲートの電位が前記第１ゲートの電位よりも前記第１ＭＯＳトランジスタの第１ドレイン側に位置しないように、かつ前記第２バックゲートの電位が前記第２ゲートの電位よりも前記第２ＭＯＳトランジスタの第２ドレイン側に位置しないように、前記第１バックゲート及び前記第２バックゲートに対して同一の電位を印加する、
差動増幅回路。

【請求項2】

請求項１に記載の差動増幅回路であって、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
前記電圧シフト回路は、前記第１バックゲートの電位が前記第１ゲートの電位以上となり、かつ前記第２バックゲートの電位が前記第２ゲートの電位以上となるように、前記第１バックゲート及び前記第２バックゲートに対して同一の電位を印加する、
差動増幅回路。

【請求項3】

請求項２に記載の差動増幅回路であって、
前記電圧シフト回路は、前記第１バックゲート及び前記第２バックゲートに接続されている第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタ及び前記電圧検出回路に接続されている第４ＭＯＳトランジスタと、を有する、
差動増幅回路。

【請求項4】

請求項３に記載の差動増幅回路であって、
前記第３ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記第４ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第３ＭＯＳトランジスタの第３ソースが、前記第１バックゲート及び前記第２バックゲートに接続され、
前記第４ＭＯＳトランジスタの第４ソースが、前記電圧検出回路に接続され、
前記第３ＭＯＳトランジスタの第３ゲート及び第３ドレイン、並びに前記第４ＭＯＳトランジスタの第４ゲート及び第４ドレインが互いに接続されている、
差動増幅回路。

【請求項5】

請求項２に記載の差動増幅回路であって、
前記電圧シフト回路は、電流源と、一端が前記電流源並びに前記第１バックゲート及び前記第２バックゲートに接続され、他端が前記電圧検出回路に接続されている抵抗と、を有する、
差動増幅回路。

【請求項6】

請求項２乃至５のいずれか１項に記載の差動増幅回路であって、
前記電圧検出回路は、ＮＭＯＳトランジスタである第５ＭＯＳトランジスタ及び第６ＭＯＳトランジスタを有し、
前記第１ゲートは、前記第５ＭＯＳトランジスタの第５ゲートに接続され、
前記第２ゲートは、前記第６ＭＯＳトランジスタの第６ゲートに接続され、
前記第５ＭＯＳトランジスタの第５ソース及び前記第６ＭＯＳトランジスタの第６ソースが互いに接続されている、
差動増幅回路。

【請求項7】

請求項２乃至５のいずれか１項に記載の差動増幅回路であって、
前記電圧シフト回路は、前記第１バックゲートの電位が前記第１ゲートの電位及び前記第１ＭＯＳトランジスタの第１ソースの電位以上となり、かつ前記第２バックゲートの電位が前記第２ゲートの電位及び前記第２ＭＯＳトランジスタの第２ソースの電位以上となるように、前記第１バックゲート及び前記第２バックゲートに対して同一の電位を印加する、
差動増幅回路。

【請求項8】

請求項１に記載の差動増幅回路であって、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
前記電圧シフト回路は、前記第１バックゲートの電位が前記第１ゲートの電位以下となり、かつ前記第２バックゲートの電位が前記第２ゲートの電位以下となるように、前記第１バックゲート及び前記第２バックゲートに対して同一の電位を印加する、
差動増幅回路。

【請求項9】

請求項８に記載の差動増幅回路であって、
前記電圧シフト回路は、前記第１バックゲートの電位が前記第１ゲートの電位及び前記第１ＭＯＳトランジスタの第１ソースの電位以下となり、かつ前記第２バックゲートの電位が前記第２ゲートの電位及び前記第２ＭＯＳトランジスタの第２ソースの電位以下となるように、前記第１バックゲート及び前記第２バックゲートに対して同一の電位を印加する、
差動増幅回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、差動増幅回路に関する。

【背景技術】

【0002】

従来、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタを用いた差動増幅回路に関する技術が知られている。例えば、特許文献１には、ＭＯＳトランジスタを有する増幅器が開示されている。このような増幅器は、２つのＭＯＳトランジスタのバックゲートに互いに逆相となる所定の電圧を印加することで基板バイアス効果を利用し、立ち上がり時間及び立ち下がり時間を短縮することができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５８７１５９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＭＯＳトランジスタにおいて、通常であれば、バックゲート電位は、他の３つの端子の電位よりも高くなるか、又は低くなる。しかしながら、ＭＯＳトランジスタのソースとバックゲートとの間の電位差により生じる基板バイアス効果を避けるために、バックゲートをソースに接続した状態でＭＯＳトランジスタを差動増幅回路に用いることがある。この場合、動作状態によっては、ＭＯＳトランジスタのゲート電位がバックゲート電位を高電位側又は低電位側に超えることがある。

【0005】

このような状態になると、ＰＢＴＩ（Positive Bias Temperature Instability）という現象が発生し、ＭＯＳトランジスタの特性が変化して、差動増幅回路の特性が変動してしまうという問題があった。特許文献１に記載の増幅器では、このようなＰＢＴＩによる差動増幅回路の特性変動を抑制することについて十分に考慮されていなかった。

【0006】

本開示は、ＰＢＴＩによる差動増幅回路の特性変動を抑制可能な差動増幅回路を提供することを目的とする。

【課題を解決するための手段】

【0007】

幾つかの実施形態に係る差動増幅回路は、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタの第１ゲート及び前記第２ＭＯＳトランジスタの第２ゲートに接続されている電圧検出回路と、入力側で前記電圧検出回路に接続され、出力側で前記第１ＭＯＳトランジスタの第１バックゲート及び前記第２ＭＯＳトランジスタの第２バックゲートに接続されている電圧シフト回路と、を備え、前記電圧シフト回路は、前記第１バックゲートの電位が前記第１ゲートの電位よりも前記第１ＭＯＳトランジスタの第１ドレイン側に位置しないように、かつ前記第２バックゲートの電位が前記第２ゲートの電位よりも前記第２ＭＯＳトランジスタの第２ドレイン側に位置しないように、前記第１バックゲート及び前記第２バックゲートに対して同一の電位を印加する。

【0008】

これにより、ＰＢＴＩによる差動増幅回路の特性変動を抑制可能である。差動増幅回路は、所定条件を満たすように、第１バックゲート及び第２バックゲートに対して同一の電位を印加する電圧シフト回路を有する。これにより、差動増幅回路は、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタにおいてゲート電位とバックゲート電位との高低関係が通常の関係と逆転することを回避可能である。差動増幅回路は、入力平衡状態及び入力非平衡状態のいずれの場合であっても、ゲート電位とバックゲート電位との間の逆転を回避可能である。差動増幅回路は、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタにおいて、ゲート電位がバックゲート電位を高電位側又は低電位側に超えることを回避可能である。したがって、差動増幅回路は、ＰＢＴＩの発生を回避可能であり、差動増幅回路の特性変動を抑制可能である。結果として、差動増幅回路のデバイスとしての信頼性が向上する。

【0009】

一実施形態における差動増幅回路では、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、前記電圧シフト回路は、前記第１バックゲートの電位が前記第１ゲートの電位以上となり、かつ前記第２バックゲートの電位が前記第２ゲートの電位以上となるように、前記第１バックゲート及び前記第２バックゲートに対して同一の電位を印加してもよい。

【0010】

これにより、差動増幅回路は、ソースからドレインに向けて電流が流れ、かつ通常であればバックゲート電位が他の３つの端子の電位以上となるような回路系を用いて動作を実行可能である。差動増幅回路は、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタにおいて、ゲート電位がバックゲート電位よりも高い状態になることを回避可能である。したがって、差動増幅回路は、バックゲート電位がゲート電位以上となる状態とすることができ、ＰＢＴＩの発生を回避可能である。結果として、差動増幅回路の特性変動を抑制することが可能である。

【0011】

一実施形態における差動増幅回路では、前記電圧シフト回路は、前記第１バックゲート及び前記第２バックゲートに接続されている第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタ及び前記電圧検出回路に接続されている第４ＭＯＳトランジスタと、を有してもよい。

【0012】

これにより、差動増幅回路は、電圧検出回路で検出した入力レベルを、ＭＯＳトランジスタを用いて、一定レベルで電圧シフトさせて出力することが可能である。ＭＯＳトランジスタが用いられていることで、差動増幅回路は、このような動作を、きわめて速い動作速度で、かつ精密な制御に基づいて行うことができる。

【0013】

一実施形態における差動増幅回路では、前記第３ＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第４ＭＯＳトランジスタはＮＭＯＳトランジスタであり、前記第３ＭＯＳトランジスタの第３ソースが、前記第１バックゲート及び前記第２バックゲートに接続され、前記第４ＭＯＳトランジスタの第４ソースが、前記電圧検出回路に接続され、前記第３ＭＯＳトランジスタの第３ゲート及び第３ドレイン、並びに前記第４ＭＯＳトランジスタの第４ゲート及び第４ドレインが互いに接続されていてもよい。これにより、差動増幅回路は、第３ＭＯＳトランジスタの第３ソースから第４ＭＯＳトランジスタの第４ソースに向けて電流が流れるような回路系を用いて動作を実行可能である。

【0014】

一実施形態における差動増幅回路では、前記電圧シフト回路は、電流源と、一端が前記電流源並びに前記第１バックゲート及び前記第２バックゲートに接続され、他端が前記電圧検出回路に接続されている抵抗と、を有してもよい。これにより、差動増幅回路は、電圧シフト回路がＭＯＳトランジスタを有するときの構成と比較して、より簡素な回路構成を実現可能である。したがって、差動増幅回路の製品コストを下げることが可能である。

【0015】

一実施形態における差動増幅回路では、前記電圧検出回路は、ＮＭＯＳトランジスタである第５ＭＯＳトランジスタ及び第６ＭＯＳトランジスタを有し、前記第１ゲートは、前記第５ＭＯＳトランジスタの第５ゲートに接続され、前記第２ゲートは、前記第６ＭＯＳトランジスタの第６ゲートに接続され、前記第５ＭＯＳトランジスタの第５ソース及び前記第６ＭＯＳトランジスタの第６ソースが互いに接続されていてもよい。

【0016】

これにより、差動増幅回路は、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタへの電圧入力レベルを電圧検出回路のＭＯＳトランジスタを用いて検出することが可能である。ＭＯＳトランジスタが用いられていることで、差動増幅回路は、このような動作を、きわめて速い動作速度で、かつ精密な制御に基づいて行うことができる。

【0017】

一実施形態における差動増幅回路では、前記電圧シフト回路は、前記第１バックゲートの電位が前記第１ゲートの電位及び前記第１ＭＯＳトランジスタの第１ソースの電位以上となり、かつ前記第２バックゲートの電位が前記第２ゲートの電位及び前記第２ＭＯＳトランジスタの第２ソースの電位以上となるように、前記第１バックゲート及び前記第２バックゲートに対して同一の電位を印加してもよい。これにより、所定条件がソース電位との関係も含むことで、差動増幅回路は、ＰＢＴＩの発生を回避しつつ、ＰＭＯＳトランジスタにおいてバックゲート電位が他の３つの端子の電位以上となるような通常の動作状態で動作可能である。

【0018】

一実施形態における差動増幅回路では、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、前記電圧シフト回路は、前記第１バックゲートの電位が前記第１ゲートの電位以下となり、かつ前記第２バックゲートの電位が前記第２ゲートの電位以下となるように、前記第１バックゲート及び前記第２バックゲートに対して同一の電位を印加してもよい。

【0019】

これにより、差動増幅回路は、ドレインからソースに向けて電流が流れ、かつ通常であればバックゲート電位が他の３つの端子の電位以下となるような回路系を用いて動作を実行可能である。差動増幅回路は、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタにおいて、ゲート電位がバックゲート電位よりも低い状態になることを回避可能である。したがって、差動増幅回路は、バックゲート電位がゲート電位以下となる状態とすることができ、ＰＢＴＩの発生を回避可能である。結果として、差動増幅回路の特性変動を抑制することが可能である。

【0020】

一実施形態における差動増幅回路では、前記電圧シフト回路は、前記第１バックゲートの電位が前記第１ゲートの電位及び前記第１ＭＯＳトランジスタの第１ソースの電位以下となり、かつ前記第２バックゲートの電位が前記第２ゲートの電位及び前記第２ＭＯＳトランジスタの第２ソースの電位以下となるように、前記第１バックゲート及び前記第２バックゲートに対して同一の電位を印加してもよい。これにより、差動増幅回路は、ＰＢＴＩの発生を回避しつつ、ＮＭＯＳトランジスタにおいてバックゲート電位が他の３つの端子の電位以下となるような通常の動作状態で動作可能である。

【発明の効果】

【0021】

本開示によれば、ＰＢＴＩによる差動増幅回路の特性変動を抑制可能な差動増幅回路を提供可能である。

【図面の簡単な説明】

【0022】

【図1】本開示の一実施形態に係る差動増幅回路の概略構成図である。

【図2】図１の差動増幅回路の詳細構成図である。

【図3】図２の差動増幅回路の第１変形例を示す詳細構成図である。

【図4】図１の差動増幅回路の第２変形例を示す概略構成図である。

【発明を実施するための形態】

【0023】

従来技術の背景及び問題点についてより詳細に説明する。

【0024】

従来技術における差動増幅回路の一態様として、後述の図１に示されている電圧検出回路１３と電圧シフト回路１４とが省略された回路が考えられる。このとき、ゲートへの第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２の電位差により、ＰＭＯＳ（Positive-channel Metal-Oxide Semiconductor）トランジスタである第１ＭＯＳトランジスタ１１に流れる第１ドレイン電流Ｉｄ１と、ＰＭＯＳトランジスタである第２ＭＯＳトランジスタ１２に流れる第２ドレイン電流Ｉｄ２と、が定まる。増幅出力回路１６は、これらの電流に応じた電圧Ｖｏｕｔを出力する。

【0025】

一般的に、ＰＭＯＳトランジスタのドレイン電流Ｉｄは、Ｖｓｇ－Ｖｔｈの関数で表される。ここで、Ｖｓｇは、ソース及びゲート間の電位差であり、Ｖｓをソース電位、Ｖｇをゲート電位とすると、Ｖｓ－Ｖｇで表される。Ｖｔｈは、ゲート閾値電圧である。ＭＯＳがオンする方向を正の値とする。

【0026】

Ｖｓｇ－Ｖｔｈが増加すると、ドレイン電流Ｉｄが増加する。Ｖｓｇ－Ｖｔｈが減少すると、ドレイン電流Ｉｄが減少する。ここで、第１ＭＯＳトランジスタ１１の第１ソース電位Ｖｓ１及び第２ＭＯＳトランジスタ１２の第２ソース電位Ｖｓ２は互いに同一であり、まとめてＶｓと表記する。ゲート閾値電圧Ｖｔｈも、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２において互いに同一であるとする。

【0027】

電位差Ｖｉｎ１－Ｖｉｎ２によって、第１ＭＯＳトランジスタ１１のＶｓｇ１（＝Ｖｓ－Ｖｉｎ１）及び第２ＭＯＳトランジスタ１２のＶｓｇ２（＝Ｖｓ－Ｖｉｎ２）が変化し、第１ドレイン電流Ｉｄ１及び第２ドレイン電流Ｉｄ２が決定する。第１ドレイン電流Ｉｄ１及び第２ドレイン電流Ｉｄ２の総和は、電流源１５から一定となるように出力される電流Ｉ１と等しくなる。第１ドレイン電流Ｉｄ１及び第２ドレイン電流Ｉｄ２は、以下のような関係となる。

【0028】

第１に、Ｖｉｎ１＝Ｖｉｎ２のとき、Ｖｓｇ１＝Ｖｓｇ２となり、Ｉｄ１＝Ｉｄ２となる。第２に、Ｖｉｎ１＞Ｖｉｎ２のとき、Ｖｓｇ１＜Ｖｓｇ２となり、Ｉｄ１＜Ｉｄ２となる。第３に、Ｖｉｎ１＜Ｖｉｎ２のとき、Ｖｓｇ１＞Ｖｓｇ２となり、Ｉｄ１＞Ｉｄ２となる。

【0029】

ここで、第１入力電位Ｖｉｎ１と第２入力電位Ｖｉｎ２との電位差が大きくなると、一方のＭＯＳトランジスタについてＶｓｇ－Ｖｔｈが０以下になり、他方のＭＯＳトランジスタのみに電流Ｉ１が流れる。例えば、Ｖｉｎ１＞Ｖｉｎ２の状態で第１入力電位Ｖｉｎ１と第２入力電位Ｖｉｎ２との電位差が大きくなると、第１ＭＯＳトランジスタ１１のＶｓｇ１は小さくなり、第２ＭＯＳトランジスタ１２のＶｓｇ２は大きくなる。第１ＭＯＳトランジスタ１１のＶｓｇ１がさらに小さくなってＶｓｇ１－Ｖｔｈが０以下になると、第２ＭＯＳトランジスタ１２のみに電流Ｉ１が流れる。

【0030】

第２ＭＯＳトランジスタ１２のＶｓｇ２は、第２ドレイン電流Ｉｄ２＝電流Ｉ１となる値となり、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のソース電位Ｖｓは、Ｖｉｎ２＋Ｖｓｇ２によって定まる。第１入力電位Ｖｉｎ１と第２入力電位Ｖｉｎ２との電位差がさらに大きくなると、第１ＭＯＳトランジスタ１１のＶｓｇ１が０よりも小さくなり、その第１ゲート電位Ｖｇ１＞第１ソース電位Ｖｓ１となる。

【0031】

ところで、ＰＭＯＳトランジスタにおいて、通常であれば、バックゲート電位は、他の３つの端子の電位以上となる。このような関係を満たすために、ＰＭＯＳトランジスタのバックゲートは、例えば図１の電源２０に接続される。

【0032】

ＰＭＯＳトランジスタのバックゲートが電源２０に接続されると、ソースとバックゲートとの間に電位差が生じる。この電位差により、基板バイアス効果と呼ばれるＶｔｈの変動が生じる。この電位差は、電源２０の電位及びゲートへの入力電位に依存して変化する。したがって、基板バイアス効果によるＶｔｈ変動も電源２０の電位及びゲートへの入力電位に依存して変化する。

【0033】

通常、素子ばらつきが存在するため、第１ＭＯＳトランジスタ１１と第２ＭＯＳトランジスタ１２との間で、基板バイアス効果によるＶｔｈ変動が完全に一致することは稀である。すなわち、第１ＭＯＳトランジスタ１１と第２ＭＯＳトランジスタ１２との間で、Ｖｔｈの変動量に差が生じる。このＶｔｈの変動量の差は、差動増幅回路におけるオフセット電圧の変動となって表れる。したがって、例えば電源２０の変動によってオフセット電圧の変動が生じ、ＰＳＲＲ（Power Supply Rejection Ratio）特性が悪化する。また、第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２のコモンモード電圧の変動によりオフセット電圧の変動が生じ、ＣＭＲＲ（Common Mode Rejection Ratio）特性が悪化する。

【0034】

このような基板バイアス効果による問題点を避けるために、ＰＭＯＳトランジスタのバックゲートをソースに接続した状態でＰＭＯＳトランジスタを差動増幅回路に用いることがある。例えば第１ＭＯＳトランジスタ１１の第１ソースと第１バックゲートとが接続されていると、上記の第１ゲート電位Ｖｇ１＞第１ソース電位Ｖｓ１という関係式は、第１ゲート電位Ｖｇ１＞第１バックゲート電位Ｖｂ１となる。

【0035】

この状態になると、ＰＢＴＩという現象が発生し、ＰＭＯＳトランジスタの特性が変化する。ＰＢＴＩは、ＰＭＯＳトランジスタのゲート電位がバックゲート電位よりも高い状態にあることで、ゲート閾値電圧Ｖｔｈなどのトランジスタ特性が経時変化する現象である。ＰＢＴＩによるトランジスタ特性の変化は、ＰＢＴＩの状態が解消された後も残る。したがって、ＰＢＴＩによりトランジスタ特性が変化すると、第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２と、第１ドレイン電流Ｉｄ１及び第２ドレイン電流Ｉｄ２との関係が変動し、差動増幅回路の特性が変動してしまうという問題があった。

【0036】

以上のような問題点は、Ｖｉｎ２＞Ｖｉｎ１の状態で第２入力電位Ｖｉｎ２と第１入力電位Ｖｉｎ１との電位差が大きくなる場合、並びに第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２がＮＭＯＳ（Negative-channel Metal-Oxide Semiconductor）トランジスタである場合においても同様に生じる。

【0037】

本開示は、以上のような問題点を解決するために、ＰＢＴＩによる差動増幅回路の特性変動を抑制可能な差動増幅回路を提供することを目的とする。以下では、添付図面を参照しながら本開示の一実施形態について主に説明する。

【0038】

図１は、本開示の一実施形態に係る差動増幅回路１０の概略構成図である。図１を参照しながら、一実施形態に係る差動増幅回路１０の構成について主に説明する。

【0039】

図１において、第１ＭＯＳトランジスタ１１の第１ソース電位Ｖｓ１及び第２ＭＯＳトランジスタ１２の第２ソース電位Ｖｓ２は互いに同一であり、まとめてソース電位Ｖｓと表記する。第１ＭＯＳトランジスタ１１の第１バックゲート電位Ｖｂ１及び第２ＭＯＳトランジスタ１２の第２バックゲート電位Ｖｂ２は互いに同一であり、まとめてバックゲート電位Ｖｂと表記する。第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２において、ゲート閾値電圧Ｖｔｈも互いに同一であるとする。

【0040】

差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２を有する。第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２は、ＰＭＯＳトランジスタである。

【0041】

差動増幅回路１０は、差動増幅回路１０として働く第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２を含むＰＭＯＳ差動対と、ＰＭＯＳ差動対のバックゲート電位を決定するための電圧検出回路１３及び電圧シフト回路１４と、を有する。第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２はそれぞれ分岐して、ＰＭＯＳ差動対及び電圧検出回路１３の第１入力端子ＩＮ１及び第２入力端子ＩＮ２に印加される。

【0042】

電圧検出回路１３は、第１ＭＯＳトランジスタ１１の第１ゲート及び第２ＭＯＳトランジスタ１２の第２ゲートに接続されている。電圧検出回路１３は、差動増幅回路１０の差動入力に備わる。電圧検出回路１３の第１入力端子ＩＮ１は第１ゲートに接続されている。電圧検出回路１３の第２入力端子ＩＮ２は第２ゲートに接続されている。電圧検出回路１３は、第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２のうち高い方の電位に追従した電圧を出力する。

【0043】

電圧シフト回路１４は、電圧検出回路１３、並びに第１ＭＯＳトランジスタ１１の第１バックゲート及び第２ＭＯＳトランジスタ１２の第２バックゲートに接続されている。電圧シフト回路１４は、入力側で電圧検出回路１３に接続され、出力側で第１バックゲート及び第２バックゲートに接続されている。電圧シフト回路１４の入力端子ＩＮは電圧検出回路１３の出力端子ＯＵＴに接続されている。電圧シフト回路１４の出力端子ＯＵＴは、第１バックゲート及び第２バックゲートに接続されている。電圧シフト回路１４の出力端子ＯＵＴが第１バックゲート及び第２バックゲートに対して共通に接続されている。

【0044】

電圧シフト回路１４は、所定条件を満たすように、第１バックゲート及び第２バックゲートに対して同一の電位を印加する。所定条件は、第１バックゲートの電位が第１ゲートの電位よりも第１ＭＯＳトランジスタ１１の第１ドレイン側に位置せず、かつ第２バックゲートの電位が第２ゲートの電位よりも第２ＭＯＳトランジスタ１２の第２ドレイン側に位置しないことを含む。第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２がＰＭＯＳトランジスタである場合、所定条件は、第１バックゲートの電位が第１ゲートの電位以上となり、かつ第２バックゲートの電位が第２ゲートの電位以上となることを含む。

【0045】

電圧シフト回路１４は、電圧検出回路１３で検出した入力レベルを、一定レベルで電圧シフトさせて出力する。電圧シフト回路１４は、第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２のうち高い方の電位に応じた一定のシフト量を当該電位に対して与える。これにより、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のバックゲート電位Ｖｂは、当該電位との間の電位差を一定に維持しながら、当該電位の変動に応じて変動する。したがって、バックゲート電位Ｖｂは、第１ゲート電位Ｖｇ１及び第２ゲート電位Ｖｇ２のいずれに対しても下回らない。

【0046】

差動増幅回路１０は、電源２０に接続されている電流源１５を有する。電流源１５から一定の電流Ｉ１が出力される。差動増幅回路１０は、第１ＭＯＳトランジスタ１１の第１ドレイン及び第２ＭＯＳトランジスタ１２の第２ドレインに接続されている増幅出力回路１６を有する。増幅出力回路１６は、不図示の任意の電源に接続されている。

【0047】

差動増幅回路１０は、第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２を差動入力として第１ＭＯＳトランジスタ１１の第１ゲート及び第２ＭＯＳトランジスタ１２の第２ゲートでそれぞれ受けて、増幅出力回路１６から電圧Ｖｏｕｔを出力する。

【0048】

図２は、図１の差動増幅回路１０の詳細構成図である。図２は、図１の電圧検出回路１３及び電圧シフト回路１４の構成をより具体的に示したものである。図２を参照しながら、図１の電圧検出回路１３及び電圧シフト回路１４の構成についてより詳細に説明する。

【0049】

電圧シフト回路１４は、第１バックゲート及び第２バックゲートに接続されている第３ＭＯＳトランジスタ１４１と、第３ＭＯＳトランジスタ１４１及び電圧検出回路１３に接続されている第４ＭＯＳトランジスタ１４２と、を有する。第３ＭＯＳトランジスタ１４１はＰＭＯＳトランジスタであり、第４ＭＯＳトランジスタ１４２はＮＭＯＳトランジスタである。

【0050】

第３ＭＯＳトランジスタ１４１の第３ソースが、第１バックゲート及び第２バックゲートに接続されている。第４ＭＯＳトランジスタ１４２の第４ソースが、電圧検出回路１３に接続されている。第３ＭＯＳトランジスタ１４１の第３ゲート及び第３ドレイン、並びに第４ＭＯＳトランジスタ１４２の第４ゲート及び第４ドレインが互いに接続されている。

【0051】

電圧シフト回路１４は、第３ＭＯＳトランジスタ１４１の第３ソース及び電源２０に接続されている電流源１４３を有する。電流源１４３から一定の電流Ｉ２が出力される。

【0052】

電圧検出回路１３は、第５ＭＯＳトランジスタ１３１及び第６ＭＯＳトランジスタ１３２を有する。第５ＭＯＳトランジスタ１３１及び第６ＭＯＳトランジスタ１３２は、ＮＭＯＳトランジスタである。

【0053】

第１ＭＯＳトランジスタ１１の第１ゲートは、第５ＭＯＳトランジスタ１３１の第５ゲートに接続されている。第２ＭＯＳトランジスタ１２の第２ゲートは、第６ＭＯＳトランジスタ１３２の第６ゲートに接続されている。第５ＭＯＳトランジスタ１３１の第５ソース及び第６ＭＯＳトランジスタ１３２の第６ソースが互いに接続されている。第５ＭＯＳトランジスタ１３１の第５ソース及び第６ＭＯＳトランジスタ１３２の第６ソースは、電圧シフト回路１４の第４ＭＯＳトランジスタ１４２の第４ソースにも接続されている。第５ＭＯＳトランジスタ１３１の第５ドレイン及び第６ＭＯＳトランジスタ１３２の第６ドレインが電源２０に接続されている。

【0054】

電圧検出回路１３は、第５ＭＯＳトランジスタ１３１の第５ソース及び第６ＭＯＳトランジスタ１３２の第６ソースに接続されている電流源１３３を有する。電流源１３３から一定の電流Ｉ３が出力される。

【0055】

以下では、図２を参照しながら、差動増幅回路１０の動作について主に説明する。例えば、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のバックゲート電位Ｖｂ、すなわち第３ＭＯＳトランジスタ１４１の第３ソース電位Ｖｓ３の算出方法について説明する。

【0056】

第１に入力平衡状態での動作について説明する。差動増幅回路１０において入力平衡状態であるため、第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２は互いに同一である。Ｖｉｎ１＝Ｖｉｎ２＝Ｖｃｍとする。

【0057】

第５ＭＯＳトランジスタ１３１の第５ゲート電位Ｖｇ５及び第５ソース電位Ｖｓ５に基づいて、第５ゲート及び第５ソース間の電位差がＶｇｓ５＝Ｖｇ５－Ｖｓ５で算出される。第４ＭＯＳトランジスタ１４２の第４ゲート電位Ｖｇ４及び第４ソース電位Ｖｓ４に基づいて、第４ゲート及び第４ソース間の電位差がＶｇｓ４＝Ｖｇ４－Ｖｓ４で算出される。第３ＭＯＳトランジスタ１４１の第３ソース電位Ｖｓ３及び第３ゲート電位Ｖｇ３に基づいて、第３ソース及び第３ゲート間の電位差がＶｓｇ３＝Ｖｓ３－Ｖｇ３で算出される。

【0058】

このとき、バックゲート電位Ｖｂは、Ｖｃｍ－Ｖｇｓ５＋Ｖｇｓ４＋Ｖｓｇ３となる。したがって、－Ｖｇｓ５＋Ｖｇｓ４＋Ｖｓｇ３が第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２からの電位シフト量である。－Ｖｇｓ５＋Ｖｇｓ４＋Ｖｓｇ３≧０となっていれば、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のバックゲート電位Ｖｂが第１ゲート電位Ｖｇ１及び第２ゲート電位Ｖｇ２を下回らない。

【0059】

例えば、Ｖｇｓ４とＶｇｓ５とが互いに等しくなるように設定すると、－Ｖｇｓ５＋Ｖｇｓ４＝０となる。加えて、Ｖｓｇ３が、第１ＭＯＳトランジスタ１１のＶｓｇ１（＝Ｖｓ－Ｖｉｎ１）と等しくなるように設定すると、Ｖｓｇ３=Ｖｓｇ１となることから、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のバックゲート電位Ｖｂは、入力平衡状態でソース電位Ｖｓと等しくなる。すなわち、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２を含むＰＭＯＳ差動対単独でソースとバックゲートとを互いに接続した場合と同一の動作点が得られる。

【0060】

第２に入力非平衡状態であって、かつＶｓｇ１≧０であるときの動作について説明する。以下では、Ｖｉｎ１＞Ｖｉｎ２として説明するが、以下と同様の説明がＶｉｎ１＜Ｖｉｎ２のときにも当てはまる。

【0061】

Ｖｉｎ１＞Ｖｉｎ２であり、第５ＭＯＳトランジスタ１３１の第５ゲート電位Ｖｇ５と第６ＭＯＳトランジスタ１３２の第６ゲート電位Ｖｇ６とは、Ｖｇ５＞Ｖｇ６の関係を満たす。このとき、第５ＭＯＳトランジスタ１３１及び第６ＭＯＳトランジスタ１３２を含むＮＭＯＳ差動対の電流Ｉ３のうち、より大きな電流が第５ＭＯＳトランジスタ１３１側に流れる。すなわち、ＮＭＯＳ差動対の電流が第５ＭＯＳトランジスタ１３１側に偏る。

【0062】

このとき、ＮＭＯＳ差動対のソース電位は、第６ＭＯＳトランジスタ１３２ではなく第５ＭＯＳトランジスタ１３１の電位差Ｖｇｓ５により定まり、Ｖｉｎ１－Ｖｇｓ５となる。したがって、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のバックゲート電位Ｖｂは、Ｖｉｎ１－Ｖｇｓ５＋Ｖｇｓ４＋Ｖｓｇ３となる。－Ｖｇｓ５＋Ｖｇｓ４＋Ｖｓｇ３≧０となっていれば、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のバックゲート電位Ｖｂが第１ゲート電位Ｖｇ１及び第２ゲート電位Ｖｇ２を下回らない。

【0063】

第３に入力非平衡状態であって、かつＶｓｇ１＜０であるときの動作について説明する。以下では、Ｖｉｎ１＞Ｖｉｎ２として説明するが、以下と同様の説明がＶｉｎ１＜Ｖｉｎ２のときにも当てはまる。

【0064】

Ｖｓｇ１≧０の場合と同様に、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２を含むＰＭＯＳ差動対のバックゲート電位Ｖｂは、Ｖｉｎ１－Ｖｇｓ５＋Ｖｇｓ４＋Ｖｓｇ３となる。Ｖｓｇ１＜０、すなわち第１ゲート電位よりも第１ソース電位が低い場合であっても、－Ｖｇｓ５＋Ｖｇｓ４＋Ｖｓｇ３≧０となっていれば、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のバックゲート電位Ｖｂが第１ゲート電位Ｖｇ１及び第２ゲート電位Ｖｇ２を下回らない。

【0065】

以上のような一実施形態に係る差動増幅回路１０によれば、ＰＢＴＩによる差動増幅回路１０の特性変動を抑制可能である。差動増幅回路１０は、所定条件を満たすように、第１バックゲート及び第２バックゲートに対して同一の電位を印加する電圧シフト回路１４を有する。これにより、差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２においてゲート電位とバックゲート電位との高低関係が通常の関係と逆転することを回避可能である。差動増幅回路１０は、入力平衡状態及び入力非平衡状態のいずれの場合であっても、ゲート電位とバックゲート電位との間の逆転を回避可能である。差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２において、ゲート電位がバックゲート電位を高電位側又は低電位側に超えることを回避可能である。したがって、差動増幅回路１０は、ＰＢＴＩの発生を回避可能であり、差動増幅回路１０の特性変動を抑制可能である。結果として、差動増幅回路１０のデバイスとしての信頼性が向上する。

【0066】

第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２は、ＰＭＯＳトランジスタである。これにより、差動増幅回路１０は、ソースからドレインに向けて電流が流れ、かつ通常であればバックゲート電位が他の３つの端子の電位以上となるような回路系を用いて動作を実行可能である。差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２において、ゲート電位がバックゲート電位よりも高い状態になることを回避可能である。したがって、差動増幅回路１０は、バックゲート電位がゲート電位以上となる状態とすることができ、ＰＢＴＩの発生を回避可能である。結果として、差動増幅回路１０の特性変動を抑制することが可能である。

【0067】

電圧シフト回路１４が、第３ＭＯＳトランジスタ１４１及び第４ＭＯＳトランジスタ１４２を有することで、差動増幅回路１０は、電圧検出回路１３で検出した入力レベルを、ＭＯＳトランジスタを用いて、一定レベルで電圧シフトさせて出力することが可能である。ＭＯＳトランジスタが用いられていることで、差動増幅回路１０は、このような動作を、きわめて速い動作速度で、かつ精密な制御に基づいて行うことができる。

【0068】

第３ＭＯＳトランジスタ１４１は、ＰＭＯＳトランジスタであり、第４ＭＯＳトランジスタ１４２は、ＮＭＯＳトランジスタである。これにより、差動増幅回路１０は、第３ＭＯＳトランジスタ１４１の第３ソースから第４ＭＯＳトランジスタ１４２の第４ソースに向けて電流が流れるような回路系を用いて動作を実行可能である。

【0069】

電圧検出回路１３は、ＮＭＯＳトランジスタである第５ＭＯＳトランジスタ１３１及び第６ＭＯＳトランジスタ１３２を有する。これにより、差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２への電圧入力レベルを電圧検出回路１３のＭＯＳトランジスタを用いて検出することが可能である。ＭＯＳトランジスタが用いられていることで、差動増幅回路１０は、このような動作を、きわめて速い動作速度で、かつ精密な制御に基づいて行うことができる。

【0070】

本開示は、その精神又はその本質的な特徴から離れることなく、上述した実施形態以外の他の所定の形態で実現できることは当業者にとって明白である。したがって、先の記述は例示的であり、これに限定されない。開示の範囲は、先の記述によってではなく、付加した請求項によって定義される。あらゆる変更のうちその均等の範囲内にあるいくつかの変更は、その中に包含されるとする。

【0071】

例えば、上述した各構成部の配置、向き、及び個数は、上記の説明及び図面における図示の内容に限定されない。各構成部の配置、向き、及び個数は、その機能を実現できるのであれば、任意に構成されてもよい。

【0072】

上記実施形態では、電圧検出回路１３は、ＮＭＯＳトランジスタである第５ＭＯＳトランジスタ１３１及び第６ＭＯＳトランジスタ１３２を有すると説明したが、これに限定されない。電圧検出回路１３は、ＰＭＯＳトランジスタを有してもよいし、ＭＯＳトランジスタ以外の任意の他の回路素子を有してもよい。

【0073】

上記実施形態では、電圧シフト回路１４において、第３ＭＯＳトランジスタ１４１はＰＭＯＳトランジスタであり、第４ＭＯＳトランジスタ１４２はＮＭＯＳトランジスタであると説明したが、これに限定されない。第３ＭＯＳトランジスタ１４１がＮＭＯＳトランジスタであり、第４ＭＯＳトランジスタ１４２がＰＭＯＳトランジスタであってもよい。

【0074】

このとき、第３ＭＯＳトランジスタ１４１の第３ゲート及び第３ドレインが第１バックゲート及び第２バックゲート、並びに電流源１４３に接続される。第４ＭＯＳトランジスタ１４２の第４ゲート及び第４ドレインが電圧検出回路１３に接続される。第３ＭＯＳトランジスタ１４１の第３ソース及び第４ＭＯＳトランジスタ１４２の第４ソースが互いに接続される。

【0075】

以上に限定されず、第３ＭＯＳトランジスタ１４１及び第４ＭＯＳトランジスタ１４２は、電圧シフト量が上記の所定条件を満たすのであれば、共にＮＭＯＳトランジスタであってもよいし、共にＰＭＯＳトランジスタであってもよい。

【0076】

図３は、図２の差動増幅回路１０の第１変形例を示す詳細構成図である。

【0077】

上記実施形態では、電圧シフト回路１４は、第３ＭＯＳトランジスタ１４１及び第４ＭＯＳトランジスタ１４２を有すると説明したが、これに限定されない。電圧シフト回路１４は、ＭＯＳトランジスタを有する構成に代えて、電流源１４３と、一端が電流源１４３並びに第１バックゲート及び第２バックゲートに接続され、他端が電圧検出回路１３に接続されている抵抗Ｒ１と、を有してもよい。

【0078】

このとき、差動増幅回路１０が入力平衡状態にあるとすると、バックゲート電位Ｖｂは、Ｖｃｍ－Ｖｇｓ５＋Ｉ２・Ｒ１となる。したがって、－Ｖｇｓ５＋Ｉ２・Ｒ１が第１入力電位Ｖｉｎ１及び第２入力電位Ｖｉｎ２からの電位シフト量である。－Ｖｇｓ５＋Ｉ２・Ｒ１≧０となっていれば、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のバックゲート電位Ｖｂが第１ゲート電位Ｖｇ１及び第２ゲート電位Ｖｇ２を下回らない。以上のことは、差動増幅回路１０が入力非平衡状態にあるときにも同様に当てはまる。

【0079】

差動増幅回路１０は、図３のような電圧シフト回路１４の構成を有することで、電圧シフト回路１４がＭＯＳトランジスタを有するときの構成と比較して、より簡素な回路構成を実現可能である。したがって、差動増幅回路１０の製品コストを下げることが可能である。

【0080】

上記実施形態では、電圧シフト回路１４は、第１バックゲートの電位が第１ゲートの電位以上となり、かつ第２バックゲートの電位が第２ゲートの電位以上となるように、第１バックゲート及び第２バックゲートに対して同一の電位を印加すると説明したが、これに限定されない。電圧シフト回路１４は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のバックゲート電位Ｖｂが第１ゲート電位Ｖｇ１及び第２ゲート電位Ｖｇ２に加えて、ソース電位Ｖｓ以上となるように、第１バックゲート及び第２バックゲートに対して同一の電位を印加してもよい。

【0081】

このとき、所定条件は、第１バックゲートの電位が第１ゲートの電位及び第１ソースの電位以上となり、かつ第２バックゲートの電位が第２ゲートの電位及び第２ソースの電位以上となることを含む。

【0082】

このような場合であっても、電位差Ｖｓｇ１＜０のときは、上記と同様に－Ｖｇｓ５＋Ｖｇｓ４＋Ｖｓｇ３≧０となっていれば、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のバックゲート電位Ｖｂが第１ゲート電位Ｖｇ１及び第２ゲート電位Ｖｇ２、並びに第１ソース電位Ｖｓ１及び第２ソース電位Ｖｓ２を下回らない。

【0083】

一方で、Ｖｓｇ１≧０のときは、上記と異なり、－Ｖｇｓ５＋Ｖｇｓ４＋Ｖｓｇ３≧Ｖｓｇ１となっていれば、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２のバックゲート電位Ｖｂが第１ゲート電位Ｖｇ１及び第２ゲート電位Ｖｇ２、並びに第１ソース電位Ｖｓ１及び第２ソース電位Ｖｓ２を下回らない。

【0084】

以上のように、所定条件がソース電位Ｖｓとの関係も含むことで、差動増幅回路１０は、ＰＢＴＩの発生を回避しつつ、ＰＭＯＳトランジスタにおいてバックゲート電位が他の３つの端子の電位以上となるような通常の動作状態で動作可能である。

【0085】

図４は、図１の差動増幅回路１０の第２変形例を示す概略構成図である。

【0086】

上記実施形態では、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２は、ＰＭＯＳトランジスタであると説明したが、これに限定されない。第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２は、ＮＭＯＳトランジスタであってもよい。

【0087】

このとき、電圧シフト回路１４は、第１バックゲートの電位が第１ゲートの電位以下となり、かつ第２バックゲートの電位が第２ゲートの電位以下となるように、第１バックゲート及び第２バックゲートに対して同一の電位を印加してもよい。所定条件は、第１バックゲートの電位が第１ゲートの電位以下となり、かつ第２バックゲートの電位が第２ゲートの電位以下となることを含んでもよい。

【0088】

これにより、差動増幅回路１０は、ドレインからソースに向けて電流が流れ、かつ通常であればバックゲート電位が他の３つの端子の電位以下となるような回路系を用いて動作を実行可能である。差動増幅回路１０は、第１ＭＯＳトランジスタ１１及び第２ＭＯＳトランジスタ１２において、ゲート電位がバックゲート電位よりも低い状態になることを回避可能である。したがって、差動増幅回路１０は、バックゲート電位がゲート電位以下となる状態とすることができ、ＰＢＴＩの発生を回避可能である。結果として、差動増幅回路１０の特性変動を抑制することが可能である。

【0089】

さらに、所定条件は、第１バックゲートの電位が第１ゲートの電位及び第１ソースの電位以下となり、かつ第２バックゲートの電位が第２ゲートの電位及び第２ソースの電位以下となることを含んでもよい。これにより、差動増幅回路１０は、ＰＢＴＩの発生を回避しつつ、ＮＭＯＳトランジスタにおいてバックゲート電位が他の３つの端子の電位以下となるような通常の動作状態で動作可能である。

【符号の説明】

【0090】

１０ 差動増幅回路
１１ 第１ＭＯＳトランジスタ
１２ 第２ＭＯＳトランジスタ
１３ 電圧検出回路
１３１ 第５ＭＯＳトランジスタ
１３２ 第６ＭＯＳトランジスタ
１３３ 電流源
１４ 電圧シフト回路
１４１ 第３ＭＯＳトランジスタ
１４２ 第４ＭＯＳトランジスタ
１４３ 電流源
１５ 電流源
１６ 増幅出力回路
２０ 電源
Ｒ１ 抵抗

【図1】

【図2】

【図3】

【図4】