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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023152563
(43)【公開日】2023-10-17
(54)【発明の名称】表示装置及び表示装置の検査方法
(51)【国際特許分類】
G09G 3/36 20060101AFI20231010BHJP
G09G 3/20 20060101ALI20231010BHJP
G02F 1/1368 20060101ALI20231010BHJP
G01R 31/00 20060101ALI20231010BHJP
【ＦＩ】
G09G3/36
G09G3/20 670A
G09G3/20 622G
G09G3/20 623R
G09G3/20 622A
G09G3/20 623H
G09G3/20 612T
G09G3/20 670E
G02F1/1368
G01R31/00
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022062684
(22)【出願日】2022-04-04
(71)【出願人】
【識別番号】518078142
【氏名又は名称】上海天馬微電子有限公司
(74)【代理人】
【識別番号】100095407
【弁理士】
【氏名又は名称】木村 満
(74)【代理人】
【識別番号】100183955
【弁理士】
【氏名又は名称】齋藤 悟郎
(74)【代理人】
【識別番号】100132883
【弁理士】
【氏名又は名称】森川 泰司
(74)【代理人】
【識別番号】100180334
【弁理士】
【氏名又は名称】山本 洋美
(74)【代理人】
【識別番号】100177149
【弁理士】
【氏名又は名称】佐藤 浩義
(74)【代理人】
【識別番号】100174067
【弁理士】
【氏名又は名称】湯浅 夏樹
(74)【代理人】
【識別番号】100136342
【弁理士】
【氏名又は名称】中村 成美
(72)【発明者】
【氏名】音瀬 智彦
【テーマコード（参考）】
2G036
2H192
5C006
5C080
【Ｆターム（参考）】
2G036AA22
2G036BA33
2H192AA24
2H192HB04
2H192HB13
2H192HB23
5C006AC25
5C006AC26
5C006AF53
5C006AF73
5C006BB16
5C006BC03
5C006BC11
5C006BC20
5C006BF03
5C006BF04
5C006BF06
5C006BF14
5C006BF26
5C006BF27
5C006BF31
5C006BF33
5C006EB01
5C006FA14
5C006FA47
5C080AA10
5C080DD15
5C080DD26
5C080DD27
5C080FF11
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C080KK20
(57)【要約】
【課題】小型かつ簡易な構成により検査のコストを削減し、安定して多様な検査を可能にする。
【解決手段】プリチャージ回路３１Ａ、３１Ｂは、ゲート線ＧＬの両側に配置される。プリチャージ回路３２Ａ、３２Ｂは、データ線ＤＬの両側に配置される。共通電極用検査回路３３は、コモン電極に接続される。検査データ処理回路３４は、ゲート線ＧＬの一端に配置される。検査データ処理回路３５は、データ線ＤＬの一端に配置される。第１期間において、ゲート線ＧＬ、データ線ＤＬ、コモン電極のうち、一部に第１電圧が供給される。第２期間において、ゲート線ＧＬ、データ線ＤＬ、コモン電極のうち、一部に第２電圧が供給される。検査データ処理回路３４、３５は、第２電圧の供給にもとづくゲート線ＧＬおよびデータ線ＤＬの電圧レベルを取得する。
【選択図】図１
【解決手段】プリチャージ回路３１Ａ、３１Ｂは、ゲート線ＧＬの両側に配置される。プリチャージ回路３２Ａ、３２Ｂは、データ線ＤＬの両側に配置される。共通電極用検査回路３３は、コモン電極に接続される。検査データ処理回路３４は、ゲート線ＧＬの一端に配置される。検査データ処理回路３５は、データ線ＤＬの一端に配置される。第１期間において、ゲート線ＧＬ、データ線ＤＬ、コモン電極のうち、一部に第１電圧が供給される。第２期間において、ゲート線ＧＬ、データ線ＤＬ、コモン電極のうち、一部に第２電圧が供給される。検査データ処理回路３４、３５は、第２電圧の供給にもとづくゲート線ＧＬおよびデータ線ＤＬの電圧レベルを取得する。
【選択図】図１
【特許請求の範囲】
【請求項1】
画素部と、
前記画素部に接続された配線および電極と、
前記配線の異常を検査可能な検査回路と、を備え、
前記検査回路は、
第１期間において、前記配線および前記電極の一方または両方に第１電圧を供給し、
前記第１期間に続く第２期間において、前記配線および前記電極の一方に第２電圧を供給し、
前記第２電圧の供給にもとづく前記配線の電圧レベルに対応して、異常の発生を検出可能である、
表示装置。
前記画素部に接続された配線および電極と、
前記配線の異常を検査可能な検査回路と、を備え、
前記検査回路は、
第１期間において、前記配線および前記電極の一方または両方に第１電圧を供給し、
前記第１期間に続く第２期間において、前記配線および前記電極の一方に第２電圧を供給し、
前記第２電圧の供給にもとづく前記配線の電圧レベルに対応して、異常の発生を検出可能である、
表示装置。
【請求項2】
前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記複数のデータ線の両側に配置された複数の第２電圧供給回路と、
前記複数のゲート線の一方側に配置された第１検査データ処理回路と、
前記複数のデータ線の一方側に配置された第２検査データ処理回路と、を含み、
前記第１検査データ処理回路および前記第２検査データ処理回路は、デジタル論理回路としてのシフトレジスタを用いて構成される、
請求項１に記載の表示装置。
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記複数のデータ線の両側に配置された複数の第２電圧供給回路と、
前記複数のゲート線の一方側に配置された第１検査データ処理回路と、
前記複数のデータ線の一方側に配置された第２検査データ処理回路と、を含み、
前記第１検査データ処理回路および前記第２検査データ処理回路は、デジタル論理回路としてのシフトレジスタを用いて構成される、
請求項１に記載の表示装置。
【請求項3】
前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記複数のゲート線の両側に配置された複数の走査回路を、さらに備え、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記複数のデータ線の両側に配置された複数の第２電圧供給回路と、
前記複数のゲート線の両側に配置された複数の第１検査データ処理回路と、
前記複数のデータ線の一方側に配置された第２検査データ処理回路と、を含み、
前記複数の第１検査データ処理回路および前記第２検査データ処理回路は、デジタル論理回路としてのシフトレジスタを用いて構成される、
請求項１に記載の表示装置。
前記電極は、コモン電極であり、
前記複数のゲート線の両側に配置された複数の走査回路を、さらに備え、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記複数のデータ線の両側に配置された複数の第２電圧供給回路と、
前記複数のゲート線の両側に配置された複数の第１検査データ処理回路と、
前記複数のデータ線の一方側に配置された第２検査データ処理回路と、を含み、
前記複数の第１検査データ処理回路および前記第２検査データ処理回路は、デジタル論理回路としてのシフトレジスタを用いて構成される、
請求項１に記載の表示装置。
【請求項4】
前記配線は、複数のゲート線および複数のデータ線を含み、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記複数のデータ線の両側に配置された複数の第２電圧供給回路と、
前記複数のデータ線の一方側に配置された検査データ処理回路と、を含み、
前記複数の第１電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記複数の第２電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記複数の第１電圧供給回路は、前記第２電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１に記載の表示装置。
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記複数のデータ線の両側に配置された複数の第２電圧供給回路と、
前記複数のデータ線の一方側に配置された検査データ処理回路と、を含み、
前記複数の第１電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記複数の第２電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記複数の第１電圧供給回路は、前記第２電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１に記載の表示装置。
【請求項5】
前記配線は、複数のゲート線を含み、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の電圧供給回路と、
前記複数のゲート線の一方側に配置された検査データ処理回路と、を含み、
前記複数の電圧供給回路は、前記第１電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記複数の電圧供給回路のうち、前記検査データ処理回路の反対側である入力端側に配置された電圧供給回路は、前記第２電圧として、低レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１に記載の表示装置。
前記検査回路は、
前記複数のゲート線の両側に配置された複数の電圧供給回路と、
前記複数のゲート線の一方側に配置された検査データ処理回路と、を含み、
前記複数の電圧供給回路は、前記第１電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記複数の電圧供給回路のうち、前記検査データ処理回路の反対側である入力端側に配置された電圧供給回路は、前記第２電圧として、低レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１に記載の表示装置。
【請求項6】
前記配線は、複数のデータ線を含み、
前記検査回路は、
前記複数のデータ線の両側に配置された複数の電圧供給回路と、
前記複数のデータ線の一方側に配置された検査データ処理回路と、を含み、
前記複数の電圧供給回路は、前記第１電圧として、高レベルの電圧を前記複数のデータ線に供給し、
前記複数の電圧供給回路のうち、前記検査データ処理回路の反対側である入力端側に配置された電圧供給回路は、前記第２電圧として、低レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１に記載の表示装置。
前記検査回路は、
前記複数のデータ線の両側に配置された複数の電圧供給回路と、
前記複数のデータ線の一方側に配置された検査データ処理回路と、を含み、
前記複数の電圧供給回路は、前記第１電圧として、高レベルの電圧を前記複数のデータ線に供給し、
前記複数の電圧供給回路のうち、前記検査データ処理回路の反対側である入力端側に配置された電圧供給回路は、前記第２電圧として、低レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１に記載の表示装置。
【請求項7】
前記配線は、複数のデータ線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のデータ線の両側に配置された複数の第１電圧供給回路と、
前記コモン電極に接続された複数の第２電圧供給回路と、
前記複数のデータ線の一方側に配置された検査データ処理回路と、を含み、
前記複数の第１電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記複数の第２電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路は、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１に記載の表示装置。
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のデータ線の両側に配置された複数の第１電圧供給回路と、
前記コモン電極に接続された複数の第２電圧供給回路と、
前記複数のデータ線の一方側に配置された検査データ処理回路と、を含み、
前記複数の第１電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記複数の第２電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路は、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１に記載の表示装置。
【請求項8】
前記配線は、複数のゲート線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記コモン電極に接続された複数の第２電圧供給回路と、
前記複数のゲート線の一方側に配置された検査データ処理回路と、を含み、
前記複数の第１電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記複数の第２電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路は、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１に記載の表示装置。
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記コモン電極に接続された複数の第２電圧供給回路と、
前記複数のゲート線の一方側に配置された検査データ処理回路と、を含み、
前記複数の第１電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記複数の第２電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路は、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１に記載の表示装置。
【請求項9】
前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線における電圧レベルを取得する第１検査データ処理回路と、
前記複数のデータ線における電圧レベルを取得する第２検査データ処理回路と、を含み、
前記検査回路は、
複数の表示期間のあいだの第１ブランキング期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により前記複数のゲート線および前記複数のゲート線の一方または両方における電圧レベルを取得し、
前記複数の表示期間のあいだで前記第１ブランキング期間の次の第２ブランキング期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により取得された電圧レベルに対応する検査データを出力する、
請求項１に記載の表示装置。
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線における電圧レベルを取得する第１検査データ処理回路と、
前記複数のデータ線における電圧レベルを取得する第２検査データ処理回路と、を含み、
前記検査回路は、
複数の表示期間のあいだの第１ブランキング期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により前記複数のゲート線および前記複数のゲート線の一方または両方における電圧レベルを取得し、
前記複数の表示期間のあいだで前記第１ブランキング期間の次の第２ブランキング期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により取得された電圧レベルに対応する検査データを出力する、
請求項１に記載の表示装置。
【請求項10】
前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線における電圧レベルを取得する第１検査データ処理回路と、
前記複数のデータ線における電圧レベルを取得する第２検査データ処理回路と、を含み、
前記検査回路は、
複数の表示期間のあいだのブランキング期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により前記複数のゲート線および前記複数のデータ線の一方または両方における電圧レベルを取得し、
前記複数の表示期間のうち前記ブランキング期間に続く表示期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により取得された電圧レベルに対応する検査データを出力する、
請求項１に記載の表示装置。
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線における電圧レベルを取得する第１検査データ処理回路と、
前記複数のデータ線における電圧レベルを取得する第２検査データ処理回路と、を含み、
前記検査回路は、
複数の表示期間のあいだのブランキング期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により前記複数のゲート線および前記複数のデータ線の一方または両方における電圧レベルを取得し、
前記複数の表示期間のうち前記ブランキング期間に続く表示期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により取得された電圧レベルに対応する検査データを出力する、
請求項１に記載の表示装置。
【請求項11】
前記検査回路は、前記画素部と同一の基板に搭載される、
請求項１に記載の表示装置。
請求項１に記載の表示装置。
【請求項12】
前記検査回路は、前記基板上に形成される薄膜トランジスタに対応して、ＣＭＯＳ伝送ゲート、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタから選択されたタイプのスイッチ回路を含む、
請求項１に記載の表示装置。
請求項１に記載の表示装置。
【請求項13】
表示装置を検査する方法であって、
前記表示装置の画素部に接続された配線および電極に対応する検査回路により、第１期間において、前記配線および前記電極の一方または両方に第１電圧を供給し、
前記検査回路により、前記第１期間に続く第２期間において、前記配線および前記電極の一方に第２電圧を供給し、
前記検査回路により、前記第２電圧の供給にもとづく前記配線の電圧レベルに対応して、異常の発生を検出する、
表示装置の検査方法。
前記表示装置の画素部に接続された配線および電極に対応する検査回路により、第１期間において、前記配線および前記電極の一方または両方に第１電圧を供給し、
前記検査回路により、前記第１期間に続く第２期間において、前記配線および前記電極の一方に第２電圧を供給し、
前記検査回路により、前記第２電圧の供給にもとづく前記配線の電圧レベルに対応して、異常の発生を検出する、
表示装置の検査方法。
【請求項14】
前記配線に含まれる複数のゲート線の両側に配置された複数の第１電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記配線に含まれる複数のデータ線の両側に配置された複数の第２電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記複数の第１電圧供給回路により、前記第２電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記複数のデータ線の一方側に配置された検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１３に記載の表示装置の検査方法。
前記配線に含まれる複数のデータ線の両側に配置された複数の第２電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記複数の第１電圧供給回路により、前記第２電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記複数のデータ線の一方側に配置された検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１３に記載の表示装置の検査方法。
【請求項15】
前記配線に含まれる複数のゲート線の両側に配置された複数の電圧供給回路により、前記第１電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記複数の電圧供給回路のうち、前記複数のゲート線の一方側に配置された検査データ処理回路の反対側である入力端側に配置された電圧供給回路により、前記第２電圧として、低レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１３に記載の表示装置の検査方法。
前記複数の電圧供給回路のうち、前記複数のゲート線の一方側に配置された検査データ処理回路の反対側である入力端側に配置された電圧供給回路により、前記第２電圧として、低レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１３に記載の表示装置の検査方法。
【請求項16】
前記配線に含まれる複数のデータ線の両側に配置された複数の電圧供給回路により、前記第１電圧として、高レベルの電圧を前記複数のデータ線に供給し、
前記複数の電圧供給回路のうち、前記複数のデータ線の一方側に配置された検査データ処理回路の反対側である入力端側に配置された電圧供給回路により、前記第２電圧として、低レベルの電圧を前記複数のデータ線に供給し、
前記検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１３に記載の表示装置の検査方法。
前記複数の電圧供給回路のうち、前記複数のデータ線の一方側に配置された検査データ処理回路の反対側である入力端側に配置された電圧供給回路により、前記第２電圧として、低レベルの電圧を前記複数のデータ線に供給し、
前記検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１３に記載の表示装置の検査方法。
【請求項17】
前記配線に含まれる複数のデータ線の両側に配置された複数の第１電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記電極としてのコモン電極に接続された複数の第２電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路により、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記複数のデータ線の一方側に配置された検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１３に記載の表示装置の検査方法。
前記電極としてのコモン電極に接続された複数の第２電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路により、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記複数のデータ線の一方側に配置された検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１３に記載の表示装置の検査方法。
【請求項18】
前記配線は、複数のゲート線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記コモン電極に接続された複数の第２電圧供給回路と、
前記複数のゲート線の一方側に配置された検査データ処理回路と、を含み、
前記配線に含まれる複数のゲート線の両側に配置された複数の第１電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記電極としてのコモン電極に接続された複数の第２電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路により、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記複数のゲート線の一方側に配置された検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１３に記載の表示装置の検査方法。
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記コモン電極に接続された複数の第２電圧供給回路と、
前記複数のゲート線の一方側に配置された検査データ処理回路と、を含み、
前記配線に含まれる複数のゲート線の両側に配置された複数の第１電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記電極としてのコモン電極に接続された複数の第２電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路により、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記複数のゲート線の一方側に配置された検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にする、
請求項１３に記載の表示装置の検査方法。
【請求項19】
複数の表示期間のあいだの第１ブランキング期間において、前記配線に含まれる複数のゲート線および複数のゲート線の一方または両方における電圧レベルを、前記配線における電圧レベルとして取得し、
前記複数の表示期間のあいだで前記第１ブランキング期間の次の第２ブランキング期間において、前記配線における電圧レベルに対応する検査データを出力する、
請求項１３に記載の表示装置の検査方法。
前記複数の表示期間のあいだで前記第１ブランキング期間の次の第２ブランキング期間において、前記配線における電圧レベルに対応する検査データを出力する、
請求項１３に記載の表示装置の検査方法。
【請求項20】
前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線における電圧レベルを取得する第１検査データ処理回路と、
前記複数のデータ線における電圧レベルを取得する第２検査データ処理回路と、を含み、
前記検査回路は、
複数の表示期間のあいだのブランキング期間において、前記配線に含まれる複数のゲート線および複数のデータ線の一方または両方における電圧レベルを、前記配線における電圧レベルとして取得し、
前記複数の表示期間のうち前記ブランキング期間に続く表示期間において、前記配線における電圧レベルに対応する検査データを出力する、
請求項１３に記載の表示装置の検査方法。
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線における電圧レベルを取得する第１検査データ処理回路と、
前記複数のデータ線における電圧レベルを取得する第２検査データ処理回路と、を含み、
前記検査回路は、
複数の表示期間のあいだのブランキング期間において、前記配線に含まれる複数のゲート線および複数のデータ線の一方または両方における電圧レベルを、前記配線における電圧レベルとして取得し、
前記複数の表示期間のうち前記ブランキング期間に続く表示期間において、前記配線における電圧レベルに対応する検査データを出力する、
請求項１３に記載の表示装置の検査方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示装置及び表示装置の検査方法に関する。
【背景技術】
【0002】
薄膜トランジスタを用いた液晶表示装置は、車載用表示装置に適用可能である。ある種の車載用表示装置は、配線の異常である線欠陥を検知する機能が要求される。この機能を実現するための回路は、装置の大型化、製造や検査におけるコストの増大といった、問題を招きやすい。
【0003】
特許文献１は、ソース線およびゲート線に接続された故障検査回路を開示する。図２９は、特許文献１において開示されているアクティブマトリクス基板の回路構成を示す。図２９におけるアクティブマトリクス基板Ａ１は、故障検査回路Ａ１００を有する。故障検査回路Ａ１００は、判定回路Ａ１０５、Ａ１１４、期待値比較回路Ａ１０６、Ａ１１５を含む。
【0004】
判定回路Ａ１０５は、モニタ出力信号線Ａ１０４を介して、ソース線Ａ１１におけるモニタ出力信号が入力される。判定回路Ａ１０５により検出されたモニタ出力信号の電圧レベルは、期待値比較回路Ａ１０６において期待値と比較される。判定回路Ａ１１４は、モニタ出力信号線Ａ１１２を介して、ゲート線Ａ１２におけるモニタ出力信号が入力される。判定回路Ａ１１４により検出されたモニタ出力信号の電圧レベルは、期待値比較回路Ａ１１５において期待値と比較される。
【0005】
特許文献２は、走査信号であるゲート信号の異常を検出する異常検出回路を開示する。図３０は、特許文献２において開示されている液晶表示装置の構成を示す。図３０における液晶表示装置Ｂ１０は、走査信号異常検出回路Ｂ４００、異常判定回路Ｂ８００を含む異常検出回路部が、液晶表示部Ｂ１００の外側に設けられる。走査信号異常検出回路Ｂ４００は、ゲート信号ＧＬｓが順次供給されると、スタート信号ＳＴＶをシフトさせる。シフトされたパルスは、異常判定回路Ｂ８００に送られる。異常判定回路Ｂ８００は、シフトパルスをラッチする。ラッチされたデータ出力にもとづいて、異常の有無が判定される。
【0006】
図３１は、特許文献２において開示されている異常判定回路の回路例を示す。図３１に示された異常判定回路Ｂ８００において、コンパレータＢ８１０は、走査信号異常検出回路Ｂ４００の出力値と、予め定めた基準電圧値Ｖｒｅｆとを比較する。
【0007】
特許文献３は、ゲート線およびデータ線の短絡を検出するためのテスト回路を開示する。図３２は、特許文献３において開示されている液晶表示装置の構成を示す。図３２における液晶表示装置Ｃ１Ａは、ゲート線Ｇｍ、データ線Ｄｎの短絡を検出するために、ゲート線テスト回路Ｃ１０Ａ、データ線テスト回路Ｃ２０Ａが、それぞれゲート線駆動回路Ｃ２Ａ、データ線駆動回路Ｃ３Ａ側に設けられ、ゲート線Ｇｍ、データ線Ｄｎに接続されている。
【0008】
図３３は、特許文献３において開示されているデータ線テスト回路の概略図である。図３４は、図３３におけるデータ線テスト回路Ｃ２０Ａの等価回路を示す回路図である。図３４におけるデータ線電位Ｖｄは、短絡抵抗Ｒｓにもとづいて、電源電位ＶＤＤの抵抗分圧により決まる。検出用論理回路Ｃ２１は、入力されたデータ線電位Ｖｄに応じて、データ線Ｄｎの短絡の有無を出力する。図３５は、インバータ回路Ｃ２２ｎを含む検出用論理回路Ｃ２１を示す回路図である。
【0009】
特許文献４は、短絡部の位置を特定する配線検査装置を開示する。図３６は、特許文献４において開示されている配線検査装置の構成を示す。図３６における配線検査装置Ｄ１は、撮像手段Ｄ６、画像処理手段Ｄ７を含む。撮像手段Ｄ６は、基板部材Ｄ２の赤外線画像を撮像する。赤外線画像の画像データは、画像処理手段Ｄ７に与えられる。画像処理手段Ｄ７は、赤外線画像および２値化画像を形成した後に、２値化画像から短絡位置を特定する。
【0010】
特許文献５は、薄膜トランジスタ液晶基板の検査装置を開示する。図３７は、特許文献５において開示されている検査装置の構成を示す。図３７におけるプローブＥ３６ａ、Ｅ３６ｂは、基板Ｅ３０の配線パターンに接触させられる。走査線および信号線のあいだの電位差は、赤外画像検出器Ｅ５により赤外画像として検出される。差画像検出回路Ｅ５５および座標検出回路Ｅ５６は、画像処理により短絡欠陥位置を特定する。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】国際公開第２０１８／０７９６３６号
【特許文献2】特開２０１９－１１３７１０号公報
【特許文献3】米国特許出願公開第２００６／０２２６８６６号明細書
【特許文献4】米国特許出願公開第２０１４／０２０４１９９号明細書
【特許文献5】米国特許第５３０９１０８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0012】
特許文献１に記載された故障検査回路において、複数のゲート線から選択された１のゲート線における第１のモニタ出力信号Ｇｏｕｔを第１の判定回路に入力し、複数のソース線から選択された１のソース線における第２のモニタ信号Ｓｏｕｔを第２の判定回路に入力する。この構成では、配線や回路の接続が複雑になり、回路の規模が増大する。また、期待値比較回路はアナログ回路としてコンパレータを用いた場合に、回路の規模が増大する。さらに、多数の薄膜トランジスタにおける特性が異なる場合に、期待値の設定が困難になる。したがって、特許文献１に記載された技術は、小型の回路による安定した検査が困難である。
【0013】
特許文献２に記載された異常判定回路は、アナログ回路としてコンパレータを用いるので、回路の規模が増大する。また、多数の薄膜トランジスタにおける特性が異なる場合に、基準電圧値の設定が困難になる。したがって、特許文献２に記載された技術は、小型の回路による安定した検査が困難である。回路規模の増大は、「額縁」と称される表示装置の周辺部における面積を増加させる。また、安定した検査を実現するために、製造や検査のコストが増大しやすくなる。
【0014】
特許文献３に記載されたテスト回路は、電源電位とグランド電位とがシリーズ抵抗を介して接続される。このシリーズ抵抗は、貫通電流を発生させる。貫通電流の発生は、装置の消費電力を増大させる。消費電力を抑制するための構成が設けられる場合に、検査コストの増大が発生する。
【0015】
特許文献４および特許文献５に記載された装置は、特別な画像処理を必要とする。このため、装置が大型化し、製造や検査のコストを増加させる。また、短絡位置を特定できる一方で、断線の検査ができないので、多様な検査が困難である。
【0016】
本開示は、上記の事情に鑑みてなされたものであり、小型かつ簡易な構成により検査のコストを削減し、安定して多様な検査を可能にすることを目的とする。
【課題を解決するための手段】
【0017】
上記目的を達成するため、本開示の表示装置は、
画素部と、
前記画素部に接続された配線および電極と、
前記配線の異常を検査可能な検査回路と、を備え、
前記検査回路は、
第１期間において、前記配線および前記電極の一方または両方に第１電圧を供給し、
前記第１期間に続く第２期間において、前記配線および前記電極の一方に第２電圧を供給し、
前記第２電圧の供給にもとづく前記配線の電圧レベルに対応して、異常の発生を検出可能である。
画素部と、
前記画素部に接続された配線および電極と、
前記配線の異常を検査可能な検査回路と、を備え、
前記検査回路は、
第１期間において、前記配線および前記電極の一方または両方に第１電圧を供給し、
前記第１期間に続く第２期間において、前記配線および前記電極の一方に第２電圧を供給し、
前記第２電圧の供給にもとづく前記配線の電圧レベルに対応して、異常の発生を検出可能である。
【0018】
前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記複数のデータ線の両側に配置された複数の第２電圧供給回路と、
前記複数のゲート線の一方側に配置された第１検査データ処理回路と、
前記複数のデータ線の一方側に配置された第２検査データ処理回路と、を含み、
前記第１検査データ処理回路および前記第２検査データ処理回路は、デジタル論理回路としてのシフトレジスタを用いて構成されてもよい。
あるいは、前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記複数のゲート線の両側に配置された複数の走査回路を、さらに備え、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記複数のデータ線の両側に配置された複数の第２電圧供給回路と、
前記複数のゲート線の両側に配置された複数の第１検査データ処理回路と、
前記複数のデータ線の一方側に配置された第２検査データ処理回路と、を含み、
前記複数の第１検査データ処理回路および前記第２検査データ処理回路は、デジタル論理回路としてのシフトレジスタを用いて構成されてもよい。
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記複数のデータ線の両側に配置された複数の第２電圧供給回路と、
前記複数のゲート線の一方側に配置された第１検査データ処理回路と、
前記複数のデータ線の一方側に配置された第２検査データ処理回路と、を含み、
前記第１検査データ処理回路および前記第２検査データ処理回路は、デジタル論理回路としてのシフトレジスタを用いて構成されてもよい。
あるいは、前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記複数のゲート線の両側に配置された複数の走査回路を、さらに備え、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記複数のデータ線の両側に配置された複数の第２電圧供給回路と、
前記複数のゲート線の両側に配置された複数の第１検査データ処理回路と、
前記複数のデータ線の一方側に配置された第２検査データ処理回路と、を含み、
前記複数の第１検査データ処理回路および前記第２検査データ処理回路は、デジタル論理回路としてのシフトレジスタを用いて構成されてもよい。
【0019】
例えば、前記配線は、複数のゲート線および複数のデータ線を含み、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記複数のデータ線の両側に配置された複数の第２電圧供給回路と、
前記複数のデータ線の一方側に配置された検査データ処理回路と、を含み、
前記複数の第１電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記複数の第２電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記複数の第１電圧供給回路は、前記第２電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記複数のデータ線の両側に配置された複数の第２電圧供給回路と、
前記複数のデータ線の一方側に配置された検査データ処理回路と、を含み、
前記複数の第１電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記複数の第２電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記複数の第１電圧供給回路は、前記第２電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
【0020】
また、前記配線は、複数のゲート線を含み、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の電圧供給回路と、
前記複数のゲート線の一方側に配置された検査データ処理回路と、を含み、
前記複数の電圧供給回路は、前記第１電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記複数の電圧供給回路のうち、前記検査データ処理回路の反対側である入力端側に配置された電圧供給回路は、前記第２電圧として、低レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
前記検査回路は、
前記複数のゲート線の両側に配置された複数の電圧供給回路と、
前記複数のゲート線の一方側に配置された検査データ処理回路と、を含み、
前記複数の電圧供給回路は、前記第１電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記複数の電圧供給回路のうち、前記検査データ処理回路の反対側である入力端側に配置された電圧供給回路は、前記第２電圧として、低レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
【0021】
また、前記配線は、複数のデータ線を含み、
前記検査回路は、
前記複数のデータ線の両側に配置された複数の電圧供給回路と、
前記複数のデータ線の一方側に配置された検査データ処理回路と、を含み、
前記複数の電圧供給回路は、前記第１電圧として、高レベルの電圧を前記複数のデータ線に供給し、
前記複数の電圧供給回路のうち、前記検査データ処理回路の反対側である入力端側に配置された電圧供給回路は、前記第２電圧として、低レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
前記検査回路は、
前記複数のデータ線の両側に配置された複数の電圧供給回路と、
前記複数のデータ線の一方側に配置された検査データ処理回路と、を含み、
前記複数の電圧供給回路は、前記第１電圧として、高レベルの電圧を前記複数のデータ線に供給し、
前記複数の電圧供給回路のうち、前記検査データ処理回路の反対側である入力端側に配置された電圧供給回路は、前記第２電圧として、低レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
【0022】
また、前記配線は、複数のデータ線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のデータ線の両側に配置された複数の第１電圧供給回路と、
前記コモン電極に接続された複数の第２電圧供給回路と、
前記複数のデータ線の一方側に配置された検査データ処理回路と、を含み、
前記複数の第１電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記複数の第２電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路は、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のデータ線の両側に配置された複数の第１電圧供給回路と、
前記コモン電極に接続された複数の第２電圧供給回路と、
前記複数のデータ線の一方側に配置された検査データ処理回路と、を含み、
前記複数の第１電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記複数の第２電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路は、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
【0023】
また、前記配線は、複数のゲート線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記コモン電極に接続された複数の第２電圧供給回路と、
前記複数のゲート線の一方側に配置された検査データ処理回路と、を含み、
前記複数の第１電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記複数の第２電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路は、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記コモン電極に接続された複数の第２電圧供給回路と、
前記複数のゲート線の一方側に配置された検査データ処理回路と、を含み、
前記複数の第１電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記複数の第２電圧供給回路は、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路は、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記検査データ処理回路は、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
【0024】
前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線における電圧レベルを取得する第１検査データ処理回路と、
前記複数のデータ線における電圧レベルを取得する第２検査データ処理回路と、を含み、
前記検査回路は、
複数の表示期間のあいだの第１ブランキング期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により前記複数のゲート線および前記複数のゲート線の一方または両方における電圧レベルを取得し、
前記複数の表示期間のあいだで前記第１ブランキング期間の次の第２ブランキング期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により取得された電圧レベルに対応する検査データを出力してもよい。
あるいは、前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線における電圧レベルを取得する第１検査データ処理回路と、
前記複数のデータ線における電圧レベルを取得する第２検査データ処理回路と、を含み、
前記検査回路は、
複数の表示期間のあいだのブランキング期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により前記複数のゲート線および前記複数のデータ線の一方または両方における電圧レベルを取得し、
前記複数の表示期間のうち前記ブランキング期間に続く表示期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により取得された電圧レベルに対応する検査データを出力してもよい。
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線における電圧レベルを取得する第１検査データ処理回路と、
前記複数のデータ線における電圧レベルを取得する第２検査データ処理回路と、を含み、
前記検査回路は、
複数の表示期間のあいだの第１ブランキング期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により前記複数のゲート線および前記複数のゲート線の一方または両方における電圧レベルを取得し、
前記複数の表示期間のあいだで前記第１ブランキング期間の次の第２ブランキング期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により取得された電圧レベルに対応する検査データを出力してもよい。
あるいは、前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線における電圧レベルを取得する第１検査データ処理回路と、
前記複数のデータ線における電圧レベルを取得する第２検査データ処理回路と、を含み、
前記検査回路は、
複数の表示期間のあいだのブランキング期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により前記複数のゲート線および前記複数のデータ線の一方または両方における電圧レベルを取得し、
前記複数の表示期間のうち前記ブランキング期間に続く表示期間において、前記第１検査データ処理回路および前記第２検査データ処理回路の一方または両方により取得された電圧レベルに対応する検査データを出力してもよい。
【0025】
前記検査回路は、前記画素部と同一の基板に搭載されてもよい。
前記検査回路は、前記基板上に形成される薄膜トランジスタに対応して、ＣＭＯＳ伝送ゲート、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタから選択されたタイプのスイッチ回路を含んでもよい。
前記検査回路は、前記基板上に形成される薄膜トランジスタに対応して、ＣＭＯＳ伝送ゲート、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタから選択されたタイプのスイッチ回路を含んでもよい。
【0026】
本開示の表示装置の検査方法は、
表示装置を検査する方法であって、
前記表示装置の画素部に接続された配線および電極に対応する検査回路により、第１期間において、前記配線および前記電極の一方または両方に第１電圧を供給し、
前記検査回路により、前記第１期間に続く第２期間において、前記配線および前記電極の一方に第２電圧を供給し、
前記検査回路により、前記第２電圧の供給にもとづく前記配線の電圧レベルに対応して、異常の発生を検出する。
表示装置を検査する方法であって、
前記表示装置の画素部に接続された配線および電極に対応する検査回路により、第１期間において、前記配線および前記電極の一方または両方に第１電圧を供給し、
前記検査回路により、前記第１期間に続く第２期間において、前記配線および前記電極の一方に第２電圧を供給し、
前記検査回路により、前記第２電圧の供給にもとづく前記配線の電圧レベルに対応して、異常の発生を検出する。
【0027】
例えば、前記配線に含まれる複数のゲート線の両側に配置された複数の第１電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記配線に含まれる複数のデータ線の両側に配置された複数の第２電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記複数の第１電圧供給回路により、前記第２電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記複数のデータ線の一方側に配置された検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
前記配線に含まれる複数のデータ線の両側に配置された複数の第２電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記複数の第１電圧供給回路により、前記第２電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記複数のデータ線の一方側に配置された検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
【0028】
また、前記配線に含まれる複数のゲート線の両側に配置された複数の電圧供給回路により、前記第１電圧として、高レベルの電圧を前記複数のゲート線に供給し、
前記複数の電圧供給回路のうち、前記複数のゲート線の一方側に配置された検査データ処理回路の反対側である入力端側に配置された電圧供給回路により、前記第２電圧として、低レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
前記複数の電圧供給回路のうち、前記複数のゲート線の一方側に配置された検査データ処理回路の反対側である入力端側に配置された電圧供給回路により、前記第２電圧として、低レベルの電圧を前記複数のゲート線に供給し、
前記検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
【0029】
また、前記配線に含まれる複数のデータ線の両側に配置された複数の電圧供給回路により、前記第１電圧として、高レベルの電圧を前記複数のデータ線に供給し、
前記複数の電圧供給回路のうち、前記複数のデータ線の一方側に配置された検査データ処理回路の反対側である入力端側に配置された電圧供給回路により、前記第２電圧として、低レベルの電圧を前記複数のデータ線に供給し、
前記検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
前記複数の電圧供給回路のうち、前記複数のデータ線の一方側に配置された検査データ処理回路の反対側である入力端側に配置された電圧供給回路により、前記第２電圧として、低レベルの電圧を前記複数のデータ線に供給し、
前記検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
【0030】
また、前記配線に含まれる複数のデータ線の両側に配置された複数の第１電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記複数のデータ線に供給し、
前記電極としてのコモン電極に接続された複数の第２電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路により、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記複数のデータ線の一方側に配置された検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
前記電極としてのコモン電極に接続された複数の第２電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路により、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記複数のデータ線の一方側に配置された検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のデータ線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
【0031】
また、前記配線は、複数のゲート線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記コモン電極に接続された複数の第２電圧供給回路と、
前記複数のゲート線の一方側に配置された検査データ処理回路と、を含み、
前記配線に含まれる複数のゲート線の両側に配置された複数の第１電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記電極としてのコモン電極に接続された複数の第２電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路により、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記複数のゲート線の一方側に配置された検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線の両側に配置された複数の第１電圧供給回路と、
前記コモン電極に接続された複数の第２電圧供給回路と、
前記複数のゲート線の一方側に配置された検査データ処理回路と、を含み、
前記配線に含まれる複数のゲート線の両側に配置された複数の第１電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記複数のゲート線に供給し、
前記電極としてのコモン電極に接続された複数の第２電圧供給回路により、前記第１電圧に含まれる低レベルの電圧を前記コモン電極に供給し、
前記複数の第２電圧供給回路により、前記第２電圧として、高レベルの電圧を前記コモン電極に供給し、
前記複数のゲート線の一方側に配置された検査データ処理回路により、前記第２電圧の供給にもとづく前記複数のゲート線における電圧レベルを取得し、当該電圧レベルが高レベルである場合に、異常の発生を検出可能にしてもよい。
【0032】
複数の表示期間のあいだの第１ブランキング期間において、前記配線に含まれる複数のゲート線および複数のゲート線の一方または両方における電圧レベルを、前記配線における電圧レベルとして取得し、
前記複数の表示期間のあいだで前記第１ブランキング期間の次の第２ブランキング期間において、前記配線における電圧レベルに対応する検査データを出力してもよい。
あるいは、前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線における電圧レベルを取得する第１検査データ処理回路と、
前記複数のデータ線における電圧レベルを取得する第２検査データ処理回路と、を含み、
前記検査回路は、
複数の表示期間のあいだのブランキング期間において、前記配線に含まれる複数のゲート線および複数のデータ線の一方または両方における電圧レベルを、前記配線における電圧レベルとして取得し、
前記複数の表示期間のうち前記ブランキング期間に続く表示期間において、前記配線における電圧レベルに対応する検査データを出力してもよい。
前記複数の表示期間のあいだで前記第１ブランキング期間の次の第２ブランキング期間において、前記配線における電圧レベルに対応する検査データを出力してもよい。
あるいは、前記配線は、複数のゲート線および複数のデータ線を含み、
前記電極は、コモン電極であり、
前記検査回路は、
前記複数のゲート線における電圧レベルを取得する第１検査データ処理回路と、
前記複数のデータ線における電圧レベルを取得する第２検査データ処理回路と、を含み、
前記検査回路は、
複数の表示期間のあいだのブランキング期間において、前記配線に含まれる複数のゲート線および複数のデータ線の一方または両方における電圧レベルを、前記配線における電圧レベルとして取得し、
前記複数の表示期間のうち前記ブランキング期間に続く表示期間において、前記配線における電圧レベルに対応する検査データを出力してもよい。
【発明の効果】
【0033】
本開示によれば、第１期間の第１電圧および第２期間の第２電圧にもとづいて、配線の電圧レベルを取得することで、異常の発生を検出可能にする。このため、回路規模が縮小され、安定して多様な検査が可能になる。また、検査中の電流を防止して、検査コストを削減できる。
【図面の簡単な説明】
【0034】
【図1】表示装置の概略構成図である。
【図2】（Ａ）と（Ｂ）は、ゲート線およびデータ線のショートを検査する例を示す図である。
【図3】（Ａ）と（Ｂ）は、ゲート線の切断を検査する例を示す図である。
【図4】（Ａ）と（Ｂ）は、データ線の切断を検査する例を示す図である。
【図5】（Ａ）と（Ｂ）は、データ線およびコモン電極のショートを検査する例を示す図である。
【図6】（Ａ）と（Ｂ）は、ゲート線およびコモン電極のショートを検査する例を示す図である。
【図7】表示装置の他の構成を示す概略構成図である。
【図8】プリチャージ回路の概略的な接続を示す図である。
【図9】（Ａ）～（Ｃ）は、スイッチ回路の構成例を示す回路図である。
【図10】共通電極用検査回路の概略的な接続を示す図である。
【図11】（Ａ）と（Ｂ）は、検査データ処理回路の構成例を示す図である。
【図12】ＣＭＯＳタイプのレジスタ回路を示す回路図である。
【図13】ＰＭＯＳタイプのレジスタ回路を示す回路図である。
【図14】ＮＭＯＳタイプのレジスタ回路を示す回路図である。
【図15】（Ａ）と（Ｂ）は、検査データ処理回路の構成例を示す図である。
【図16】ＣＭＯＳタイプのレジスタ回路を示す回路図である。
【図17】ＰＭＯＳタイプのレジスタ回路を示す回路図である。
【図18】ＮＭＯＳタイプのレジスタ回路を示す回路図である。
【図19】表示期間およびブランキング期間を示すタイミングチャートである。
【図20】ゲート線およびデータ線のショートが検査されるときのタイミングチャートである。
【図21】ゲート線およびデータ線のショートが発生した場合の例を示す図である。
【図22】ゲート線およびデータ線の切断が検査されるときのタイミングチャートである。
【図23】ゲート線の切断がある場合の例を示す図である。
【図24】データ線あるいはゲート線およびコモン電極のショートが検査されるときのタイミングチャートである。
【図25】データ線およびコモン電極のショートが発生した場合の例を示す図である。
【図26】検査データ処理回路におけるタイミングチャートである。
【図27】検査データ処理回路におけるタイミングチャートである。
【図28】検査データ処理回路におけるタイミングチャートである。
【図29】特許文献１におけるアクティブマトリクス基板の回路構成を示す図である。
【図30】特許文献２における液晶表示装置の構成を示す図である。
【図31】特許文献２における異常判定回路の回路例を示す図である。
【図32】特許文献３における液晶表示装置の構成を示す図である。
【図33】特許文献３におけるデータ線テスト回路の概略図である。
【図35】インバータ回路を含む検出用論理回路を示す回路図である。
【図36】特許文献４における配線検査装置の構成を示す図である。
【図37】特許文献５における検査装置の構成を示す図である。
【発明を実施するための形態】
【0035】
以下、実施形態に係る表示装置と表示装置の駆動方法について、図面を参照して説明する。
【0036】
図１は、表示装置１００の概略的な構成を示す。表示装置１００は、基板１１、ドライバＩＣ１２、判定回路１３を含む。基板１１は、薄膜トランジスタ（ＴＦＴ）基板などであればよい。ドライバＩＣ１２は、基板１１上に位置する配線と電気的に接続される。ドライバＩＣ１２は、表示装置１００の駆動信号を基板１１における各要素へと供給する。ドライバＩＣ１２は、半導体装置でも、ディスクリート回路でも、ソフトウエアで制御されるプロセッサでもよい。ドライバＩＣ１２は、チップオンガラス（ＣＯＧ）の技術により、基板１１上に実装されてもよい。あるいは、ドライバＩＣ１２は、基板１１に外付け可能であってもよい。判定回路１３は、基板１１から出力される検査データを用いて、異常の有無を判定する。
【0037】
複数の回路要素は、基板１１上に搭載される。例えば、基板１１上に搭載された画素アレイ２１と走査回路２２とデマルチプレクサ２３は、一般的なＴＦＴ基板に搭載可能な回路構成であればよい。画素アレイ２１は、複数の画素回路を含む画素部である。画素アレイ２１における各画素回路は、スイッチ用のトランジスタと、液晶素子と、を含む。画素アレイ２１は、走査線となる複数のゲート線ＧＬを介して、走査回路２２と接続される。画素アレイ２１は、映像信号線となる複数のデータ線ＤＬを介して、デマルチプレクサ２３と接続される。ゲート線ＧＬおよびデータ線ＤＬは、画素アレイ２１に接続された配線である。画素アレイ２１に含まれる複数の画素回路は、対向電極としてのコモン電極ＣＢに接続される。コモン電極ＣＢは、画素アレイ２１に接続された電極である。
【0038】
基板１１上に搭載されたプリチャージ回路３１Ａ、３１Ｂは、ゲート線ＧＬの両側に配置される。画素アレイ２１は、プリチャージ回路３１Ａおよびプリチャージ回路３１Ｂの間で、ゲート線ＧＬに接続される。プリチャージ回路３１Ａは画素アレイ２１に接続されたゲート線ＧＬの一方側に接続され、プリチャージ回路３１Ｂは画素アレイ２１に接続されたゲート線ＧＬの他方側に接続される。プリチャージ回路３１Ａ、３１Ｂの出力は、画素アレイ２１に接続されたゲート線ＧＬを介して、互いに接続される。プリチャージ回路３１Ａ、３１Ｂは、画素アレイ２１に接続された配線に含まれるゲート線ＧＬへと、検査用電圧を供給可能である。プリチャージ回路３１Ａは、画素アレイ２１からみて走査回路２２と同じ側において、ゲート線ＧＬに接続される。プリチャージ回路３１Ｂは、画素アレイ２１からみて走査回路２２の反対側において、ゲート線ＧＬに接続される。走査回路２２と同じ側は、ゲート線ＧＬに正規の信号が入力される側である。
【0039】
基板１１上に搭載されたプリチャージ回路３２Ａ、３２Ｂは、データ線ＤＬの両側に配置される。画素アレイ２１は、プリチャージ回路３２Ａおよびプリチャージ回路３２Ｂの間で、データ線ＤＬに接続される。プリチャージ回路３２Ａは画素アレイ２１に接続されたデータ線ＤＬの一方側に接続され、プリチャージ回路３２Ｂは画素アレイ２１に接続されたデータ線ＤＬの他方側に接続される。プリチャージ回路３２Ａ、３２Ｂの出力は、画素アレイ２１に接続されたデータ線ＤＬを介して、互いに接続される。プリチャージ回路３２Ａ、３２Ｂは、画素アレイ２１に接続された配線に含まれるデータ線ＤＬへと、検査用電圧を供給可能である。プリチャージ回路３２Ａは、画素アレイ２１からみてデマルチプレクサ２３と同じ側において、データ線ＤＬに接続される。プリチャージ回路３２Ｂは、画素アレイ２１からみてデマルチプレクサ２３の反対側において、データ線ＤＬに接続される。デマルチプレクサ２３と同じ側は、データ線ＤＬに正規の信号が入力される側である。
【0040】
プリチャージ回路３１Ａ、３１Ｂ、３２Ａ、３２Ｂはそれぞれ、電圧生成器と、スイッチ回路と、を含む。プリチャージ回路３１Ａ、３１Ｂに含まれる電圧生成器は、ゲート線ＧＬに供給可能な低レベルまたは高レベルの電圧を生成する。プリチャージ回路３１Ａ、３１Ｂに含まれるスイッチ回路は、プリチャージ回路３１Ａ、３１Ｂに含まれる電圧生成器と、ゲート線ＧＬとの接続を、オフまたはオンに切り替える。プリチャージ回路３２Ａ、３２Ｂに含まれる電圧生成器は、データ線ＤＬに供給可能な低レベルまたは高レベルの電圧を生成する。プリチャージ回路３２Ａ、３２Ｂに含まれるスイッチ回路は、プリチャージ回路３２Ａ、３２Ｂに含まれる電圧生成器と、データ線ＤＬとの接続を、オフまたはオンに切り替える。ゲート線ＧＬおよびデータ線ＤＬを含む配線は、正規の信号が入力される側に入力端を有する。ゲート線ＧＬおよびデータ線ＤＬを含む配線は、入力端の反対側に出力端を有する。プリチャージ回路３１Ａは、ゲート線ＧＬの入力端側に接続される。プリチャージ回路３１Ｂは、ゲート線ＧＬの出力端側に接続される。プリチャージ回路３２Ａは、データ線ＤＬの入力端側に接続される。プリチャージ回路３２Ｂは、データ線ＤＬの出力端側に接続される。
【0041】
スイッチ回路は、金属酸化膜シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）といったスイッチ素子を用いて構成される。スイッチ回路がオンであるときに、スイッチ素子は導通状態である。スイッチ回路がオフであるときに、スイッチ素子は非導通状態である。スイッチ素子としてのＭＯＳトランジスタは、Ｐチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタまたはＮチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタであってもよい。スイッチ回路は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの組合せを用いた相補型ＭＯＳ（ＣＭＯＳ）の伝送ゲートであってもよい。スイッチ回路のタイプは、基板１１上に形成される薄膜トランジスタに対応して、選択可能であればよい。
【0042】
基板１１上に搭載された共通電極用検査回路３３は、コモン電極ＣＢの所定位置に接続される複数の出力を有する。共通電極用検査回路３３の複数の出力は、画素アレイ２１に接続されたコモン電極ＣＢを介して、互いに接続される。共通電極用検査回路３３は、画素アレイ２１に接続された電極に含まれるコモン電極ＣＢへと、検査用電圧を供給可能である。共通電極用検査回路３３は、電圧生成器と、スイッチ回路と、を含む。共通電極用検査回路３３に含まれる電圧生成器は、コモン電極ＣＢに供給可能な低レベルまたは高レベルの電圧を生成する。共通電極用検査回路３３に含まれるスイッチ回路は、共通電極用検査回路３３に含まれる電圧生成器と、コモン電極ＣＢとの接続を、オフまたはオンに切り替える。
【0043】
基板１１上に搭載された検査データ処理回路３４は、ゲート線ＧＬの一端に配置される。検査データ処理回路３４は、画素アレイ２１からみて走査回路２２およびプリチャージ回路３１Ａの反対側である出力端側において、ゲート線ＧＬに接続される。基板１１上に搭載された検査データ処理回路３５は、データ線ＤＬの一端に配置される。検査データ処理回路３５は、画素アレイ２１からみてデマルチプレクサ２３およびプリチャージ回路３２Ａの反対側である出力端側において、データ線ＤＬに接続される。検査データ処理回路３４は、ゲート線ＧＬの電圧レベルを取得可能である。検査データ処理回路３５は、データ線ＤＬの電圧レベルを取得可能である。検査データ処理回路３４は、画素アレイ２１に接続された配線に含まれるゲート線ＧＬの電圧レベルを検出可能にする。検査データ処理回路３５は、画素アレイ２１に接続された配線に含まれるデータ線ＤＬの電圧レベルを検出可能にする。
【0044】
プリチャージ回路３１Ａ、３１Ｂ、３２Ａ、３２Ｂと、共通電極用検査回路３３と、検査データ処理回路３４、３５とは、基板１１上に搭載され、表示装置１００の検査回路に含めることができる。表示装置１００は、画素部としての画素アレイ２１を含む。画素アレイ２１は、配線としてのゲート線ＧＬおよびデータ線ＤＬと、電極としてのコモン電極ＣＢと、に接続される。表示装置１００の検査回路は、ゲート線ＧＬおよびデータ線ＤＬを含めた配線と、コモン電極ＣＢといった電極とに、接続される。表示装置１００の検査回路は、ゲート線ＧＬおよびデータ線ＤＬを含めた配線について、異常を検査可能である。
【0045】
検査データ処理回路３４、３５は、アナログ回路としてのコンパレータではなく、デジタル論理回路を用いる。アナログ回路とは異なるデジタル論理回路を用いることにより、回路の集積度が高められる。また、薄膜トランジスタの特性ばらつきを補正する必要がない。検査データ処理回路３４、３５は、貫通電流が発生しない構成を有する。このような検査データ処理回路３４、３５によれば、回路規模が縮小され、検査コストが削減される。したがって、表示装置１００の検査回路は、線欠陥といった異常の有無を、適切に検査することができる。
【0046】
表示装置１００の検査回路により実行される検査例は、図２から図６までにおいて、概略的に示される。図２（Ａ）および図２（Ｂ）は、ゲート線ＧＬおよびデータ線ＤＬのショートを検査するための第１例を示す。図３（Ａ）および図３（Ｂ）は、ゲート線ＧＬの切断を検査するための第２例を示す。図４（Ａ）および図４（Ｂ）は、データ線ＤＬの切断を検査するための第３例を示す。図５（Ａ）および図５（Ｂ）は、データ線ＤＬおよびコモン電極ＣＢのショートを検査するための第４例を示す。図６（Ａ）および図６（Ｂ）は、ゲート線ＧＬおよびコモン電極ＣＢのショートを検査するための第５例を示す。
【0047】
図２（Ａ）および図２（Ｂ）に示されたゲート線ＧＬ１～ＧＬ３は、複数のゲート線ＧＬに含まれる。図２（Ａ）および図２（Ｂ）に示されたデータ線ＤＬ１～ＤＬ４は、複数のデータ線ＤＬに含まれる。図２（Ａ）は、検査の第１例における第１ステップを示す。この例では、ゲート線ＧＬ１とデータ線ＤＬ２との間において、ショートＳＨ１による線欠陥が発生している。図２（Ａ）におけるプリチャージ回路３１Ａ、３１Ｂは、ゲート線ＧＬ１～ＧＬ３に低レベルの電圧を供給する。図２（Ａ）におけるプリチャージ回路３２Ａ、３２Ｂは、データ線ＤＬ１～ＤＬ４に低レベルの電圧を供給する。より一般的に、複数のゲート線ＧＬは、両側のプリチャージ回路３１Ａ、３１Ｂから低レベルの電圧が同一期間の共通電圧として供給される。複数のデータ線ＤＬは、両側のプリチャージ回路３２Ａ、３２Ｂから低レベルの電圧が同一期間の共通電圧として供給される。図２（Ａ）においてプリチャージ回路３１Ａ、３１Ｂからゲート線ＧＬ１～ＧＬ３へと供給される低レベルの電圧は、第１期間において供給される第１電圧に含まれる。図２（Ａ）においてプリチャージ回路３２Ａ、３２Ｂからデータ線ＤＬ１～ＤＬ４へと供給される低レベルの電圧は、第１期間において供給される第１電圧に含まれる。
【0048】
図２（Ｂ）は、検査の第１例における第２ステップおよび第３ステップを示す。図２（Ｂ）におけるプリチャージ回路３１Ａ、３１Ｂは、ゲート線ＧＬ１～ＧＬ３に高レベルの電圧を供給する。図２（Ｂ）におけるプリチャージ回路３２Ａ、３２Ｂは、オフ状態であり、データ線ＤＬ１～ＤＬ４に電圧を供給しない。より一般的に、複数のゲート線ＧＬは、両側のプリチャージ回路３１Ａ、３１Ｂから高レベルの電圧が同一期間の共通電圧として供給される。データ線ＤＬは、両側のプリチャージ回路３２Ａ、３２Ｂから電圧が供給されず、フローティング状態となる。図２（Ｂ）においてプリチャージ回路３１Ａ、３１Ｂからゲート線ＧＬ１～ＧＬ３へと供給される高レベルの電圧は、第２期間において供給される第２電圧に含まれる。なお、プリチャージ回路３１Ｂは、第２期間においてオフ状態であってもよい。
【0049】
以上の第１例における第１ステップおよび第２ステップにもとづいて、検査データ処理回路３４は、データ線ＤＬ１～ＤＬ４の電圧レベルを取得する。例えば、データ線ＤＬ１、ＤＬ３、ＤＬ４が正常である場合に、検査データ処理回路３４は、低レベルの電圧を取得する。これに対し、データ線ＤＬ２がゲート線ＧＬ１との間でショートＳＨ１による線欠陥を含む場合に、検査データ処理回路３４は、高レベルの電圧を取得する。より一般的に、データ線ＤＬ２が複数のゲート線ＧＬの少なくとも１つとショートした場合に、検査データ処理回路３４は、高レベルの電圧を取得する。第３ステップにおいて、検査データ処理回路３４は検査データ出力ＤＤ１１を判定回路１３に提供する。判定回路１３は、検査データ処理回路３４から受けた検査データを用いて、異常の発生を判定することができる。
【0050】
図３（Ａ）および図３（Ｂ）に示されたゲート線ＧＬ１～ＧＬ４は、複数のゲート線ＧＬに含まれる。図３（Ａ）は、検査の第２例における第１ステップを示す。この例では、ゲート線ＧＬ３において、切断ＯＰ１による線欠陥が発生している。図３（Ａ）におけるプリチャージ回路３１Ａ、３１Ｂは、ゲート線ＧＬ１～ＧＬ４に高レベルの電圧を供給する。より一般的に、複数のゲート線ＧＬは、両側のプリチャージ回路３１Ａ、３１Ｂから高レベルの電圧が同一期間の共通電圧として供給される。図３（Ａ）においてプリチャージ回路３１Ａ、３１Ｂからゲート線ＧＬ１～ＧＬ４へと供給される高レベルの電圧は、第１期間において供給される第１電圧に含まれる。
【0051】
図３（Ｂ）は、検査の第２例における第２ステップおよび第３ステップを示す。図３（Ｂ）におけるプリチャージ回路３１Ａは、ゲート線ＧＬ１～ＧＬ４に低レベルの電圧を供給する。図３（Ｂ）におけるプリチャージ回路３１Ｂは、オフ状態であり、ゲート線ＧＬ１～ＧＬ４に電圧を供給しない。より一般的に、複数のゲート線ＧＬは、検査データ処理回路３５の反対側である入力端側に配置されたプリチャージ回路３１Ａから低レベルの電圧が同一期間の共通電圧として供給される。このとき、複数のゲート線ＧＬは、出力端側に配置されたプリチャージ回路３１Ｂから電圧が供給されない。図３（Ｂ）においてプリチャージ回路３１Ａからゲート線ＧＬ１～ＧＬ４へと供給される低レベルの電圧は、第２期間において供給される第２電圧に含まれる。
【0052】
以上の第２例における第１ステップおよび第２ステップにもとづいて、検査データ処理回路３５は、ゲート線ＧＬ１～ＧＬ４の電圧レベルを取得する。例えば、ゲート線ＧＬ１、ＧＬ２、ＧＬ４が正常である場合に、検査データ処理回路３５は、低レベルの電圧を取得する。これに対し、ゲート線ＧＬ３が切断ＯＰ１による線欠陥を含む場合に、検査データ処理回路３５は、高レベルの電圧を取得する。第３ステップにおいて、検査データ処理回路３５は検査データ出力ＤＤ１３を判定回路１３に提供する。判定回路１３は、検査データ処理回路３５から受けた検査データを用いて、異常の発生を判定することができる。
【0053】
図４（Ａ）および図４（Ｂ）に示されたデータ線ＤＬ１～ＤＬ４は、複数のデータ線ＤＬに含まれる。図４（Ａ）は、検査の第３例における第１ステップを示す。この例では、データ線ＤＬ３において、切断ＯＰ２による線欠陥が発生している。図４（Ａ）におけるプリチャージ回路３２Ａ、３２Ｂは、データ線ＤＬ１～ＤＬ４に高レベルの電圧を供給する。より一般的に、複数のデータ線ＤＬは、両側のプリチャージ回路３２Ａ、３２Ｂから高レベルの電圧が同一期間の共通電圧として供給される。図４（Ａ）においてプリチャージ回路３２Ａ、３２Ｂからデータ線ＤＬ１～ＤＬ４へと供給される高レベルの電圧は、第１期間において供給される第１電圧に含まれる。
【0054】
図４（Ｂ）は、検査の第３例における第２ステップおよび第３ステップを示す。図４（Ｂ）におけるプリチャージ回路３２Ａは、データ線ＤＬ１～ＤＬ４に低レベルの電圧を供給する。図４（Ｂ）におけるプリチャージ回路３２Ｂは、オフ状態であり、データ線ＤＬ１～ＤＬ４に電圧を供給しない。より一般的に、複数のデータ線ＤＬは、検査データ処理回路３４の反対側である入力端側に配置されたプリチャージ回路３２Ａから低レベルの電圧が同一期間の共通電圧として供給される。このとき、複数のデータ線ＤＬは、出力端側に配置されたプリチャージ回路３２Ｂから電圧が供給されない。図４（Ｂ）においてプリチャージ回路３２Ａからデータ線ＤＬ１～ＤＬ４へと供給される低レベルの電圧は、第２期間において供給される第２電圧に含まれる。
【0055】
以上の第３例における第１ステップおよび第２ステップにもとづいて、検査データ処理回路３４は、データ線ＤＬ１～ＤＬ４の電圧レベルを取得する。例えば、データ線ＤＬ１、ＤＬ２、ＤＬ４が正常である場合に、検査データ処理回路３４は、低レベルの電圧を取得する。これに対し、データ線ＤＬ３が切断ＯＰ２による線欠陥を含む場合に、検査データ処理回路３４は、高レベルの電圧を取得する。第３ステップにおいて、検査データ処理回路３４は検査データ出力ＤＤ１３を判定回路１３に提供する。判定回路１３は、検査データ処理回路３４から受けた検査データを用いて、異常の発生を判定することができる。
【0056】
検査の第２例は、ゲート線ＧＬを検査対象とする。ゲート線ＧＬの切断は、検査データ処理回路３５を用いて検査される。この例において、データ線ＤＬは検査対象でない。ゲート線ＧＬの切断が検査されるときに、検査データ処理回路３４が用いられない。検査の第３例は、データ線ＤＬを検査対象とする。データ線ＤＬの切断は、検査データ処理回路３４を用いて検査される。この例において、ゲート線ＧＬは検査対象ではない。データ線ＤＬの切断が検査されるときに、検査データ処理回路３５が用いられない。したがって、ゲート線ＧＬの切断およびデータ線ＤＬの切断は、同時に検査することができる。
【0057】
図５（Ａ）および図５（Ｂ）に示されたデータ線ＤＬ１～ＤＬ４は、複数のデータ線ＤＬに含まれる。図５（Ａ）は、検査の第４例における第１ステップを示す。この例では、データ線ＤＬ３とコモン電極ＣＢとの間において、ショートＳＨ２による線欠陥が発生している。図５（Ａ）におけるプリチャージ回路３２Ａ、３２Ｂは、データ線ＤＬ１～ＤＬ４に低レベルの電圧を供給する。図５（Ａ）における共通電極用検査回路３３は、コモン電極ＣＢに低レベルの電圧を供給する。より一般的に、複数のデータ線ＤＬは、両側のプリチャージ回路３２Ａ、３２Ｂから低レベルの電圧が同一期間の共通電圧として供給される。コモン電極ＣＢは、共通電極用検査回路３３から低レベルの電圧が供給される。図５（Ａ）においてプリチャージ回路３２Ａ、３２Ｂからデータ線ＤＬ１～ＤＬ４へと供給される低レベルの電圧は、第１期間において供給される第１電圧に含まれる。図５（Ａ）において共通電極用検査回路３３からコモン電極ＣＢへと供給される低レベルの電圧は、第１期間において供給される第１電圧に含まれる。
【0058】
図５（Ｂ）は、検査の第４例における第２ステップおよび第３ステップを示す。図５（Ｂ）におけるプリチャージ回路３２Ａ、３２Ｂは、オフ状態であり、データ線ＤＬ１～ＤＬ４に電圧を供給しない。より一般的に、データ線ＤＬは、両側のプリチャージ回路３２Ａ、３２Ｂから電圧が供給されず、フローティング状態となる。図５（Ｂ）における共通電極用検査回路３３は、徐々に高レベルの電圧をコモン電極ＣＢに供給する。コモン電極ＣＢは、画素回路の保持容量を含めた画素アレイ２１の画素容量により、電圧の上昇が減速される。コモン電極ＣＢの電圧は徐々に上昇するので、コモン電極ＣＢは、ゲート線ＧＬおよびデータ線ＤＬとのカップリングが防止される。図５（Ｂ）において共通電極用検査回路３３からコモン電極ＣＢへと供給される高レベルの電圧は、第２期間において供給される第２電圧に含まれる。
【0059】
以上の第４例における第１ステップおよび第２ステップにもとづいて、検査データ処理回路３４は、データ線ＤＬ１～ＤＬ４の電圧レベルを取得する。例えば、データ線ＤＬ１、ＤＬ２、ＤＬ４が正常である場合に、検査データ処理回路３４は、低レベルの電圧を取得する。これに対し、データ線ＤＬ３がコモン電極ＣＢとの間でショートＳＨ２による線欠陥を含む場合に、検査データ処理回路３４は、高レベルの電圧を取得する。第３ステップにおいて、検査データ処理回路３４は検査データ出力ＤＤ１４を判定回路１３に提供する。判定回路１３は、検査データ処理回路３４から受けた検査データを用いて、異常の発生を判定することができる。
【0060】
図６（Ａ）および図６（Ｂ）に示されたゲート線ＧＬ１～ＧＬ４は、複数のゲート線ＧＬに含まれる。図６（Ａ）は、検査の第５例における第１ステップを示す。この例では、ゲート線ＧＬ３とコモン電極ＣＢとの間において、ショートＳＨ３による線欠陥が発生している。図６（Ａ）におけるプリチャージ回路３１Ａ、３１Ｂは、ゲート線ＧＬ１～ＧＬ４に低レベルの電圧を供給する。図６（Ａ）における共通電極用検査回路３３は、コモン電極ＣＢに低レベルの電圧を供給する。より一般的に、複数のゲート線ＧＬは、両側のプリチャージ回路３１Ａ、３１Ｂから低レベルの電圧が同一期間の共通電圧として供給される。コモン電極ＣＢは、共通電極用検査回路３３から低レベルの電圧が供給される。図６（Ａ）においてプリチャージ回路３１Ａ、３１Ｂからゲート線ＧＬ１～ＧＬ４へと供給される低レベルの電圧は、第１期間において供給される第１電圧に含まれる。図６（Ａ）において共通電極用検査回路３３からコモン電極ＣＢへと供給される低レベルの電圧は、第１期間において供給される第１電圧に含まれる。
【0061】
図６（Ｂ）は、検査の第６例における第２ステップおよび第３ステップを示す。図６（Ｂ）におけるプリチャージ回路３１Ａ、３１Ｂは、オフ状態であり、ゲート線ＧＬ１～ＧＬ４に電圧を供給しない。より一般的に、データ線ＤＬは、両側のプリチャージ回路３１Ａ、３１Ｂから電圧が供給されず、フローティング状態となる。図６（Ｂ）における共通電極用検査回路３３は、徐々に高レベルの電圧をコモン電極ＣＢに供給する。図６（Ｂ）において共通電極用検査回路３３からコモン電極ＣＢへと供給される高レベルの電圧は、第２期間において供給される第２電圧に含まれる。
【0062】
以上の第５例における第１ステップおよび第２ステップにもとづいて、検査データ処理回路３５は、ゲート線ＧＬ１～ＧＬ４の電圧レベルを取得する。例えば、ゲート線ＧＬ１、ＧＬ２、ＧＬ４が正常である場合に、検査データ処理回路３４は、低レベルの電圧を取得する。これに対し、ゲート線ＧＬ３がコモン電極ＣＢとの間でショートＳＨ３による線欠陥を含む場合に、検査データ処理回路３５は、高レベルの電圧を取得する。第３ステップにおいて、検査データ処理回路３４は検査データ出力ＤＤ１５を判定回路１３に提供する。判定回路１３は、検査データ処理回路３４から受けた検査データを用いて、異常の発生を判定することができる。
【0063】
検査の第４例は、データ線ＤＬを検査対象とする。データ線ＤＬおよびコモン電極ＣＢのショートは、検査データ処理回路３４を用いて検査される。この例において、ゲート線ＧＬは検査対象ではない。データ線ＤＬおよびコモン電極ＣＢのショートが検査されるときに、検査データ処理回路３５が用いられない。検査の第５例は、ゲート線ＧＬを検査対象とする。ゲート線ＧＬおよびコモン電極ＣＢのショートは、検査データ処理回路３５を用いて検査される。この例において、データ線ＤＬは検査対象ではない。ゲート線ＧＬおよびコモン電極ＣＢのショートが検査されるときに、検査データ処理回路３４が用いられない。したがって、データ線ＤＬおよびコモン電極ＣＢのショートと、ゲート線ＧＬおよびコモン電極ＣＢのショートは、同時に検査することができる。
【0064】
第１期間における第１電圧は、検査対象となる複数の配線に対して供給される共通の電圧を含んでいる。複数のゲート線ＧＬに供給される低レベルまたは高レベルの電圧と、複数のデータ線ＤＬに供給される低レベルまたは高レベルの電圧は、検査タイプに従って、第１期間における第１電圧に含められる。これに対して、表示期間において、走査回路２２からの走査信号およびデマルチプレクサ２３からの映像信号に対応して供給される電圧は、複数の配線において異なる電圧を含んでいる。したがって、第１期間における第１電圧の設定は、表示期間における電圧の設定と相違する。
【0065】
第２期間における第２電圧の設定は、第１期間における第１電圧の設定と相違する。第２期間における第２電圧は、検査タイプに従って、検査対象となる複数の配線に対して供給される共通の電圧を含む場合と、含まない場合と、がある。コモン電極ＣＢに供給される高レベルの電圧が第２電圧である場合に、ゲート線ＧＬおよびデータ線ＤＬは、第２電圧の供給がなく、フローティング状態となる。したがって、第２期間における第２電圧は、画素アレイ２１に接続された配線および電極の一方に供給されるが、他方に供給されない。
【0066】
図７は、表示装置１００とは別の構成例として、表示装置１０１の概略的な構成を示す。図７において、図１と同様の構成には、同一の符号が付されている。表示装置１０１は、基板１５上に搭載された回路要素として、走査回路２２Ａ、２２Ｂ、検査データ処理回路３５Ａ、３５Ｂを有している。基板１５上に搭載された走査回路２２Ａ、２２Ｂは、ゲート線ＧＬの両側に配置される。画素アレイ２１は、走査回路２２Ａおよび走査回路２２Ｂの間で、ゲート線ＧＬに接続される。走査回路２２Ａは画素アレイ２１に接続されたゲート線ＧＬの一方側に接続され、走査回路２２Ｂは画素アレイ２１に接続されたゲート線ＧＬの他方側に接続される。走査回路２２Ａ、２２Ｂの出力は、画素アレイ２１に接続されたゲート線ＧＬを介して、互いに接続される。走査回路２２Ａ、２２Ｂの一方が走査信号を出力しているときに、他方は走査信号を出力しない。ドライバＩＣ１２は、チップオンガラス（ＣＯＧ）の技術により、基板１５上に実装されてもよい。あるいは、ドライバＩＣ１２は、基板１５に外付け可能であってもよい。
【0067】
基板１５上に搭載された検査データ処理回路３５Ａ、３５Ｂは、ゲート線ＧＬの両側に配置される。画素アレイ２１は、検査データ処理回路３５Ａ、３５Ｂの間で、ゲート線ＧＬに接続される。検査データ処理回路３５Ａは画素アレイ２１に接続されたゲート線ＧＬの一方側に接続され、検査データ処理回路３５Ｂは画素アレイ２１に接続されたゲート線ＧＬの他方側に接続される。検査データ処理回路３５Ａ、３５Ｂの入力は、画素アレイ２１に接続されたゲート線ＧＬを介して、互いに接続される。
【0068】
表示装置１０１の検査回路により実行される検査例のうち、ゲート線ＧＬおよびデータ線ＤＬのショートが検出される第１例は、表示装置１００の検査回路による検査例と同様である。表示装置１０１の検査回路により実行される検査例のうち、データ線ＤＬの切断が検査される第３例は、表示装置１００の検査回路による検査例と同様である。表示装置１０１の検査回路により実行される検査例のうち、データ線ＤＬおよびコモン電極ＣＢのショートが検出される第４例は、表示装置１００の検査回路による検査例と同様である。表示装置１０１の検査回路により実行される検査例のうち、ゲート線ＧＬおよびコモン電極ＣＢのショートが検出される第５例は、表示装置１００の検査回路による検査例と同様である。
【0069】
表示装置１０１の検査回路により実行される検査例のうち、ゲート線ＧＬの切断が検出される第２例は、表示装置１００の検査回路による検査例と相違する。例えば、検査データ処理回路３５Ａ、３５Ｂの一方がゲート線ＧＬの電圧レベルを取得するときに、他方はゲート線ＧＬの電圧レベルを取得しない。したがって、ゲート線ＧＬの両側に配置された検査データ処理回路３５Ａ、３５Ｂのうち、一方を用いた検査が行われる場合に、他方を用いた検査は行われない。
【0070】
図８は、プリチャージ回路の概略的な接続を示す。図８に示されたゲート線ＧＬｎは、複数のゲート線ＧＬに含まれる１の配線である。図８に示されたデータ線ＤＬｎは、複数のデータ線ＤＬに含まれる１の配線である。ゲート線ＧＬｎおよびデータ線ＤＬｎは、画素アレイ２１に含まれる画素回路ＰＣｎに接続される。画素回路ＰＣｎは、コモン電極ＣＢにも接続される。
【0071】
ゲート線ＧＬｎは、スイッチ回路ＳＷＧ１、ＳＷＧ２に接続される。スイッチ回路ＳＷＧ１は、プリチャージ回路３１Ａに含まれる。スイッチ回路ＳＷＧ２は、プリチャージ回路３１Ｂに含まれる。プリチャージ回路３１Ａ、３１Ｂに含まれる電圧生成器は、プリチャージ電圧ＰＣＧを生成する。スイッチ回路ＳＷＧ１がオンであるときに、プリチャージ回路３１Ａにおいて生成されたプリチャージ電圧ＰＣＧは、ゲート線ＧＬｎに供給される。スイッチ回路ＳＷＧ１がオフであるときに、プリチャージ回路３１Ａにおいて生成されたプリチャージ電圧ＰＣＧは、ゲート線ＧＬｎに供給されない。スイッチ回路ＳＷＧ２がオンであるときに、プリチャージ回路３１Ｂにおいて生成されたプリチャージ電圧ＰＣＧは、ゲート線ＧＬｎに供給される。スイッチ回路ＳＷＧ２がオフであるときに、プリチャージ回路３１Ｂにおいて生成されたプリチャージ電圧ＰＣＧは、ゲート線ＧＬｎに供給されない。
【0072】
データ線ＤＬｎは、スイッチ回路ＳＷＤ１、ＳＷＤ２に接続される。スイッチ回路ＳＷＤ１は、プリチャージ回路３２Ａに含まれる。スイッチ回路ＳＷＤ２は、プリチャージ回路３２Ｂに含まれる。プリチャージ回路３２Ａ、３２Ｂに含まれる電圧生成器は、プリチャージ電圧ＰＣＤを生成する。スイッチ回路ＳＷＤ１がオンであるときに、プリチャージ回路３２Ａにおいて生成されたプリチャージ電圧ＰＣＤは、データ線ＤＬｎに供給される。スイッチ回路ＳＷＤ１がオフであるときに、プリチャージ回路３２Ａにおいて生成されたプリチャージ電圧ＰＣＤは、データ線ＤＬｎに供給されない。スイッチ回路ＳＷＤ２がオンであるときに、プリチャージ回路３２Ｂにおいて生成されたプリチャージ電圧ＰＣＤは、データ線ＤＬｎに供給される。スイッチ回路ＳＷＤ２がオフであるときに、プリチャージ回路３２Ｂにおいて生成されたプリチャージ電圧ＰＣＤは、データ線ＤＬｎに供給されない。
【0073】
コモン電極ＣＢは、スイッチ回路ＳＷＣに接続される。スイッチ回路ＳＷＣは、共通電極用検査回路３３に含まれる。共通電極用検査回路３３に含まれる電圧生成器は、プリチャージ電圧ＰＣＣを生成する。スイッチ回路ＳＷＣがオンであるときに、共通電極用検査回路３３において生成されたプリチャージ電圧ＰＣＣは、コモン電極ＣＢに供給される。スイッチ回路ＳＷＣがオフであるときに、共通電極用検査回路３３において生成されたプリチャージ電圧ＰＣＣは、コモン電極ＣＢに供給されない。
【0074】
ゲート線ＧＬｎは、スイッチ回路ＳＷＴ１、ＳＷＴ２に接続される。スイッチ回路ＳＷＴ１は、走査回路２２と、ゲート線ＧＬｎとの接続を、オフまたはオンに切り替える。スイッチ回路ＳＷＴ２は、検査データ処理回路３５と、ゲート線ＧＬｎとの接続を、オフまたはオンに切り替える。スイッチ回路ＳＷＴ２がオンであるときに、ゲート線ＧＬｎの電圧レベルを示す出力信号ＧＯｎは、検査データ処理回路３５に入力される。スイッチ回路ＳＷＴ２がオフであるときに、ゲート線ＧＬｎの電圧レベルを示す出力信号ＧＯｎは、検査データ処理回路３５に入力されない。
【0075】
データ線ＤＬｎは、スイッチ回路ＳＷＴに接続される。スイッチ回路ＳＷＴは、検査データ処理回路３４と、データ線ＤＬｎとの接続を、オフまたはオンに切り替える。スイッチ回路ＳＷＴがオンであるときに、データ線ＤＬｎの電圧レベルを示す出力信号ＤＯｎは、検査データ処理回路３４に入力される。スイッチ回路ＳＷＴがオフであるときに、データ線ＤＬｎの電圧レベルを示す出力信号ＤＯｎは、検査データ処理回路３４に入力されない。
【0076】
スイッチ回路の構成例は、図９（Ａ）から図９（Ｃ）までに示される。スイッチ回路のタイプは、ＣＭＯＳタイプ、ＰＭＯＳタイプ、ＮＭＯＳタイプのうちから選択される。図９（Ａ）は、スイッチ回路ＳＷ１を示す回路図である。スイッチ回路ＳＷ１は、ＣＭＯＳタイプである。図９（Ｂ）は、スイッチ回路ＳＷ２を示す回路図である。スイッチ回路ＳＷ２は、ＰＭＯＳタイプである。図９（Ｃ）は、スイッチ回路ＳＷ３を示す回路図である。スイッチ回路ＳＷ３は、ＮＭＯＳタイプである。ＰＭＯＳタイプのスイッチ回路ＳＷ２が使用される場合に、図８の画素回路ＰＣｎに含まれるスイッチ用のトランジスタも、ＰＭＯＳタイプである。
【0077】
図９（Ａ）におけるスイッチ回路ＳＷ１は、スイッチ入力ＳＩ１と、スイッチ出力ＳＯ１と、を含む。スイッチ回路ＳＷ１は、スイッチ制御信号ＳＣ１と、スイッチ制御信号ＳＣ１の反転信号と、を受ける。スイッチ回路ＳＷ１は、スイッチ制御信号ＳＣ１および、その反転信号に対応して、オフまたはオンに切り替える。図９（Ｂ）におけるスイッチ回路ＳＷ２は、スイッチ入力ＳＩ２と、スイッチ出力ＳＯ２と、を含む。スイッチ回路ＳＷ２は、スイッチ制御信号ＳＣ２の反転信号を受ける。スイッチ回路ＳＷ２は、スイッチ制御信号ＳＣ２の反転信号に対応して、オフまたはオンに切り替える。図９（Ｃ）におけるスイッチ回路ＳＷ３は、スイッチ入力ＳＩ３と、スイッチ出力ＳＯ２と、を含む。スイッチ回路ＳＷ３は、スイッチ制御信号ＳＣ３を受ける。スイッチ回路ＳＷ３は、スイッチ制御信号ＳＣ３に対応して、オフまたはオンに切り替える。
【0078】
図８において、スイッチ回路ＳＷＧ１、ＳＷＧ２、ＳＷＤ１、ＳＷＤ２、ＳＷＣ、ＳＷＴ１、ＳＷＴ２、ＳＷＴは、共通のタイプが選択される。例えば、薄膜トランジスタがＮＭＯＳトランジスタとＰＭＯＳトランジスタを同一基板上に集積した低温ポリシリコンを用いて形成された場合に、ＣＭＯＳタイプのスイッチ回路ＳＷ１が選択され得る。薄膜トランジスタが特定の単一導電型の低温ポリシリコンまたは有機ＴＦＴを用いて形成された場合に、ＰＭＯＳタイプのスイッチ回路ＳＷ２が選択され得る。薄膜トランジスタが別の単一導電型の低温ポリシリコンまたはＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）またはアモルファスシリコン（ａ－Ｓｉ）を用いて形成された場合に、ＮＭＯＳタイプのスイッチ回路ＳＷ３が選択され得る。いずれのタイプを選択すべきかは、基板１１に一体形成される走査回路２２およびデマルチプレクサ２３の製造プロセスに依存する。
【0079】
図８におけるスイッチ回路ＳＷＧ１が図９（Ａ）におけるスイッチ回路ＳＷ１である場合に、スイッチ回路ＳＷＧ１は、スイッチ制御信号ＧＮと、スイッチ制御信号ＧＮの反転信号と、を受ける。この場合に、スイッチ回路ＳＷＧ１は、スイッチ制御信号ＧＮおよび、その反転信号に対応して、オフまたはオンに切り替える。図８におけるスイッチ回路ＳＷＧ１が図９（Ｂ）におけるスイッチ回路ＳＷ２である場合に、スイッチ回路ＳＷＧ１は、スイッチ制御信号ＧＮの反転信号を受ける。この場合に、スイッチ回路ＳＷＧ１は、スイッチ制御信号ＧＮの反転信号に対応して、オフまたはオンに切り替える。図８におけるスイッチ回路ＳＷＧ１が図９（Ｃ）におけるスイッチ回路ＳＷ３である場合に、スイッチ回路ＳＷＧ１は、スイッチ制御信号ＧＮを受ける。この場合に、スイッチ回路ＳＷＧ１は、スイッチ制御信号ＧＮに対応して、オフまたはオンに切り替える。このように、図８におけるスイッチ回路ＳＷＧ１は、スイッチ制御信号ＧＮおよび、その反転信号のうち、一方または両方に対応して、オフまたはオンに切り替える。図８におけるスイッチ回路ＳＷＧ２は、スイッチ制御信号ＧＦおよび、その反転信号のうち、一方または両方に対応して、オフまたはオンに切り替える。
【0080】
図８におけるスイッチ回路ＳＷＤ１は、スイッチ制御信号ＤＮおよび、その反転信号のうち、一方または両方に対応して、オフまたはオンに切り替える。図８におけるスイッチ回路ＳＷＤ２は、スイッチ制御信号ＤＦおよび、その反転信号のうち、一方または両方に対応して、オフまたはオンに切り替える。図８におけるスイッチ回路ＳＷＣは、スイッチ制御信号ＣＯＭおよび、その反転信号のうち、一方または両方に対応して、オフまたはオンに切り替える。図８におけるスイッチ回路ＳＷＴ１は、スイッチ制御信号ＴＥＳＴ１および、その反転信号のうち、一方または両方に対応して、オフまたはオンに切り替える。図８におけるスイッチ回路ＳＷＴ２は、スイッチ制御信号ＴＥＳＴ２および、その反転信号のうち、一方または両方に対応して、オフまたはオンに切り替える。図８におけるスイッチ回路ＳＷＴは、スイッチ制御信号ＴＥＳＴおよび、その反転信号のうち、一方または両方に対応して、オフまたはオンに切り替える。より一般的に、スイッチ回路は、スイッチ制御信号および、その反転信号のうち、一方または両方に対応して、オフまたはオンに切り替える。
【0081】
図１０は、共通電極用検査回路３３の概略的な接続を示す。図１０において、スイッチ回路ＳＷＣ１１～ＳＷＣ１ｎと、スイッチ回路ＳＷＣ２１～ＳＷＣ２ｎとは、共通電極用検査回路３３に含まれる。スイッチ回路ＳＷＣ１１～ＳＷＣ１ｎは、コモン電極ＣＢの一方側に接続される。スイッチ回路ＳＷＣ２１～ＳＷＣ２ｎは、コモン電極ＣＢの他方側に接続される。共通電極用検査回路３３は、コモン電極ＣＢの両側に配置された複数のスイッチ回路を含む。図１０において、スイッチ回路ＳＷＣ１１～ＳＷＣ１ｎ、および、スイッチ回路ＳＷＣ２１～ＳＷＣ２ｎは、共通のタイプが選択される。図１０に示された複数のスイッチ回路のタイプは、図８におけるスイッチ回路ＳＷＣのタイプと同じであればよい。
【0082】
図１０におけるスイッチ回路ＳＷＣ１１が図９（Ａ）におけるスイッチ回路ＳＷ１である場合に、スイッチ回路ＳＷＣ１１は、スイッチ制御信号ＣＯＭと、スイッチ制御信号ＣＯＭの反転信号と、を受ける。この場合に、スイッチ回路ＳＷＣ１１は、スイッチ制御信号ＣＯＭおよび、その反転信号に対応して、オフまたはオンに切り替える。図１０におけるスイッチ回路ＳＷＣ１１が図９（Ｂ）におけるスイッチ回路ＳＷ２である場合に、スイッチ回路ＳＷＣ１１は、スイッチ制御信号ＣＯＭの反転信号を受ける。この場合に、スイッチ回路ＳＷＣ１１は、スイッチ制御信号ＣＯＭの反転信号に対応して、オフまたはオンに切り替える。図１０におけるスイッチ回路ＳＷＣ１１が図９（Ｃ）におけるスイッチ回路ＳＷ３である場合に、スイッチ回路ＳＷＣ１１は、スイッチ制御信号ＣＯＭを受ける。この場合に、スイッチ回路ＳＷＣ１１は、スイッチ制御信号ＣＯＭに対応して、オフまたはオンに切り替える。このように、図１０におけるスイッチ回路ＳＷＣ１１は、スイッチ制御信号ＣＯＭおよび、その反転信号のうち、一方または両方に対応して、オフまたはオンに切り替える。同様に、図１０におけるスイッチ回路ＳＷＣ１１～ＳＷＣ１ｎ、ＳＷＣ２１～ＳＷＣ２ｎといった、共通電極用検査回路３３に含まれる複数のスイッチ回路は、スイッチ制御信号ＣＯＭおよび、その反転信号のうち、一方または両方に対応して、オフまたはオンに切り替える。
【0083】
検査データ処理回路３４の構成例は、図１１（Ａ）および図１１（Ｂ）に示される。検査データ処理回路３４は、複数のゲート線ＧＬにおける電圧レベルに対応する検査データを出力可能な任意のシフトレジスタであればよい。検査データ処理回路３４におけるシフトレジスタは、複数のゲート線ＧＬからパラレル入力された電圧レベルに対応した検査データを、シリアル出力することができる。図１１（Ａ）に示されたシフトレジスタＳＲ１１は、ＣＭＯＳタイプである。図１１（Ｂ）に示されたシフトレジスタＳＲ１２は、ＰＭＯＳタイプまたはＮＭＯＳタイプである。検査データ処理回路３４におけるシフトレジスタのタイプは、プリチャージ回路３１Ａ、３１Ｂ、３２Ａ、３２Ｂのタイプと同様である。いずれのタイプを選択すべきかは、基板１１に一体形成される走査回路２２およびデマルチプレクサ２３の製造プロセスに依存する。
【0084】
図１１（Ａ）におけるシフトレジスタＳＲ１１は、縦続接続された複数のレジスタ回路ＲＧ１１を含む。各レジスタ回路ＲＧ１１は、複数のゲート線ＧＬのうちの１つから、電圧レベルを取得する。例えば、レジスタ回路ＲＧ１１は、複数のＣＭＯＳインバータ回路および複数の伝送ゲートを用いたＤ型フリップフロップ回路であればよい。伝送ゲートは、図９（Ａ）に示されたスイッチ回路ＳＷ１と等しい。シフトレジスタＳＲ１１における複数のレジスタ回路ＲＧ１１は、クロック信号ＧＣＬＫおよび、クロック信号ＧＣＬＫの反転信号を用いることにより、検査データを前段から後段へと転送する。最後段のレジスタ回路ＲＧ１１は、検査データ出力ＧＴＤを判定回路１３に供給する。
【0085】
図１１（Ｂ）におけるシフトレジスタＳＲ１２は、縦続接続された複数のレジスタ回路ＲＧ１２を含む。各レジスタ回路ＲＧ１２は、複数のゲート線ＧＬのうちの１つから、電圧レベルを取得する。例えば、レジスタ回路ＲＧ１２は、複数のＰＭＯＳトランジスタおよび保持容量を用いた一時記憶回路であればよい。あるいは、レジスタ回路ＲＧ１２は、複数のＮＭＯＳトランジスタおよび保持容量を用いた一時記憶回路であればよい。シフトレジスタＳＲ１２における複数のレジスタ回路ＲＧ１２は、クロック信号ＧＣＬＫおよび、クロック信号ＧＣＬＫの反転信号を用いることにより、出力開始信号ＧＳＴを前段から後段へと転送する。各段のレジスタ回路ＲＧ１２は、出力開始信号ＧＳＴにもとづくタイミングにて、検査データ出力ＧＴＤを判定回路１３に供給する。
【0086】
図１２は、レジスタ回路ＲＧ１１の構成例を示す回路図である。レジスタ回路ＲＧ１１は、伝送ゲートを用いた２段のラッチ回路を構成する。レジスタ回路ＲＧ１１は、インバータ回路ＩＮ１１～ＩＮ１４と、伝送ゲートＳＧ１１～ＳＧ１５と、を含む。インバータ回路ＩＮ１１、ＩＮ１２および伝送ゲートＳＧ１１、ＳＧ１２は、１段目のラッチ回路を構成する。インバータ回路ＩＮ１３、ＩＮ１３および伝送ゲートＳＧ１３、ＳＧ１４は、２段目のラッチ回路を構成する。２段目のラッチ回路において伝送ゲートＳＧ１３、ＳＧ１４に供給されるクロック信号ＧＣＬＫおよび反転信号は、１段目のラッチ回路において伝送ゲートＳＧ１１、ＳＧ１２に供給されるクロック信号ＧＣＬＫおよび反転信号の逆位相である。
【0087】
端子ＧＳ１１は、レジスタ回路ＲＧ１１におけるＤ入力端子である。端子ＧＴ１１は、レジスタ回路ＲＧ１１におけるＱ出力端子である。端子ＧＳ１１は、前段のレジスタ回路ＲＧ１１における端子ＧＴ１１に接続される。最前段のレジスタ回路ＲＧ１１において、端子ＧＳ１１は未使用状態であり、低レベルの電圧源またはグランド端子に接続されていればよい。端子ＧＴ１１は、後段のレジスタ回路ＲＧ１１における端子ＧＳ１１に接続される。最後段のレジスタ回路ＲＧ１１において、端子ＧＴ１１は検査データ出力ＧＴＤを提供する。
【0088】
図１３は、ＰＭＯＳタイプのレジスタ回路ＲＧ１２の構成例を示す回路図である。図１３におけるレジスタ回路ＲＧ１２は、複数のＰＭＯＳトランジスタＴＲ２１～ＴＲ２５と、保持容量Ｃ２１と、を含む。端子ＧＳ２１は、前段のレジスタ回路ＲＧ１２における端子ＧＴ２２に接続される。最前段のレジスタ回路ＲＧ１２において、端子ＧＳ２１は、出力開始信号ＧＳＴが入力される。端子ＧＳ２２は、前段のレジスタ回路ＲＧ１２における端子ＧＴ２１に接続される。最前段のレジスタ回路ＲＧ１２において、端子ＧＳ２２は未使用状態である。端子ＧＴ２１は、後段のレジスタ回路ＲＧ１２における端子ＧＳ２２に接続される。最後段のレジスタ回路ＲＧ１２において、端子ＧＴ２１は未使用状態である。端子ＧＴ２２は、後段のレジスタ回路ＲＧ１２における端子ＧＳ２１に接続される。最後段のレジスタ回路ＲＧ１２において、端子ＧＴ２２は未使用状態である。
【0089】
図１４は、ＮＭＯＳタイプのレジスタ回路ＲＧ１２の構成例を示す回路図である。図１４におけるレジスタ回路ＲＧ１２は、複数のＮＭＯＳトランジスタＴＲ３１～ＴＲ３５と、保持容量Ｃ３１と、を含む。端子ＧＳ３１は、前段のレジスタ回路ＲＧ１２における端子ＧＴ３２に接続される。最前段のレジスタ回路ＲＧ１２において、端子ＧＳ３１は、出力開始信号ＧＳＴが入力される。端子ＧＳ３２は、前段のレジスタ回路ＲＧ１２における端子ＧＴ３１に接続される。最前段のレジスタ回路ＲＧ１２において、端子ＧＳ３２は未使用状態である。端子ＧＴ３１は、後段のレジスタ回路ＲＧ１２における端子ＧＳ３２に接続される。最後段のレジスタ回路ＲＧ１２において、端子ＧＴ３１は未使用状態である。端子ＧＴ３２は、後段のレジスタ回路ＲＧ１２における端子ＧＳ３１に接続される。最後段のレジスタ回路ＲＧ１２において、端子ＧＴ３２は未使用状態である。
【0090】
検査データ処理回路３５の構成例は、図１５（Ａ）および図１５（Ｂ）に示される。検査データ処理回路３５は、複数のデータ線ＤＬにおける電圧レベルに対応する検査データを出力可能な任意のシフトレジスタであればよい。検査データ処理回路３５におけるシフトレジスタは、複数のデータ線ＤＬからパラレル入力された電圧レベルに対応した検査データを、シリアル出力することができる。図１５（Ａ）に示されたシフトレジスタＳＲ２１は、ＣＭＯＳタイプである。図１５（Ｂ）に示されたシフトレジスタＳＲ２２は、ＰＭＯＳタイプまたはＮＭＯＳタイプである。検査データ処理回路３５におけるシフトレジスタのタイプは、プリチャージ回路３１Ａ、３１Ｂ、３２Ａ、３２Ｂおよび検査データ処理回路３４のタイプと同様である。いずれのタイプを選択すべきかは、基板１１に一体形成される走査回路２２およびデマルチプレクサ２３の製造プロセスに依存する。
【0091】
図１５（Ａ）におけるシフトレジスタＳＲ２１は、縦続接続された複数のレジスタ回路ＲＧ２１を含む。各レジスタ回路ＲＧ２１は、複数のデータ線ＤＬのうちの１つから、電圧レベルを取得する。例えば、レジスタ回路ＲＧ２１は、複数のＣＭＯＳインバータ回路および複数の伝送ゲートを用いたＤ型フリップフロップ回路であればよい。伝送ゲートは、図９（Ａ）に示されたスイッチ回路ＳＷ１と等しい。シフトレジスタＳＲ２１における複数のレジスタ回路ＲＧ１１は、クロック信号ＤＣＬＫおよび、クロック信号ＤＣＬＫの反転信号を用いることにより、検査データを前段から後段へと転送する。最後段のレジスタ回路ＲＧ２１は、検査データ出力ＤＴＤを判定回路１３に供給する。
【0092】
図１５（Ｂ）におけるシフトレジスタＳＲ２２は、縦続接続された複数のレジスタ回路ＲＧ２２を含む。各レジスタ回路ＲＧ２２は、複数のデータ線ＤＬのうちの１つから、電圧レベルを取得する。例えば、レジスタ回路ＲＧ２２は、複数のＰＭＯＳトランジスタおよび保持容量を用いた一時記憶回路であればよい。あるいは、レジスタ回路ＲＧ２２は、複数のＮＭＯＳトランジスタおよび保持容量を用いた一時記憶回路であればよい。シフトレジスタＳＲ２２における複数のレジスタ回路ＲＧ２２は、クロック信号ＤＣＬＫおよび、クロック信号ＤＣＬＫの反転信号を用いることにより、出力開始信号ＤＳＴを前段から後段へと転送する。各段のレジスタ回路ＲＧ２２は、出力開始信号ＤＳＴにもとづくタイミングにて、検査データ出力ＤＴＤを判定回路１３に供給する。
【0093】
図１６は、レジスタ回路ＲＧ２１の構成例を示す回路図である。レジスタ回路ＲＧ２１は、伝送ゲートを用いた２段のラッチ回路を構成する。レジスタ回路ＲＧ２１は、インバータ回路ＩＮ２１～ＩＮ２４と、伝送ゲートＳＧ２１～ＳＧ２５と、を含む。インバータ回路ＩＮ２１、ＩＮ２２および伝送ゲートＳＧ２１、ＳＧ２２は、１段目のラッチ回路を構成する。インバータ回路ＩＮ２３、ＩＮ２４および伝送ゲートＳＧ２３、ＳＧ２４は、２段目のラッチ回路を構成する。２段目のラッチ回路において伝送ゲートＳＧ２３、ＳＧ２４に供給されるクロック信号ＤＣＬＫおよび反転信号は、１段目のラッチ回路において伝送ゲートＳＧ２１、ＳＧ２２に供給されるクロック信号ＤＣＬＫおよび反転信号の逆位相である。
【0094】
端子ＤＳ１１は、レジスタ回路ＲＧ２１におけるＤ入力端子である。端子ＤＴ１１は、レジスタ回路ＲＧ２１におけるＱ出力端子である。端子ＤＳ１１は、前段のレジスタ回路ＲＧ２１における端子ＤＴ１１に接続される。最前段のレジスタ回路ＲＧ２１において、端子ＤＳ１１は未使用状態であり、低レベルの電圧源またはグランド端子に接続されていればよい。端子ＤＴ１１は、後段のレジスタ回路ＲＧ２１における端子ＤＳ１１に接続される。最後段のレジスタ回路ＲＧ２１において、端子ＤＴ１１は検査データ出力ＤＴＤを提供する。
【0095】
図１７は、ＰＭＯＳタイプのレジスタ回路ＲＧ２２の構成例を示す回路図である。図１７におけるレジスタ回路ＲＧ２２は、複数のＰＭＯＳトランジスタＴＲ４１～ＴＲ４５と、保持容量Ｃ４１と、を含む。端子ＤＳ４１は、前段のレジスタ回路ＲＧ２２における端子ＤＴ４２に接続される。最前段のレジスタ回路ＲＧ２２において、端子ＤＳ４１は、出力開始信号ＤＳＴが入力される。端子ＤＳ４２は、前段のレジスタ回路ＲＧ２２における端子ＤＴ４１に接続される。最前段のレジスタ回路ＲＧ２２において、端子ＤＳ４２は未使用状態である。端子ＤＴ４１は、後段のレジスタ回路ＲＧ２２における端子ＤＳ４２に接続される。最後段のレジスタ回路ＲＧ２２において、端子ＤＴ４１は未使用状態である。端子ＤＴ４２は、後段のレジスタ回路ＲＧ２２における端子ＤＳ４１に接続される。最後段のレジスタ回路ＲＧ２２において、端子ＤＴ４２は未使用状態である。
【0096】
図１８は、ＮＭＯＳタイプのレジスタ回路ＲＧ２２の構成例を示す回路図である。図１８におけるレジスタ回路ＲＧ２２は、複数のＮＭＯＳトランジスタＴＲ５１～ＴＲ５５と、保持容量Ｃ５１と、を含む。端子ＤＳ５１は、前段のレジスタ回路ＲＧ２２における端子ＤＴ５２に接続される。最前段のレジスタ回路ＲＧ２２において、端子ＤＳ５１は、出力開始信号ＤＳＴが入力される。端子ＤＳ５２は、前段のレジスタ回路ＲＧ２２における端子ＤＴ５１に接続される。最前段のレジスタ回路ＲＧ２２において、端子ＤＳ５２は未使用状態である。端子ＤＴ５１は、後段のレジスタ回路ＲＧ２２における端子ＤＳ５２に接続される。最後段のレジスタ回路ＲＧ２２において、端子ＤＴ５１は未使用状態である。端子ＤＴ５２は、後段のレジスタ回路ＲＧ２２における端子ＤＳ５１に接続される。最後段のレジスタ回路ＲＧ２２において、端子ＤＴ５２は未使用状態である。
【0097】
ゲート線ＧＬおよびデータ線ＤＬの検査は、表示装置が起動されたときに実行される。また、ゲート線ＧＬおよびデータ線ＤＬの検査は、映像表示のブランキング期間において実行される。映像表示のブランキング期間は、表示期間の後に配置される。
【0098】
図１９は、表示期間およびブランキング期間を示すタイミングチャートである。表示装置が映像表示を行う場合に、複数のブランキング期間は、複数の表示期間のあいだに設定される。図１９におけるブランキング期間ＴＢ０１～ＴＢ０４は、表示期間ＴＡ０１～ＴＡ０５のあいだに設定される。前述した第１例から第５例までの検査のうち、１または複数の検査に対応する電圧レベルは、複数のブランキング期間のうちの１の期間において取得される。複数のブランキング期間のうちの次の期間において、電圧レベルの取得結果に対応する検査データが出力される。
【0099】
例えば、図２（Ａ）および図２（Ｂ）における第１例の検査は、第１ステップおよび第２ステップがブランキング期間ＴＢ０１において実行される。検査データ処理回路３４は、複数のデータ線ＤＬにおける電圧レベルを、ブランキング期間ＴＢ０１において取得する。検査データ処理回路３４は、ブランキング期間ＴＢ０１の次のブランキング期間ＴＢ０２において、検査データ出力ＤＴＤを提供する。
【0100】
図３（Ａ）および図３（Ｂ）における第２例の検査と、図４（Ａ）および図４（Ｂ）における第３例の検査は、第１ステップおよび第２ステップがブランキング期間ＴＢ０３において実行される。検査データ処理回路３４は、複数のデータ線ＤＬにおける電圧レベルを、ブランキング期間ＴＢ０３において取得する。検査データ処理回路３５は、複数のゲート線ＧＬにおける電圧レベルを、ブランキング期間ＴＢ０３において取得する。検査データ処理回路３４は、ブランキング期間ＴＢ０３の次のブランキング期間ＴＢ０４において、検査データ出力ＤＴＤを提供する。検査データ処理回路３５は、ブランキング期間ＴＢ０３の次のブランキング期間ＴＢ０４において、検査データ出力ＧＴＤを提供する。
【0101】
検査データ出力ＤＴＤおよび検査データ出力ＧＴＤは、複数の表示期間において提供されてもよい。例えば、図２（Ａ）および図２（Ｂ）における第１例の検査は、第１ステップおよび第２ステップがブランキング期間ＴＢ０１において実行される。検査データ処理回路３４は、ブランキング期間ＴＢ０１に続く表示期間ＴＡ０２において、検査データ出力ＤＴＤを提供する。図３（Ａ）および図３（Ｂ）における第２例の検査と、図４（Ａ）および図４（Ｂ）における第３例の検査は、第１ステップおよび第２ステップがブランキング期間ＴＢ０１の次のブランキング期間ＴＢ０２において実行される。検査データ処理回路３４は、ブランキング期間ＴＢ０２に続く表示期間ＴＡ０３において、検査データ出力ＤＴＤを提供する。検査データ処理回路３５は、ブランキング期間ＴＢ０２に続く表示期間ＴＡ０３において、検査データ出力ＧＴＤを提供する。図５（Ａ）および図５（Ｂ）における第４例の検査と、図６（Ａ）および図６（Ｂ）における第５例の検査は、第１ステップおよび第２ステップがブランキング期間ＴＢ０２の次のブランキング期間ＴＢ０３において実行される。検査データ処理回路３４は、ブランキング期間ＴＢ０３に続く表示期間ＴＡ０４において、検査データ出力ＤＴＤを提供する。検査データ処理回路３５は、ブランキング期間ＴＢ０３に続く表示期間ＴＡ０４において、検査データ出力ＧＴＤを提供する。
【0102】
図２０は、ゲート線ＧＬおよびデータ線ＤＬのショートが検査されるときのタイミングチャートである。図２０におけるブランキング期間ＴＢ２１は、第１期間ＴＣ２１、第２期間ＴＣ２２、第３期間ＴＣ２３を含む。第１期間ＴＣ２１が開始するときに、図８におけるスイッチ制御信号ＧＮ、ＧＦ、ＤＮ、ＤＦは、低レベルから高レベルに変化する。これらの反転信号は、高レベルから低レベルに変化する。プリチャージ電圧ＰＣＧ、ＰＣＤは、第１期間ＴＣ２１において低レベルに設定される。図８におけるスイッチ回路ＳＷＧ１、ＳＷＧ２、ＳＷＤ１、ＳＷＤ２は、第１期間ＴＣ２１においてオンとなる。図８におけるゲート線ＧＬｎは、第１期間ＴＣ２１において低レベルのプリチャージ電圧ＰＣＧが供給される。図８におけるデータ線ＤＬｎは、第１期間ＴＣ２１において低レベルのプリチャージ電圧ＰＣＤが供給される。したがって、第１期間ＴＣ２１において、第１電圧に含まれる低レベルのプリチャージ電圧ＰＣＧがプリチャージ回路３１Ａ、３１Ｂの両方からゲート線ＧＬｎに供給され、第１電圧に含まれる低レベルのプリチャージ電圧ＰＣＤがプリチャージ回路３２Ａ、３２Ｂの両方からデータ線ＤＬｎに供給される。これにより、ゲート線ＧＬｎおよびデータ線ＤＬｎの電圧レベルが初期化される。ゲート線ＧＬｎの両側に配置されたプリチャージ回路３１Ａ、３１Ｂによりプリチャージ電圧ＰＣＧが供給されるので、ゲート線ＧＬｎの線路インピーダンスにかかわらず、電圧レベルの円滑な初期化が可能になる。データ線ＤＬｎの両側に配置されたプリチャージ回路３２Ａ、３２Ｂによりプリチャージ電圧ＰＣＤが供給されるので、データ線ＤＬｎの線路インピーダンスにかかわらず、電圧レベルの円滑な初期化が可能になる。
【0103】
図２０における第１期間ＴＣ２１が終了するときに、スイッチ制御信号ＤＮ、ＤＦは、高レベルから低レベルに変化する。これらの反転信号は、低レベルから高レベルに変化する。第１期間ＴＣ２１に続いて第２期間ＴＣ２２が開始されたときに、プリチャージ電圧ＰＣＧは、高レベルに設定される。スイッチ制御信号ＧＮは、第２期間ＴＣ２２において高レベルを維持する。図８におけるスイッチ回路ＳＷＧ１は、第２期間ＴＣ２２においてオンである。図８におけるスイッチ回路ＳＷＤ１、ＳＷＤ２は、第２期間ＴＣ２２においてオフである。図８におけるゲート線ＧＬｎは、第２期間ＴＣ２２において高レベルのプリチャージ電圧ＰＣＧが供給される。図８におけるデータ線ＤＬｎは、第２期間ＴＣ２２においてフローティング状態である。したがって、第２期間ＴＣ２２において、第２電圧として高レベルのプリチャージ電圧ＰＣＧがプリチャージ回路３１Ａ、３１Ｂの両方からゲート線ＧＬｎに供給される。ゲート線ＧＬｎの両側に配置されたプリチャージ回路３１Ａ、３１Ｂによりプリチャージ電圧ＰＣＧが供給されるので、ゲート線ＧＬｎの線路インピーダンスにかかわらず、第２電圧の円滑な供給が可能になる。
【0104】
図２０における第３期間ＴＣ２３が開始するときに、スイッチ制御信号ＴＥＳＴは、低レベルから高レベルに変化する。これの反転信号は、高レベルから低レベルに変化する。図８におけるスイッチ回路ＳＷＴは、第３期間ＴＣ２３においてオンとなる。検査データ処理回路３４は、第３期間ＴＣ２３においてデータ線ＤＬｎの電圧レベルを取得する。ゲート線ＧＬｎおよびデータ線ＤＬｎのショートがない場合に、ゲート線ＧＬｎに供給された高レベルのプリチャージ電圧ＰＣＧは、データ線ＤＬｎに影響を与えない。この場合に、データ線ＤＬｎの電圧は、第３期間ＴＣ２３において低レベルである。
【0105】
図２１は、ゲート線ＧＬｎおよびデータ線ＤＬｎのショートが発生した場合を例示する。ゲート線ＧＬｎおよびデータ線ＤＬｎのショートがある場合に、ゲート線ＧＬｎに供給された高レベルのプリチャージ電圧ＰＣＧは、ショート抵抗ＲＳ１を介してデータ線ＤＬｎに伝送される。ショート抵抗ＲＳ１は、ゲート線ＧＬｎとデータ線ＤＬｎとの間に形成されたショート回路の抵抗である。この場合に、データ線ＤＬｎの電圧は、第３期間ＴＣ２３において高レベルである。
【0106】
図２２は、ゲート線ＧＬの切断が検査されるときのタイミングチャートである。加えて、図２２は、データ線ＤＬｎの切断が検査されるときのタイミングチャートである。図２２におけるブランキング期間ＴＢ３１は、第１期間ＴＣ３１、第２期間ＴＣ３２、第３期間ＴＣ３３を含む。第１期間ＴＣ３１が開始するときに、図８におけるスイッチ制御信号ＧＮ、ＧＦは、低レベルから高レベルに変化する。これらの反転信号は、高レベルから低レベルに変化する。プリチャージ電圧ＰＣＧは、第１期間ＴＣ３１において高レベルに設定される。図８におけるスイッチ回路ＳＷＧ１、ＳＷＧ２は、第１期間ＴＣ３１においてオンとなる。図８におけるゲート線ＧＬｎは、第１期間ＴＣ３１において高レベルのプリチャージ電圧ＰＣＧが供給される。したがって、第１期間ＴＣ３１において、第１電圧として高レベルのプリチャージ電圧ＰＣＧがプリチャージ回路３１Ａ、３１Ｂの両方からゲート線ＧＬｎに供給される。これにより、ゲート線ＧＬｎの電圧レベルが初期設定される。ゲート線ＧＬｎの両側に配置されたプリチャージ回路３１Ａ、３１Ｂによりプリチャージ電圧ＰＣＧが供給されるので、ゲート線ＧＬｎの線路インピーダンスにかかわらず、第１電圧の円滑な供給が可能になる。
【0107】
図２２における第１期間ＴＣ３１が終了するときに、スイッチ制御信号ＧＦは、高レベルから低レベルに変化する。これの反転信号は、低レベルから高レベルに変化する。このときに、プリチャージ電圧ＰＣＧは低レベルに設定される。スイッチ制御信号ＧＮは、第１期間ＴＣ３１に続く第２期間ＴＣ３２において、高レベルを維持する。図８におけるスイッチ回路ＳＷＧ１は、第２期間ＴＣ３２においてオンである。図８におけるスイッチ回路ＳＷＧ２は、第２期間ＴＣ３２においてオフである。図８におけるゲート線ＧＬｎは、第２期間ＴＣ３２においてスイッチ回路ＳＷＧ１を介して低レベルのプリチャージ電圧ＰＣＧが供給される。したがって、第２期間ＴＣ３２において、第２電圧として低レベルのプリチャージ電圧ＰＣＧがプリチャージ回路３１Ａからゲート線ＧＬｎに供給される。この場合に、ゲート線ＧＬｎの両側に配置されたプリチャージ回路３１Ａ、３１Ｂのうちで、検査データ処理回路３５の反対側に配置されたプリチャージ回路３１Ａはゲート線ＧＬｎにプリチャージ電圧ＰＣＧを供給する一方で、検査データ処理回路３５と同一側に配置されたプリチャージ回路３１Ｂはゲート線ＧＬｎにプリチャージ電圧ＰＣＧを供給しない。検査データ処理回路３５は、ゲート線ＧＬｎに切断がない場合に低レベルの電圧レベルを取得する一方で、ゲート線ＧＬｎに切断がある場合に高レベルの電圧レベルを取得する。
【0108】
図２２における第３期間ＴＣ３３が開始するときに、スイッチ制御信号ＴＥＳＴ２は、低レベルから高レベルに変化する。これの反転信号は、高レベルから低レベルに変化する。図８におけるスイッチ回路ＳＷＴ２は、第３期間ＴＣ３３においてオンとなる。検査データ処理回路３５は、第３期間ＴＣ３３においてゲート線ＧＬｎの電圧レベルを取得する。ゲート線ＧＬｎの切断がない場合に、ゲート線ＧＬｎにスイッチ回路ＳＷＧ１を介して供給された低レベルのプリチャージ電圧ＰＣＧは、出力信号ＧＯｎとして提供される。
【0109】
図２３は、ゲート線ＧＬｎの切断がある場合を例示する。ゲート線ＧＬｎに切断がある場合に、スイッチ回路ＳＷＧ１を介して供給された低レベルのプリチャージ電圧ＰＣＧは、出力信号ＧＯｎとして提供され得ない。この場合に、ゲート線ＧＬｎの出力信号ＧＯｎは、第１期間ＴＣ３１におけるプリチャージ電圧ＰＣＧにより、第３期間において高レベルである。
【0110】
図２２における第１期間ＴＣ３１が開始するときに、図８におけるスイッチ制御信号ＤＮ、ＤＦは、低レベルから高レベルに変化する。これらの反転信号は、高レベルから低レベルに変化する。プリチャージ電圧ＰＣＤは、第１期間ＴＣ３１において高レベルに設定される。図８におけるスイッチ回路ＳＷＤ１、ＳＷＤ２は、第１期間ＴＣ３１においてオンとなる。図８におけるデータ線ＤＬｎは、第１期間ＴＣ３１において高レベルのプリチャージ電圧ＰＣＤが供給される。したがって、第１期間ＴＣ３１において、第１電圧として高レベルのプリチャージ電圧ＰＣＤがプリチャージ回路３２Ａ、３２Ｂの両方からデータ線ＤＬｎに供給される。これにより、データ線ＤＬｎの電圧レベルが初期設定される。データ線ＤＬｎの両側に配置されたプリチャージ回路３２Ａ、３２Ｂによりプリチャージ電圧ＰＣＤが供給されるので、データ線ＤＬｎの線路インピーダンスにかかわらず、第１電圧の円滑な供給が可能になる。
【0111】
図２２における第１期間ＴＣ３１が終了するときに、スイッチ制御信号ＤＦは、高レベルから低レベルに変化する。これの反転信号は、低レベルから高レベルに変化する。このときに、プリチャージ電圧ＰＣＤは低レベルに設定される。スイッチ制御信号ＤＮは、第１期間ＴＣ３１に続く第２期間ＴＣ３２において、高レベルを維持する。図８におけるスイッチ回路ＳＷＤ１は、第２期間ＴＣ３２においてオンである。図８におけるスイッチ回路ＳＷＤ２は、第２期間ＴＣ３２においてオフである。図８におけるデータ線ＤＬｎは、第２期間ＴＣ３２においてスイッチ回路ＳＷＤ１を介して低レベルのプリチャージ電圧ＰＣＤが供給される。したがって、第２期間ＴＣ３２において、第２電圧として低レベルのプリチャージ電圧ＰＣＤがプリチャージ回路３２Ａからデータ線ＤＬｎに供給される。この場合に、データ線ＤＬｎの両側に配置されたプリチャージ回路３２Ａ、３２Ｂのうちで、検査データ処理回路３４の反対側に配置されたプリチャージ回路３２Ａはデータ線ＤＬｎにプリチャージ電圧ＰＣＤを供給する一方で、検査データ処理回路３４と同一側に配置されたプリチャージ回路３２Ｂはデータ線ＤＬｎにプリチャージ電圧ＰＣＤを供給しない。検査データ処理回路３４は、データ線ＤＬｎに切断がない場合に低レベルの電圧レベルを取得する一方で、データ線ＤＬｎに切断がある場合に高レベルの電圧レベルを取得する。
【0112】
図２２における第３期間ＴＣ３３が開始するときに、スイッチ制御信号ＴＥＳＴは、低レベルから高レベルに変化する。これの反転信号は、高レベルから低レベルに変化する。図８におけるスイッチ回路ＳＷＴは、第３期間ＴＣ３３においてオンとなる。検査データ処理回路３４は、第３期間ＴＣ３３においてデータ線ＤＬｎの電圧レベルを取得する。データ線ＤＬｎの切断がない場合に、データ線ＤＬｎにスイッチ回路ＳＷＤ１を介して供給された低レベルのプリチャージ電圧ＰＣＤは、出力信号ＤＯｎとして提供される。データ線ＤＬｎの切断がある場合に、スイッチ回路ＳＷＤ１を介して供給された低レベルのプリチャージ電圧ＰＣＤは、出力信号ＤＯｎとして提供され得ない。この場合に、データ線ＤＬｎの出力信号ＤＯｎは、第１期間ＴＣ３１におけるプリチャージ電圧ＰＣＤにより、第３期間において高レベルである。
【0113】
図２４は、データ線ＤＬおよびコモン電極ＣＢのショートが検査されるときのタイミングチャートである。加えて、図２４は、ゲート線ＧＬおよびコモン電極ＣＢのショートが検査されるときのタイミングチャートである。図２４におけるブランキング期間ＴＢ４１は、第１期間ＴＣ４１、第２期間ＴＣ４２、第３期間ＴＣ４３を含む。第１期間ＴＣ４１が開始するときに、図８におけるスイッチ制御信号ＤＮ、ＤＦ、ＣＯＭは、低レベルから高レベルに変化する。これらの反転信号は、高レベルから低レベルに変化する。プリチャージ電圧ＰＣＤは、第１期間ＴＣ４１において低レベルに設定される。プリチャージ電圧ＰＣＣは、第１期間ＴＣ４１において低レベルに設定される。図８におけるスイッチ回路ＳＷＤ１、ＳＷＤ２、ＳＷＣは、第１期間ＴＣ４１においてオンとなる。図８におけるデータ線ＤＬｎは、第１期間ＴＣ４１において低レベルのプリチャージ電圧ＰＣＤが供給される。図８におけるコモン電極ＣＢは、第１期間ＴＣ４１において低レベルのプリチャージ電圧ＰＣＣが供給される。したがって、第１期間ＴＣ４１において、第１電圧に含まれる低レベルのプリチャージ電圧ＰＣＤがプリチャージ回路３２Ａ、３２Ｂからデータ線ＤＬｎへと供給され、第１電圧に含まれる低レベルのプリチャージ電圧ＰＣＣが共通電極用検査回路３３からコモン電極ＣＢへと供給される。データ線ＤＬｎの両側に配置されたプリチャージ回路３２Ａ、３２Ｂによりプリチャージ電圧ＰＣＤが供給されるので、データ線ＤＬｎの線路インピーダンスにかかわらず、電圧レベルの円滑な初期化が可能になる。共通電極用検査回路３３は、図１０における複数のスイッチ回路ＳＷＣ１１～ＳＷＣ１ｎ、ＳＷＣ２１～ＳＷＣ２ｎを用いて、プリチャージ電圧ＰＣＣをコモン電極ＣＢに供給するので、コモン電極ＣＢのインピーダンスにかかわらず、電圧レベルの円滑な初期化が可能になる。
【0114】
図２４における第１期間ＴＣ４１が終了するときに、スイッチ制御信号ＤＮ、ＤＦは、高レベルから低レベルに変化する。これらの反転信号は、低レベルから高レベルに変化する。第１期間ＴＣ４１に続いて第２期間ＴＣ４２が開始されたときに、プリチャージ電圧ＰＣＣは、高レベルに設定される。スイッチ制御信号ＣＯＭは、第２期間ＴＣ４２において高レベルを維持する。図８におけるスイッチ回路ＳＷＣは、第２期間ＴＣ４２においてオンである。図８におけるスイッチ回路ＳＷＤ１、ＳＷＤ２は、第２期間ＴＣ４２においてオフである。図８におけるコモン電極ＣＢは、第２期間ＴＣ４２において高レベルのプリチャージ電圧ＰＣＣが供給される。図８におけるデータ線ＤＬｎは、第２期間ＴＣ４２においてフローティング状態である。したがって、第２期間ＴＣ４２において、第２電圧として高レベルのプリチャージ電圧ＰＣＣが共通電極用検査回路３３からコモン電極ＣＢに供給される。
【0115】
図２４における第３期間ＴＣ４３が開始するときに、スイッチ制御信号ＴＥＳＴは、低レベルから高レベルに変化する。これの反転信号は、高レベルから低レベルに変化する。図８におけるスイッチ回路ＳＷＴは、第３期間ＴＣ４３においてオンとなる。検査データ処理回路３４は、第３期間ＴＣ４３においてデータ線ＤＬｎの電圧レベルを取得する。データ線ＤＬｎおよびコモン電極ＣＢのショートがない場合に、コモン電極ＣＢに供給された高レベルのプリチャージ電圧ＰＣＣは、データ線ＤＬｎに影響を与えない。この場合に、データ線ＤＬｎの電圧は、第３期間ＴＣ４３において低レベルである。
【0116】
図２５は、データ線ＤＬｎおよびコモン電極ＣＢのショートが発生した場合を例示する。データ線ＤＬｎおよびコモン電極ＣＢのショートがある場合に、コモン電極ＣＢに供給された高レベルのプリチャージ電圧ＰＣＣは、ショート抵抗ＲＳ２を介してデータ線ＤＬｎに伝送される。ショート抵抗ＲＳ２は、データ線ＤＬｎおよびコモン電極ＣＢのあいだに形成されるショート回路の抵抗である。この場合に、データ線ＤＬｎの電圧は、第３期間ＴＣ４３において高レベルである。
【0117】
図２４における第１期間ＴＣ４１が開始するときに、図８におけるスイッチ制御信号ＧＮ、ＧＦ、ＣＯＭは、低レベルから高レベルに変化する。これらの反転信号は、高レベルから低レベルに変化する。プリチャージ電圧ＰＣＧは、第１期間ＴＣ４１において低レベルに設定される。プリチャージ電圧ＰＣＣは、第１期間ＴＣ４１において低レベルに設定される。図８におけるスイッチ回路ＳＷＧ１、ＳＷＧ２、ＳＷＣは、第１期間ＴＣ４１においてオンとなる。図８におけるゲート線ＧＬｎは、第１期間ＴＣ４１において低レベルのプリチャージ電圧ＰＣＧが供給される。図８におけるコモン電極ＣＢは、第１期間ＴＣ４１において低レベルのプリチャージ電圧ＰＣＣが供給される。したがって、第１期間ＴＣ４１において、第１電圧に含まれる低レベルのプリチャージ電圧ＰＣＧがプリチャージ回路３１Ａ、３１Ｂからゲート線ＧＬｎへと供給され、第１電圧に含まれる低レベルのプリチャージ電圧ＰＣＣが共通電極用検査回路３３からコモン電極ＣＢへと供給される。ゲート線ＧＬｎの両側に配置されたプリチャージ回路３１Ａ、３１Ｂによりプリチャージ電圧ＰＣＧが供給されるので、ゲート線ＧＬｎの線路インピーダンスにかかわらず、電圧レベルの円滑な初期化が可能になる。共通電極用検査回路３３は、図１０における複数のスイッチ回路ＳＷＣ１１～ＳＷＣ１ｎ、ＳＷＣ２１～ＳＷＣ２ｎを用いて、プリチャージ電圧ＰＣＣをコモン電極ＣＢに供給するので、コモン電極ＣＢのインピーダンスにかかわらず、電圧レベルの円滑な初期化が可能になる。
【0118】
図２４における第１期間ＴＣ４１が終了するときに、スイッチ制御信号ＧＮ、ＧＦは、高レベルから低レベルに変化する。これらの反転信号は、低レベルから高レベルに変化する。第１期間ＴＣ４１に続いて第２期間ＴＣ４２が開始されたときに、プリチャージ電圧ＰＣＣは、高レベルに設定される。スイッチ制御信号ＣＯＭは、第２期間ＴＣ４２において高レベルを維持する。図８におけるスイッチ回路ＳＷＣは、第２期間ＴＣ４２においてオンである。図８におけるスイッチ回路ＳＷＧ１、ＳＷＧ２は、第２期間ＴＣ４２においてオフである。図８におけるコモン電極ＣＢは、第２期間ＴＣ４２において高レベルのプリチャージ電圧ＰＣＣが供給される。図８におけるゲート線ＧＬｎは、第２期間ＴＣ４２においてフローティング状態である。したがって、第２期間ＴＣ４２において、第２電圧として高レベルのプリチャージ電圧ＰＣＣが共通電極用検査回路３３からコモン電極ＣＢに供給される。
【0119】
図２４における第３期間ＴＣ４３が開始するときに、スイッチ制御信号ＴＥＳＴ２は、低レベルから高レベルに変化する。これの反転信号は、高レベルから低レベルに変化する。図８におけるスイッチ回路ＳＷＴ２は、第３期間ＴＣ４３においてオンとなる。検査データ処理回路３５は、第３期間ＴＣ４３においてゲート線ＧＬｎの電圧レベルを取得する。ゲート線ＧＬｎおよびコモン電極ＣＢのショートがない場合に、コモン電極ＣＢに供給された高レベルのプリチャージ電圧ＰＣＣは、ゲート線ＧＬｎに影響を与えない。この場合に、ゲート線ＧＬｎの電圧は、第３期間ＴＣ４３において低レベルである。ゲート線ＧＬｎおよびコモン電極ＣＢのショートがある場合に、コモン電極ＣＢに供給された高レベルのプリチャージ電圧ＰＣＣは、ショート抵抗を介してゲート線ＧＬｎに伝送される。この場合に、ゲート線ＧＬｎの電圧は、第３期間ＴＣ４３において高レベルである。
【0120】
図２６は、レジスタ回路ＲＧ１１を含む検査データ処理回路３４あるいはレジスタ回路ＲＧ２１を含む検査データ処理回路３５におけるタイミングチャートである。図１２におけるレジスタ回路ＲＧ１１は、図１１（Ａ）に示されたＣＭＯＳタイプのシフトレジスタＳＲ１１を構成する。図１６におけるレジスタ回路ＲＧ２１は、図１５（Ａ）に示されたＣＭＯＳタイプのシフトレジスタＳＲ２１を構成する。
【0121】
図１２におけるレジスタ回路ＲＧ１１は、ゲート線ＧＬｎの電圧レベルを示す信号ＧＯｎを取得した場合に、信号ＧＯｎがインバータ回路ＩＮ１１へと入力される。インバータ回路ＩＮ１１の出力により、ノードＮ１１の電圧が高レベルの電圧ＶＧＨまたは低レベルの電圧ＶＧＬに設定される。例えば、信号ＧＯｎが低レベルである場合に、ノードＮ１１の電圧が低レベルの電圧ＶＧＨに設定される。信号ＧＯｎが高レベルである場合に、ノードＮ１１の電圧が高レベルの電圧ＶＧＬに設定される。
【0122】
伝送ゲートＳＧ１２がオンであるときに、ノードＮ１２の電圧がノードＮ１１と等しくなるように設定される。ノードＮ１２の電圧はインバータ回路ＩＮ１２へと入力される。インバータ回路ＩＮ１２の出力は、信号ＧＯｎの電圧レベルに対応して、高レベルの電圧ＶＧＨまたは低レベルの電圧ＶＧＬに設定される。例えば、信号ＧＯｎが低レベルである場合に、インバータ回路ＩＮ１２の出力電圧は低レベルの電圧ＶＧＬに設定される。信号ＧＯｎが高レベルである場合に、インバータ回路ＩＮ１２の出力電圧は高レベルの電圧ＶＧＨに設定される。したがって、１段目のラッチ回路により、信号ＧＯｎに示されたゲート線ＧＬｎの電圧レベルが取得される。
【0123】
次に伝送ゲートＳＧ１２がオフになると、伝送ゲートＳＧ１３、ＳＧ１４がオンになる。伝送ゲートＳＧ１３がオンであるときに、ノードＮ１３の電圧がノードＮ１２と等しくなるように設定される。伝送ゲートＳＧ１４がオンであるときに、ノードＮ１４の電圧がノードＮ１３と等しくなるように設定される。ノードＮ１４の電圧はインバータ回路ＩＮ１４へと入力される。インバータ回路ＩＮ１４の出力電圧は、ノードＮ１４の電圧レベルに対応して、高レベルの電圧ＶＧＨまたは低レベルの電圧ＶＧＬに設定される。インバータ回路ＩＮ１４の出力電圧は、インバータ回路ＩＮ１３へと入力される。インバータ回路ＩＮ１３の出力電圧は、インバータ回路ＩＮ１４の出力により、高レベルの電圧ＶＧＨまたは低レベルの電圧ＶＧＬに設定される。このように、２段目のラッチ回路により、１段目のラッチ回路の出力が取得される。そして、伝送ゲートＳＧ１５がオンであるときに、端子ＧＴ１１の出力電圧は、ノードＮ１４の電圧レベルと等しくなるように設定される。
【0124】
レジスタ回路ＲＧ１１において、伝送ゲートＳＧ１１がオンであるときに、ノードＮ１１の電圧は、端子ＧＳ１１の入力電圧と等しくなるように設定される。伝送ゲートＳＧ１１がオンであるときに、伝送ゲートＳＧ１２もオンなので、１段目のラッチ回路により、端子ＧＳ１１の電圧レベルが保持される。以後は同様に、２段目のラッチ回路により、１段目のラッチ回路の出力が取得される。伝送ゲートＳＧ１５がオンであるときに、端子ＧＴ１１の出力電圧は、ノードＮ１４の電圧レベルと等しくなるように設定される。このように、シフトレジスタＳＲ１１に含まれる複数のレジスタ回路ＲＧ１１は、ゲート線ＧＬｎの電圧レベルに対応して、高レベルの電圧ＶＧＨまたは低レベルの電圧ＶＧＬを、前段から後段へと伝送する。シフトレジスタＳＲ１１における最後段のレジスタ回路ＲＧ１１は、順次に検査データ出力ＧＴＤを判定回路１３に供給することができる。
【0125】
図１６におけるレジスタ回路ＲＧ２１は、データ線ＤＬｎの電圧レベルを示す信号ＤＯｎを取得した場合に、信号ＤＯｎがインバータ回路ＩＮ２１へと入力される。ノードＮ５１の電圧は、信号ＤＯｎの電圧レベルと等しくなるように設定される。インバータ回路ＩＮ２１、ＩＮ２２の出力により、ノードＮ５２の電圧が高レベルの電圧ＶＧＨまたは低レベルの電圧ＶＧＬに設定される。例えば、信号ＤＯｎが低レベルである場合に、ノードＮ５２の電圧が低レベルの電圧ＶＧＬに設定される。信号ＤＯｎが高レベルである場合に、ノードＮ５２の電圧が高レベルの電圧ＶＧＨに設定される。このように、ノードＮ５２の電圧は、ノードＮ５１の電圧に対応する。したがって、１段目のラッチ回路により、信号ＤＯｎに示されたデータ線ＤＬｎの電圧レベルが取得される。
【0126】
次に、伝送ゲートＳＧ２３、ＳＧ２４がオンであるときに、ノードＮ５３の電圧が、ノードＮ５２の電圧と等しくなるように設定される。インバータ回路ＩＮ２３、ＩＮ２４の出力により、ノードＮ５４の電圧が高レベルの電圧ＶＧＨまたは低レベルの電圧ＶＧＬに設定される。例えば、ノードＮ５３の電圧が低レベルである場合に、ノードＮ５４の電圧が低レベルの電圧ＶＧＬに設定される。ノードＮ５３の電圧が高レベルである場合に、ノードＮ５４の電圧が高レベルの電圧ＶＧＨに設定される。このように、ノードＮ５４の電圧は、ノードＮ５３の電圧に対応する。したがって、２段目のラッチ回路により、１段目のラッチ回路の出力が取得される。そして、伝送ゲートＳＧ２５がオンであるときに、端子ＧＴ１１の出力電圧は、ノードＮ５４の電圧レベルと等しくなるように設定される。
【0127】
レジスタ回路ＲＧ２１において、伝送ゲートＳＧ２１がオンであるときに、ノードＮ５１の電圧は、端子ＤＳ１１の入力電圧と等しくなるように設定される。伝送ゲートＳＧ２１がオンであるときに、伝送ゲートＳＧ２２もオンなので、１段目のラッチ回路により、端子ＤＳ１１の電圧レベルが保持される。以後は同様に、２段目のラッチ回路により、１段目のラッチ回路の出力が取得される。伝送ゲートＳＧ２５がオンであるときに、端子ＧＴ１１の出力電圧は、ノードＮ５４の電圧レベルと等しくなるように設定される。このように、シフトレジスタＳＲ２１に含まれる複数のレジスタ回路ＲＧ２１は、データ線ＤＬｎの電圧レベルに対応して、高レベルの電圧ＶＧＨまたは低レベルの電圧ＶＧＬを、前段から後段へと伝送する。シフトレジスタＳＲ２１における最後段のレジスタ回路ＲＧ２１は、順次に検査データ出力ＤＴＤを判定回路１３に供給することができる。
【0128】
図２７は、レジスタ回路ＲＧ１２を含む検査データ処理回路３４あるいはレジスタ回路ＲＧ２２を含む検査データ処理回路３５におけるタイミングチャートである。図１３におけるレジスタ回路ＲＧ１２は、図１１（Ｂ）に示されたＰＭＯＳタイプのシフトレジスタＳＲ１２を構成する。図１７におけるレジスタ回路ＲＧ２２は、図１５（Ｂ）に示されたＰＭＯＳタイプのシフトレジスタＳＲ２２を構成する。
【0129】
図１３におけるレジスタ回路ＲＧ１２は、ゲート線ＧＬｎの電圧レベルを示す信号ＧＯｎを取得した場合に、その電圧レベルを保持容量Ｃ２１により保持する。端子ＧＳ２１の入力電圧が低レベルであるときに、ノードＮ２１の電圧は、低レベルの電圧ＶＧＬからＰＭＯＳトランジスタのしきい値電圧を差し引いた電圧に設定される。これにより、端子ＧＴ２２の電圧は、高レベルのクロック信号ＧＣＬＫと等しくなるように設定される。ノードＮ２２の電圧が高レベルであるときに、ＰＭＯＳトランジスタＴＲ２１はオフなので、ノードＮ２１に対する高レベルの電圧ＶＧＨの供給は遮断される。端子ＧＴ２１の出力電圧が高レベルであるとき、保持容量Ｃ２１は、検査データ出力ＧＴＤから遮断される。このとき、保持容量Ｃ２１の電圧レベルに対応する検査データ出力ＧＴＤは、判定回路１３に供給されない。
【0130】
続いて、端子ＧＳ２１の入力電圧が低レベルから高レベルに変化したときに、クロック信号ＧＣＬＫは高レベルから低レベルに変化する。ノードＮ２１の電圧は、ブートストラップ効果により、高レベルの電圧ＶＧＨから低レベルの電圧ＶＧＬを差し引いた分だけ、さらに降下する。低レベルのクロック信号ＧＬＣＫは、電圧の上昇がなく、端子ＧＴ２２へと供給される。保持容量Ｃ２１は、検査データ出力ＧＴＤと導通する。このとき、保持容量Ｃ２１の電圧レベルに対応する検査データ出力ＧＴＤは、判定回路１３に供給される。
【0131】
端子ＧＴ２２は、後段のレジスタ回路ＲＧ１２における端子ＧＳ２１に接続されている。１段目のレジスタ回路ＲＧ１２は、端子ＧＳ２１に出力開始信号ＧＳＴが入力される。出力開始信号ＧＳＴが高レベルから低レベルに変化した後に、この出力開始信号ＧＳＴが低レベルから高レベルに変化したときに、１段目のレジスタ回路ＲＧ１２から検査データ出力ＧＴＤが供給される。また、出力開始信号ＧＳＴは、１段目のレジスタ回路ＲＧ１２から２段目のレジスタ回路ＲＧ１２へと伝送される。以後は同様に、２段目のレジスタ回路ＲＧ１２からデータ信号出力ＧＴＤが供給される。このように、シフトレジスタＳＲ１２に含まれる複数のレジスタ回路ＲＧ１２は、前段から後段へと伝送される出力開始信号ＧＳＴに対応して、順次に検査データ出力ＧＴＤを判定回路１３に供給することができる。
【0132】
図１７におけるレジスタ回路ＲＧ２２は、データ線ＤＬｎの電圧レベルを示す信号ＤＯｎを取得した場合に、その電圧レベルを保持容量Ｃ４１により保持する。端子ＤＳ２１の入力電圧が低レベルであるときに、ノードＮ６１の電圧は、低レベルの電圧ＶＧＬからＰＭＯＳトランジスタのしきい値電圧を差し引いた電圧に設定される。これにより、端子ＤＴ２２の電圧は、高レベルのクロック信号ＧＣＬＫと等しくなるように設定される。ノードＮ６２の電圧が高レベルであるときに、ＰＭＯＳトランジスタＴＲ４１はオフなので、ノードＮ６１に対する電圧ＶＧＨの供給は遮断される。端子ＤＴ２１の出力電圧が高レベルであるときに、保持容量Ｃ４１は、検査データ出力ＤＴＤから遮断される。このとき、保持容量Ｃ４１の電圧レベルに対応する検査データ出力ＤＴＤは、判定回路１３に供給されない。
【0133】
続いて、端子ＤＴ２１の入力電圧が低レベルから高レベルに変化したときに、クロック信号ＤＣＬＫは高レベルから低レベルに変化する。ノードＮ６１の電圧は、ブートストラップ効果により、高レベルの電圧から低レベルの電圧を差し引いた分だけ、さらに降下する。低レベルのクロック信号ＤＣＬＫは、電圧の上昇がなく、端子ＤＴ２２へと供給される。保持容量Ｃ４１は、検査データ出力ＤＴＤと導通する。このとき、保持容量Ｃ４１の電圧レベルに対応する検査データ出力ＤＴＤは、判定回路１３に供給される。
【0134】
端子ＤＴ２２は、後段のレジスタ回路ＲＧ２２における端子ＤＳ２１に接続されている。１段目のレジスタ回路ＲＧ２２は、端子ＤＳ２１に出力開始信号ＤＳＴが入力される。出力開始信号ＤＳＴが高レベルから低レベルに変化した後に、この出力開始信号ＤＳＴが低レベルから高レベルに変化したときに、１段目のレジスタ回路ＲＧ２２から検査データ出力ＤＴＤが供給される。また、出力開始信号ＤＳＴは、１段目のレジスタ回路ＲＧ２２から２段目のレジスタ回路ＲＧ２２へと伝送される。以後は同様に、２段目のレジスタ回路ＲＧ２２から検査データ出力ＤＴＤが供給される。このように、シフトレジスタＲＧ２２に含まれる複数のレジスタ回路ＲＧ２２は、前段から後段へと伝送される出力開始信号ＤＳＴに対応して、順次に検査データ出力ＤＴＤを判定回路１３に供給することができる。
【0135】
図２８は、レジスタ回路ＲＧ１３を含む検査データ処理回路３４あるいはレジスタ回路ＲＧ２３を含む検査データ処理回路３５におけるタイミングチャートである。図１４におけるレジスタ回路ＲＧ１２は、図１１（Ｂ）に示されたＮＭＯＳタイプのシフトレジスタＳＲ１２を構成する。図１８におけるレジスタ回路ＲＧ２２は、図１５（Ｂ）に示されたＮＭＯＳタイプのシフトレジスタＳＲ２２を構成する。
【0136】
図１４におけるレジスタ回路ＲＧ１２は、ゲート線ＧＬｎの電圧レベルを示す信号ＧＯｎを取得した場合に、その電圧レベルを保持容量Ｃ３１により保持する。端子ＧＳ３１の入力電圧が高レベルであるときに、ノードＮ３１の電圧は、高レベルの電圧ＶＧＨからＮＭＯＳトランジスタのしきい値電圧を差し引いた電圧に設定される。これにより、端子ＧＴ３２の電圧は、低レベルのクロック信号ＧＣＬＫと等しくなるように設定される。ノードＮ３２の電圧が低レベルであるときに、ＮＭＯＳトランジスタＴＲ３２はオフなので、ノードＮ３１に対する低レベルの電圧ＶＧＨの供給は遮断される。端子ＧＴ３１の出力電圧が低レベルであるとき、保持容量Ｃ３１は、データ信号出力ＧＴＤから遮断される。このとき、保持容量Ｃ３１に対応するデータ信号出力ＧＴＤは、判定回路１３に供給されない。
【0137】
続いて、端子ＧＳ３１の入力電圧が低レベルから高レベルに変化したときに、クロック信号ＧＣＬＫは低レベルから高レベルに変化する。ノードＮ３１の電圧は、ブートストラップ効果により、高レベルの電圧ＶＧＨから低レベルの電圧ＶＧＬを差し引いた分だけ、さらに上昇する。高レベルのクロック信号ＧＣＬＫは、電圧の降下がなく、端子ＧＴ３２へと供給される。保持容量Ｃ３１は、データ信号出力ＧＴＤと導通する。このとき、保持容量Ｃ３１の電圧レベルに対応するデータ信号出力ＧＴＤは、判定回路１３に供給される。
【0138】
端子ＧＴ３２は、後段のレジスタ回路ＲＧ１２における端子ＧＳ３１に接続されている。１段目のレジスタ回路ＲＧ１２は、端子ＧＳ３１に出力開始信号ＧＳＴが入力される。出力開始信号ＧＳＴが低レベルから高レベルに変化した後に、この出力開始信号ＧＳＴが高レベルから低レベルに変化したときに、１段目のレジスタ回路ＲＧ１２からデータ信号出力ＧＴＤが供給される。また、出力開始信号ＧＳＴは、１段目のレジスタ回路ＲＧ１２から２段目のレジスタ回路ＲＧ１２へと伝送される。以後は同様に、２段目のレジスタ回路ＲＧ１２からデータ信号出力ＧＴＤが供給される。このように、シフトレジスタＳＲ１２に含まれる複数のレジスタ回路ＲＧ１２は、前段から後段へと伝送される出力開始信号ＧＳＴに対応して、順次にデータ信号出力ＧＴＤを判定回路１３に供給することができる。
【0139】
図１８におけるレジスタ回路ＲＧ２２は、データ線ＤＬｎの電圧レベルを示す信号ＤＯｎを取得した場合に、その電圧レベルを保持容量Ｃ５１により保持する。端子ＤＳ３１の入力電圧が低レベルであるときに、ノードＮ７１の電圧は、高レベルの電圧ＶＧＨからＮＭＯＳトランジスタのしきい値電圧を差し引いた電圧に設定される。これにより、端子ＤＴ３２の電圧は、低レベルのクロック信号ＤＣＬＫと等しくなるように設定される。ノードＮ７２の電圧が低レベルであるときに、ＮＭＯＳトランジスタＴＲ５２はオフなので、ノードＮ７１に対する低レベルの電圧ＶＧＨの供給は遮断される。端子ＤＴ３１の出力電圧が低レベルであるとき、保持容量Ｃ５１は、データ信号出力ＤＴＤから遮断される。このとき、保持容量Ｃ５１に対応するデータ信号出力ＤＴＤは、判定回路１３に供給されない。
【0140】
続いて、端子ＤＳ３１の入力電圧が低レベルから高レベルに変化したときに、クロック信号ＤＣＬＫは低レベルから高レベルに変化する。ノードＮ７１の電圧は、ブートストラップ効果により、高レベルの電圧ＶＧＨから低レベルの電圧ＶＧＬを差し引いた分だけ、さらに上昇する。高レベルのクロック信号ＤＣＬＫは、電圧の降下がなく、端子ＤＴ３２へと供給される。保持容量Ｃ５１は、データ信号出力ＤＴＤと導通する。このとき、保持容量Ｃ５１の電圧レベルに対応するデータ信号出力ＤＴＤは、判定回路１３に供給される。
【0141】
端子ＤＴ３２は、後段のレジスタ回路ＲＧ２２における端子ＤＳ３１に接続されている。１段目のレジスタ回路ＲＧ２２は、端子ＤＳ３１に出力開始信号ＤＳＴが入力される。出力開始信号ＤＳＴが低レベルから高レベルに変化した後に、この出力開始信号ＤＳＴが高レベルから低レベルに変化したときに、１段目のレジスタ回路ＲＧ２２からデータ信号出力ＤＴＤが供給される。また、出力開始信号ＤＳＴは、１段目のレジスタ回路ＲＧ２２から２段目のレジスタ回路ＲＧ２２へと伝送される。以後は同様に、２段目のレジスタ回路ＲＧ２２からデータ信号出力ＤＴＤが供給される。このように、シフトレジスタＲＧ２２に含まれる複数のレジスタ回路ＲＧ２２は、前段から後段へと伝送される出力開始信号ＤＳＴに対応して、順次にデータ信号出力ＤＴＤを判定回路１３に供給することができる。
【0142】
判定回路１３は、デジタルデータとしての検査データ出力ＧＴＤ、ＤＴＤを用いて、配線の異常を検出することができる。アナログ回路としてのコンパレータが不要なので、配線や回路の規模を縮小することができる。検査データ処理回路３４、３５は、デジタル論理回路としてのシフトレジスタを用いるので、回路規模の縮小とあわせて、安定した検査を可能にする。
【0143】
以上本開示の実施の形態を説明したが、本開示は実施の形態に限定されるものではない。本発明に係る検査回路は、複数の配線および電極を有する任意の表示装置に適用可能である。
【0144】
表示装置１００の検査回路は、一部または全部が基板１１の外部に設けられてもよい。表示装置１０１の検査回路は、一部または全部が基板１５の外部に設けられてもよい。例えば、プリチャージ回路３１Ａ、３１Ｂ、３２Ａ、３２Ｂおよび検査データ処理回路３４、３５の一部または全部は、表示装置１００に外付け可能であってもよい。あるいは、プリチャージ回路３１Ａ、３１Ｂ、３２Ａ、３２Ｂおよび検査データ処理回路３４、３５の一部または全部は、ドライバＩＣ１２に含まれてもよい。
【0145】
ゲート線ＧＬおよびデータ線ＤＬのショートは、データ線ＤＬに高レベルの電圧を供給し、フローティング状態としたゲート線ＧＬの電圧レベルを取得することによって検査することもできる。ゲート線ＧＬおよびデータ線ＤＬの切断は、低レベルの電圧を両側から供給した後に、高レベルの電圧を入力端側から供給して、ゲート線ＧＬおよびデータ線ＤＬの電圧レベルを取得することによって検査することもできる。
【0146】
本願発明における表示装置の検査回路は、第１期間において、画素部に接続された配線および電極の一方または両方に第１電圧を供給する。また、第１期間に続く第２期間において、配線および電極の一方に第２電圧を供給する。このような第２電圧の供給にもとづく配線の電圧レベルに対応して、異常の発生を検出可能である。これにより、回路規模や検査コストの増大を防止しつつ、安定して多様な検査が可能になる。
【0147】
第１期間における第１電圧は、検査対象となる複数の配線における電圧レベルを初期化または初期設定するための初期電圧を含む。第２期間における第２電圧は、検査対象となる複数の配線における電圧レベルを異常の有無に対応して異ならせるための検査電圧となる。これらの初期電圧および検査電圧は、供給対象となる複数の配線または電極に対して、同一期間に一括して供給される。そして、検査対象となる複数の配線における電圧レベルは、同一期間に一括して取得される。電圧レベルの取得結果に対応する検査データは、パラレルデータをシリアルデータに変換して出力される。これにより、検査の時間調整が容易になり、簡単な構成で安定した検査が可能になる。
【符号の説明】
【0148】
１１、１５ 基板
１２ ドライバＩＣ
１３ 判定回路
２１ 画素アレイ
２２、２２Ａ、２２Ｂ 走査回路
２３ デマルチプレクサ
３１Ａ、３１Ｂ、３２Ａ、３２Ｂ プリチャージ回路
３３ 共通電極用検査回路
３４、３５、３５Ａ、３５Ｂ 検査データ処理回路
１００、１０１ 表示装置
１２ ドライバＩＣ
１３ 判定回路
２１ 画素アレイ
２２、２２Ａ、２２Ｂ 走査回路
２３ デマルチプレクサ
３１Ａ、３１Ｂ、３２Ａ、３２Ｂ プリチャージ回路
３３ 共通電極用検査回路
３４、３５、３５Ａ、３５Ｂ 検査データ処理回路
１００、１０１ 表示装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
