▶ エスティーマイクロエレクトロニクス エス．アール．エル．の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023152888
(43)【公開日】2023-10-17
(54)【発明の名称】スイッチング振動を減少させた電子装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20231005BHJP
H01L 29/06 20060101ALI20231005BHJP
H01L 29/12 20060101ALI20231005BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 652P
H01L29/06 301V
H01L29/06 301G
H01L29/78 652T
【審査請求】未請求
【請求項の数】21
【出願形態】ＯＬ
(21)【出願番号】P 2023049928
(22)【出願日】2023-03-27
(31)【優先権主張番号】102022000006485
(32)【優先日】2022-04-01
(33)【優先権主張国・地域又は機関】IT
(71)【出願人】
【識別番号】591002692
【氏名又は名称】エスティーマイクロエレクトロニクス エス．アール．エル．
【氏名又は名称原語表記】ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｓ．ｒ．ｌ．
(74)【代理人】
【識別番号】100076185
【弁理士】
【氏名又は名称】小橋 正明
(72)【発明者】
【氏名】サルバトーレ カッシーノ
(72)【発明者】
【氏名】アルフィオ ガルネーラ
(72)【発明者】
【氏名】マリオ ジウセッペ サッジーオ
(57)【要約】
【課題】 従来技術の欠点を解消した電子装置を提供することを目的とする。
【解決手段】 電子装置が、第１導電型（Ｎ）を有しており正面側（１ａ）が設けられている半導体ボディ（８，１０）；本電子装置のソース領域（１２）とゲート領域（１４）とを収容しており且つ使用中に本電子装置の導通チャンネルを収容する形態とされている該半導体ボディの活性区域（４）；及び本電子装置の端部領域（６）；を包含している。該端部領域（６）は、該活性区域（４）を取り囲んでおり且つｉ）第１導電型（Ｎ）と反対の第２導電型（Ｐ）を有しており正面側（１ａ）において該半導体ボディ内に延在している端部終端領域（２０）、及びｉｉ）該ゲート領域（１４）へ電気的に結合されており、該端部終端領域（２０）上に部分的に重畳して正面側（１ａ）上を延在しており且つ該端部終端領域（２０）に隣接し且つ外部である該半導体ボディの一部と容量的に結合されている導電性物質のゲート接続端子（２４）を少なくとも部分的に収容している。
【選択図】 図３
【解決手段】 電子装置が、第１導電型（Ｎ）を有しており正面側（１ａ）が設けられている半導体ボディ（８，１０）；本電子装置のソース領域（１２）とゲート領域（１４）とを収容しており且つ使用中に本電子装置の導通チャンネルを収容する形態とされている該半導体ボディの活性区域（４）；及び本電子装置の端部領域（６）；を包含している。該端部領域（６）は、該活性区域（４）を取り囲んでおり且つｉ）第１導電型（Ｎ）と反対の第２導電型（Ｐ）を有しており正面側（１ａ）において該半導体ボディ内に延在している端部終端領域（２０）、及びｉｉ）該ゲート領域（１４）へ電気的に結合されており、該端部終端領域（２０）上に部分的に重畳して正面側（１ａ）上を延在しており且つ該端部終端領域（２０）に隣接し且つ外部である該半導体ボディの一部と容量的に結合されている導電性物質のゲート接続端子（２４）を少なくとも部分的に収容している。
【選択図】 図３
【特許請求の範囲】
【請求項1】
電子装置において、
正面側（１ａ）が設けられており第１導電型（Ｎ）を有している半導体ボディ（８，１０）、
本電子装置のソース領域（１２）及びゲート領域（１４）を収容しており且つ使用中に本電子装置の導電性チャンネルを収容する形態とされている該半導体ボディの活性区域（４）、
該活性区域（４）を取り囲んでいる該電子装置の端部領域（６）、
を有しており、該端部領域（６）が、少なくとも部分的に、
該第１導電型（Ｎ）と反対の第２導電型（Ｐ）を有しており且つ該正面側（１ａ）において該半導体ボディ内に延在している端部終端領域（２０）、及び
該ゲート領域（１４）へ電気的に結合されており、該端部終端領域（２０）上に部分的に重畳されて該正面側（１ａ）上を延在しており、使用中に、該端部終端領域（２０）に隣接し且つ外部に第１導電型（Ｎ）を有する該半導体ボディの一部と容量結合（３２，Ｃｇｄ）を確立する形態とされている導電性物質のゲート接続端子（２４）、
を収容している電子装置。
正面側（１ａ）が設けられており第１導電型（Ｎ）を有している半導体ボディ（８，１０）、
本電子装置のソース領域（１２）及びゲート領域（１４）を収容しており且つ使用中に本電子装置の導電性チャンネルを収容する形態とされている該半導体ボディの活性区域（４）、
該活性区域（４）を取り囲んでいる該電子装置の端部領域（６）、
を有しており、該端部領域（６）が、少なくとも部分的に、
該第１導電型（Ｎ）と反対の第２導電型（Ｐ）を有しており且つ該正面側（１ａ）において該半導体ボディ内に延在している端部終端領域（２０）、及び
該ゲート領域（１４）へ電気的に結合されており、該端部終端領域（２０）上に部分的に重畳されて該正面側（１ａ）上を延在しており、使用中に、該端部終端領域（２０）に隣接し且つ外部に第１導電型（Ｎ）を有する該半導体ボディの一部と容量結合（３２，Ｃｇｄ）を確立する形態とされている導電性物質のゲート接続端子（２４）、
を収容している電子装置。
【請求項2】
該端部終端領域（２０）が該ソース領域（１２）と電気的にコンタクトしている請求項１に記載の電子装置。
【請求項3】
該活性区域（４）が、第２導電型（Ｐ）を有しているボディ領域（１１）を更に包含しており、前記ソース領域が該ボディ領域内部を延在しており、且つ該端部終端領域（２０）も該ボディ領域と電気的にコンタクトしており且つ該ボディ領域の夫々のドーピングドーズよりも一層大きなドーピングドーズを有している請求項１又は２に記載の電子装置。
【請求項4】
該正面側（１ａ）と該ゲート接続端子（２４）との間に介在されている誘電体層（３０；３０，２２ａ）を更に有している先行する請求項の内のいずれか１項に記載の電子装置。
【請求項5】
該ゲート接続端子（２４）がコンデンサ（３２）の第１プレートを形成しており、該半導体ボディが該コンデンサ（３２）の第２プレートを形成しており、該誘電体層（３０；３０，２２ａ）が該コンデンサ（３２）の該第１プレートと該第２プレートとの間に介在されている請求項４に記載の電子装置。
【請求項6】
該誘電体層（３０；３０，２２ａ）がシリコン酸化物、シリコン窒化物、又はシリコン酸窒化物からなる請求項４又は５に記載の電子装置。
【請求項7】
該誘電体層（３０；３０，２２ａ）が高誘電率物質、特にパラメータκが７より高い値を有しているＨｉｇｈ－κ物質からなる請求項４又は５に記載の電子装置。
【請求項8】
第２導電型（Ｐ）及び該端部終端領域（２０）のドーピング値よりも一層低いドーピング値を有しており該端部終端領域（２０）の最終部分において該半導体ボディ内に延在している第１保護リング（４０）を更に包含している先行する請求項の内のいずれか１項に記載の電子装置。
【請求項9】
第２導電型（Ｐ）及び該端部終端領域（２０）のドーピング値よりも一層低いドーピング値を有しており該ゲート接続端子（２４）の最終部分（２４ｂ’）において該半導体ボディ内に延在している第２保護リング（６０）を更に包含している請求項８に記載の電子装置。
【請求項10】
第２導電型（Ｐ）を有しており該第１保護リング（４０）と該第２保護リング（６０）との間で該半導体ボディ内に延在している一つ又はそれ以上のフローティング領域（６１）を更に包含している請求項９に記載の電子装置。
【請求項11】
該端部領域（６）が該正面側（１ａ）において該半導体ボディ（８，１０）内に延在している電流スプレッド層（５０）を更に包含しており、
該電流スプレッド層（５０）が第１導電型（Ｎ）及び該半導体ボディ（８，１０）のそれが閉じ込められている部分のドーピング値よりも一層高いドーピング値を有している先行する請求項の内のいずれか１項に記載の電子装置。
該電流スプレッド層（５０）が第１導電型（Ｎ）及び該半導体ボディ（８，１０）のそれが閉じ込められている部分のドーピング値よりも一層高いドーピング値を有している先行する請求項の内のいずれか１項に記載の電子装置。
【請求項12】
該半導体ボディ（８，１０）の正面側（１ａ）とは反対側の裏面側（１ｂ）において延在しているドレイン領域（９）を更に包含している先行する請求項の内のいずれか１項に記載の電子装置。
【請求項13】
該端部終端領域（２０）に隣接し且つ外部の該第１導電型を有している該半導体ボディの前記部分も該ドレイン領域（９）と電気的にコンタクトしている請求項１２に記載の電子装置。
【請求項14】
該ゲート領域（１４）が、第１導電型（Ｎ）を有しており該ゲート領域（１４）下側を延在している該半導体ボディ（８，１０）の部分と共に、本電子装置の該ゲート領域と該ドレイン領域との間の容量（Ｃｇｄの第１貢献分（Ｃｇｄ）を画定する請求項１２又は１３に記載の電子装置。
【請求項15】
前記容量結合（３２，Ｃｇｄ）が、前記第１貢献分（Ｃｇｄ）へ加算される、該ゲート領域と該ドレイン領域との間の容量（Ｃｇｄの第２貢献分（Ｃｇｄ）を画定する請求項１３に記載の電子装置。
【請求項16】
該第２貢献分（Ｃｇｄ）が、本電子装置のターンオフ期間中に寄生ターンオン現象をトリガーするような値で構成されている請求項１５に記載の電子装置。
【請求項17】
端部終端領域（２０）に隣接し且つ外部の第１導電型（Ｎ）を有している該半導体ボディの部分と該端部終端領域（２０）との重畳が正面側（１ａ）に平行な参照軸（Ｘ；Ｙ）に沿っての値Ｌｓｈｉｅｌｄ有しており、それが以下の関係式
又は、等価的に、
を満足するものであり、尚、
ＷＡＡ該活性区域（４）の前記参照軸（Ｘ；Ｙ）に沿っての最大範囲であり、該活性区域（４）は正方形形状を有しており、
εｄｉｅｌ該誘電体層（３０；３０，２２ａ）の物質の誘電定数であり、及び
ε０真空の誘電定数である、
請求項４に従属する場合に請求項１３－１６の内のいずれか１項に記載の電子装置。
【数1】
【数2】
ＷＡＡ該活性区域（４）の前記参照軸（Ｘ；Ｙ）に沿っての最大範囲であり、該活性区域（４）は正方形形状を有しており、
εｄｉｅｌ該誘電体層（３０；３０，２２ａ）の物質の誘電定数であり、及び
ε０真空の誘電定数である、
請求項４に従属する場合に請求項１３－１６の内のいずれか１項に記載の電子装置。
【請求項18】
端部領域（６）が、該端部終端領域（２０）に対し横方向で且つ該ゲート接続端子（２４）と該端部終端領域（２０）に隣接し且つ外部の第１導電型（Ｎ）を有している該半導体ボディの該分との間に介在されており正面側（１ａ）において該半導体ボディ（８，１０）内に延在している容量デカップリング層（７０）を更に収容しており、
該容量デカップリング層（７０）は、本電子装置が使用中に或る場合に、第２導電型（Ｐ）を有している多数キャリアーを枯渇して、前記容量結合の確立を可能とさせる形態とされている、
先行する請求の内のいずれか１項に記載の電子装置。
該容量デカップリング層（７０）は、本電子装置が使用中に或る場合に、第２導電型（Ｐ）を有している多数キャリアーを枯渇して、前記容量結合の確立を可能とさせる形態とされている、
先行する請求の内のいずれか１項に記載の電子装置。
【請求項19】
該容量デカップリング層（７０）が１０１６オン数／ｃｍ３度のドーピングドーズを有しており、且つ０．２と０．４μｍの間の厚さで該半導体ボディ内に延在している請求項１８に記載の電子装置。
【請求項20】
本電子装置が垂直導通ＭＯＳＦＥＴである先行する請求項の内のいずれか１項に記載の電子装置。
【請求項21】
該半導体ボディがシリコンカーバイドである先行する請求項の内のいずれか１項に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は電子装置に関するものであって、特に、スイッチング振動を減少させたＳｉＣＭＯＳＦＥＴに関するものである。
【背景技術】
【0002】
知られているように、ワイドバンドギャップを有している、特に１．１ｅＶよりも一層高いバンドギャップのエネルギ値Ｅｇ、低オン状態抵抗（Ｒｏｎ、高熱伝導率値、高動作周波数及び導通電荷の速度の高飽和値、を有している半導体物質は、特にパワー適用例用の例えばダイオード又はトランジスタ等の電子部品を提供するために理想的である。これらの特性を有しており且つ電子部品を製造するために使用されている物質は、シリコンカーバイド（ＳｉＣ）である。特に、シリコンカーバイドは、その異なるポリタイプ（例えば、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ）において、前述した特性に関して、シリコンよりも好適である。
【0003】
シリコンカーバイド基板上に設けられる電子装置は、シリコン基板上に設けられる同様の装置と比較して、幾つかの有益な特性を有しており、例えば、導通における低い出力抵抗、低いリーク電流、高い動作温度、及び高い動作周波数等である。
【0004】
ＷＢＧ半導体装置は、高電圧、高温、及び高スイッチング周波数で動作することが可能である。最もポピュラーなＷＢＧパワー装置の中で、ＳｉＣＭＯＳＦＥＴが高速スイッチングパワーコンバーター用に広範囲に研究されている。しかしながら、ＳｉＣＭＯＳＦＥＴの高速スイッチング特性は、ターンオン及びターンオフスイッチング期間中に不所望な電圧及び電流振動を招来することとなる。その結果発生する電圧過剰負荷が装置の損傷を発生したり、電力損失を増加させたり、電磁干渉に起因するかなりのノイズを発生させる場合がある。このことは、パワーエレクトロニクス適用例においてのＳｉＣＭＯＳＦＥＴの使用を制限することとなる。
【0005】
スイッチング振動、即ち「リンギング（ｒｉｎｇｉｎｇ）」現象は、ＳｉＣＭＯＳＦＥＴ装置に関する多くの研究において観察されている。このスイッチング振動現象は、パワートランジスタの高速スイッチング特性に密接に関連している。
【0006】
更に、ゲート端子の範囲における対応する減少によって発生されるゲート端子下側にボディウエルを互いに近接させて形成する現在の傾向は、ゲートと下側のドレインとの間の（垂直導通ＭＯＳＦＥＴ装置の場合）容量結合（ゲート・ドレイン容量Ｃｇｄ即ちフィードバック容量）を減少させることとなる。ゲート・ドレイン容量Ｃｇｄ減少は、ＭＯＳＦＥＴのターンオフステップ（ＭＯＳＦＥＴのボディダイオードの回復ステップ又は回復）期間中にドレイン電圧の振動の振幅における増加と直接相関している場合がある。実際に、知られているように、ＭＯＳＦＥＴの真性ボディダイオードは、逆回復ステップ期間中の不所望な挙動を含んで、ディスクリートなダイオードと同じ物理的制限を有している。未だに正の順方向電流を担持している間にボディダイオードがターンオフする時に逆回復が発生する。
【0007】
スイッチング振動を減少させるための既知の方法は、例えば、ＰＣＢレイアウトの最適化やＭＯＳＦＥＴゲート抵抗の増加等がある。更なるアプローチとしては、ターンオフ振動を抑制するためにパワーＭＯＳＦＥＴのゲート電荷を制御するものがある。しかしながら、この様なアプローチは、製造及びそのようにして製造された装置の複雑性を増加させることとなる。
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明の目的とするところは、従来技術の欠点を解消した電子装置を提供することである。
【課題を解決するための手段】
【0009】
本発明によれば、特許請求の範囲の請求項１に定義した如き電子装置が提供される。
【0010】
本発明をより良く理解するために、添付の図面を参照して、純粋に非制限的な例によって本発明の好適実施例について以下に説明する。
【図面の簡単な説明】
【0011】
【図1】特にＭＯＳＦＥＴである電子装置を収容する半導体ダイを例示している平面図。
【図2】本発明の1つの実施例に基づく特にＭＯＳＦＥＴである電子装置を例示している断面図。
【図3】本発明の別の実施例に基づく特にＭＯＳＦＥＴである電子装置を例示している断面図。
【図4】本発明の更に別の実施例に基づく特にＭＯＳＦＥＴである電子装置を例示している断面図。
【図5】本発明の更に別の実施例に基づく特にＭＯＳＦＥＴである電子装置を例示している断面図。
【図6】本発明の更に別の実施例に基づく特にＭＯＳＦＥＴである電子装置を例示している断面図。
【図8】本発明の更なる実施例に基づく特にＭＯＳＦＥＴである電子装置を例示している断面図。
【発明を実施するための形態】
【0012】
本発明を、互いに直交するＸ，Ｙ，Ｚ軸からなる３軸系においてウエハ又はその一部を示す添付の図面を参照して説明する。
【0013】
図１を参照すると、半導体ウエハのダイシングステップの後に、ダイ即ちチップ１が得られる。ダイ１は、ＸＹ面上の平面図で模式的に例示されている（これはダイ１の正面側における外観である）。ダイ１は外側端部２を有しており、それは物理的にダイ１の境界を画定している。ダイ１は、例えばＭＯＳＦＥＴなどの少なくとも１個の電子装置（図１中には不図示）を収容する。以後、「電子装置」及び「ＭＯＳＦＥＴ」という両方の用語を一般性を喪失すること無しに使用する。
【0014】
ダイ１は、少なくとも２個の機能的領域を包含しており、即ち、典型的にダイ１の中央部分内に延在する活性区域４と、該活性区域４を完全に取り囲んでいる端部領域６又は周辺領域とである。該端部領域は、該活性区域４と該外側端部２との間に延在している。
【0015】
活性区域４は、オン状態導通に関与する電子装置の要素を収容するダイ１の部分、又は、一般的に、導通チャンネルが形成される（使用中に）ダイ１の領域である。活性区域４は、例えば、ＭＯＳＦＥＴのソース領域を収容する。ドレイン領域は、例えば垂直導通装置の場合には、ダイ１の裏面側１ｂ（正面側１ａとは反対側でそれに平行であるから図１中には不図示）を延在している。導通チャンネルは、正面側１ａと裏面側１ｂとの間、即ちソースとドレインとの間で、該裏面側１ｂへ向かって主に垂直方向（Ｚに沿って）該活性区域４の或る領域内に延在する。
【0016】
一方、端部領域６は、使用中に、該導通チャンネルを有するものではない領域である。端部領域６は、該活性区域外側の電界のクラウディングを減少又は防止するための機能的要素を有する場合がある。
【0017】
【0018】
図２を参照すると、ダイ１は、第１導電型（例えば、Ｎ型）を有しているシリコンカーバイド（ＳｉＣ）又はシリコン（Ｓｉ）の半導体ボディを包含している。該半導体ボディは、基板８（Ｎ＋ドープ済み）と、該基板８上のドリフト層（Ｎ－ドープ済み）とを包含している。例えば金属物質のドレイン端子９が該半導体ボディの裏面側１ｂ上に延在している。
【0019】
該第１導電型と反対の第２導電型（Ｐ）を有しているボディ領域１１及び該ボディ領域１１内の該第１導電型（及びＮ＋ドーピング）を有しているソース領域１２がドリフト層１０の正面側１ａに存在している。ボディ領域１１及びソース領域１２は、それ自身公知の態様で、ドリフト層１０内に注入された領域である。
【0020】
ゲート領域１４が正面側１ａ上方に延在しており且つゲート誘電体１４ａ及びゲート導電性領域１４ｂを包含している。該ゲート誘電体はゲート導電性領域１４ｂと該半導体ボディ（特に、ドリフト層１０）との間に介在されている。
【0021】
図２は、表示の簡単化のために、その上に夫々のゲート領域１４が延在している夫々のソース領域１２を収容している単一のボディ領域１１を示している。特に、これらの例示したボディ領域１１，ソース領域１２、及びゲート領域１４は活性区域４の端部近傍に延在しており、その後に、前述した如くに、端部領域６が開始する。
【0022】
本電子装置は、更に、ソース（例えば、金属）端子１６を有しており、それはソース領域１２において正面側１ａとコンタクトして延在しており、且つ絶縁層１８によってゲート領域１４から分離されている。
【0023】
ダイ１は、更に、該半導体ボディ内部に（特に、ドリフト層１０内に）端部終端領域２０を収容しており、それは正面側１ａに注入されており且つ正面側１ａに面している。端部終端領域２０は、第２導電型を有しており、且つボディ領域１１のものよりも一層大きなドーピング（Ｐ＋）を有している。端部終端領域２０は、ソース領域１２及びボディ領域１１と電気的コンタクトをして活性区域４から延在しており且つＸ軸に沿って端部領域６内に進行している。端部終端領域２０は、誘電体層２２ａを損傷するような値を有する電界が領域２２ｂ下側に存在する誘電体層２２ａ内に発生することを防止するか又は禁止する機能を有している。
【0024】
誘電体層２２ａ（ゲート誘電体１４ａと同様）及び該誘電体層２２ａ上の導電層２２ｂ（ゲート導電性領域１４ｂと同様）は端部終端領域２０（正面側１ａ上）の上方を延在している。しかしながら、層２２ａ及び２２ｂは、使用中において、ゲート端子の機能を有するものではない（即ち、それらは導電性チャンネルの形成に貢献することはない）。
【0025】
本電子装置は、更に、例えば金属又はＮ型ドープポリシリコンの導電性物質からなるゲート接続端子２４を有しており、それは、導電層２２ｂと電気的コンタクトをして延在している第１部分２４ａと、端部領域６において導電層２２ｂの上方で且つそれから或る距離において延在している第２部分２４ｂとを包含している。これらの第１及び第２部分２４ａ，２４ｂは、構造上は単一部材（モノリシック）であって且つ互いに電気的連続性がある。該第２部分２４ｂは端部シールドプレート、又本電子装置の前記ゲートシールドを形成している。
【0026】
更に、ゲート接続端子２４は、ゲート領域１４と電気的コンタクトをしている（図には示されていない態様で）。ゲート接続端子２４は、又、本電子装置に使用期間中にゲートバイアスを提供するための（例えば、ワイヤボンディング又はその他の技術によって）電気的コンタクト用の領域を有している。
【0027】
活性区域４と端部領域６とを区別している図２中の点線は定性的なものとして理解すべきである。本発明の説明の目的のために、ゲート接続端子２４の第２部分２４ｂは、端部領域６内に完全に収容されており、従って活性区域４と端部領域６との間の点線の境界線に関して右側部分内に位置されている。
【0028】
パッシベーション層２８が、ゲート接続端子２４上及びソース端子１６上を延在していて、ゲート接続端子２４及びソース端子１６を保護すると共に絶縁している。開口２８’がパッシベーション層２８内に設けられていて、ゲート接続端子２４及びソース端子１６と電気的にコンタクトすることを可能としている（例えば、使用期間中に夫々のバイアスを与えるためにワイヤボンディングによって）。
【0029】
ゲート接続端子２４の第２部分２４ｂは、正面側１ａから或る距離において延在しており、且つ、特に、誘電体又は絶縁層３０によって該半導体ボディの正面側１ａから（特に、ドリフト層１０から）離隔されている。誘電体層３０は導電層２２ｂとゲート接続端子２４との間に延在しており、ゲート接続端子２４の第１部分２４ａと導電層２２ｂとの間の物理的コンタクトは、誘電体層３０の厚さ（Ｚに沿って）全体を介して延在している導電性貫通ビア（ｖｉａ）によって発生する。
【0030】
誘電体層３０とその下側の誘電体層２２ａとによって形成される積層体のＺ軸に沿っての最大範囲（厚さ）は、以後Ｔｈｄｉｅｌして表し、且つ、例えば０．８及び２．４μｍの間の値を有している。即ち、Ｔｈｄｉｅｌ、ゲート接続端子２４の第２部分２４ｂと正面側１ａとの間の誘電体層２２ａ＋誘電体層３０の全体的厚さを表している。
【0031】
本発明の１実施例によれば、誘電体層２２ａ及び誘電体層３０は同じ物質からなる。
【0032】
本発明の更なる実施例によれば、誘電体層２２ａは専ら導電層２２ｂの下側を延在して、誘電体層３０の下側には存在していない。この場合には、誘電体層３０は、正面側１ａとゲート接続端子２４の第２部分２４ｂとの間に延在しており、従ってＴｈｄｉｅｌゲート接続端子２４の第２部分２４ｂと正面側１ａとの間の誘電体層３０の最大厚さを表している。
【0033】
本発明の一つの側面によれば、ゲート接続端子２４の（特に、第２部分２４ｂの）Ｘ軸に沿っての範囲は、端部終端領域２０のＸに沿っての範囲よりも一層大きい。即ち、図２の断面図において又は図７の平面図において、ゲート接続端子２４は、部分的に、端部終端領域２０上に重畳されており且つ、部分的に、該半導体ボディの正面側１ａのＮ型ドープ部分、即ち端部終端領域２０が延在していない（存在していない）箇所に対応して、誘電体層３０及び存在する場合には絶縁層２２ａを介して該半導体ボディ（特にドリフト層１０）と対面するような態様で、端部終端領域２０を越えて、延在する。
【0034】
正面側１ａの夫々のＮ型ドープ部分と対面するゲート接続端子２４の部分のＸに沿っての範囲（同様に、図７に見られるように、Ｙに沿っても）は、以後、Ｌｓｈｉｅｌｄして表す。
【0035】
注意すべきことであるが、ゲート接続端子２４が対面する正面側１ａのＮ型ドープ部分は、本電子装置のドレイン領域９と電気的に接続している。従って、ゲート接続端子２４（コンデンサ３２の第１プレート）とドレイン領域９（コンデンサ３２の第２プレート）との間に容量結合（図２中にコンデンサ３２の記号で模式的に示してある）が与えられ、その場合に、誘電体層３０，及び、存在する場合には、絶縁層２２ａがコンデンサ３２の２つのプレートの間に介在される誘電体を形成する。ゲート接続端子２４（コンデンサ３２の第１プレート）は本ＭＯＳＦＥＴのゲート端子１４と電気的に接続しており、且つコンデンサ３２の第２プレートは、電気的観点からは、本ＭＯＳＦＥＴのドレイン領域９と一致しているので、本ＭＯＳＦＥＴのゲート端子１４とドレイン端子９との間に容量結合が発生する。
【0036】
この様に、本電子装置（ＭＯＳＦＥＴ）の全ゲート・ドレイン容量Ｃｇｄ、２つの容量性貢献分の和によって与えられ、第１貢献分Ｃｇｄはゲート端子１４とＮドープドリフト層１０との間の重畳領域においての活性区域４内に存在するゲートとドレインとの間の容量によって与えられ、第２貢献分Ｃｇｄはコンデンサ３２によって象徴的に示される容量値によって与えられる。
【0037】
容量Ｃｇｄ電圧の非線形関数であり且つそれは当該回路の出力と入力との間のフィードバックループを与えるので重要なパラメータである。容量Ｃｇｄミラー容量としても知られており、それは静的容量の和よりも一層大きな全動的入力容量を構成する。ＭＯＳＦＥＴ装置のターンオフ遅延は、バイアスを除去した後に入力容量を放電させるのに必要な時間に起因している。入力容量は容量Ｃｇｄ関数であるから、容量Ｃｇｄおける増加（本発明に基づいて付加された貢献分Ｃｇｄによって）がターンオフ遅延の対応する調節を発生し且つＭＯＳＦＥＴのボディダイオードの逆回復ステップ期間中の不所望の挙動をバランスさせることを可能とし、回復電流振動を減衰させる。そのように設定又は設計された容量Ｃｇｄ、ターンオフステップ期間中のスイッチング振動に関して電子装置の応答を変化させる。特に、フィードバック容量における増加は、ターンオフステップ期間中のスイッチング振動のダンピングに対応する。
【0038】
設計ステップ期間中にゲート接続端子２４とドリフト層１０との間の容量結合の範囲（面積）を適切に定義することによって、予め定めた及び／又は所望の値の容量Ｃｇｄ発生させることが可能である。上述した効果は、本発明に基づいて導入される容量３２のどの値に対しても観察されるが、本発明者等が検証したところでは、１００Ｖ以上のドレイン・ソース電圧（Ｖｄｓ）の値に対して数十ピコファラッド、例えば６５－１３０ｐＦの範囲の容量Ｃｇｄの値が妥当なソリューションである。前述したように、容量Ｃｇｄは活性区域４内に未だに存在する容量Ｃｇｄへ加算され、且つ、典型的に、１００Ｖ以上のドレイン・ソース電圧（Ｖｄｓ）の値に対して２５ｐＦ未満の値を有している。
【0039】
従って、以下の関係式（１）が適用される。
同様に、定数ε０明示的にすることによって、関係式（１）は次式に表すことが可能である。
定数εｄｉｅｌ、誘電体層３０に対して、及び、存在する場合には、誘電体層２２ａ（同一の物質からなるものと仮定している）に対しての誘電定数であり、定数ε０真空の誘電定数であり、ＷＡＡ活性区域４（正方形形状を有していると仮定）のＸ又はＹに沿った側部の図１又は図７のＸＹ面における長さであり、「Ｆ」はファラッド（Ｆａｒａｄ）での測定単位を表しており、「ｍ」はメートル（ｍｅｔｅｒ）での測定単位である。
【数1】
【数2】
【0040】
Ｌｓｈｉｅｌｄ対して上述した関係式（１）及び（２）は、以下のような仮定にも基づいている。
【0041】
ｉ）ダイ１は側部Ｗｄｉｅ例えば、Ｗｄｉｅ約２０００－８０００μｍで、例えば４０００μｍに等しい）を有する実質的に正方形形状（多分、角部は丸められている）を有していること、
ｉｉ）活性区域４は、例えば３／４Ｗｄｉｅ等しい側部ＷＡＡ有している実質的に正方形形状（多分、角部は丸められている）を有していること、及び
ｉｉｉ）該活性区域において、容量Ｃｇｄの値はＶｄｓ≧１００Ｖに対して１．５ｐＦ／ｍｍ２下であること。
ｉｉ）活性区域４は、例えば３／４Ｗｄｉｅ等しい側部ＷＡＡ有している実質的に正方形形状（多分、角部は丸められている）を有していること、及び
ｉｉｉ）該活性区域において、容量Ｃｇｄの値はＶｄｓ≧１００Ｖに対して１．５ｐＦ／ｍｍ２下であること。
【0042】
上述したことに対する代替例としては、関係式（１）及び（２）を以下に示した等価な関係式（３）及び（４）で置換させることが可能であり、その場合に、パラメータＬｓｈｉｅｌｄ、容量Ｃｇｄに貢献するゲート接続端子２４の部分の面積ＳｓｈｉｅｌｄＸＹ平面において）の値によって置換される。
同様に、定数ε０明示的にさせることによって、関係式（３）を以下のように表すことが可能である。
関係式（３）及び（４）は近似的である。何故ならば、端部における面積貢献分が考慮されておらず、この様な貢献分は、Ｌｓｈｉｅｌｄ＜ＷＡＡ与えられた場合に、全面積Ｓｓｈｉｅｌｄ高々５％と６％との間の値である。
【数3】
【数4】
【0043】
本発明の一つの側面によれば、容量貢献分Ｃｇｄは、全容量Ｃｇｄ即ち、Ｃｇｄ＋Ｃｇｄによって与えられる）が、ＭＯＳＦＥＴ装置のターンオフ期間中に、それ自身既知の寄生ターンオン（ＰＴＯ）現象をトリガーするような態様で選択される。ＰＴＯ現象が発生すると、ＭＯＳＦＥＴは無意識的にターンオンし、該活性区域内に一時的な（寄生の）電流の流れを発生させる。この寄生電流の存在は、ターンオフステップ期間中における不所望の振動効果を緩和させ、より詳細には、それは、数パーセントポイントだけ、ドレイン・ソース電圧の振動の全振幅を減少させる（例えば、２Ａ／ｎｓの電流パルスに対して、１５％より低いドレインバス供給電圧の減少が観察される）。
【0044】
１実施例によれば、絶縁層２２ａを容量結合領域において省略することが可能であり、従って、その場合には、容量の２つのプレートの間に介在される誘電体は専ら誘電体層３０によって形成される。従って、層３０の誘電体物質は、絶縁層２２ａに対して選択される物質とは無関係に、必要に応じて適宜選択することが可能である。
【0045】
誘電体層３０（同様に、絶縁層２２ａも）は、シリコン酸化物（ＳｉＯ２、シリコン窒化物（ＳｉＮ，Ｓｉ３４、シリコンオキシナイトライド（ＳｉＯｘｙ、又はκ＞７である高誘電率（Ｈｉｇｈ－κ）物質、の内の一つとすることが可能である。使用可能な高誘電率物質は、例えば、窒化アルミニウム（ＡｌＮ）、アルミニウム酸窒化物（ＡＬＯＮ，Ａｌ２３、タンタル酸化物（ＴａＯ，Ｔａ２５、ハフニウム酸化物（ＨｆＯ２、ジルコニウム酸化物（ＺｒＯ２、等がある。
【0046】
【0047】
図３のダイ１’は、図２を参照して既に説明したものに加えて、第２導電型（Ｐ型）及び端部終端領域２０のドーピングよりも一層低いドーピングを有している更なる注入領域４０を有している。注入領域４０は、ボディ領域１１から或る距離において、端部終端領域２０の端部部分において延在している。従って、注入領域４０は、端部終端領域２０の延長部として延在している。注入領域４０は、端部終端領域２０の曲率半径上でのフィールドラインが厚くなることを回避し、従って端部ブレークダウン電圧値を最大とさせるような態様で、電位のフィールドラインを分布させ薄くさせる機能を有している。
【0048】
この実施例によれば、ゲート接続端子２４の（特に、第２部分２４ｂの）Ｘ軸に沿っての延長乃至範囲は、注入領域４０（それは、前述した如く、端部終端領域２０の延長部として延在している）によってＸ軸に沿って到達される最大高さよりも一層大きい。即ち、図３の断面図において（又は図１における対応する平面図において）、ゲート接続端子２４は、端部終端領域２０上に完全に重畳されており、且つ又注入領域４０を越えて延在している。この様に、ゲート接続端子２４は、誘電体層３０（及び、存在する場合には、絶縁層２２ａ）を介して該半導体ボディ（特に、ドリフト層１０）と対面しており、注入領域４０がそれらの間に介在されるものではない。従って、図２を参照して説明したものと同様の容量結合（コンデンサ３２の記号で示してある）が、ゲート接続端子２４とＮ型半導体ボディとの間に与えられている。
【0049】
【0050】
図４のダイ１”は、図２及び図３を参照して既に説明したものに加えて、電流スプレッド層（ＣＳＬ）５０を有しており、それは、正面側１ａに面して、該半導体ボディ内に（特に、ドリフト層１０内に）延在している。電流スプレッド層５０は、第１導電型を有するドーピング種の一つ又はそれ以上の注入によって設けられ、且つ正面側１ａから或る深さに延在するエンリッチメント層を形成する。代替的に、この電流スプレッド層５０は、エピタキシャル成長によって得られる。電流スプレッド層５０は、又、エピタキシャル成長ステップとその後の注入（例えば、活性区域４内のみ）の組み合わせによっても形成することが可能である。
【0051】
１実施例において、電流スプレッド層５０が延在する深さは、ボディ領域１１，注入領域４０，及び端部終端領域２０によって到達される最大深さよりも一層大きい。即ち、この実施例においては、ボディ領域１１と、注入領域４０と、端部終端領域２０との全てが電流スプレッド層５０内に完全に閉じ込められている。
【0052】
更なる実施例においては、電流スプレッド層５０は、ボディ領域１１、注入領域４０、及び端部終端領域２０によって到達される最大深さよりも一層低い深さへ延在している（少なくとも、又は専ら、端部領域６において）。
【0053】
該実施例に拘わらずに、電流スプレッド層５０のドーピングは、それを収容しているドリフト層１０のドーピングよりも一層大きい。電流スプレッド層５０は、例えば、１０１７子数／ｃｍ３程度のドーピングを有している。
【0054】
電流スプレッド層５０は、表面１ａの全範囲又はその一部にわたって延在している。電流スプレッド層５０に対して選択されるレイアウトに拘わらずに、本発明の文脈においては、それはゲート接続端子２４上に少なくとも部分的に重畳して（平面図において）延在している。この様に、ゲート接続端子２４は、誘電体層３０（及び、存在する場合には、絶縁層２２ａ）を介して電流スプレッド層５０と部分的に対面しており、その場合に、注入領域４０又は端部終端領域２０がそれらの間に介在されることは無い。従って、図２又は図３を参照して説明したのと同様な容量結合が、ゲート接続端子２４と該半導体ボディ内の電流スプレッド層５０との間に設けられる。
【0055】
電流スプレッド層５０の使用はそれ自身既知であり、且つ高周波数適用例用のＭＯＳＦＥＴにおいて広く使用されており、その際の利点及び機能は既知であるからそれらの説明は割愛する。本発明の文脈において、電流スプレッド層５０の存在は、使用において、ゲート接続端子２４と該半導体ボディとの間（特に、ゲート接続端子２４と該ドレイン端子との間）の容量結合を改善する更なる利点を有している。
【0056】
図５は、端部領域６の拡大部分を示してあるダイ１”の（同様に、ダイ１”に関して夫々の要素が更に存在するか又は喪失しているダイ１及び１’の）概観を示している。特に、図５の概観では、正面側１ａに面して該半導体ボディ内（特にドリフト層１０内）の更なる注入領域６０の存在を示している。注入領域６０は、第２導電型（例えば５×１０１６至２×１０１７オン数／ｃｍ３程度のＰ型）を有しており、且つ、例えば、注入領域４０を形成するのと同じステップで形成される。注入領域６０は、注入領域４０から或る距離に延在しており、且つ、平面図において（ＸＹ面）、ゲート接続端子２４の最終部分２４ｂ’と、特にゲート接続端子２４の第２部分２４ｂの最終部分２４ｂ’と、少なくとも部分的に整合している（Ｚ軸方向に沿って）。注入領域６０の存在は、以前に説明しておりコンデンサ３２によって表されるフィードバック容量に影響を与えることは無い。何故ならば、この容量結合は、いずれの場合にも、ゲート接続端子２４と注入領域４０及び注入領域６０の間の領域における該半導体ボディとの間に与えられるからである。注入領域６０は、第２部分２４ｂの最終部分２４ｂ’の底部角部上の電界が厚くなることを回避し、従って最終部分２４ｂ’においての電界が臨界的となることの危険性を回避するような態様で、電位のフィールドラインを分散させ薄くさせる機能を有している。
【0057】
図５の実施例において、長さＬｓｈｉｅｌｄ、注入領域４０と注入領域６０との間の距離（Ｘに沿って及びＹに沿って）である。
【0058】
図６は、本発明の更なる実施例を示しており、この場合は、正面側１ａにおいてドーピング種を注入することによって設けられたＰ型の一つ又はそれ以上のフローティング領域６１が注入領域４０と注入領域６０との間に存在している。フローティング領域６１は、互いに或る距離において延在している（即ち、半導体ボディのＮ型部分、特にドリフト層１０のそれ、がＸ軸方向に沿ってフローティング領域６１とその次のものとの間に存在している）。同様のレイアウトをＹ方向に沿って施すことも可能である。
【0059】
図６の実施例において、長さＬｓｈｉｅｌｄ、フローティング領域６１と次のフローティング領域６１との間の距離（Ｘに沿って、及び、同様に、Ｙに沿って）の和である（及び注入領域４０とすぐその後に続くフローティング領域６１との間、及び注入領域６０と直ぐその前に先行するフローティング領域６１との間、の距離）。
【0060】
【0061】
図７は、図１のダイ１を平面図（ＸＹ面上）で示してあり、その場合に、ゲート接続端子２４の範囲も模式的に示している。見られるように、ゲート接続端子２４は、この例においては、リングの形状を有しており且つ活性区域４を完全に取り囲んでいる。しかしながら、特定のレイアウト及び設計の必要性に基づいて、ゲート接続端子２４が活性区域４を部分的に取り囲むに過ぎない場合の実施例とすることも可能である。
【0062】
本書に提案されている解決手段の利点は上述した説明から明らかである。
【0063】
特に、本発明の技術的解決手段によれば、容量Ｃｇｄ装置に集積化され分布された容量である。
【0064】
ゲート端子とドレイン端子との間の容量Ｃｇｄフィードバック容量）は、ゲート接続端子２４と下側に存在する半導体ボディのＮ型ドープ領域との間の容量結合によって定義される係数だけ増加される。この様に、フィードバック容量の増加は、ＭＯＳＦＥＴのターンオフステップ（回復ステップ、又はＭＯＳＦＥＴのボディダイオードの回復）の期間中のドレイン電圧の振動の振幅を減衰させることを可能とする。
【0065】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これらの具体的実施の態様に制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに種々の変形及び修正を行うことが可能であることは勿論である。
【0066】
例えば、図８に示した本発明の更なる実施例においては、Ｐ型の容量デカップリング（減結合）層７０が正面側１ａに設けられており、それはゲート接続端子２４下側を継ぎ目無しに延在しており、即ち、ゲート接続端子２４と下側に存在する半導体ボディのＮ型ドープ領域との間に介在されている。この容量デカップリング層７０は、例えば、０．２－０．４μｍの間の厚さ、及び、例示的に、１０１６オン数／ｃｍ３程度のドーピングを有している。一般的に、容量デカップリング層７０は、装置がオン状態（例えば、ドレイン・ソース電圧Ｖｄｓの値が５Ｖ又は１０Ｖよりも一層高い）にある場合には、正孔が容量デカップリング層７０において枯渇され、且つ容量デカップリング層７０はゲート接続端子２４と下側に存在する半導体ボディのＮ型ドープ領域との間の容量結合を可能とし前述したようなコンデンサ３２を形成するような態様で設計される。
【0067】
【0068】
例えば、本発明を明示的にＮチャンネル装置を参照して説明したが、本書において提案されている技術的解決手段はＰチャンネル装置にも同様に適用される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】