特開 2023-153744 被試験電子デバイスを試験するための装置、方法、およびコンピュータソフトウェア製品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023153744

(43)【公開日】2023-10-18

(54)【発明の名称】被試験電子デバイスを試験するための装置、方法、およびコンピュータソフトウェア製品

(51)【国際特許分類】

   G01R 31/28 20060101AFI20231011BHJP

   G01R 31/3183 20060101ALI20231011BHJP

   G06F 11/263 20060101ALI20231011BHJP

【ＦＩ】

G01R31/28 F

G01R31/3183

G06F11/263

【審査請求】有

【請求項の数】15

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023043655

(22)【出願日】2023-03-17

(31)【優先権主張番号】17/713,260

(32)【優先日】2022-04-05

(33)【優先権主張国・地域又は機関】US

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100204490

【弁理士】

【氏名又は名称】三上 葉子

(72)【発明者】

【氏名】クライン， タール

(72)【発明者】

【氏名】アバウトバウル， ロニー

(72)【発明者】

【氏名】グラスバーグ， アーレズ

(72)【発明者】

【氏名】アビグドー， ヨラム

【テーマコード（参考）】

2G132

5B048

【Ｆターム（参考）】

2G132AA01

2G132AB02

2G132AC10

2G132AD06

2G132AG14

2G132AL09

5B048DD17

(57)【要約】      （修正有）

【課題】被試験電子デバイスに用いる自動試験装置テストパターンを生成するための装置、方法、およびコンピュータソフトウェア製品を提供する。
【解決手段】被試験電子デバイスは、電気回路、少なくとも１つの入力ポート、および少なくとも１つの出力ポートを含む。装置は、メモリおよびプロセッサを含む。メモリは、（ｉ）少なくとも１つのＤＵＴ入力ポートのモデルを作るモデル入力および少なくとも１つのＤＵＴ出力ポートのモデルを作るモデル出力を含み、電気回路を無視して、モデル入力の論理状態に応答してモデル出力の論理状態を決定するよう構成された集積回路のハードウェア検証言語（ＨＶＬ）モデル、および（ｉｉ）ＤＵＴのＨＶＬモデルをシミュレーションするよう構成されたシミュレーションプログラムを保存するよう構成される。プロセッサは、シミュレーションプログラムを実行することによって、ＤＵＴに用いるＡＴＥテストパターンを生成する。
【選択図】図１

【特許請求の範囲】

【請求項1】

自動試験装置（ＡＴＥ）テストパターンを生成して、電気回路、少なくとも１つの入力ポート、および少なくとも１つの出力ポートを含む被試験電子デバイスを試験するための装置であって、
前記少なくとも１つの入力ポートのモデルを作るモデル入力および前記少なくとも１つの出力ポートのモデルを作るモデル出力を含み、前記電気回路を無視して、前記モデル入力の論理状態に応答して前記モデル出力の論理状態を決定するよう構成された集積回路のハードウェア検証言語（ＨＶＬ）モデルと、
前記被試験電子デバイスの前記ＨＶＬモデルをシミュレーションするよう構成されたシミュレーションプログラムと、
を保存するよう構成されたメモリと、
前記シミュレーションプログラムを実行することによって、前記被試験電子デバイスに用いるＡＴＥテストパターンを生成するよう構成されたプロセッサと、
を含む装置。

【請求項2】

前記メモリが、さらに、前記モデル入力および前記モデル出力の前記論理状態を前記ＡＴＥテストパターンに翻訳するための翻訳プログラムを保存するよう構成され、前記プロセッサが、前記翻訳プログラムを実行することによって、前記ＡＴＥテストパターンを生成するよう構成された請求項１に記載の装置。

【請求項3】

前記メモリが、さらに、刺激ファイルを保存して、前記モデル入力に印加される刺激を表示するよう構成された請求項１に記載の装置。

【請求項4】

前記プロセッサが、前記モデル出力の前記論理状態を含む臨時Ｉ／Ｏログファイルを前記メモリに保存するよう構成された請求項１に記載の装置。

【請求項5】

前記プロセッサが、高レベルデバッグシミュレーションデータを前記臨時Ｉ／Ｏログファイルに保存するよう構成された請求項４に記載の装置。

【請求項6】

前記メモリが、さらに、前記ＡＴＥテストパターンを含むパターンファイルを保存するよう構成された請求項１に記載の装置。

【請求項7】

前記ＡＴＥテストパターンが、ＣＳＶファイルを含む請求項１に記載の装置。

【請求項8】

自動試験装置（ＡＴＥ）テストパターンを生成して、電気回路、少なくとも１つの入力ポート、および少なくとも１つの出力ポートを含む被試験電子デバイスを試験するための方法であって、
少なくとも１つの入力ポートのモデルを作るモデル入力および少なくとも１つの出力ポートのモデルを作るモデル出力を含み、前記電気回路を無視して、前記モデル入力の論理状態に応答して前記モデル出力の論理状態を決定するよう構成された集積回路のハードウェア検証言語（ＨＶＬ）モデルをメモリに保存することと、
前記被試験電子デバイスの前記ＨＶＬモデルをシミュレーションするよう構成されたシミュレーションプログラムを前記メモリにさらに保存することと、
前記シミュレーションプログラムを実行することによって、前記被試験電子デバイスに用いるＡＴＥテストパターンを生成することと、
を含む方法。

【請求項9】

前記モデル入力および前記モデル出力の前記論理状態を前記ＡＴＥテストパターンに翻訳するための翻訳プログラムを前記メモリに保存することをさらに含み、前記ＡＴＥテストパターンを生成することが、前記翻訳プログラムを実行することを含む請求項８に記載の方法。

【請求項10】

刺激ファイルを前記メモリに保存して、前記モデル入力に印加される刺激を表示することをさらに含む請求項８に記載の方法。

【請求項11】

前記モデル出力の前記論理状態を含む臨時Ｉ／Ｏログファイルを前記メモリに保存することをさらに含む請求項８に記載の方法。

【請求項12】

高レベルデバッグシミュレーションデータを前記臨時Ｉ／Ｏログファイルに保存することをさらに含む請求項１１に記載の方法。

【請求項13】

前記ＡＴＥテストパターンを含むパターンファイルを前記メモリに保存することをさらに含む請求項８に記載の方法。

【請求項14】

前記ＡＴＥテストパターンが、ＣＳＶファイルを含む請求項８に記載の方法。

【請求項15】

自動試験装置（ＡＴＥ）テストパターンを生成して、電気回路、少なくとも１つの入力ポート、および少なくとも１つの出力ポートを含む被試験電子デバイスを試験するためのコンピュータソフトウェア製品であって、前記コンピュータソフトウェア製品が、プログラム命令が保存された有形の非一時的なコンピュータ読み取り可能媒体を含み、前記プログラム命令が、プロセッサによって読み取られた時に、
前記少なくとも１つの入力ポートのモデルを作るモデル入力および前記少なくとも１つの出力ポートのモデルを作るモデル出力を含み、前記電気回路を無視して、前記モデル入力の論理状態に応答して前記モデル出力の論理状態を決定するよう構成された集積回路のハードウェア検証言語（ＨＶＬ）モデルをメモリに保存することと、
前記被試験電子デバイスの前記ＨＶＬモデルをシミュレーションするよう構成されたシミュレーションプログラムを前記メモリにさらに保存することと、
前記シミュレーションプログラムを実行することによって、前記被試験電子デバイスに用いるＡＴＥテストパターンを生成することと、
を前記プロセッサに実行させるコンピュータソフトウェア製品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電気的試験に関するものであり、特に、集積回路テストパターンの生成に用いる方法およびシステムに関するものである。

【背景技術】

【0002】

集積回路（integrated circuit, IC）は、テストパターンを実行する自動試験装置（automatic test equipment, ATE）を使用して、ウェハレベル（“ウェハソート”）およびパッケージユニットレベルで試験することができる。

【0003】

米国特許第６，２０５，４０７号は、自動試験装置（ＡＴＥ）プラットフォームで電子デバイスを試験するためのテストコードを生成するシステムおよび方法を開示しており、このシステムおよび方法は、ユーザーが定義した設定に基づいて、スキャンおよびパターンテストデータをテストコードに翻訳するものである。テストデータは、スキャンテストパターン自動生成（automatic test pattern generation, ATPG）またはシミュレーションプログラム等のテストデータを生成するテストデータ生成プログラムからのものであるのが好ましい。テストデータは、テストデータ生成プログラムに埋め込まれた関数呼び出しを使用することによって、シリアル方式でシステムにストリーミングされる。ユーザーは、好ましくは、グラフィカルユーザーインターフェース（graphical user interface, GUI）を使用して、所望のＡＴＥプラットフォームタイプや、出力データに用いる他のカスタムフォーマット機能を定義する。好ましくは、テストデータ生成プランと同時に実行する翻訳は、テストデータが生成されるのと同じようにテストコードを作成する。

【0004】

米国特許第６，９２５，６１７号は、機能検証プログラムを使用して、集積回路（ＩＣ）設計に用いるテストパターンを生成する方法を開示している。機能検証プログラムは、刺激発生装置（stimulus generator）、期待応答発生装置（expected-response generator）、およびＩＣ設計のポートを定義するインターフェースを含む。この方法は、（ａ）インターフェース内の入力ポートを双方向（bidirectional）イン／アウトポートに変換することと、（ｂ）刺激発生装置を実行することによって、インターフェース内の変換されたイン／アウトポートおよび元のイン／アウトポートに刺激を供給することと、（ｃ）変換されたイン／アウトポートおよび元のイン／アウトポートに供給された刺激をサンプリングすることと、（ｄ）サンプリングされた刺激を記録することを含む。この方法は、さらに、（ｅ）インターフェース内に双方向シャドウポート（shadow port）を生成し、前記シャドウポートが、ＩＣ設計のイン／アウトポートおよび出力ポートに対応することと、（ｆ）期待応答発生装置を実行することによって、シャドウポートに期待応答を供給することと、（ｇ）シャドウポートから期待応答をサンプリングすることと、（ｈ）サンプリングされた期待応答を記録することを含んでもよい。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、被試験電子デバイスを試験して、被試験電子デバイスに用いるＡＴＥテストパターンを生成するための装置、方法、およびコンピュータソフトウェア製品を提供する。

【課題を解決するための手段】

【0006】

本発明は、自動試験装置（ＡＴＥ）テストパターンを生成して、電気回路、少なくとも１つの入力ポート、および少なくとも１つの出力ポートを含む被試験電子デバイスを試験するための装置を提供する。装置は、メモリおよびプロセッサを含む。メモリは、（ｉ）少なくとも１つの入力ポートのモデルを作るモデル入力および少なくとも１つの出力ポートのモデルを作るモデル出力を含み、電気回路を無視して、モデル入力の論理状態に応答してモデル出力の論理状態を決定するよう構成された集積回路（ＩＣ）のハードウェア検証言語（hardware verification language, HVL）モデル、および（ｉｉ）被試験電子デバイスのＨＶＬモデルをシミュレーションするよう構成されたシミュレーションプログラムを保存するよう構成される。プロセッサは、シミュレーションプログラムを実行することによって、被試験電子デバイスに用いるＡＴＥテストパターンを生成するよう構成される。

【0007】

本発明は、自動試験装置（ＡＴＥ）テストパターンを生成して、電気回路、少なくとも１つの入力ポート、および少なくとも１つの出力ポートを含む被試験電子デバイスを試験するための方法を提供する。方法は、少なくとも１つの入力ポートのモデルを作るモデル入力および少なくとも１つの出力ポートのモデルを作るモデル出力を含み、電気回路を無視して、モデル入力の論理状態に応答してモデル出力の論理状態を決定するよう構成された集積回路のハードウェア検証言語（ＨＶＬ）モデルをメモリに保存することを含む。被試験電子デバイスのＨＶＬモデルをシミュレーションするよう構成されたシミュレーションプログラムをメモリにさらに保存する。シミュレーションプログラムを実行することによって、被試験電子デバイスに用いるＡＴＥテストパターンを生成する。

【0008】

本発明は、自動試験装置（ＡＴＥ）テストパターンを生成して、電気回路、少なくとも１つの入力ポート、および少なくとも１つの出力ポートを含む被試験電子デバイスを試験するためのコンピュータソフトウェア製品を提供する。コンピュータソフトウェア製品は、プログラム命令が保存された有形の非一時的なコンピュータ読み取り可能媒体を含み、プログラム命令は、プロセッサによって読み取られた時に、少なくとも１つの入力ポートのモデルを作るモデル入力および少なくとも１つの出力ポートのモデルを作るモデル出力を含み、電気回路を無視して、モデル入力の論理状態に応答してモデル出力の論理状態を決定するよう構成された集積回路（ＩＣ）のハードウェア検証言語（ＨＶＬ）モデルをメモリに保存することと、被試験電子デバイスのＨＶＬモデルをシミュレーションするよう構成されたシミュレーションプログラムをメモリにさらに保存することと、シミュレーションプログラムを実行することによって、被試験電子デバイスに用いるＡＴＥテストパターンを生成することと、をプロセッサに実行させる。

【発明の効果】

【0009】

以上に基づき、ＡＴＥに用いるＡＴＥパターンファイルを比較的短時間で生成することができる。

【図面の簡単な説明】

【0010】

添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。

【0011】

【図1】本発明の１つの実施形態に係る集積回路のＡＴＥテストパターン生成に用いるシステムのハードウェア中心のブロック図である。

【図2】本発明の１つの実施形態に係る集積回路のＡＴＥテストパターン生成に用いるシステムのソフトウェア中心のブロック図である。

【図3】本発明の１つの実施形態に係る集積回路のＡＴＥテストパターン生成に用いる方法のフローチャートである。

【発明を実施するための形態】

【0012】

自動試験装置（ＡＴＥ）は、集積回路（ＩＣ）および他の電子デバイス（試験学術用語において、総じて被試験デバイス（device under test, DUT）と称される）の生産テストに幅広く使用される。ＡＴＥは、ＤＵＴの入力ポートを駆動して、出力ポートがプリセットレベル（入力および出力ポートは、「端子」、「パッド」、または「ピン」とも称される）であるかどうかを検査する。

【0013】

ＤＵＴ入力に印加される値およびＤＵＴ出力の期待応答値のリストは、通常、ＣＳＶ（comma-separated-value）テストパターンファイルに列記される。

【0014】

ＤＵＴの試験に用いるテストパターンファイルを生成する方法の１つは、ＤＵＴの回路のモデルを作るＤＵＴシミュレーションモデル上でＤＵＴの機能テストを実行することと、ＤＵＴモデルの入力および出力を監視することと、対応するテストパターンを生成することを含む。しかしながら、何百万、時には何十億ものデバイスを含むＤＵＴのシミュレーションは、かなり長期にわたることもある。

【0015】

本発明の実施形態は、ＤＵＴに用いる機能テストパターンを迅速に生成する方法および装置を提供する。１つの実施形態において、コンピュータは、集積回路のハードウェア検証言語（ＨＶＬ）モデル（高レベル検証言語モデル（high level verification language model）としても知られる）をシミュレーションし、ＤＵＴの回路を無視して、任意の刺激に対するＤＵＴの応答を定義する。いくつかの実施形態において、ＨＶＬモデルは、ＤＵＴの回路をシミュレーションするモデルよりも実質的に速くシミュレーションする。

【0016】

実施形態において、コンピュータは、シミュレーションの臨時Ｉ／Ｏログファイルを保持し、その後、臨時Ｉ／ＯログファイルをＡＴＥテストパターンに翻訳する翻訳プログラムを実行することができる。

【0017】

システム説明

【0018】

ここに開示される実施形態は、集積回路の自動試験に用いるテストパターンの生成に関するものである。しかしながら、開示される技術は、システム（例えば、マルチチップモジュール（multi-chip module, MCM））または他の任意の電子回路の自動試験に用いるテストパターンの生成にも使用することができる。

【0019】

図１は、本発明の１つの実施形態に係る集積回路のテストパターン生成に用いるシステム１００のハードウェア中心のブロック図である。

【0020】

ユーザー１０２（例えば、テストエンジニア）は、ヒューマンインターフェース（モニター、ポインティングデバイス、およびキーボードを含む）を介してコンピュータ１０４と通信する。コンピュータ１０４は、プロセッサ１０８およびメモリ１１０を含む。（様々なハードウェアおよびソフトウェア素子を含むコンピュータ１０４およびヒューマンインターフェース１０６は、以下、ＡＴＥテストパターンを生成するための装置と称することもある。）

【0021】

ユーザー１０２は、自動試験装置（ＡＴＥ）１１４によりテストパターンを生成し、被試験デバイス（ＤＵＴ）１１２（例えば、ＩＣ）を試験することを希望する。テストパターンは、通常、ＣＳＶファイル形式にフォーマットされ、ＣＳＶファイルは、ＤＵＴ入力に印加される入力刺激およびＤＵＴが生成する予定の応答出力を含む（ＤＵＴ１１２は、入力刺激によって駆動され、応答出力を生成する双方向ポートを含んでもよい。１つの実施形態に係る双方向ポートの処置については、下記で説明する）。

【0022】

図１に示した実施形態に基づくと、ユーザー１０２は、コンピュータ１０４のメモリ１１０に保存されたソフトウェアを実行して、テストパターンを生成する。ソフトウェアは、ＤＵＴ１１２のハードウェア検証言語（ＨＶＬ）モデル１１６およびＨＶＬシミュレータ１１８を含む。実施形態において、ＤＵＴのＨＶＬモデルは、実際の電気回路を無視して、ＤＵＴの入出力行為を説明する。つまり、同じ入力が与えられると同じ出力を出力する異なる回路の実施方案は、同じＨＶＬモデルによって説明される。

【0023】

ＤＵＴ１１２は、様々な内部回路を含み、ＤＵＴの入力ピンに印加された入力二進数および入力指示に応答して、およびＤＵＴの内部状態に応答して、ＤＵＴの出力ピン上の二進数および論理指示を計算して出力する。ＨＶＬモデルは、ＤＵＴ回路および機能性の知識を必要とせずに、同じ出力数および指示を生成するよう構成される。

【0024】

簡単な例として、ＤＵＴは、２つの数に分割するハードウェアドライバを含んでもよく、あるいはハードウェア除算アルゴリズムを実施する回路を含んでもよい。ＨＶＬモデルは、同じ結果を達成するために、両方の実施方案に対して同じ語句Ａ＝Ｂ／Ｃを含んでもよい。対照的に、ＤＵＴの構造モデル（例えば、Verilogモデル）は、通常、全ての内部ＤＵＴ回路のモデルを含む。そのため、構造レベルモデルのシミュレーションは、ＨＶＬレベルモデルのシミュレーションよりもはるかに遅い。場合によっては、ＨＶＬレベルのシミュレーションは、少なくとも１００倍も速い。

【0025】

ＨＶＬモデルを書き込むための（およびテストを生成してモデルを試験するための）言語の例は、ｅ言語である（例えば、ｅ言語リファレンスは、例えば、「初級ｅ言語リファレンスドラフトーＣＳＥ ＩＩＴ Ｋｇｐ」；第２章：言語の基本構造を説明した「ｅベーシック」）。あるいは、他の任意の適切な種類のＨＶＬを使用してもよい。

【0026】

メモリ１１０は、さらに、ＨＶＬモデル１１６をシミュレーションするよう構成されたＨＶＬシミュレータ１１８、およびＨＶＬシミュレータ１１８によってＨＶＬモデル１１６入力ポートに印加される入力ベクトルを含む刺激ファイル（stimuli file）１２０を保存する。

【0027】

コンピュータ１０４のプロセッサ１０８がＨＶＬシミュレータ１１８を使用して、および刺激ファイル１２０を適用して、ＨＶＬモデル１１６をシミュレーションした時、ＨＶＬシミュレータ１１８は、ＤＵＴモデルの入力および出力ポートを監視し、入出力ポートログファイル１２２（臨時Ｉ／Ｏログファイルとも称す）に監視した値を保存する。いくつかの実施形態において、ＨＶＬシミュレータ１１８は、高レベルデバッグデータ（debug data）を臨時Ｉ／Ｏログファイルに追加する（例えば、ＤＵＴがプロセッサ実行ソフトウェアである場合、ＨＶＬシミュレータ１１８は、監視したＩ／Ｏ値に対応するプロセッサ命令を追加することができる）。後述するように、このような追加の高レベルデバッグデータを使用することによって、テストパターンのデバッグを容易にすることができる。

【0028】

シミュレーションが上手く完了すると、ユーザー１０２は、Ｉ／Ｏログファイルを読み取ってＡＴＥパターンファイル１２６（ＣＳＶ形式ファイル）を生成する翻訳プログラム１２４を実行することができるため、その後、ＡＴＥ１１４でダウンロードすることができる。（Ｉ／Ｏログファイルは、問題が見つかった場合に、デバッグに使用することもできる。）そのため、ＤＵＴの構造モデルではなくＨＶＬモデルおよび翻訳プログラム１２４を使用することによって、ユーザー１０２は、比較的短時間でＡＴＥ１１４のＡＴＥパターンファイル１２６を生成することができる。臨時Ｉ／Ｏログファイルを使用することによって、テストプログラムのデバッグを容易にすることができる。

【0029】

図１に示した、および上述したシステム１００の配置は、概念を明確にするために引用された例である。代替の実施形態において、他の配置を使用してもよい。例えば、ＡＴＥパターン生成（コンピュータ１０４を使用して）およびテストの実行（ＡＴＥ１１４を使用して）は、異なる位置で実行することができる。つまり、図１におけるコンピュータ１０４とＡＴＥ１１４の間の接続は、論理的接続（例えば、ファイル転送の任意の方法により）であってもよく、物理的接続である必要はない。

【0030】

別の例として、メモリ１１０の各構成要素を複数のコンピュータに分配してもよい。一部の、または全ての構成要素は、通信ネットワーク「クラウド」に保存することができる。いくつかの実施形態において、ＨＶＬは、例えば、ランダムに生成されたテストを使用するテストパターンの自動生成を含むため、刺激ファイルを必要としない。

【0031】

図２は、本発明の１つの実施形態に係るＡＴＥパターン生成に用いるシステム２００のソフトウェア中心のブロック図である。ＨＶＬシミュレータ２０２は、刺激ファイル２０６から刺激を印加して、および設定ファイル２０８によって設定された配置を使用して、ＨＶＬモデル２０４をシミュレーションする。いくつかの実施形態において、設定ファイル２０８は、いくつかのＤＵＴ配置オプションのうちの１つ、および／またはいくつかのシミュレータオプションのうちの１つを選択することができる。

【0032】

刺激および応答モニター２１０は、ＤＵＴモデルポート（入力および出力）の状態を監視して、監視した値を臨時Ｉ／Ｏログファイル２１２に保存する（いくつかの実施形態において、臨時Ｉ／Ｏログファイルは、さらに、高レベルデバッグシミュレーションデータを含んでもよい）。翻訳プログラム２１４は、それから、Ｉ／ＯログファイルをＡＴＥパターンファイル２１６（例えば、ＣＳＶ形式ファイル）に翻訳する。翻訳プログラムは、通常、いくつかのスクリプト言語（例えば、パワーシェル（Powershell）、ＡＷＫ、またはＰＥＲＬ）で書かれたスクリプトを含む。

【0033】

図２に示した、および上述したシステム２００の配置は、例示のために引用された配置例である。代替の実施形態において、他の配置を使用してもよい。いくつかの実施形態において、例えば、設定ファイルが存在しない。代わりに、通常、シミュレーションを開始する前に、シミュレーションプログラムが配置オプションに入るようユーザーを促す。別の実施形態において、配置が固定されるため、設定ファイルが存在しない。１つの実施形態において、刺激ファイルは、シミュレーションソフトウェアによって生成される（例えば、シミュレータがランダムテストパターンを生成するよう構成された時）。

【0034】

デバッグ（debug）

【0035】

いくつかの実施形態において、ＨＶＬシミュレータは、監視したＩ／Ｏ値に関して、高レベルデバッグシミュレーションデータを臨時Ｉ／Ｏログファイルに挿入する。例えば、ＤＵＴがプロセッサである場合、臨時Ｉ／Ｏファイルは、連続した期間においてＩ／Ｏ値に関する行を含んでもよく、各行において、対応するプロセッサ命令を含んでもよい。

【0036】

テストプログラムが失敗した場合、臨時Ｉ／Ｏファイルを使用して、テストパターンをデバッグすることができる。実施形態において、このようなデバッグは、高レベルシミュレーションデータを含まないＡＴＥテストパターンをデバッグするよりも容易に行うことができる。

【0037】

双方向ポート（bidirectional port）

【0038】

いくつかの実施形態において、ＤＵＴは、双方向ポートを含むことができるため、異なる期間において、ＤＵＴへの入力またはＤＵＴからの出力として機能することができる。１つの実施形態において、ＤＵＴのＨＶＬモデルは、このような各双方向ピンに用いる方向指示を含む（時には、単一の指示が一群のポートの方向、例えば、双方向データバスを決定する）。

【0039】

いくつかの実施形態において、ＨＶＬシミュレータは、方向指示信号を監視し、その後、それを臨時Ｉ／Ｏログファイル２１２に保存するとともに、翻訳プログラム２１４は、方向指示列をＡＴＥパターンファイル２１６に追加する。ＡＴＥは、ポートが入力であることを対応する方向指示が表示した時にだけ、双方向ポートを駆動する。

【0040】

方法説明

【0041】

図３は、本発明の１つの実施形態に係るＡＴＥパターン生成に用いる方法のフローチャート３００である。このフローは、コンピュータ１０４（図１）によって実行される。

【0042】

フローは、ＨＶＬモデルを取得する操作３０２から始まり、コンピュータは、被試験デバイス（ＤＵＴ）のＨＶＬモデルを受信する。ＨＶＬモデルは、ＤＵＴの内部構造を無視して、ＤＵＴ入力ポートにおいて印加された刺激に応答して、ＤＵＴの出力ポート行為のモデルを作るよう構成される。（通常、ＨＶＬモデルの正確性は、ＤＵＴの開発段階の間に確率されている。）

【0043】

実施形態において、ＨＶＬは、ｅ言語で書かれる。別の実施形態において、他の任意の適切なＨＶＬ言語を使用してもよい。

【0044】

次に、刺激ファイルを取得する操作３０４において、コンピュータは、ＤＵＴ入力ポートに印加される刺激を説明するファイルを受信する。通常、刺激ファイルは、テストエンジニアによって作成されており、ＤＵＴの機能テストを実行するように設計される。

【0045】

コンピュータは、それから、刺激する操作３０６において、ＨＶＬモデルを使用して、ＤＵＴ操作をシミュレーションするシミュレーションプログラムを実行する。コンピュータは、刺激ファイルにおいて定義された刺激を印加して、全ての入力および出力を監視し、入力および出力の論理状態を臨時Ｉ／Ｏログファイルに保存する。最後に、ＡＴＥパターンに変換する操作３０８において、コンピュータは、臨時Ｉ／ＯログファイルをＡＴＥと互換性のあるテストパターン（例えば、ＣＳＶファイル）に変換する翻訳プログラムを実行する。１つの実施形態において、変換プログラムは、スクリプト言語（例えば、パワーシェル、ＡＷＫ、またはＰＥＲＬ）で書かれる。

【0046】

図３に示した、および上述したフローチャートは、例示のために引用される。代替の実施形態において、他のフローチャートを使用してもよい。例えば、いくつかの実施形態において、臨時Ｉ／ＯログのＡＴＥテストパターンへの翻訳は、シミュレータが入力および出力論理値を出力した時にいつでも徐々に完成させることができる。

【0047】

図１～図３に示した、および上述したコンピュータ１０４、メモリ１１０の内容、およびフローチャート３００を含むテストパターン生成システムの配置は、単に概念を明確にする目的で示した配置およびフローチャートの例である。代替の実施形態において、他の任意の適切な配置およびフローチャートを使用してもよい。コンピュータ１０４の異なるサブユニットは、適切なハードウェアを使用して、例えば、１つまたはそれ以上の特定用途向け集積回路（application-specific integrated circuits, ASIC）またはフィールドプログラマブルゲートアレイ（field-programmable gate array, FPGA）において、ソフトウェアを使用して、ハードウェアを使用して、またはハードウェアとソフトウェア素子の組み合わせを使用して、実施することができる。

【0048】

コンピュータ１０４は、ソフトウェアにプログラミングされ、ここで説明した機能を実行するための１つまたはそれ以上の汎用プロセッサを含むことができる。ソフトウェアは、例えば、電子形式で、ネットワーク上で、またはホストから、プロセッサにダウンロードされてもよく、あるいは代替的に、または追加的に、磁気、光学、または電子メモリ等の日一時的な有形の媒体に提供および／または保存されてもよい。

【0049】

上述した実施形態は例示のために引用され、本発明は、上記に特に示され、記述されたものに限定されるものではないことが理解されるであろう。むしろ、本発明の範囲は、上述した様々な特徴の組み合わせおよび部分的組み合わせの両方とともに、上述した説明を読むことで当業者が思いつくであろう、先行技術には開示されていない変更と修正も含む。参照により本特許出願に組み込まれる文献は、これらの組み込まれた文献においていずれかの用語が、本明細書において明示的または暗示的になされた定義と矛盾して定義されている場合には本明細書における定義のみを考慮するものとする点を除き、本出願の一部とみなすものとする。

【産業上の利用可能性】

【0050】

本発明の装置、方法、およびコンピュータソフトウェア製品は、被試験電子デバイスのテストに応用することができる。

【符号の説明】

【0051】

１００ システム
１０２ ユーザー
１０４ コンピュータ
１０６ ヒューマンインターフェース
１０８ プロセッサ
１１０ メモリ
１１２ ＤＵＴ
１１４ ＡＴＥ
１１６ ＨＶＬモデル
１１８ ＨＶＬシミュレータ
１２０ 刺激ファイル
１２２ 入出力ポートログファイル
１２４ 翻訳プログラム
１２６ ＡＴＥパターンファイル
２００ システム
２０２ ＨＶＬシミュレータ
２０４ ＨＶＬモデル
２０６ 刺激ファイル
２０８ 設定ファイル
２１０ モニター
２１２ 臨時Ｉ／Ｏログファイル
２１４ 翻訳プログラム
２１６ ＡＴＥパターンファイル
３００ フローチャート
３０２ ＨＶＬモデルを取得する操作
３０４ 刺激ファイルを取得する操作
３０６ 刺激する操作
３０８ ＡＴＥパターンに変換する操作

【図1】

【図2】

【図3】

【外国語明細書】