(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023154463
(43)【公開日】2023-10-20
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20231013BHJP
H01L 21/336 20060101ALI20231013BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022063754
(22)【出願日】2022-04-07
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】小迫 寛明
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA25
5F083JA03
5F083JA04
5F083JA19
5F083JA35
5F083JA39
5F083JA40
5F083ZA19
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向（Ｚ）に並ぶ複数のワード線（ＷＬ）と、複数のワード線に対して第１方向の一方側に設けられたビット線と、複数のワード線とビット線との間に設けられ、第１方向に並ぶ複数の選択ゲート線（ＳＧＤ１，ＳＧＤ２，ＳＧＤ３）と、複数のワード線及び複数の選択ゲート線と対向する半導体層（１２０）と、を備える。複数の選択ゲート線は、第１選択ゲート線（ＳＧＤ３）と、第２選択ゲート線（ＳＧＤ１）と、を含む。第１選択ゲート線は、複数の選択ゲート線のうち複数のワード線に最も近い位置に設けられ、第１方向に第１の長さ（ＬＺＳＧＤ３）を有する。第２選択ゲート線は、第１選択ゲート線とビット線との間に設けられ、第１方向に第２の長さ（ＬＺＳＧＤ１）を有する。第１の長さは、第２の長さよりも小さい。
【選択図】図４
【解決手段】半導体記憶装置は、第１方向（Ｚ）に並ぶ複数のワード線（ＷＬ）と、複数のワード線に対して第１方向の一方側に設けられたビット線と、複数のワード線とビット線との間に設けられ、第１方向に並ぶ複数の選択ゲート線（ＳＧＤ１，ＳＧＤ２，ＳＧＤ３）と、複数のワード線及び複数の選択ゲート線と対向する半導体層（１２０）と、を備える。複数の選択ゲート線は、第１選択ゲート線（ＳＧＤ３）と、第２選択ゲート線（ＳＧＤ１）と、を含む。第１選択ゲート線は、複数の選択ゲート線のうち複数のワード線に最も近い位置に設けられ、第１方向に第１の長さ（ＬＺＳＧＤ３）を有する。第２選択ゲート線は、第１選択ゲート線とビット線との間に設けられ、第１方向に第２の長さ（ＬＺＳＧＤ１）を有する。第１の長さは、第２の長さよりも小さい。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１方向に並ぶ複数のワード線と、
前記複数のワード線に対して前記第１方向の一方側に設けられたビット線と、
前記複数のワード線と前記ビット線との間に設けられ、前記第１方向に並ぶ複数の選択ゲート線と、
前記第１方向に延伸し、前記複数のワード線及び前記複数の選択ゲート線と対向し、前記ビット線に電気的に接続された第１半導体層と、
前記複数のワード線と、前記第１半導体層と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の選択ゲート線は、
前記複数の選択ゲート線のうち前記複数のワード線に最も近い位置に設けられ、前記第１方向に第１の長さを有する第１選択ゲート線と、
前記第１選択ゲート線と前記ビット線との間に設けられ、前記第１方向に第２の長さを有する第２選択ゲート線と
を含み、
前記第１の長さは、前記第２の長さよりも小さい
半導体記憶装置。
前記複数のワード線に対して前記第１方向の一方側に設けられたビット線と、
前記複数のワード線と前記ビット線との間に設けられ、前記第１方向に並ぶ複数の選択ゲート線と、
前記第１方向に延伸し、前記複数のワード線及び前記複数の選択ゲート線と対向し、前記ビット線に電気的に接続された第１半導体層と、
前記複数のワード線と、前記第１半導体層と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の選択ゲート線は、
前記複数の選択ゲート線のうち前記複数のワード線に最も近い位置に設けられ、前記第１方向に第１の長さを有する第１選択ゲート線と、
前記第１選択ゲート線と前記ビット線との間に設けられ、前記第１方向に第２の長さを有する第２選択ゲート線と
を含み、
前記第１の長さは、前記第２の長さよりも小さい
半導体記憶装置。
【請求項2】
前記複数の選択ゲート線は、お互いに導通している
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項3】
前記複数の選択ゲート線の前記第１方向の長さの総和をＬＳＵＭ、
前記第１の長さをＬＺ、
前記複数の選択ゲート線の数をＮとすると、
（ＬＳＵＭ－ＬＺ×（Ｎ－１））／ＬＺで表される値が１．３１より大きい
請求項１記載の半導体記憶装置。
前記第１の長さをＬＺ、
前記複数の選択ゲート線の数をＮとすると、
（ＬＳＵＭ－ＬＺ×（Ｎ－１））／ＬＺで表される値が１．３１より大きい
請求項１記載の半導体記憶装置。
【請求項4】
前記第１半導体層は、前記複数の選択ゲート線に対向する第１領域を備え、
前記第１領域は、Ｐ型の不純物を含まない
請求項１記載の半導体記憶装置。
前記第１領域は、Ｐ型の不純物を含まない
請求項１記載の半導体記憶装置。
【請求項5】
第１方向に並ぶ複数の第１導電層と、
前記複数の第１導電層に対して前記第１方向の一方側に設けられ、前記第１方向に並び、お互いに導通する複数の第２導電層と、
前記第１方向に延伸し、前記複数の第１導電層及び前記複数の第２導電層と対向する第１半導体層と、
前記複数の第１導電層と、前記第１半導体層と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の第２導電層は、
前記複数の第２導電層のうち前記複数の第１導電層に最も近い位置に設けられた第１層厚導電層と、
前記第１層厚導電層に対して前記複数の第１導電層と反対側に設けられた第２層厚導電層と
を含み、
前記第１層厚導電層の層厚は、前記第２層厚導電層の層厚よりも小さい
半導体記憶装置。
前記複数の第１導電層に対して前記第１方向の一方側に設けられ、前記第１方向に並び、お互いに導通する複数の第２導電層と、
前記第１方向に延伸し、前記複数の第１導電層及び前記複数の第２導電層と対向する第１半導体層と、
前記複数の第１導電層と、前記第１半導体層と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の第２導電層は、
前記複数の第２導電層のうち前記複数の第１導電層に最も近い位置に設けられた第１層厚導電層と、
前記第１層厚導電層に対して前記複数の第１導電層と反対側に設けられた第２層厚導電層と
を含み、
前記第１層厚導電層の層厚は、前記第２層厚導電層の層厚よりも小さい
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に並ぶ複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられた電荷蓄積膜と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１３／００９２９９４号明細書
【特許文献2】特開２０１７－０４５４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ複数のワード線と、複数のワード線に対して第１方向の一方側に設けられたビット線と、複数のワード線とビット線との間に設けられ第１方向に並ぶ複数の選択ゲート線と、第１方向に延伸し複数のワード線及び複数の選択ゲート線と対向しビット線に電気的に接続された第１半導体層と、複数のワード線と第１半導体層との間に設けられた電荷蓄積膜と、を備える。複数の選択ゲート線は、第１選択ゲート線と、第２選択ゲート線と、を含む。第１選択ゲート線は、複数の選択ゲート線のうち複数のワード線に最も近い位置に設けられ、第１方向に第１の長さを有する。第２選択ゲート線は、第１選択ゲート線とビット線との間に設けられ、第１方向に第２の長さを有する。第１の長さは、第２の長さよりも小さい
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
【図2】メモリセルアレイＭＣＡの一部の構成を示す模式的な斜視図である。
【図3】メモリセルアレイＭＣＡの一部の構成を示す模式的な断面図である。
【図5】読出動作について説明するための模式的な断面図である。
【図6】書込動作について説明するための模式的な断面図である。
【図7】消去動作について説明するための模式的な断面図である。
【図8】ドレイン側選択トランジスタ書込動作について説明するための模式的な断面図である。
【図9】比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図10】比較例に係る半導体記憶装置に関するシミュレーション結果を示す図である。
【図11】第１実施形態に係る半導体記憶装置に関するシミュレーション結果を示す図である。
【図12】シミュレーション結果を示すグラフである。
【図13】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図14】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【図15】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0015】
［第１実施形態］
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された図示しない周辺回路と、を備える。
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された図示しない周辺回路と、を備える。
【0016】
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。図１では、１つのメモリブロックＢＬＫに５つのストリングユニットＳＵａ～ＳＵｅが設けられる例を示している。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路に接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路に接続される。
【0017】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤＴ１，ＳＴＤＴ２，ＳＴＤ１～ＳＴＤ３と、複数のメモリセルＭＣ（メモリトランジスタ）と、ダミーメモリセルＤＭＣと、ソース側選択トランジスタＳＴＳ，ＳＴＳＢと、を備える。ドレイン側選択トランジスタＳＴＤＴ１，ＳＴＤＴ２，ＳＴＤ１～ＳＴＤ３、複数のメモリセルＭＣ、ダミーメモリセルＤＭＣ、及び、ソース側選択トランジスタＳＴＳ，ＳＴＳＢは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。また、図示の例では、メモリセルＭＣとドレイン側選択トランジスタＳＴＤ３との間、及び、メモリセルＭＣとソース側選択トランジスタＳＴＳとの間に、それぞれ、ダミーメモリセルＤＭＣが設けられている。
【0018】
以下、ドレイン側選択トランジスタＳＴＤＴ１，ＳＴＤＴ２を、単にドレイン側選択トランジスタＳＴＤＴと呼ぶ場合がある。また、ドレイン側選択トランジスタＳＴＤ１～ＳＴＤ３を、単にドレイン側選択トランジスタＳＴＤと呼ぶ場合がある。また、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤ、及び、ソース側選択トランジスタＳＴＳ，ＳＴＳＢを、単に選択トランジスタ（ＳＴＤＴ，ＳＴＤ，ＳＴＳ，ＳＴＳＢ）と呼ぶ場合がある。
【0019】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１つのメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0020】
ダミーメモリセルＤＭＣは、基本的には、メモリセルＭＣと同様に構成されている。ただし、ダミーメモリセルＤＭＣは、データの記憶には用いられない。ダミーメモリセルＤＭＣは、例えば、メモリセルＭＣに供給される電圧と、選択トランジスタ（ＳＴＤ，ＳＴＳ）に供給される電圧と、の差を緩和する際に用いられる。尚、１つのメモリストリングＭＳに対応する複数のダミーメモリセルＤＭＣのゲート電極には、それぞれ、ダミーワード線ＤＷＬが接続される。これらダミーワード線ＤＷＬは、それぞれ、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0021】
ドレイン側選択トランジスタＳＴＤＴ１，ＳＴＤＴ２、及び、ソース側選択トランジスタＳＴＳ，ＳＴＳＢは、電界効果型のトランジスタである。ドレイン側選択トランジスタＳＴＤＴ１，ＳＴＤＴ２、及び、ソース側選択トランジスタＳＴＳ，ＳＴＳＢは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。ドレイン側選択トランジスタＳＴＤＴ１，ＳＴＤＴ２、及び、ソース側選択トランジスタＳＴＳ，ＳＴＳＢのゲート電極には、それぞれ、ドレイン側選択ゲート線ＳＧＤＴ１，ＳＧＤＴ２、及び、ソース側選択ゲート線ＳＧＳ，ＳＧＳＢが接続される。ドレイン側選択ゲート線ＳＧＤＴ１，ＳＧＤＴ２、及び、ソース側選択ゲート線ＳＧＳ，ＳＧＳＢは、それぞれ、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0022】
ドレイン側選択トランジスタＳＴＤ１～ＳＴＤ３は、電界効果型のトランジスタである。ドレイン側選択トランジスタＳＴＤ１～ＳＴＤ３は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。ドレイン側選択トランジスタＳＴＤ１～ＳＴＤ３には、それぞれ、ドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３が接続される。ドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３は、それぞれ、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。また、ドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３は、それぞれ、各ストリングユニットＳＵに対応して設けられている。ストリングユニットＳＵａに対応するドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３は、電気的に導通している。同様に、ストリングユニットＳＵｂ～ＳＵｅに対応するドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３は、それぞれ、電気的に導通している。
【0023】
以下、ドレイン側選択ゲート線ＳＧＤＴ１，ＳＧＤＴ２を、単にドレイン側選択ゲート線ＳＧＤＴと呼ぶ場合がある。また、ドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３を、単にドレイン側選択ゲート線ＳＧＤと呼ぶ場合がある。また、ドレイン側選択ゲート線ＳＧＤＴ，ＳＧＤ、及び、ソース側選択ゲート線ＳＧＳ，ＳＧＳＢを、単に選択ゲート線（ＳＧＤＴ，ＳＧＤ，ＳＧＳ，ＳＧＳＢ）と呼ぶ場合がある。
【0024】
ビット線ＢＬは、それぞれ、メモリセルアレイＭＣＡ中の全てのストリングユニットＳＵに接続される。また、１つのストリングユニットＳＵに含まれる複数のメモリストリングＭＳは、全て異なるビット線ＢＬに接続される。
【0025】
ソース線ＳＬは、それぞれ、メモリセルアレイＭＣＡ中の全てのメモリストリングＭＳに接続される。
【0026】
図示しない周辺回路は、例えば、動作電圧を生成する電圧生成回路と、生成された動作電圧を選択されたビット線ＢＬ、ワード線ＷＬ、ダミーワード線ＤＷＬ、ソース線ＳＬ、選択ゲート線（ＳＧＤＴ，ＳＧＤ，ＳＧＳ，ＳＧＳＢ）等に転送する電圧転送回路と、ビット線ＢＬに接続されたセンスアンプモジュールと、これらを制御するシーケンサと、を備える。
【0027】
［メモリセルアレイＭＣＡの構造］
図２は、メモリセルアレイＭＣＡの一部の構成を示す模式的な斜視図である。図３は、メモリセルアレイＭＣＡの一部の構成を示す模式的な断面図である。図４は、図３のＡで示す部分を拡大して示す模式的な断面図である。尚、図４は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図４と同様の構造が観察される。
図２は、メモリセルアレイＭＣＡの一部の構成を示す模式的な斜視図である。図３は、メモリセルアレイＭＣＡの一部の構成を示す模式的な断面図である。図４は、図３のＡで示す部分を拡大して示す模式的な断面図である。尚、図４は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図４と同様の構造が観察される。
【0028】
メモリセルアレイＭＣＡは、図示しない基板の上方に設けられている。図２に示す様に、メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のメモリブロック間絶縁層ＳＴが設けられている。
【0029】
メモリブロックＢＬＫは、Ｙ方向に並ぶ複数のストリングユニットＳＵ（ＳＵａ～ＳＵｅ）を備える。Ｙ方向に隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられている。
【0030】
メモリブロックＢＬＫは、例えば図２に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、これら複数の導電層１１０の下方に設けられた導電層１１２と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、図３に示す様に、複数の導電層１１０及び複数の半導体層１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。
【0031】
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１（図３）が設けられている。
【0032】
複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＷＬ）と呼ぶ場合がある。これら複数の導電層１１０（ＷＬ）は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。図２の例では、Ｙ方向に隣り合う２つのメモリブロックＢＬＫに対応する導電層１１０（ＷＬ）が、メモリブロック間絶縁層ＳＴを介して絶縁されている。
【0033】
複数の導電層１１０（ＷＬ）よりも上方に位置する一又は複数の導電層１１０、及び、複数の導電層１１０（ＷＬ）よりも下方に位置する一又は複数の導電層１１０は、ダミーワード線ＤＷＬ（図１）及びこれに接続された複数のダミーメモリセルＤＭＣ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＤＷＬ）と呼ぶ場合がある。この一又は複数の導電層１１０（ＤＷＬ）は、導電層１１０（ＷＬ）と同様に構成されている。
【0034】
複数の導電層１１０（ＷＬ），１１０（ＤＷＬ）よりも下方に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳ）と呼ぶ場合がある。この一又は複数の導電層１１０（ＳＧＳ）は、導電層１１０（ＷＬ）と同様に構成されている。
【0035】
一又は複数の導電層１１０（ＳＧＳ）よりも下方に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳＢ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳＢ（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＳＢ）と呼ぶ場合がある。この一又は複数の導電層１１０（ＳＧＳＢ）は、導電層１１０（ＷＬ）と同様に構成されている。
【0036】
複数の導電層１１０（ＷＬ），１１０（ＤＷＬ）よりも上方に位置する複数の導電層１１０は、それぞれ、ドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３（図１）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ１～ＳＴＤ３（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤ）、又は、導電層１１０（ＳＧＤ１）～１１０（ＳＧＤ３）と呼ぶ場合がある。図２に示す様に、これら複数の導電層１１０（ＳＧＤ）のＹ方向の幅は、導電層１１０（ＷＬ）のＹ方向の幅よりも小さい。１つのメモリブロックＢＬＫ内でＹ方向に隣り合う２つの導電層１１０（ＳＧＤ）の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。
【0037】
これら複数の導電層１１０（ＳＧＤ）は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。各メモリブロックＢＬＫ中において、Ｙ方向に隣り合う２つの導電層１１０（ＳＧＤ）は、ストリングユニット間絶縁層ＳＨＥを介して、電気的に絶縁されている。各メモリブロックＢＬＫ中において、Ｙ方向の一方側（例えば、Ｙ方向負側）から数えて１番目及び５番目のストリングユニットＳＵａ，ＳＵｅに対応する導電層１１０（ＳＧＤ）は、メモリブロックＢＬＫ間に設けられたメモリブロック間絶縁層ＳＴを介して、他のメモリブロックＢＬＫ中の構成から電気的に絶縁されている。
【0038】
複数の導電層１１０（ＳＧＤ）よりも上方に位置する複数の導電層１１０は、それぞれ、ドレイン側選択ゲート線ＳＧＤＴ１，ＳＴＤＴ２（図１）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤＴ１，ＳＴＤＴ２（図１）のゲート電極として機能する。以下の説明では、この様な導電層１１０を、導電層１１０（ＳＧＤＴ）、又は、導電層１１０（ＳＧＤＴ１），１１０（ＳＧＤＴ２）と呼ぶ場合がある。導電層１１０（ＳＧＤＴ）は、基本的には、導電層１１０（ＳＧＤ）と同様に構成されている。ただし、１つのメモリブロックＢＬＫ内に含まれる複数の導電層１１０（ＳＧＤＴ）は、配線等を介してお互いに電気的に接続されている。
【0039】
導電層１１２は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２の下面には、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層が設けられていても良い。導電層１１２は、ソース線ＳＬ（図１）として機能する。
【0040】
半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ、複数のダミーメモリセルＤＭＣ及び選択トランジスタ（ＳＴＤＴ，ＳＴＤ，ＳＴＳ，ＳＴＳＢ）のチャネル領域として機能する。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５（図３）が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
【0041】
半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０の、導電層１１０（ＷＬ），１１０（ＤＷＬ），１１０（ＳＧＳ）と対向する領域はノンドープであっても良い。半導体層１２０の、導電層１１０（ＳＧＤ）に対向する領域は、ノンドープであっても良いし、ホウ素（Ｂ）等のＰ型の不純物を含んでいても良い。半導体層１２０の、導電層１１０（ＳＧＤＴ）に対向する領域は、ノンドープであっても良いし、リン（Ｐ）等のＮ型の不純物を含んでいても良い。半導体層１２０の、導電層１１０（ＳＧＳＢ）に対向する領域は、リン（Ｐ）等のＮ型の不純物を含んでいても良い。
【0042】
図３に示す様に、半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。この不純物領域１２１は、ビアコンタクト電極Ｃｈ，Ｖｙ（図５参照）を介してビット線ＢＬに接続される。尚、一つのストリングユニットＳＵに対応する複数の半導体層１２０は、全て異なるビット線ＢＬに接続されている。図２の例では、Ｘ方向に並ぶ複数の半導体層１２０を含む列が、一つのストリングユニットＳＵに対応して、Ｙ方向に４つ並んでいる。これら４つの列に含まれる複数の半導体層１２０は、全て異なるビット線ＢＬに接続されている。
【0043】
図３に示す様に、半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２２が設けられている。この不純物領域１２２は、上記導電層１１２に接続されている。尚、一つのメモリセルアレイＭＣＡに対応する複数の半導体層１２０は、全て共通の導電層１１２に接続される。
【0044】
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図４に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、例えば図３に示す様に、半導体層１２０と導電層１１２との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
【0045】
尚、図４には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示している。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0046】
［ドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３のＺ方向の長さ］
図４には、導電層１１０（ＳＧＤ１）～１１０（ＳＧＤ３）のＺ方向の長さを、それぞれ、長さＬＺＳＧＤ１～ＬＺＳＧＤ３として示している。図示の例では、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２が、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３よりも大きい。長さＬＺＳＧＤ１，ＬＺＳＧＤ２は、略一致する。即ち、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）の層厚が、導電層１１０（ＳＧＤ３）の層厚より大きく、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）の層厚は、互いに略一致する。
図４には、導電層１１０（ＳＧＤ１）～１１０（ＳＧＤ３）のＺ方向の長さを、それぞれ、長さＬＺＳＧＤ１～ＬＺＳＧＤ３として示している。図示の例では、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２が、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３よりも大きい。長さＬＺＳＧＤ１，ＬＺＳＧＤ２は、略一致する。即ち、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）の層厚が、導電層１１０（ＳＧＤ３）の層厚より大きく、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）の層厚は、互いに略一致する。
【0047】
尚、図４には、導電層１１０（ＷＬ）のＺ方向の長さを、長さＬＺＷＬとして示している。第１実施形態においては、複数の導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬが、全て、略一致する。また、導電層１１０（ＤＷＬ），１１０（ＳＧＤＴ），１１０（ＳＧＳ），１１０（ＳＧＳＢ）のＺ方向の長さが、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬと、略一致する。
【0048】
また、図４の例では、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２が、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬよりも大きい。また、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３が、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬよりも小さい。
【0049】
［読出動作］
図５は、読出動作について説明するための模式的な断面図である。
図５は、読出動作について説明するための模式的な断面図である。
【0050】
尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。以下では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼び、同様に、非選択ワード線ＷＬＵに接続されたものを「非選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読出動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、ページ部ＰＧと呼ぶ場合がある。
【0051】
以下、ストリングユニットＳＵａ中のページ部ＰＧに対して読出動作を実行する例について説明する。
【0052】
読出動作においては、例えば、ビット線ＢＬに、電圧ＶＤＤを供給する。また、ソース線ＳＬに、電圧ＶＤＤとは異なる電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、接地電圧ＶＳＳより大きくても良いし、接地電圧ＶＳＳと等しくても良い。電圧ＶＤＤは、電圧ＶＳＲＣよりも大きい。
【0053】
また、読出動作においては、ドレイン側選択ゲート線ＳＧＤＴに、電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＤＤよりも大きい。また、電圧ＶＳＧと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤＴのしきい値電圧よりも大きい。従って、ドレイン側選択トランジスタＳＴＤＴのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
【0054】
また、読出動作においては、ストリングユニットＳＵａに対応するドレイン側選択ゲート線ＳＧＤに、電圧ＶＳＧを供給する。電圧ＶＳＧと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤのしきい値電圧よりも大きい。従って、ストリングユニットＳＵａに対応するドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
【0055】
尚、図示は省略するものの、読出動作においては、ストリングユニットＳＵｂ～ストリングユニットＳＵｅに対応するドレイン側選択ゲート線ＳＧＤに、接地電圧ＶＳＳを供給する。接地電圧ＶＳＳと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤのしきい値電圧よりも小さい。従って、ストリングユニットＳＵｂ～ストリングユニットＳＵｅに対応するドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成されず、電圧ＶＤＤが転送されない。
【0056】
また、読出動作においては、ソース側選択ゲート線ＳＧＳ，ＳＧＳＢに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧと電圧ＶＳＲＣとの電圧差は、ソース側選択トランジスタＳＴＳ，ＳＴＳＢのしきい値電圧よりも大きい。従って、ソース側選択トランジスタＳＴＳ，ＳＴＳＢのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0057】
また、読出動作においては、ダミーワード線ＤＷＬに、電圧ＶＲＥＡＤＤを供給する。電圧ＶＲＥＡＤＤは、例えば、選択ゲート線（ＳＧＤ，ＳＧＳ）に供給される電圧ＶＳＧよりも大きく、非選択ワード線ＷＬＵに供給される読出パス電圧ＶＲＥＡＤよりも小さい。これにより、選択トランジスタ（ＳＴＤ，ＳＴＳ）と、これらに最も近いメモリセルＭＣと、の間の領域における電位の急峻な変化が抑制される。尚、電圧ＶＲＥＡＤＤは、電圧ＶＤＤ，ＶＳＲＣよりも大きい。また、電圧ＶＲＥＡＤＤと電圧ＶＤＤ，ＶＳＲＣとの電圧差は、ダミーメモリセルＤＭＣのしきい値電圧よりも大きい。従って、ダミーメモリセルＤＭＣのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤ，ＶＳＲＣが転送される。
【0058】
また、読出動作においては、非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給する。読出パス電圧ＶＲＥＡＤは、電圧ＶＤＤ，ＶＳＲＣよりも大きい。また、読出パス電圧ＶＲＥＡＤと電圧ＶＤＤ，ＶＳＲＣとの電圧差は、メモリセルＭＣに記憶されたデータに拘わらず、メモリセルＭＣのしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、選択メモリセルＭＣに、電圧ＶＤＤ，ＶＳＲＣが転送される。
【0059】
また、読出動作においては、選択ワード線ＷＬＳに読出電圧ＶＣＧＲを供給する。読出電圧ＶＣＧＲと電圧ＶＳＲＣとの電圧差は、一部のデータが記憶されたメモリセルＭＣのしきい値電圧よりも大きい。従って、一部のデータが記憶されたメモリセルＭＣはＯＮ状態となり、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れる。一方、読出電圧ＶＣＧＲとＶＳＲＣとの電圧差は、他の一部のデータが記憶されたメモリセルＭＣのしきい値電圧よりも小さい。従って、他の一部のデータが記憶されたメモリセルＭＣはＯＦＦ状態となり、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れない。
【0060】
読出動作においては、図示しない周辺回路中の電圧生成回路や電圧転送回路がこの様な電圧をメモリブロックＢＬＫ中の各配線に供給し、周辺回路中のセンスアンプモジュールが各ビット線の状態、例えば、ビット線ＢＬに電流が流れるか否かを検出する。これによって、読出電圧ＶＣＧＲが供給された選択ワード線ＷＬＳに接続された選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。
【0061】
また、読出動作においては、必要に応じて、複数の読出電圧ＶＣＧＲ毎に得られた上記選択メモリセルＭＣの状態を示すデータに対して、ＡＮＤ、ＯＲ等の演算処理が実行される。これによって、選択メモリセルＭＣに記憶されていたデータを算出することが出来る。
【0062】
［書込動作］
図６は、書込動作について説明するための模式的な断面図である。
図６は、書込動作について説明するための模式的な断面図である。
【0063】
書込動作においては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬ（以下、「ビット線ＢＬＷ」と呼ぶ場合がある。）に電圧ＶＳＲＣを供給する。また、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬ（以下、「ビット線ＢＬＰ」と呼ぶ場合がある。）に電圧ＶＤＤを供給する。以下、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものを「書込メモリセルＭＣ」と呼び、しきい値電圧の調整を行わないものを「禁止メモリセルＭＣ」と呼ぶ場合がある。
【0064】
また、書込動作においては、ドレイン側選択ゲート線ＳＧＤＴ、及び、ストリングユニットＳＵａに対応するドレイン側選択ゲート線ＳＧＤに、電圧ＶＳＧＤが供給される。
【0065】
電圧ＶＳＧＤは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧＤと電圧ＶＳＲＣとの電圧差は、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのしきい値電圧よりも大きい。従って、ビット線ＢＬＷに対応するドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0066】
一方、電圧ＶＳＧＤと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤＴ，ＳＴＤのしきい値電圧よりも小さい。従って、ビット線ＢＬＰに対応するドレイン側選択トランジスタＳＴＤＴ，ＳＴＤはＯＦＦ状態となる。
【0067】
尚、図示は省略するものの、書込動作においては、ストリングユニットＳＵｂ～ストリングユニットＳＵｅに対応するドレイン側選択ゲート線ＳＧＤに、接地電圧ＶＳＳを供給する。接地電圧ＶＳＳと電圧ＶＳＲＣ，ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤのしきい値電圧よりも小さい。従って、ストリングユニットＳＵｂ～ストリングユニットＳＵｅに対応するドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成されず、電圧ＶＳＲＣ，ＶＤＤが転送されない。
【0068】
また、書込動作においては、ソース線ＳＬに電圧ＶＳＲＣが供給され、ソース側選択ゲート線ＳＧＳ，ＳＧＳＢに接地電圧ＶＳＳが供給される。これにより、ソース側選択トランジスタＳＴＳ，ＳＴＳＢはＯＦＦ状態となる。
【0069】
また、書込動作においては、ダミーワード線ＤＷＬに、電圧ＶＰＡＳＳＤを供給する。電圧ＶＰＡＳＳＤは、例えば、ドレイン側選択ゲート線ＳＧＤに供給される電圧ＶＳＧＤよりも大きく、非選択ワード線ＷＬＵに供給される書込パス電圧ＶＰＡＳＳよりも小さい。これにより、ドレイン側選択ゲート線ＳＧＤと、これに最も近いメモリセルＭＣと、の間の領域における電位の急峻な変化が抑制される。尚、電圧ＶＰＡＳＳＤは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＰＡＳＳＤと電圧ＶＳＲＣとの電圧差は、ダミーメモリセルＤＭＣのしきい値電圧よりも大きい。従って、ストリングユニットＳＵａに対応するダミーメモリセルＤＭＣのうち、ビット線ＢＬＷに対応するもののチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
【0070】
また、書込動作においては、非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、読出パス電圧ＶＲＥＡＤよりも大きい。また、書込パス電圧ＶＰＡＳＳと電圧ＶＳＲＣとの電圧差は、メモリセルＭＣに記憶されたデータに拘わらず、メモリセルＭＣのしきい値電圧よりも大きい。従って、ストリングユニットＳＵａに対応する非選択メモリセルＭＣのうち、ビット線ＢＬＷに対応するもののチャネル領域には電子のチャネルが形成され、書込メモリセルＭＣに、電圧ＶＳＲＣが転送される。
【0071】
また、書込動作においては、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。
【0072】
ここで、ビット線ＢＬＷに対応する半導体層１２０のチャネルには、電圧ＶＳＲＣが供給されている。この様な半導体層１２０と選択ワード線ＷＬＳとの間には、比較的大きい電界が発生する。これにより、半導体層１２０のチャネル中の電子がトンネル絶縁膜１３１（図４）を介して電荷蓄積膜１３２（図４）中にトンネルする。従って、書込メモリセルＭＣのしきい値電圧は増大する。
【0073】
一方、ビット線ＢＬＰに対応する半導体層１２０のチャネル、及び、ストリングユニットＳＵｂ～ストリングユニットＳＵｅに対応する半導体層１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬＵとの容量結合によって書込パス電圧ＶＰＡＳＳ程度まで上昇している。この様な半導体層１２０と選択ワード線ＷＬＳとの間には、上記した電界よりも小さい電界しか発生しない。これにより、半導体層１２０のチャネル中の電子は、電荷蓄積膜１３２（図４）中にトンネルしない。従って、禁止メモリセルＭＣ等のしきい値電圧は増大しない。
【0074】
［消去動作］
図７は、消去動作について説明するための模式的な断面図である。
図７は、消去動作について説明するための模式的な断面図である。
【0075】
消去動作においては、ビット線ＢＬ及びソース線ＳＬに、消去電圧ＶＥＲＡが供給される。消去電圧ＶＥＲＡは、例えば、プログラム電圧ＶＰＧＭより大きくても良いし、プログラム電圧ＶＰＧＭと等しくても良い。
【0076】
また、消去動作においては、ドレイン側選択ゲート線ＳＧＤＴ及びソース側選択ゲート線ＳＧＳＢに、電圧ＶＧＩＤＬが供給される。電圧ＶＧＩＤＬは、消去電圧ＶＥＲＡよりも小さい。これにより、ドレイン側選択トランジスタＳＴＤＴ及びソース側選択トランジスタＳＴＳＢにおいてＧＩＤＬ（Gate Induced Drain Leakage）が発生し、電子－正孔対が発生する。ドレイン側選択トランジスタＳＴＤＴにおいて発生した電子はビット線ＢＬ側に移動し、正孔はメモリセルＭＣ側に移動する。ソース側選択トランジスタＳＴＳＢにおいて発生した電子はソース線ＳＬ側に移動し、正孔はメモリセルＭＣ側に移動する。
【0077】
また、消去動作においては、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに、電圧ＶＳＧＤＥが供給される。電圧ＶＳＧＤＥは、消去電圧ＶＥＲＡよりも小さい。これにより、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳのチャネル領域には正孔のチャネルが形成される。
【0078】
また、消去動作においては、ダミーワード線ＤＷＬに、電圧ＶＥＲＤを供給する。電圧ＶＥＲＤは、選択ゲート線（ＳＧＤ，ＳＧＳ）に供給される電圧ＶＳＧＤＥよりも小さく、ワード線ＷＬに供給される接地電圧ＶＳＳよりも大きい。これにより、選択トランジスタ（ＳＴＤ，ＳＴＳ）と、これらに最も近いメモリセルＭＣと、の間の領域における電位の急峻な変化が抑制される。尚、電圧ＶＥＲＤは、消去電圧ＶＥＲＡよりも小さい。これにより、ダミーメモリセルＤＭＣのチャネル領域には正孔のチャネルが形成される。
【0079】
また、消去動作においては、ワード線ＷＬに接地電圧ＶＳＳが供給される。これにより、半導体層１２０のチャネル中の正孔がトンネル絶縁膜１３１（図４）を介して電荷蓄積膜１３２（図４）中にトンネルする。従って、メモリセルＭＣのしきい値電圧が減少する。
【0080】
［ドレイン側選択トランジスタ書込動作］
図６を参照して説明した様に、書込動作では、ビット線ＢＬＷに電圧ＶＳＲＣを供給し、ビット線ＢＬＰに電圧ＶＤＤを供給する。また、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤを供給し、ビット線ＢＬＷに接続されたドレイン側選択トランジスタＳＴＤをＯＮ状態とし、ビット線ＢＬＰに接続されたドレイン側選択トランジスタＳＴＤをＯＦＦ状態とする。
図６を参照して説明した様に、書込動作では、ビット線ＢＬＷに電圧ＶＳＲＣを供給し、ビット線ＢＬＰに電圧ＶＤＤを供給する。また、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤを供給し、ビット線ＢＬＷに接続されたドレイン側選択トランジスタＳＴＤをＯＮ状態とし、ビット線ＢＬＰに接続されたドレイン側選択トランジスタＳＴＤをＯＦＦ状態とする。
【0081】
この様な方法を実行すべく、ドレイン側選択トランジスタＳＴＤは、しきい値電圧のばらつきが、少なくとも、電圧ＶＤＤ，ＶＳＲＣの差分の範囲内に収まる様に制御される。このため、本実施形態においては、ドレイン側選択トランジスタＳＴＤの電荷蓄積膜１３２（図４）中の電荷量を調整し、これによってドレイン側選択トランジスタＳＴＤのしきい値電圧を調整する。以下、この動作を、ドレイン側選択トランジスタ書込動作と呼ぶ。
【0082】
図８は、ドレイン側選択トランジスタ書込動作について説明するための模式的な断面図である。
【0083】
ドレイン側選択トランジスタ書込動作においては、例えば、複数のドレイン側選択トランジスタＳＴＤのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬ（以下、「ビット線ＢＬＷＤ」と呼ぶ場合がある。）に電圧ＶＳＲＣを供給する。また、複数のドレイン側選択トランジスタＳＴＤのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬ（以下、「ビット線ＢＬＰＤ」と呼ぶ場合がある。）に電圧ＶＢＬＨを供給する。電圧ＶＢＬＨは、電圧ＶＳＲＣより大きい。以下、複数のドレイン側選択トランジスタＳＴＤのうちしきい値電圧の調整を行うものを「書込選択トランジスタＳＴＤ」と呼び、しきい値電圧の調整を行わないものを「禁止選択トランジスタＳＴＤ」と呼ぶ場合がある。
【0084】
また、ドレイン側選択トランジスタ書込動作においては、ドレイン側選択ゲート線ＳＧＤＴに、電圧ＶＳＧが供給される。従って、ドレイン側選択トランジスタＳＴＤＴのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣ，ＶＢＬＨが転送される。
【0085】
また、ドレイン側選択トランジスタ書込動作においては、ストリングユニットＳＵａに対応するドレイン側選択ゲート線ＳＧＤに、プログラム電圧ＶＰＧＭＳを供給する。プログラム電圧ＶＰＧＭＳは、電圧ＶＢＬＨ及び書込パス電圧ＶＰＡＳＳよりも大きい。
【0086】
ここで、ビット線ＢＬＷＤに対応する半導体層１２０のチャネルには、電圧ＶＳＲＣが供給されている。この様な半導体層１２０とドレイン側選択ゲート線ＳＧＤとの間には、比較的大きい電界が発生する。これにより、半導体層１２０のチャネル中の電子がトンネル絶縁膜１３１（図４）を介して電荷蓄積膜１３２（図４）中にトンネルする。従って、書込選択トランジスタＳＴＤのしきい値電圧は増大する。
【0087】
一方、ビット線ＢＬＰＤに対応する半導体層１２０のチャネルには、電圧ＶＢＬＨが供給されている。この様な半導体層１２０とドレイン側選択ゲート線ＳＧＤとの間には、上記した電界よりも小さい電界しか発生しない。これにより、半導体層１２０のチャネル中の電子は、電荷蓄積膜１３２（図４）中にトンネルしない。従って、禁止選択トランジスタＳＴＤのしきい値電圧は増大しない。
【0088】
尚、図示は省略するものの、ドレイン側選択トランジスタ書込動作においては、ストリングユニットＳＵｂ～ストリングユニットＳＵｅに対応するドレイン側選択ゲート線ＳＧＤに、接地電圧ＶＳＳを供給する。接地電圧ＶＳＳと電圧ＶＳＲＣ，ＶＢＬＨとの電圧差は、ドレイン側選択トランジスタＳＴＤのしきい値電圧よりも小さい。従って、ストリングユニットＳＵｂ～ストリングユニットＳＵｅに対応するドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成されず、電圧ＶＳＲＣ，ＶＢＬＨが転送されない。
【0089】
また、ドレイン側選択トランジスタ書込動作においては、ソース線ＳＬに電圧ＶＳＲＣが供給され、ソース側選択ゲート線ＳＧＳ，ＳＧＳＢに接地電圧ＶＳＳが供給される。これにより、ソース側選択トランジスタＳＴＳ，ＳＴＳＢはＯＦＦ状態となる。
【0090】
また、ドレイン側選択トランジスタ書込動作においては、ダミーワード線ＤＷＬに、電圧ＶＰＡＳＳＤＤを供給する。電圧ＶＰＡＳＳＤＤは、例えば、ドレイン側選択ゲート線ＳＧＤに供給されるプログラム電圧ＶＰＧＭＳよりも小さく、ワード線ＷＬに供給される書込パス電圧ＶＰＡＳＳよりも大きい。これにより、ドレイン側選択ゲート線ＳＧＤと、これらに最も近いメモリセルＭＣと、の間の領域における電位の急峻な変化が抑制される。尚、電圧ＶＰＡＳＳＤＤは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＰＡＳＳＤＤと電圧ＶＳＲＣとの電圧差は、ダミーメモリセルＤＭＣのしきい値電圧よりも大きい。従って、ストリングユニットＳＵａに対応するダミーメモリセルＤＭＣのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣ，ＶＢＬＨが転送される。
【0091】
また、ドレイン側選択トランジスタ書込動作においては、ワード線ＷＬに書込パス電圧ＶＰＡＳＳを供給する。従って、ストリングユニットＳＵａに対応するメモリセルＭＣのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣ，ＶＢＬＨが転送される。
【0092】
［比較例］
図９は、比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。比較例に係る半導体記憶装置においては、全ての導電層１１０のＺ方向の長さが、略一致する。また、比較例に係る半導体記憶装置においては、半導体層１２０の、導電層１１０（ＳＧＤ）に対向する領域が、ホウ素（Ｂ）等のＰ型の不純物を含んでいる。
図９は、比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。比較例に係る半導体記憶装置においては、全ての導電層１１０のＺ方向の長さが、略一致する。また、比較例に係る半導体記憶装置においては、半導体層１２０の、導電層１１０（ＳＧＤ）に対向する領域が、ホウ素（Ｂ）等のＰ型の不純物を含んでいる。
【0093】
比較例に係る半導体記憶装置の製造工程においては、半導体層１２０中にＰ型の不純物を注入する際、Ｐ型の不純物の濃度のピーク位置が、導電層１１０（ＳＧＤ２）の近傍となる様な制御が行われる。これにより、ドレイン側選択トランジスタＳＴＤのカットオフ位置を、導電層１１０（ＳＧＤ２）の近傍に制御している。
【0094】
［ドレイン側選択トランジスタＳＴＤのしきい値電圧の変動］
比較例に係る半導体記憶装置では、ドレイン側選択トランジスタ書込動作の実行後、書込動作及び消去動作を複数回実行すると、ドレイン側選択トランジスタＳＴＤのしきい値電圧が変動してしまう場合がある。また、これにより、ドレイン側選択トランジスタＳＴＤのしきい値電圧がばらついてしまうおそれがある。この様なばらつきの一因としては、次の様な理由が考えられる。
比較例に係る半導体記憶装置では、ドレイン側選択トランジスタ書込動作の実行後、書込動作及び消去動作を複数回実行すると、ドレイン側選択トランジスタＳＴＤのしきい値電圧が変動してしまう場合がある。また、これにより、ドレイン側選択トランジスタＳＴＤのしきい値電圧がばらついてしまうおそれがある。この様なばらつきの一因としては、次の様な理由が考えられる。
【0095】
比較例に係る半導体記憶装置では、製造工程において、半導体層１２０の上端位置が、ばらついてしまう場合がある。ここで、上述の通り、比較例に係る半導体記憶装置においては、半導体層１２０の、導電層１１０（ＳＧＤ）に対向する領域が、ホウ素（Ｂ）等のＰ型の不純物を含んでいる。この不純物は、半導体層１２０の形成後に、上方から注入される。従って、半導体層１２０の上端位置がばらついてしまうと、不純物濃度のピーク位置がばらついてしまう。例えば、一部の半導体層１２０の上端位置が、他の半導体層１２０の上端位置よりも低くなってしまうと、これら一部の半導体層１２０において、Ｐ型の不純物が、比較的深い位置まで注入されることとなる。これにより、これら一部の半導体層１２０において、不純物濃度のピーク位置が、導電層１１０（ＳＧＤ２）の近傍ではなく、導電層１１０（ＳＧＤ３）の近傍となってしまう場合がある。
【0096】
図１０は、比較例に係る半導体記憶装置に関するシミュレーション結果を示す図である。図１０には、２つのグラフを示している。１番目のグラフは、上方から数えて２番目の導電層１１０（ＷＬ）の高さ位置から導電層１１０（ＳＧＤＴ２）の高さ位置までの範囲における、電荷蓄積膜１３２中の電子分布密度を示している。このグラフには、ドレイン側選択トランジスタ書込動作の実行直後の特性を示している。２番目のグラフは、上方から数えて２番目の導電層１１０（ＷＬ）の高さ位置から導電層１１０（ＳＧＤＴ２）の高さ位置までの範囲における、半導体層１２０の伝導帯のエネルギーを示している。この２番目のグラフには、ドレイン側選択トランジスタ書込動作の実行直前の特性と、ドレイン側選択トランジスタ書込動作の実行直後の特性と、ドレイン側選択トランジスタ書込動作の実行後、書込動作及び消去動作を複数回実行した後の特性と、を示している。
【0097】
図１０の２番目のグラフ中に実線で示す様に、ドレイン側選択トランジスタ書込動作の実行直前においては、半導体層１２０中の伝導帯のエネルギーが、導電層１１０（ＳＧＤ３）の近傍において最大となる場合がある。これは、上述の様に、ホウ素（Ｂ）等のＰ型の不純物の濃度のピーク位置が、導電層１１０（ＳＧＤ３）の近傍に位置するためである。
【0098】
図１０の１番目のグラフ中に示す様に、ドレイン側選択トランジスタ書込動作の実行直後においては、電荷蓄積膜１３２中の、ドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３に対応する高さ位置に電子が蓄積される。その結果、ドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３に対応する３つの高さ位置に、電子分布密度のピークが生じる。これら３つのピークにおける電子分布密度は、同程度である。
【0099】
また、図１０の２番目のグラフ中に二点鎖線で示す様に、ドレイン側選択トランジスタ書込動作の実行直後においては、電荷蓄積膜１３２中の電荷に応じて、半導体層１２０中の伝導帯のエネルギーが変動する。即ち、半導体層１２０中の、ドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３に対応する高さ位置において、伝導帯のエネルギーが高くなる。その結果、ドレイン側選択ゲート線ＳＧＤ３に対応する高さ位置（図中に点ｐ１で示す高さ位置）において、伝導帯のエネルギーが最大となる。この様な状態では、図中に点ｐ１で示す高さ位置が、ドレイン側選択トランジスタＳＴＤのカットオフ位置となる。
【0100】
図１０の２番目のグラフ中に点線で示す様に、ドレイン側選択トランジスタ書込動作の実行後、書込動作及び消去動作を複数回実行すると、ドレイン側選択ゲート線ＳＧＤ３に対応する高さ位置において、半導体層１２０中の伝導帯のエネルギーが変動してしまう場合がある。これは、書込動作及び消去動作において、導電層１１０（ＳＧＤ３）と導電層１１０（ＷＬ）との間の電位差が比較的大きくなるため、この近傍の領域において半導体層１２０中にホットキャリアが発生してしまい、このホットキャリアが電荷蓄積膜１３２中に蓄積されてしまうためである。これにより、ドレイン側選択トランジスタＳＴＤ３のしきい値電圧が変動してしまい、ドレイン側選択トランジスタＳＴＤのしきい値電圧がばらついてしまう場合がある。
【0101】
尚、この様な場合、図示の様に、半導体層１２０中の伝導帯のエネルギーが最大となる位置が、ドレイン側選択ゲート線ＳＧＤ３に対応する高さ位置（図中に点ｐ１で示す高さ位置）から、ドレイン側選択ゲート線ＳＧＤ２に対応する高さ位置（図中に点ｐ２で示す高さ位置）に変動する傾向がある。
【0102】
［第１実施形態に係る半導体記憶装置の効果］
第１実施形態に係る半導体記憶装置では、ドレイン側選択トランジスタＳＴＤのしきい値電圧の変動を防ぐべく、図４を参照して説明した様に、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２を、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３よりも大きくしている。以下、この点について説明する。
第１実施形態に係る半導体記憶装置では、ドレイン側選択トランジスタＳＴＤのしきい値電圧の変動を防ぐべく、図４を参照して説明した様に、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２を、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３よりも大きくしている。以下、この点について説明する。
【0103】
図１１は、第１実施形態に係る半導体記憶装置に関するシミュレーション結果を示す図である。図１１には、２つのグラフを示している。１番目のグラフは、上方から数えて２番目の導電層１１０（ＷＬ）の高さ位置から導電層１１０（ＳＧＤＴ２）の高さ位置までの範囲における、電荷蓄積膜１３２中の電子分布密度を示している。このグラフには、ドレイン側選択トランジスタ書込動作の実行直後の特性を示している。２番目のグラフは、上方から数えて２番目の導電層１１０（ＷＬ）の高さ位置から導電層１１０（ＳＧＤＴ２）の高さ位置までの範囲における、半導体層１２０の伝導帯のエネルギーを示している。この２番目のグラフには、ドレイン側選択トランジスタ書込動作の実行直前の特性と、ドレイン側選択トランジスタ書込動作の実行直後の特性と、ドレイン側選択トランジスタ書込動作の実行後、書込動作及び消去動作を複数回実行した後の特性と、を示している。
【0104】
尚、上述の通り、半導体層１２０の、導電層１１０（ＳＧＤ）に対向する領域は、ノンドープであっても良いし、ホウ素（Ｂ）等のＰ型の不純物を含んでいても良い。図１１の２番目のグラフには、半導体層１２０の、導電層１１０（ＳＧＤ）に対向する領域が、Ｐ型の不純物を含む例を示している。
【0105】
図１１の２番目のグラフ中に実線で示す様に、ドレイン側選択トランジスタ書込動作の実行直前においては、半導体層１２０中の伝導帯のエネルギーが、導電層１１０（ＳＧＤ３）の近傍において最大となる場合がある。
【0106】
図１１の１番目のグラフ中に示す様に、ドレイン側選択トランジスタ書込動作の実行直後においては、電荷蓄積膜１３２中の、ドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３に対応する高さ位置に電子が蓄積される。その結果、ドレイン側選択ゲート線ＳＧＤ１～ＳＧＤ３に対応する３つの高さ位置に、電子分布密度のピークが生じる。
【0107】
ここで、第１実施形態に係る半導体記憶装置では、図４を参照して説明した様に、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２を、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３よりも大きくしている。その結果、電荷蓄積膜１３２中の、ドレイン側選択ゲート線ＳＧＤ１，ＳＧＤ２に対応する高さ位置に蓄積される電子の量が、電荷蓄積膜１３２中の、ドレイン側選択ゲート線ＳＧＤ３に対応する高さ位置に蓄積される電子の量よりも多くなる。これにより、図１１に示す様に、ドレイン側選択ゲート線ＳＧＤ１，ＳＧＤ２に対応するピークにおける電子分布密度が、ドレイン側選択ゲート線ＳＧＤ３に対応するピークにおける電子分布密度よりも、大きくなっている。
【0108】
また、図１１の２番目のグラフ中に二点鎖線で示す様に、ドレイン側選択トランジスタ書込動作の実行直後においては、電荷蓄積膜１３２中の電荷に応じて、半導体層１２０中の伝導帯のエネルギーが変動する。その結果、ドレイン側選択ゲート線ＳＧＤ２に対応する高さ位置（図中に点ｐ３で示す高さ位置）において、伝導帯のエネルギーが最大となる。この様な状態では、図中に点ｐ３で示す高さ位置が、ドレイン側選択トランジスタＳＴＤのカットオフ位置となる。
【0109】
図１１の２番目のグラフ中に点線で示す様に、ドレイン側選択トランジスタ書込動作の実行後、書込動作及び消去動作を複数回実行すると、ドレイン側選択ゲート線ＳＧＤ３に対応する高さ位置において、半導体層１２０中の伝導帯のエネルギーが変動してしまう場合がある。しかしながら、第１実施形態に係る半導体記憶装置においては、ドレイン側選択トランジスタＳＴＤのカットオフ位置が、ドレイン側選択ゲート線ＳＧＤ２に対応する高さ位置となっている。従って、ドレイン側選択ゲート線ＳＧＤ３に対応する高さ位置において半導体層１２０中の伝導帯のエネルギーが変動したとしても、ドレイン側選択トランジスタＳＴＤのカットオフ位置においては半導体層１２０中の伝導帯のエネルギーが変動しない。これにより、ドレイン側選択トランジスタＳＴＤのしきい値電圧の変動を抑制して、ドレイン側選択トランジスタＳＴＤのしきい値電圧のばらつきを抑制可能である。
【0110】
尚、第１実施形態に係る半導体記憶装置によれば、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２を、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３よりも大きくすることにより、ドレイン側選択トランジスタ書込動作の実行後の電荷蓄積膜１３２中の電子分布密度のピーク位置をドレイン側選択ゲート線ＳＧＤ１，ＳＧＤ２に対応する高さ位置に制御する。これによってドレイン側選択トランジスタＳＴＤのカットオフ位置をこの高さ位置に制御することが可能である。従って、この様な方法によれば、半導体層１２０へのＰ型の不純物の注入を省略することが可能である。この様な場合には、半導体記憶装置の製造工程を削減することにより、半導体記憶装置をより安価に提供することが可能である。
【0111】
［導電層１１０（ＳＧＤ）のＺ方向の長さ］
発明者らは、導電層１１０（ＳＧＤ）のＺ方向の長さ、及び、導電層１１０（ＳＧＤ）間のＺ方向における距離について検討すべく、シミュレーションを行った。
発明者らは、導電層１１０（ＳＧＤ）のＺ方向の長さ、及び、導電層１１０（ＳＧＤ）間のＺ方向における距離について検討すべく、シミュレーションを行った。
【0112】
シミュレーションにおいては、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２），１１０（ＳＧＤ３）のＺ方向の長さ、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）の間の距離、及び、導電層１１０（ＳＧＤ２），１１０（ＳＧＤ３）の間の距離を複数通りに変動させ、どの様な条件で、ドレイン側選択トランジスタＳＴＤのしきい値電圧がどの程度変動するか、検討した。
【0113】
シミュレーションの結果、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３が小さい場合に、ドレイン側選択トランジスタＳＴＤのしきい値電圧の変動量が、比較的小さくなる傾向が観察された。一方、シミュレーションの範囲内では、導電層１１０（ＳＧＤ２），１１０（ＳＧＤ３）のＺ方向の長さ、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）の間の距離、及び、導電層１１０（ＳＧＤ２），１１０（ＳＧＤ３）の間の距離と、ドレイン側選択トランジスタＳＴＤのしきい値電圧の変動量との間で、明らかな相関関係は観察されなかった。
【0114】
次に、発明者らは、上記シミュレーション結果に基づき、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３と、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２との比率を算出し、この比率とドレイン側選択トランジスタＳＴＤのしきい値電圧の変動量との関係について検討した。
【0115】
図１２は、シミュレーション結果を示すグラフである。図１２の横軸は、（（長さＬＺＳＧＤ１＋長さＬＺＳＧＤ２）－長さＬＺＳＧＤ３）／長さＬＺＳＧＤ３で表される変数Ｒを示している。図１２の縦軸は、ドレイン側選択トランジスタＳＴＤのしきい値電圧の変動量を示している。図１２では、下方に位置する点ほど、しきい値電圧の変動量が大きい。
【0116】
シミュレーションの結果によれば、図１２に示す様に、上記変数Ｒが小さいほど、しきい値電圧の変動量が、許容値を超える傾向が観察された。また、上記変数Ｒが大きいほど、しきい値電圧の変動量が、０から許容値までの範囲に収まる傾向が観察された。より具体的には、しきい値電圧の変動量が許容値を超えた時の変数Ｒの最大値は、１．３１だった。即ち、変数Ｒが１．３１より大きい場合には、しきい値電圧の変動量が、０から許容値までの範囲に収まっていた。従って、上記変数Ｒが１．３１よりも大きい場合、しきい値電圧の変動量を許容範囲内に抑えることが可能であると考えられる。
【0117】
［第２実施形態］
第１実施形態に係る半導体記憶装置では、図４を参照して説明した様に、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２が、どちらも、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３より大きい。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２の一方は、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３と同程度であっても良いし、長さＬＺＳＧＤ３より小さくても良い。ただし、この様な場合であっても、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２），１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２，ＬＺＳＧＤ３を、図１２を参照して説明した変数Ｒが１．３１より大きくなる様に調整することが望ましい。
第１実施形態に係る半導体記憶装置では、図４を参照して説明した様に、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２が、どちらも、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３より大きい。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２の一方は、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３と同程度であっても良いし、長さＬＺＳＧＤ３より小さくても良い。ただし、この様な場合であっても、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２），１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２，ＬＺＳＧＤ３を、図１２を参照して説明した変数Ｒが１．３１より大きくなる様に調整することが望ましい。
【0118】
図１３は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。尚、図１３は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図１３と同様の構造が観察される。
【0119】
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態においては、導電層１１０（ＳＧＤ２）のＺ方向の幅ＬＺＳＧＤ２が、導電層１１０（ＳＧＤ３）のＺ方向の幅ＬＺＳＧＤ３と略一致する。
【0120】
［第３実施形態］
第１実施形態に係る半導体記憶装置では、図４を参照して説明した様に、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２が、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬよりも大きい。また、第２実施形態に係る半導体記憶装置では、図１３を参照して説明した様に、導電層１１０（ＳＧＤ１）のＺ方向の長さＬＺＳＧＤ１が、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬよりも大きい。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２の少なくとも一方は、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬと同程度であっても良いし、長さＬＺＷＬより小さくても良い。ただし、この様な場合であっても、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２），１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２，ＬＺＳＧＤ３を、図１２を参照して説明した変数Ｒが１．３１より大きくなる様に調整することが望ましい。
第１実施形態に係る半導体記憶装置では、図４を参照して説明した様に、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２が、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬよりも大きい。また、第２実施形態に係る半導体記憶装置では、図１３を参照して説明した様に、導電層１１０（ＳＧＤ１）のＺ方向の長さＬＺＳＧＤ１が、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬよりも大きい。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２の少なくとも一方は、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬと同程度であっても良いし、長さＬＺＷＬより小さくても良い。ただし、この様な場合であっても、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２），１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２，ＬＺＳＧＤ３を、図１２を参照して説明した変数Ｒが１．３１より大きくなる様に調整することが望ましい。
【0121】
図１４は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。尚、図１４は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図１４と同様の構造が観察される。
【0122】
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態においては、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２）のＺ方向の幅ＬＺＳＧＤ１，ＬＺＳＧＤ２が、導電層１１０（ＷＬ）のＺ方向の幅ＬＺＷＬと略一致する。
【0123】
［第４実施形態］
第１実施形態～第３実施形態に係る半導体記憶装置では、図４、図１３及び図１４を参照して説明した様に、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３が、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬよりも小さい。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３は、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬと同程度であっても良いし、長さＬＺＷＬより大きくても良い。ただし、この様な場合であっても、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２），１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２，ＬＺＳＧＤ３を、図１２を参照して説明した変数Ｒが１．３１より大きくなる様に調整することが望ましい。
第１実施形態～第３実施形態に係る半導体記憶装置では、図４、図１３及び図１４を参照して説明した様に、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３が、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬよりも小さい。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、導電層１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ３は、導電層１１０（ＷＬ）のＺ方向の長さＬＺＷＬと同程度であっても良いし、長さＬＺＷＬより大きくても良い。ただし、この様な場合であっても、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２），１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２，ＬＺＳＧＤ３を、図１２を参照して説明した変数Ｒが１．３１より大きくなる様に調整することが望ましい。
【0124】
図１５は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。尚、図１５は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図１５と同様の構造が観察される。
【0125】
第４実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態においては、導電層１１０（ＳＧＤ２），１１０（ＳＧＤ３）のＺ方向の幅ＬＺＳＧＤ２，ＬＺＳＧＤ３が、導電層１１０（ＷＬ）のＺ方向の幅ＬＺＷＬと略一致する。
【0126】
［その他の実施形態］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、上述の構成はいずれも例示に過ぎず、具体的な構成は適宜調整可能である。
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、上述の構成はいずれも例示に過ぎず、具体的な構成は適宜調整可能である。
【0127】
例えば、第１実施形態～第４実施形態に係る半導体記憶装置においては、Ｚ方向に並ぶ複数の導電層１１０のうちの３つ（導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２），１１０（ＳＧＤ３））が、ドレイン側選択トランジスタＳＴＤのゲート電極として機能する。しかしながら、ドレイン側選択トランジスタＳＴＤのゲート電極として機能する導電層１１０（ＳＧＤ）は、２つであっても良いし、４つ以上であっても良い。
【0128】
ここで、導電層１１０（ＳＧＤ）が３つである場合には、図１２を参照して説明した様に、（（長さＬＺＳＧＤ１＋長さＬＺＳＧＤ２）－長さＬＺＳＧＤ３）／長さＬＺＳＧＤ３で表される変数Ｒが１．３１より大きくなる様に、導電層１１０（ＳＧＤ１），１１０（ＳＧＤ２），１１０（ＳＧＤ３）のＺ方向の長さＬＺＳＧＤ１，ＬＺＳＧＤ２，ＬＺＳＧＤ３を調整することが望ましい。
【0129】
導電層１１０（ＳＧＤ）がＮ個（Ｎは２以上の整数）である場合には、例えば、Ｎ個の導電層１１０（ＳＧＤ）のＺ方向の長さの総和（トータルの層厚）をＬＳＵＭ、Ｎ個の導電層１１０（ＳＧＤ）のうち最も下方に位置するもののＺ方向の長さ（層厚）をＬＺとすると、（ＬＳＵＭ－ＬＺ×（Ｎ－１））／ＬＺで表される値が１．３１より大きくなる様に、導電層１１０（ＳＧＤ）のＺ方向の長さ（層厚）を調整することが望ましい。
【0130】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0131】
１１０，１１２…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…ブロック絶縁膜、ＢＬＫ…メモリブロック、ＳＵ…ストリングユニット、ＷＬ…ワード線、ＳＧＤＴ，ＳＧＤ，ＳＧＳ，ＳＧＳＢ…選択ゲート線、ＢＬ…ビット線、ＬＺＷＬ，ＬＺＳＧＤ１，ＬＺＳＧＤ２，ＬＺＳＧＤ３…Ｚ方向の長さ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】