(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023155205
(43)【公開日】2023-10-20
(54)【発明の名称】イメージセンサ
(51)【国際特許分類】
H01L 27/146 20060101AFI20231013BHJP
【ＦＩ】
H01L27/146 A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023061673
(22)【出願日】2023-04-05
(31)【優先権主張番号】10-2022-0043143
(32)【優先日】2022-04-07
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金 淨 惠
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA09
4M118CA03
4M118CA22
4M118CA34
4M118CB13
4M118DD04
4M118DD09
4M118FA06
4M118FA27
4M118FA28
4M118FA38
4M118GA02
4M118GA08
4M118GA09
4M118GB09
4M118GC08
4M118GC09
4M118GC14
4M118GC20
4M118GD04
4M118GD07
4M118HA22
4M118HA25
4M118HA30
(57)【要約】
【課題】性能及び信頼性が向上したイメージセンサを提供する。
【解決手段】本発明によるイメージセンサは、互いに対向する第１面及び第２面を含み、第１面に配置される活性領域を含む第１基板と、第１基板の第１面上で、光電変換層を含む複数のピクセル領域と、第１基板の第１面に垂直な方向に複数のピクセル領域を定義するピクセル分離パターンと、複数のピクセル領域それぞれに対応する第１～第３トランジスタと、を有し、第１～第３トランジスタは、活性領域内で一つのソース／ドレイン領域を共有する。
【選択図】図６
【解決手段】本発明によるイメージセンサは、互いに対向する第１面及び第２面を含み、第１面に配置される活性領域を含む第１基板と、第１基板の第１面上で、光電変換層を含む複数のピクセル領域と、第１基板の第１面に垂直な方向に複数のピクセル領域を定義するピクセル分離パターンと、複数のピクセル領域それぞれに対応する第１～第３トランジスタと、を有し、第１～第３トランジスタは、活性領域内で一つのソース／ドレイン領域を共有する。
【選択図】図６
【特許請求の範囲】
【請求項1】
互いに対向する第１面及び第２面を含み、前記第１面に配置される活性領域を含む第１基板と、
前記第１基板の第１面上で、光電変換層を含む複数のピクセル領域と、
前記第１基板の第１面に垂直な方向に前記複数のピクセル領域を定義するピクセル分離パターンと、
前記複数のピクセル領域それぞれに対応する第１～第３トランジスタと、を有し、
前記第１～第３トランジスタは、前記活性領域内で一つのソース／ドレイン領域を共有することを特徴とするイメージセンサ。
前記第１基板の第１面上で、光電変換層を含む複数のピクセル領域と、
前記第１基板の第１面に垂直な方向に前記複数のピクセル領域を定義するピクセル分離パターンと、
前記複数のピクセル領域それぞれに対応する第１～第３トランジスタと、を有し、
前記第１～第３トランジスタは、前記活性領域内で一つのソース／ドレイン領域を共有することを特徴とするイメージセンサ。
【請求項2】
前記共有ソース／ドレイン領域は、隣接した前記複数のピクセル領域の間に配置され、
平面的な観点で、前記共有ソース／ドレイン領域は、前記第１基板内で放射状に形成された前記活性領域により互いに接続されることを特徴とする請求項１に記載のイメージセンサ。
平面的な観点で、前記共有ソース／ドレイン領域は、前記第１基板内で放射状に形成された前記活性領域により互いに接続されることを特徴とする請求項１に記載のイメージセンサ。
【請求項3】
前記共有ソース／ドレイン領域は、前記複数のピクセル領域の間のピクセル分離パターンと前記垂直な方向にオーバーラップしないことを特徴とする請求項１に記載のイメージセンサ。
【請求項4】
前記第１基板の第１面上に配置される第１配線構造体をさらに有し、
前記第１トランジスタの非共有ソース／ドレイン領域は、前記第１配線構造体と第１ソース／ドレインコンタクトを介して接続され、
前記第２トランジスタの非共有ソース／ドレイン領域は、前記第１配線構造体と第２ソース／ドレインコンタクトを介して接続され、
前記共有ソース／ドレイン領域は、前記第１配線構造体と共有ソース／ドレインコンタクトを介して接続されることを特徴とする請求項１に記載のイメージセンサ。
前記第１トランジスタの非共有ソース／ドレイン領域は、前記第１配線構造体と第１ソース／ドレインコンタクトを介して接続され、
前記第２トランジスタの非共有ソース／ドレイン領域は、前記第１配線構造体と第２ソース／ドレインコンタクトを介して接続され、
前記共有ソース／ドレイン領域は、前記第１配線構造体と共有ソース／ドレインコンタクトを介して接続されることを特徴とする請求項１に記載のイメージセンサ。
【請求項5】
前記第１基板の第１面に、前記光電変換層により生成された電荷を保存するフローティング拡散領域をさらに有し、
前記第１～第３トランジスタは、前記第１配線構造体を介して前記フローティング拡散領域と接続されることを特徴とする請求項４に記載のイメージセンサ。
前記第１～第３トランジスタは、前記第１配線構造体を介して前記フローティング拡散領域と接続されることを特徴とする請求項４に記載のイメージセンサ。
【請求項6】
前記第１基板の第１面上に、前記フローティング拡散領域と接続される、リセットトランジスタ、選択トランジスタ、及びデュアル変換トランジスタをさらに有することを特徴とする請求項５に記載のイメージセンサ。
【請求項7】
前記リセットトランジスタは、前記共有ソース／ドレイン領域と接続されることを特徴とする請求項６に記載のイメージセンサ。
【請求項8】
素子分離領域及び活性領域を含む基板と、
前記基板に、光電変換層、フローティング拡散領域、前記フローティング拡散領域と電気的に接続される転送トランジスタ、及び第１～第３ソースフォロワトランジスタを含む複数のピクセル領域と、
前記基板を貫通して、前記複数のピクセル領域それぞれの領域を定義するピクセル分離パターンと、を有し、
前記第１～第３ソースフォロワトランジスタそれぞれは、第１～第３ソースコンタクトとそれぞれ接続される第１～第３ソース領域、及び一つのドレインコンタクトと接続される共有ドレイン領域を含むことを特徴とするイメージセンサ。
前記基板に、光電変換層、フローティング拡散領域、前記フローティング拡散領域と電気的に接続される転送トランジスタ、及び第１～第３ソースフォロワトランジスタを含む複数のピクセル領域と、
前記基板を貫通して、前記複数のピクセル領域それぞれの領域を定義するピクセル分離パターンと、を有し、
前記第１～第３ソースフォロワトランジスタそれぞれは、第１～第３ソースコンタクトとそれぞれ接続される第１～第３ソース領域、及び一つのドレインコンタクトと接続される共有ドレイン領域を含むことを特徴とするイメージセンサ。
【請求項9】
平面的な観点で、前記第１～第３ソースフォロワトランジスタそれぞれのゲートコンタクトは、三角形形状をなすことを特徴とする請求項８に記載のイメージセンサ。
【請求項10】
前記ドレインコンタクトは、前記複数のピクセル領域の間のピクセル分離パターンとオーバーラップしないことを特徴とする請求項８に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、イメージセンサに関し、特に性能及び信頼性が向上したイメージセンサに関する。
【背景技術】
【0002】
イメージセンシング装置（ｉｍａｇｅ ｓｅｎｓｉｎｇ ｄｅｖｉｃｅ）は、光学情報を電気信号に変換させる半導体素子の一つである。
このようなイメージセンシング装置は、電荷結合型（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：ＣＣＤ）イメージセンシング装置とシーモス型（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）イメージセンシング装置を含む。
ＣＭＯＳ型イメージセンサは、ＣＩＳ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）と略称することができる。
ＣＩＳは、２次元的に配列された複数個のピクセルを備える。
ピクセルそれぞれは、例えば、フォトダイオード（ｐｈｏｔｏｄｉｏｄｅ、ＰＤ）を含む。
フォトダイオードは、入射した光を電気信号に変換する役割をする。
このようなイメージセンシング装置は、電荷結合型（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：ＣＣＤ）イメージセンシング装置とシーモス型（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）イメージセンシング装置を含む。
ＣＭＯＳ型イメージセンサは、ＣＩＳ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）と略称することができる。
ＣＩＳは、２次元的に配列された複数個のピクセルを備える。
ピクセルそれぞれは、例えば、フォトダイオード（ｐｈｏｔｏｄｉｏｄｅ、ＰＤ）を含む。
フォトダイオードは、入射した光を電気信号に変換する役割をする。
【0003】
近年では、コンピュータ産業と通信産業の発達につれてデジタルカメラ、カムコーダ、スマートフォン、ゲーム機器、警備用カメラ、医療用マイクロカメラ、ロボットなど多様な分野で性能が向上して小型化されたイメージセンシング装置の需要が増加している。
そのため、イメージセンシング装置内の高度にスケーリングされた高集積半導体素子に対する研究が課題となって進められており、半導体素子のパターンは、微細な幅を有して微細なピッチで離隔されている。
そのため、イメージセンシング装置内の高度にスケーリングされた高集積半導体素子に対する研究が課題となって進められており、半導体素子のパターンは、微細な幅を有して微細なピッチで離隔されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００６－１９１６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来のイメージセンサにおける課題に鑑みてなされたものであって、本発明の目的は、性能及び信頼性が向上したイメージセンサを提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明によるイメージセンサは、互いに対向する第１面及び第２面を含み、前記第１面に配置される活性領域を含む第１基板と、前記第１基板の第１面上で、光電変換層を含む複数のピクセル領域と、前記第１基板の第１面に垂直な方向に前記複数のピクセル領域を定義するピクセル分離パターンと、前記複数のピクセル領域それぞれに対応する第１～第３トランジスタと、を有し、前記第１～第３トランジスタは、前記活性領域内で一つのソース／ドレイン領域を共有することを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明によるイメージセンサは、素子分離領域及び活性領域を含む基板と、前記基板に、光電変換層、フローティング拡散領域、前記フローティング拡散領域と電気的に接続される転送トランジスタ、及び第１～第３ソースフォロワトランジスタを含む複数のピクセル領域と、前記基板を貫通して、前記複数のピクセル領域それぞれの領域を定義するピクセル分離パターンと、を有し、前記第１～第３ソースフォロワトランジスタそれぞれは、第１～第３ソースコンタクトとそれぞれ接続される第１～第３ソース領域、及び一つのドレインコンタクトと接続される共有ドレイン領域を含むことを特徴とする。
【0008】
また、上記目的を達成するためになされた本発明のいくつかの実施形態によるイメージセンサは、互いに対向する第１面及び第２面を含み、第１面に活性領域が形成された第１基板、第１基板内に、光電変換層、フローティング拡散領域及び光電変換層とフローティング拡散領域を電気的に接続する転送トランジスタを含むピクセル、第１基板を貫通して、それぞれのピクセルを分離するピクセル分離パターン、第１基板の第２面上に配置されるマイクロレンズ、第１基板の第１面上に配置され、第１面と向かい合う第４面及び第４面と対向する第３面を含む第２基板、及び第２基板の第４面上に、フローティング拡散領域と接続された、複数のソースフォロワトランジスタ、第２基板の第３面上に配置される第３基板、及び第３基板上に、複数のソースフォロワトランジスタを制御する複数のロジック回路を含み、複数のソースフォロワトランジスタは活性領域内で一つのドレイン領域を共有する。
【発明の効果】
【0009】
本発明に係るイメージセンサによれば、ピクセル分離パターンを微細な幅を有して微細なピッチで離隔するイメージセンサの性能及び信頼性が向上させることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態によるイメージセンサの例示的な概略構成を示すブロック図である。
【図4】本発明の実施形態によるイメージセンサの例示的な概略構成を示す平面図である。
【図6】本発明の実施形態によるイメージセンサの単位ピクセル領域を概略的に示すレイアウト図である。
【図9】本発明の他の実施形態によるイメージセンサの例示的なブロック図である。
【図10】本発明の他の実施形態によるイメージセンサの単位ピクセル領域を概略的に示すレイアウト図である。
【発明を実施するための形態】
【0011】
【0012】
図１は、本発明の実施形態によるイメージセンサの例示的な概略構成を示すブロック図である。
図１を参照すると、本発明の実施形態によるイメージセンサは、第１半導体チップ１００及び第２半導体チップ２００を含む。
図１を参照すると、本発明の実施形態によるイメージセンサは、第１半導体チップ１００及び第２半導体チップ２００を含む。
【0013】
第１半導体チップ１００及び第２半導体チップ２００は、平面的な観点で、互いに重なるように配置される。
第１半導体チップ１００及び第２半導体チップ２００は、垂直方向に積層される。
第１半導体チップ１００は上板、第２半導体チップ２００は下板と称することができる。
この場合、後述する図６の光電変換層ＰＤと転送トランジスタＴＸ、リセットトランジスタＲＸ、ソースフォロワトランジスタＳＸ、選択トランジスタＡＸ、及びデュアル変換トランジスタＤＣＸは、第１半導体チップ１００に形成される。
第１半導体チップ１００は、ピクセルアレイ１０を含む。
第２半導体チップ２００は、ロジック回路３０及びＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）３５を含む。
第１半導体チップ１００及び第２半導体チップ２００は、垂直方向に積層される。
第１半導体チップ１００は上板、第２半導体チップ２００は下板と称することができる。
この場合、後述する図６の光電変換層ＰＤと転送トランジスタＴＸ、リセットトランジスタＲＸ、ソースフォロワトランジスタＳＸ、選択トランジスタＡＸ、及びデュアル変換トランジスタＤＣＸは、第１半導体チップ１００に形成される。
第１半導体チップ１００は、ピクセルアレイ１０を含む。
第２半導体チップ２００は、ロジック回路３０及びＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）３５を含む。
【0014】
ピクセルアレイ１０は、ピクセルアレイ１０に入ってくる光の量に比例して電荷を生成する。
また、ピクセルアレイ１０は、ロジック回路３０の制御に応じて光信号を電気的信号、すなわち、アナログ信号に変換する。
ピクセルアレイ１０は、アナログ信号をＡＤＣ３５に出力する。
ＡＤＣ３５は、アナログ信号をデジタル信号に変換する。
ＡＤＣ３５は、デジタル信号に基づくデータを提供する。
図に示していないが、一実施形態によるイメージセンサは、第２半導体チップ２００にメモリセルアレイをさらに含み得る。
メモリセルアレイは、デジタル信号に基づくデータを保存する。
また、ピクセルアレイ１０は、ロジック回路３０の制御に応じて光信号を電気的信号、すなわち、アナログ信号に変換する。
ピクセルアレイ１０は、アナログ信号をＡＤＣ３５に出力する。
ＡＤＣ３５は、アナログ信号をデジタル信号に変換する。
ＡＤＣ３５は、デジタル信号に基づくデータを提供する。
図に示していないが、一実施形態によるイメージセンサは、第２半導体チップ２００にメモリセルアレイをさらに含み得る。
メモリセルアレイは、デジタル信号に基づくデータを保存する。
【0015】
データは、フレーム単位で生成されるイメージデータである。
データのビットの個数は、ＡＤＣ３５の解像度（ｒｅｓｏｌｕｔｉｏｎ）に基づいて決定される。
データのビットの個数は、イメージセンサがサポートするＨＤＲ（Ｈｉｇｈ Ｄｙｎａｍｉｃ Ｒａｎｇｅ）に基づいて決定される。
また、データのビットは、データの生成位置、データの情報などを示す少なくとも一つの拡張ビットをさらに含むこともできる。
データのビットの個数は、ＡＤＣ３５の解像度（ｒｅｓｏｌｕｔｉｏｎ）に基づいて決定される。
データのビットの個数は、イメージセンサがサポートするＨＤＲ（Ｈｉｇｈ Ｄｙｎａｍｉｃ Ｒａｎｇｅ）に基づいて決定される。
また、データのビットは、データの生成位置、データの情報などを示す少なくとも一つの拡張ビットをさらに含むこともできる。
【0016】
一実施形態で、第２半導体チップ２００は、ピクセルアレイ１０から出力されるデータを処理するＩＳＰ（ｉｍａｇｅ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、ＤＳＰ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）などのような内蔵型プロセッサをさらに含み得る。
プロセッサは、イメージデータのノイズを改善するか、イメージを補正するか、又はピクセルアレイ１０から出力されたイメージと関連する後続作業を行う。
プロセッサは、イメージデータのノイズを改善するか、イメージを補正するか、又はピクセルアレイ１０から出力されたイメージと関連する後続作業を行う。
【0017】
図２は、図１のピクセルアレイ、ロジック回路、及びＡＤＣを説明するためのブロック図である。
図２を参照すると、ピクセルアレイ１０は、第１半導体チップ１００で具現され、ＡＤＣ３５だけでなくロジック回路３０の部分であるロウドライバ２１とタイミングコントローラ２２は、第２半導体チップ２００で具現される。
図２を参照すると、ピクセルアレイ１０は、第１半導体チップ１００で具現され、ＡＤＣ３５だけでなくロジック回路３０の部分であるロウドライバ２１とタイミングコントローラ２２は、第２半導体チップ２００で具現される。
【0018】
ピクセルアレイ１０は、入射した光を変換して電気的信号を生成する。
ピクセルアレイ１０は、ロウ方向とカラム方向に沿ってマトリックス状に配置される単位ピクセル領域を含む。
ピクセルアレイ１０は、ロジック回路３０の制御に応じて駆動する。
具体的には、ロジック回路３０は、ピクセルアレイ１０に含まれた複数のトランジスタを制御する。
ピクセルアレイ１０は、ロウ方向とカラム方向に沿ってマトリックス状に配置される単位ピクセル領域を含む。
ピクセルアレイ１０は、ロジック回路３０の制御に応じて駆動する。
具体的には、ロジック回路３０は、ピクセルアレイ１０に含まれた複数のトランジスタを制御する。
【0019】
ロジック回路３０は、ピクセルアレイ１０から効率的にデータを受信してイメージフレームを生成する。
例えば、ロジック回路３０は、単位ピクセル領域全体が同時に感知されるグローバルシャッタ方式、単位ピクセル領域全体が同時に感知される露出時間を調節するフラッタシャッタ方式、行単位で単位ピクセル領域を制御するローリングシャッタ方式又は符号化ローリングシャッタ方式などを用いることができる。
例えば、ロジック回路３０は、単位ピクセル領域全体が同時に感知されるグローバルシャッタ方式、単位ピクセル領域全体が同時に感知される露出時間を調節するフラッタシャッタ方式、行単位で単位ピクセル領域を制御するローリングシャッタ方式又は符号化ローリングシャッタ方式などを用いることができる。
【0020】
第２半導体チップ２００は、ロウドライバ（Ｒｏｗ Ｄｒｉｖｅｒ、２１）とタイミングコントローラ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）を含むロジック回路３０及びＡＤＣ３５を含む。
ロウドライバ２１は、タイミングコントローラ２２の制御に応じてロウ単位でピクセルアレイ１０を制御する。
ロウドライバ２１は、ロウアドレスによりピクセルアレイ１０のロウの少なくとも一つのロウを選択する。
ロウドライバ２１は、ロウアドレスをデコードし、選択トランジスタＡＸ、リセットトランジスタＲＸ、及びソースフォロワトランジスタＳＸと接続される。
ピクセルアレイ１０は、ロウドライバ２１から受信したピクセル選択信号、リセット信号、及び電荷転送信号のような複数の駆動信号により駆動される。
ロウドライバ２１は、タイミングコントローラ２２の制御に応じてロウ単位でピクセルアレイ１０を制御する。
ロウドライバ２１は、ロウアドレスによりピクセルアレイ１０のロウの少なくとも一つのロウを選択する。
ロウドライバ２１は、ロウアドレスをデコードし、選択トランジスタＡＸ、リセットトランジスタＲＸ、及びソースフォロワトランジスタＳＸと接続される。
ピクセルアレイ１０は、ロウドライバ２１から受信したピクセル選択信号、リセット信号、及び電荷転送信号のような複数の駆動信号により駆動される。
【0021】
ＡＤＣ３５は、カラムラインＣＯＬを介してピクセルアレイ１０と接続される。
ＡＤＣ３５は、ピクセルアレイ１０からカラムラインＣＯＬを介して受信されるアナログ信号をデジタル信号に変換する。
ＡＤＣ３５の個数は、一つのロウに沿って配置される単位ピクセル領域の個数及びカラムラインＣＯＬの個数に基づいて決定される。
ＡＤＣ３５は、少なくとも一つ以上であるが、これに限定されるものではない。
例えば、ＡＤＣ３５は、基準信号生成器ＲＥＦ、比較器ＣＭＰ、カウンタＣＮＴ、及びバッファＢＵＦを含む。
ＡＤＣ３５は、ピクセルアレイ１０からカラムラインＣＯＬを介して受信されるアナログ信号をデジタル信号に変換する。
ＡＤＣ３５の個数は、一つのロウに沿って配置される単位ピクセル領域の個数及びカラムラインＣＯＬの個数に基づいて決定される。
ＡＤＣ３５は、少なくとも一つ以上であるが、これに限定されるものではない。
例えば、ＡＤＣ３５は、基準信号生成器ＲＥＦ、比較器ＣＭＰ、カウンタＣＮＴ、及びバッファＢＵＦを含む。
【0022】
基準信号生成器ＲＥＦは、特定の傾きを有するランプ信号を生成し、ランプ信号を比較器の基準信号として提供する。
比較器ＣＭＰは、アナログ信号と基準信号生成器ＲＥＦのランプ信号を比較して有効な信号成分によるそれぞれの遷移時点を有する比較信号を出力する。
カウンタＣＮＴは、カウンティング動作を行ってカウンティング信号を生成し、カウンティング信号をバッファＢＵＦに提供する。
バッファＢＵＦは、カラムラインＣＯＬとそれぞれ接続されたラッチ（ｌａｔｃｈ）回路を含み、比較信号の遷移に応答してカウンタＣＮＴから出力されるカウンティング信号を各カラムごとにラッチして、ラッチされたカウンティング信号をデータとして出力する。
比較器ＣＭＰは、アナログ信号と基準信号生成器ＲＥＦのランプ信号を比較して有効な信号成分によるそれぞれの遷移時点を有する比較信号を出力する。
カウンタＣＮＴは、カウンティング動作を行ってカウンティング信号を生成し、カウンティング信号をバッファＢＵＦに提供する。
バッファＢＵＦは、カラムラインＣＯＬとそれぞれ接続されたラッチ（ｌａｔｃｈ）回路を含み、比較信号の遷移に応答してカウンタＣＮＴから出力されるカウンティング信号を各カラムごとにラッチして、ラッチされたカウンティング信号をデータとして出力する。
【0023】
一実施形態で、ロジック回路３０は、単位ピクセル領域のリセット状態を示す基準電圧と入射する光に相応する信号成分を示す出力電圧の差異を求めて相関二重サンプリングを行って、有効な信号成分に相応するアナログサンプリング信号を出力する相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：ＣＤＳ）回路をさらに含むこともできる。
相関二重サンプリング回路は、カラムラインＣＯＬと接続される。
相関二重サンプリング回路は、カラムラインＣＯＬと接続される。
【0024】
タイミングコントローラ２２は、ロウドライバ２１及びＡＤＣ３５の動作タイミングを制御する。
タイミングコントローラ２２は、ロウドライバ２１及びＡＤＣ３５にタイミング信号及び制御信号を提供する。
より詳細には、タイミングコントローラ２２は、ＡＤＣ３５を制御し、ＡＤＣ３５はタイミングコントローラ２２の制御に応じてデータをロジック回路３０に提供する。
また、タイミングコントローラ２２は、ＡＤＣ３５のデータがメモリセルアレイに保存されるようにロジック回路３０に、要請、命令、又はアドレスを提供する回路をさらに含むことができる。
タイミングコントローラ２２は、ロウドライバ２１及びＡＤＣ３５にタイミング信号及び制御信号を提供する。
より詳細には、タイミングコントローラ２２は、ＡＤＣ３５を制御し、ＡＤＣ３５はタイミングコントローラ２２の制御に応じてデータをロジック回路３０に提供する。
また、タイミングコントローラ２２は、ＡＤＣ３５のデータがメモリセルアレイに保存されるようにロジック回路３０に、要請、命令、又はアドレスを提供する回路をさらに含むことができる。
【0025】
図３は、図１のピクセルアレイの単位ピクセル領域を説明するための回路図である。
図３を参照すると、ピクセルアレイは、光電変換層ＰＤ、転送トランジスタＴＸ、フローティング拡散領域（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ：ＦＤ）、リセットトランジスタＲＸ、ソースフォロワトランジスタＳＸ、選択トランジスタＡＸ、及びデュアル変換トランジスタＤＣＸを含む。
図３及び図６を参照すると、単位ピクセル領域は、並列接続された８個の光電変換層ＰＤを含む複数の第１～第８ピクセル領域（ＰＸ１～ＰＸ８）を含む。
転送トランジスタＴＸは、並列接続された複数の第１～第８転送トランジスタ（ＴＸ１～ＴＸ８）を含む。
ただし、光電変換層の個数、ピクセル領域の個数、及びトランジスタの個数は、これに制限されるものではない。
図３を参照すると、ピクセルアレイは、光電変換層ＰＤ、転送トランジスタＴＸ、フローティング拡散領域（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ：ＦＤ）、リセットトランジスタＲＸ、ソースフォロワトランジスタＳＸ、選択トランジスタＡＸ、及びデュアル変換トランジスタＤＣＸを含む。
図３及び図６を参照すると、単位ピクセル領域は、並列接続された８個の光電変換層ＰＤを含む複数の第１～第８ピクセル領域（ＰＸ１～ＰＸ８）を含む。
転送トランジスタＴＸは、並列接続された複数の第１～第８転送トランジスタ（ＴＸ１～ＴＸ８）を含む。
ただし、光電変換層の個数、ピクセル領域の個数、及びトランジスタの個数は、これに制限されるものではない。
【0026】
光電変換層ＰＤは、外部から入射される光の量に比例して電荷を生成する。
光電変換層ＰＤは、ｎ型不純物領域とｐ型不純物領域を含むフォトダイオードである。
光電変換層ＰＤは、生成され蓄積された電荷をフローティング拡散領域ＦＤに転送する転送トランジスタＴＸとカップリングされる。
フローティング拡散領域ＦＤは、電荷を電圧に切り替える領域であり、寄生キャパシタンスを有しているので電荷が累積的に保存される。
一実施形態で、フローティング拡散領域ＦＤは、光電変換層ＰＤにより共有される第１フローティング拡散領域ＦＤ１及びデュアル変換トランジスタＤＣＸと接続されて合成静電容量を調節する第２フローティング拡散領域ＦＤ２を含む。
光電変換層ＰＤは、ｎ型不純物領域とｐ型不純物領域を含むフォトダイオードである。
光電変換層ＰＤは、生成され蓄積された電荷をフローティング拡散領域ＦＤに転送する転送トランジスタＴＸとカップリングされる。
フローティング拡散領域ＦＤは、電荷を電圧に切り替える領域であり、寄生キャパシタンスを有しているので電荷が累積的に保存される。
一実施形態で、フローティング拡散領域ＦＤは、光電変換層ＰＤにより共有される第１フローティング拡散領域ＦＤ１及びデュアル変換トランジスタＤＣＸと接続されて合成静電容量を調節する第２フローティング拡散領域ＦＤ２を含む。
【0027】
転送トランジスタＴＸの一端は、光電変換層ＰＤと接続され、転送トランジスタＴＸの他端は、フローティング拡散領域ＦＤと接続される。
転送トランジスタＴＸは、所定のバイアス、例えば、転送信号により駆動されるトランジスタで形成される。
転送信号は、転送ゲートＴＧを介して印加される。
すなわち、転送トランジスタＴＸは、光電変換層ＰＤから生成された電荷を転送信号に応じてフローティング拡散領域ＦＤに転送する。
転送トランジスタＴＸは、所定のバイアス、例えば、転送信号により駆動されるトランジスタで形成される。
転送信号は、転送ゲートＴＧを介して印加される。
すなわち、転送トランジスタＴＸは、光電変換層ＰＤから生成された電荷を転送信号に応じてフローティング拡散領域ＦＤに転送する。
【0028】
ソースフォロワトランジスタＳＸは、光電変換層ＰＤから電荷の伝達を受けたフローティング拡散領域ＦＤの電気的ポテンシャルの変化を増幅し、これを出力ラインＶＯＵＴに出力する。
ソースフォロワトランジスタＳＸがターンオン（ｔｕｒｎ－ｏｎ）すると、ソースフォロワトランジスタＳＸのドレインに提供される所定の電気的ポテンシャル、例えば、電源電圧ＶＤＤが選択トランジスタＡＸのドレイン領域に伝達される。
ソースフォロワトランジスタＳＸの複数のソースフォロワゲート（ＳＦ１、ＳＦ２、ＳＦ３）は、フローティング拡散領域ＦＤと接続される。
ソースフォロワトランジスタＳＸがターンオン（ｔｕｒｎ－ｏｎ）すると、ソースフォロワトランジスタＳＸのドレインに提供される所定の電気的ポテンシャル、例えば、電源電圧ＶＤＤが選択トランジスタＡＸのドレイン領域に伝達される。
ソースフォロワトランジスタＳＸの複数のソースフォロワゲート（ＳＦ１、ＳＦ２、ＳＦ３）は、フローティング拡散領域ＦＤと接続される。
【0029】
選択トランジスタＡＸは、行単位で読み出す単位ピクセル領域を選択する。
選択トランジスタＡＸは、所定のバイアス、例えば、行選択信号を印加する選択線により駆動されるトランジスタからなる。
行選択信号は、選択ゲートＳＥＬを介して印加される。
選択トランジスタＡＸは、所定のバイアス、例えば、行選択信号を印加する選択線により駆動されるトランジスタからなる。
行選択信号は、選択ゲートＳＥＬを介して印加される。
【0030】
リセットトランジスタＲＸは、フローティング拡散領域ＦＤを周期的にリセットさせる。
リセットトランジスタＲＸは、所定のバイアス、例えば、リセット信号を印加するリセットラインにより駆動されるトランジスタからなる。
リセット信号は、リセットゲートＲＧを介して印加される。
リセット信号によってリセットトランジスタＲＸがターンオンすると、リセットトランジスタＲＸのドレインに提供される所定の電気的ポテンシャル、例えば、電源電圧ＶＤＤがフローティング拡散領域ＦＤに伝達される。
リセットトランジスタＲＸは、所定のバイアス、例えば、リセット信号を印加するリセットラインにより駆動されるトランジスタからなる。
リセット信号は、リセットゲートＲＧを介して印加される。
リセット信号によってリセットトランジスタＲＸがターンオンすると、リセットトランジスタＲＸのドレインに提供される所定の電気的ポテンシャル、例えば、電源電圧ＶＤＤがフローティング拡散領域ＦＤに伝達される。
【0031】
デュアル変換トランジスタＤＣＸは、変換利得を調節する。
例えば、変換利得は、デュアル変換トランジスタＤＣＸのデュアル変換ゲートにロジックハイレベルのデュアルゲイン信号を印加するか、ロジックローレベルのデュアルゲイン信号を印加することによって調節される。
デュアル変換トランジスタＤＣＸは、第１フローティング拡散領域ＦＤ１と第２フローティング拡散領域ＦＤ２との間に配置される。
デュアル変換トランジスタＤＣＸを駆動するか否かによって第１及び第２フローティング拡散領域（ＦＤ１、ＦＤ２）に相応する合成静電容量の調節がなされることによって変換利得が調節される。
例えば、変換利得は、デュアル変換トランジスタＤＣＸのデュアル変換ゲートにロジックハイレベルのデュアルゲイン信号を印加するか、ロジックローレベルのデュアルゲイン信号を印加することによって調節される。
デュアル変換トランジスタＤＣＸは、第１フローティング拡散領域ＦＤ１と第２フローティング拡散領域ＦＤ２との間に配置される。
デュアル変換トランジスタＤＣＸを駆動するか否かによって第１及び第２フローティング拡散領域（ＦＤ１、ＦＤ２）に相応する合成静電容量の調節がなされることによって変換利得が調節される。
【0032】
後述する配線構造体が転送ゲートＴＧ、ソースフォロワゲートＳＦ、デュアル変換ゲートＤＣＧ、リセットゲートＲＧ、及び選択ゲートＳＥＬの少なくとも一つと電気的に接続される。
配線構造体は、リセットトランジスタＲＸのドレイン又はソースフォロワトランジスタＳＸのドレインに電源電圧ＶＤＤを印加するように構成される。
配線構造体は、選択トランジスタＡＸと接続されたカラムラインを含む。
配線構造体は、リセットトランジスタＲＸのドレイン又はソースフォロワトランジスタＳＸのドレインに電源電圧ＶＤＤを印加するように構成される。
配線構造体は、選択トランジスタＡＸと接続されたカラムラインを含む。
【0033】
図３において、８個の光電変換層（ＰＤ１～ＰＤ８）が一つのフローティング拡散領域ＦＤ１を電気的に共有する形態を例示しているが、本発明の技術的思想はこれに限定されるものではない。
すなわち、一つのフローティング拡散領域ＦＤ１を電気的に共有する光電変換層（ＰＤ１～ＰＤ８）の個数は、本発明に示すものに限定されるものではない。
すなわち、一つのフローティング拡散領域ＦＤ１を電気的に共有する光電変換層（ＰＤ１～ＰＤ８）の個数は、本発明に示すものに限定されるものではない。
【0034】
図４は、本発明の実施形態によるイメージセンサの例示的な概略構成を示す平面図であり、図５は、図４のＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿って切断した断面図である。
図４を参照すると、本発明の実施形態によるイメージセンサは、センサアレイ領域ＳＡＲ及びパッド領域ＰＲを含む。
図４を参照すると、本発明の実施形態によるイメージセンサは、センサアレイ領域ＳＡＲ及びパッド領域ＰＲを含む。
【0035】
センサアレイ領域ＳＡＲは、図１～図２の第１ピクセルアレイ１０及び第２ピクセルアレイ２０に対応する領域を含む。
例えば、センサアレイ領域ＳＡＲ内には２次元的に（例えば、行列形態で）配列される複数の単位ピクセルが形成される。
センサアレイ領域ＳＡＲは、受光領域ＡＰＳ及び遮光領域ＯＢを含む。
例えば、センサアレイ領域ＳＡＲ内には２次元的に（例えば、行列形態で）配列される複数の単位ピクセルが形成される。
センサアレイ領域ＳＡＲは、受光領域ＡＰＳ及び遮光領域ＯＢを含む。
【0036】
受光領域ＡＰＳには光の提供を受けてアクティブ（ａｃｔｉｖｅ）信号を生成するアクティブピクセルが配列される。
遮光領域ＯＢには光が遮断されてオプティカルブラック（ｏｐｔｉｃａｌ ｂｌａｃｋ）信号を生成するオプティカルブラックピクセルが配列される。
遮光領域ＯＢは、例えば、受光領域ＡＰＳの周辺に沿って形成されるが、これは例示的なものだけである。
一実施形態で、図面に示していないが、遮光領域ＯＢに隣接する受光領域ＡＰＳにダミーピクセルが形成することもできる。
ダミーピクセルは、アクティブ信号を生成しないピクセルである。
遮光領域ＯＢには光が遮断されてオプティカルブラック（ｏｐｔｉｃａｌ ｂｌａｃｋ）信号を生成するオプティカルブラックピクセルが配列される。
遮光領域ＯＢは、例えば、受光領域ＡＰＳの周辺に沿って形成されるが、これは例示的なものだけである。
一実施形態で、図面に示していないが、遮光領域ＯＢに隣接する受光領域ＡＰＳにダミーピクセルが形成することもできる。
ダミーピクセルは、アクティブ信号を生成しないピクセルである。
【0037】
パッド領域ＰＲは、センサアレイ領域ＳＡＲの周辺に形成される。
パッド領域ＰＲは、本発明の実施形態によるイメージセンサの縁に隣接して形成され得るが、これは例示的なものだけである。
パッド領域ＰＲは、外部装置などと接続され、本発明の実施形態によるイメージセンサと外部装置の間の電気的信号を送受信するように構成される。
パッド領域ＰＲは、本発明の実施形態によるイメージセンサの縁に隣接して形成され得るが、これは例示的なものだけである。
パッド領域ＰＲは、外部装置などと接続され、本発明の実施形態によるイメージセンサと外部装置の間の電気的信号を送受信するように構成される。
【0038】
図５を参照すると、本発明の実施形態によるイメージセンサは、第１基板１１０、ピクセル分離パターン１２０、表面絶縁膜１５０、第１カラーフィルタ１７０、グリッドパターン１６０、マイクロレンズ１８０、第２基板２１０、第１パッドパターン４５５、及び第２パッドパターン５５５を含む。
【0039】
第１基板１１０は、半導体基板である。
例えば、第１基板１１０は、バルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）である。
第１基板１１０は、シリコン基板であり得、又は他の物質、例えば、シリコンゲルマニウム、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含み得る。
又は、第１基板１１０は、ベース基板上にエピ層が形成されたものであってもよい。
第１基板１１０は、互いに対向する第１面１１０ａ及び第２面１１０ｂを含む。
一実施形態で、第１基板１１０の第２面１１０ｂは、光が入射される受光面である。
すなわち、本発明の実施形態によるイメージセンサは、裏面照射型（ＢＳＩ）イメージセンサである。
例えば、第１基板１１０は、バルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）である。
第１基板１１０は、シリコン基板であり得、又は他の物質、例えば、シリコンゲルマニウム、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含み得る。
又は、第１基板１１０は、ベース基板上にエピ層が形成されたものであってもよい。
第１基板１１０は、互いに対向する第１面１１０ａ及び第２面１１０ｂを含む。
一実施形態で、第１基板１１０の第２面１１０ｂは、光が入射される受光面である。
すなわち、本発明の実施形態によるイメージセンサは、裏面照射型（ＢＳＩ）イメージセンサである。
【0040】
受光領域ＡＰＳ及び遮光領域ＯＢの第１基板１１０内には複数のピクセル領域ＰＸが形成される。
それぞれのピクセル領域ＰＸは、光電変換層ＰＤを含む。
遮光領域ＯＢの第１基板１１０内には光電変換層ＰＤを含まないダミーピクセル領域を含むが、これに限定されるものではない。
ダミーピクセル領域で発生した信号は、以後工程ノイズを除去する情報として使用することができる。
それぞれのピクセル領域ＰＸは、光電変換層ＰＤを含む。
遮光領域ＯＢの第１基板１１０内には光電変換層ＰＤを含まないダミーピクセル領域を含むが、これに限定されるものではない。
ダミーピクセル領域で発生した信号は、以後工程ノイズを除去する情報として使用することができる。
【0041】
光電変換層ＰＤは、受光領域ＡＰＳ及び遮光領域ＯＢの第１基板１１０内に形成される。
光電変換層ＰＤは、外部から入射される光の量に比例して電荷を生成する。
光電変換層ＰＤは、生成され蓄積された電荷をフローティング拡散領域ＦＤに伝送する。
光電変換層ＰＤは、外部から入射される光の量に比例して電荷を生成する。
光電変換層ＰＤは、生成され蓄積された電荷をフローティング拡散領域ＦＤに伝送する。
【0042】
フローティング拡散領域ＦＤは、受光領域ＡＰＳ及び遮光領域ＯＢの第１基板１１０内に形成される。
フローティング拡散領域ＦＤは、第１基板１１０の第１面１１０ａ内に形成される。
フローティング拡散領域ＦＤに転送された電荷は、図３の複数のソースフォロワゲート（ＳＦ１、ＳＦ２、ＳＦ３）に印加される。
フローティング拡散領域ＦＤは、第１基板１１０の第１面１１０ａ内に形成される。
フローティング拡散領域ＦＤに転送された電荷は、図３の複数のソースフォロワゲート（ＳＦ１、ＳＦ２、ＳＦ３）に印加される。
【0043】
転送トランジスタＴＸは、第１基板１１０上に配置される。
転送トランジスタＴＸの一端は、光電変換層ＰＤと接続され、転送トランジスタＴＸの他端は、フローティング拡散領域ＦＤと接続される。
転送トランジスタＴＸは、光電変換層ＰＤから生成された電荷をフローティング拡散領域ＦＤに伝送する。
転送トランジスタＴＸは、転送ゲート、ゲート絶縁膜、及びゲートスペーサを含む。
具体的に図に示していないが、転送ゲートは、第１基板１１０内に埋め込まれる部分を含む。
ゲート絶縁膜は、転送ゲートと第１基板１１０の間に配置される。
ゲートスペーサは、転送ゲートの両側壁上に配置される。
転送トランジスタＴＸの一端は、光電変換層ＰＤと接続され、転送トランジスタＴＸの他端は、フローティング拡散領域ＦＤと接続される。
転送トランジスタＴＸは、光電変換層ＰＤから生成された電荷をフローティング拡散領域ＦＤに伝送する。
転送トランジスタＴＸは、転送ゲート、ゲート絶縁膜、及びゲートスペーサを含む。
具体的に図に示していないが、転送ゲートは、第１基板１１０内に埋め込まれる部分を含む。
ゲート絶縁膜は、転送ゲートと第１基板１１０の間に配置される。
ゲートスペーサは、転送ゲートの両側壁上に配置される。
【0044】
ピクセル分離パターン１２０は、第１基板１１０内に形成される。
ピクセル分離パターン１２０は、第１基板１１０がパターニングされて形成された深いトレンチ内に絶縁物質が埋め込まれて形成される。
ピクセル分離パターン１２０は、第１基板１１０を第３方向ＤＲ３に貫通する。
例えば、ピクセル分離パターン１２０は、第１面１１０ａから第２面１１０ｂまで延長される。
このようなピクセル分離パターン１２０は、ＦＤＴＩ（ｆｒｏｎｔｓｉｄｅ ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）である。
具体的に図に示していないが、ピクセル分離パターン１２０は、複数のピクセル領域ＰＸとダミーピクセル領域を定義する。
ピクセル分離パターン１２０は、平面的な観点で、格子状に形成されて複数のピクセル領域ＰＸ及び前述したダミーピクセル領域を互いに分離する。
ピクセル分離パターン１２０は、第１基板１１０がパターニングされて形成された深いトレンチ内に絶縁物質が埋め込まれて形成される。
ピクセル分離パターン１２０は、第１基板１１０を第３方向ＤＲ３に貫通する。
例えば、ピクセル分離パターン１２０は、第１面１１０ａから第２面１１０ｂまで延長される。
このようなピクセル分離パターン１２０は、ＦＤＴＩ（ｆｒｏｎｔｓｉｄｅ ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）である。
具体的に図に示していないが、ピクセル分離パターン１２０は、複数のピクセル領域ＰＸとダミーピクセル領域を定義する。
ピクセル分離パターン１２０は、平面的な観点で、格子状に形成されて複数のピクセル領域ＰＸ及び前述したダミーピクセル領域を互いに分離する。
【0045】
一実施形態で、素子分離パターン１０５が提供される。
素子分離パターン１０５は、第１基板１１０内に配置される。
例えば、素子分離パターン１０５は、第１基板１１０の一部がリセスされたトレンチ内に配置される。
トレンチは、第１基板１１０の第１面１１０ａからリセスされる。
素子分離パターン１０５は、浅い素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：ＳＴＩ）膜である。
素子分離パターン１０５は、第１基板１１０内に配置される。
例えば、素子分離パターン１０５は、第１基板１１０の一部がリセスされたトレンチ内に配置される。
トレンチは、第１基板１１０の第１面１１０ａからリセスされる。
素子分離パターン１０５は、浅い素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：ＳＴＩ）膜である。
【0046】
素子分離パターン１０５の第２方向ＤＲ２への幅は、第１基板１１０の第１面１１０ａで第２面１１０ｂに向かうにつれて徐々に減少する。
素子分離パターン１０５は、ピクセル分離パターン１２０と第２方向ＤＲ２又は第１方向ＤＲ１に重畳する。
ピクセル分離パターン１２０は、素子分離パターン１０５を第３方向ＤＲ３に貫通する。
素子分離パターン１０５は、絶縁物質を含む。
素子分離パターン１０５は、例えば、シリコン窒化物、シリコン酸化物、及びシリコン酸窒化物の少なくとも一つを含み得る。
素子分離パターン１０５は、ピクセル分離パターン１２０と第２方向ＤＲ２又は第１方向ＤＲ１に重畳する。
ピクセル分離パターン１２０は、素子分離パターン１０５を第３方向ＤＲ３に貫通する。
素子分離パターン１０５は、絶縁物質を含む。
素子分離パターン１０５は、例えば、シリコン窒化物、シリコン酸化物、及びシリコン酸窒化物の少なくとも一つを含み得る。
【0047】
図５を参照すると、本発明の実施形態によるイメージセンサは、第１配線絶縁膜１４０、コンタクト（１４１、１４４）、第１配線パターン（１４５、１４６、１４７、１４８）及びビア１４９を含む第１配線構造体ＩＳ１を含む。
【0048】
第１配線絶縁膜１４０は、第１基板１１０の第１面１１０ａ上に形成される。
例えば、第１配線絶縁膜１４０は、第１基板１１０の第１面１１０ａを覆う。
第１基板１１０及び第１配線絶縁膜１４０は、第１半導体チップ１００を構成する。
図５において、第１配線絶縁膜１４０は、１個の層に分離される場合を示しているが、これに限定されるものではない。
第１配線絶縁膜１４０の層数等は、例示的なものである。
第１配線絶縁膜１４０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸化物より誘電率が低い低誘電率（ｌｏｗ－ｋ）物質の少なくとも一つを含み得るが、これに制限されるものではない。
例えば、第１配線絶縁膜１４０は、第１基板１１０の第１面１１０ａを覆う。
第１基板１１０及び第１配線絶縁膜１４０は、第１半導体チップ１００を構成する。
図５において、第１配線絶縁膜１４０は、１個の層に分離される場合を示しているが、これに限定されるものではない。
第１配線絶縁膜１４０の層数等は、例示的なものである。
第１配線絶縁膜１４０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸化物より誘電率が低い低誘電率（ｌｏｗ－ｋ）物質の少なくとも一つを含み得るが、これに制限されるものではない。
【0049】
第１配線絶縁膜１４０内に、コンタクト（１４１、１４４）と第１配線パターン（１４５、１４６、１４７、１４８）及び第１配線パターン（１４５、１４６、１４７、１４８）を接続するビア１４９が提供される。
コンタクト（１４１、１４４）は、第１トランジスタＴＲ１及びフローティング拡散領域ＦＤと第１配線パターン（１４５、１４６、１４７、１４８）を電気的に接続する。
第１配線パターン（１４５、１４６、１４７、１４８）の一部は、第１接続構造体４５０と接続されるが、これに限定されるものではない。
第１配線パターン（１４５、１４６、１４７、１４８）、コンタクト（１４１、１４４）及びビア１４９それぞれは、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びこれらの合金の少なくとも一つを含み得るが、これに制限されるものではない。
コンタクト（１４１、１４４）は、第１トランジスタＴＲ１及びフローティング拡散領域ＦＤと第１配線パターン（１４５、１４６、１４７、１４８）を電気的に接続する。
第１配線パターン（１４５、１４６、１４７、１４８）の一部は、第１接続構造体４５０と接続されるが、これに限定されるものではない。
第１配線パターン（１４５、１４６、１４７、１４８）、コンタクト（１４１、１４４）及びビア１４９それぞれは、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びこれらの合金の少なくとも一つを含み得るが、これに制限されるものではない。
【0050】
第２基板２１０は、バルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）である。
第２基板２１０は、シリコン基板であり得、又は他の物質、例えば、シリコンゲルマニウム、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含み得る。
又は、第２基板２１０は、ベース基板上にエピ層が形成されたものであってもよい。
第２基板２１０は上面と下面を含む。
第２基板２１０の上面２１０ａは、第１半導体チップ１００と向かい合う面である。
第２基板２１０は、シリコン基板であり得、又は他の物質、例えば、シリコンゲルマニウム、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含み得る。
又は、第２基板２１０は、ベース基板上にエピ層が形成されたものであってもよい。
第２基板２１０は上面と下面を含む。
第２基板２１０の上面２１０ａは、第１半導体チップ１００と向かい合う面である。
【0051】
第２基板２１０の上面２１０ａ上に、複数の第２トランジスタＴＲ２が形成される。
第２トランジスタＴＲ２は、例えば、ロジック回路である。
第２トランジスタＴＲ２は、転送トランジスタＴＸ、リセットトランジスタＲＸ、選択トランジスタＡＸ、ソースフォロワトランジスタＳＸ、及びデュアル変換トランジスタＤＣＸを制御する。
第２トランジスタＴＲ２は、例えば、ロジック回路である。
第２トランジスタＴＲ２は、転送トランジスタＴＸ、リセットトランジスタＲＸ、選択トランジスタＡＸ、ソースフォロワトランジスタＳＸ、及びデュアル変換トランジスタＤＣＸを制御する。
【0052】
第２基板２１０上に第２配線絶縁膜２４０、コンタクト２４１、第２配線パターン（２４５、２４６）及びビア２４９を含む第２配線構造体ＩＳ２が形成される。
第２配線絶縁膜２４０は、第２基板２１０の上面２１０ａを覆う。
第２基板２１０及び第２配線絶縁膜２４０は、第２半導体チップ２００を構成する。
第２配線絶縁膜２４０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸化物より誘電率が低い低誘電率（ｌｏｗ－ｋ）物質の少なくとも一つを含み得るが、これに制限されるものではない。
第２配線絶縁膜２４０は、第２基板２１０の上面２１０ａを覆う。
第２基板２１０及び第２配線絶縁膜２４０は、第２半導体チップ２００を構成する。
第２配線絶縁膜２４０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸化物より誘電率が低い低誘電率（ｌｏｗ－ｋ）物質の少なくとも一つを含み得るが、これに制限されるものではない。
【0053】
第２配線絶縁膜２４０内に、第２配線パターン（２４５、２４６）が配置される。
第２配線パターン（２４５、２４６）は、コンタクト２４１を介してそれぞれ第２トランジスタＴＲ２と接続され、第１半導体チップ１００のフローティング拡散領域ＦＤと接続され得る。
第２配線パターン（２４５、２４６）の一部は、第１接続構造体４５０と接続される。
また、第２配線パターン（２４５、２４６）の他の一部は、第２接続構造体５５０と接続される。
ただし、本発明の技術的思想はこれに限定されるものではない。
第２配線パターン（２４５、２４６）、コンタクト２４１、及びビア２４９それぞれは、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びこれらの合金の少なくとも一つを含み得るが、これに制限されるものではない。
第２配線パターン（２４５、２４６）は、コンタクト２４１を介してそれぞれ第２トランジスタＴＲ２と接続され、第１半導体チップ１００のフローティング拡散領域ＦＤと接続され得る。
第２配線パターン（２４５、２４６）の一部は、第１接続構造体４５０と接続される。
また、第２配線パターン（２４５、２４６）の他の一部は、第２接続構造体５５０と接続される。
ただし、本発明の技術的思想はこれに限定されるものではない。
第２配線パターン（２４５、２４６）、コンタクト２４１、及びビア２４９それぞれは、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びこれらの合金の少なくとも一つを含み得るが、これに制限されるものではない。
【0054】
表面絶縁膜１５０は、第１基板１１０の第２面１１０ｂ上に形成される。
表面絶縁膜１５０は、第１基板１１０の第２面１１０ｂに沿って延長される。
一実施形態で、表面絶縁膜１５０の少なくとも一部は、ピクセル分離パターン１２０と接触する。
表面絶縁膜１５０は絶縁物質を含む。
例えば、表面絶縁膜１５０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、アルミニウム酸化物、ハフニウム酸化物、及びこれらの組み合わせの少なくとも一つを含み得るが、これに制限されるものではない。
表面絶縁膜１５０は、反射防止膜として機能して、第１基板１１０に入射される光の反射を防止することによって光電変換層ＰＤの受光率を向上させることができる。
また、表面絶縁膜１５０は、平坦化膜として機能して、後述する第１カラーフィルタ１７０及びマイクロレンズ１８０の高さを均一に形成する。
表面絶縁膜１５０は、第１基板１１０の第２面１１０ｂに沿って延長される。
一実施形態で、表面絶縁膜１５０の少なくとも一部は、ピクセル分離パターン１２０と接触する。
表面絶縁膜１５０は絶縁物質を含む。
例えば、表面絶縁膜１５０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、アルミニウム酸化物、ハフニウム酸化物、及びこれらの組み合わせの少なくとも一つを含み得るが、これに制限されるものではない。
表面絶縁膜１５０は、反射防止膜として機能して、第１基板１１０に入射される光の反射を防止することによって光電変換層ＰＤの受光率を向上させることができる。
また、表面絶縁膜１５０は、平坦化膜として機能して、後述する第１カラーフィルタ１７０及びマイクロレンズ１８０の高さを均一に形成する。
【0055】
第１カラーフィルタ１７０は、受光領域ＡＰＳの表面絶縁膜１５０上に形成される。
一実施形態で、第１カラーフィルタ１７０は、それぞれのピクセル領域ＰＸに対応するように配列される。
例えば、複数の第１カラーフィルタ１７０は、２次元的に（例えば、行列形態で）配列される。
第１カラーフィルタ１７０は、ピクセル領域ＰＸによって多様なカラーフィルタを有する。
例えば、第１カラーフィルタ１７０は、赤色（ｒｅｄ）カラーフィルタ、緑色（ｇｒｅｅｎ）カラーフィルタ、及び青色（ｂｌｕｅ）カラーフィルタを含むベイヤーパターン（ｂａｙｅｒ ｐａｔｔｅｒｎ）で配列される。
しかし、これは例示的なものであり、第１カラーフィルタ１７０は、イエローフィルタ（ｙｅｌｌｏｗ ｆｉｌｔｅｒ）、マゼンタフィルタ（ｍａｇｅｎｔａ ｆｉｌｔｅｒ）及びシアンフィルタ（ｃｙａｎ ｆｉｌｔｅｒ）を含むこともでき、ホワイトフィルタ（ｗｈｉｔｅ ｆｉｌｔｅｒ）をさらに含むこともできる。
一実施形態で、第１カラーフィルタ１７０は、それぞれのピクセル領域ＰＸに対応するように配列される。
例えば、複数の第１カラーフィルタ１７０は、２次元的に（例えば、行列形態で）配列される。
第１カラーフィルタ１７０は、ピクセル領域ＰＸによって多様なカラーフィルタを有する。
例えば、第１カラーフィルタ１７０は、赤色（ｒｅｄ）カラーフィルタ、緑色（ｇｒｅｅｎ）カラーフィルタ、及び青色（ｂｌｕｅ）カラーフィルタを含むベイヤーパターン（ｂａｙｅｒ ｐａｔｔｅｒｎ）で配列される。
しかし、これは例示的なものであり、第１カラーフィルタ１７０は、イエローフィルタ（ｙｅｌｌｏｗ ｆｉｌｔｅｒ）、マゼンタフィルタ（ｍａｇｅｎｔａ ｆｉｌｔｅｒ）及びシアンフィルタ（ｃｙａｎ ｆｉｌｔｅｒ）を含むこともでき、ホワイトフィルタ（ｗｈｉｔｅ ｆｉｌｔｅｒ）をさらに含むこともできる。
【0056】
グリッドパターン１６０は、表面絶縁膜１５０上に形成される。
グリッドパターン１６０は、平面的な観点で、格子状に形成されて複数の第１カラーフィルタ１７０の間に介在する。
グリッドパターン１６０は、シリコン（Ｓｉ）より屈折率が低い低屈折率（ｌｏｗ ｒｅｆｒａｃｔｉｖｅ ｉｎｄｅｘ）物質を含む。
例えば、グリッドパターン１６０は、シリコン酸化物、アルミニウム酸化物、タンタル酸化物、及びこれらの組み合わせの少なくとも一つを含み得るが、これに制限されるものではない。
低屈折率物質を含むグリッドパターン１６０は、イメージセンサに斜めに入射する光を屈折又は反射させることによってイメージセンサの品質を向上される。
グリッドパターン１６０は、平面的な観点で、格子状に形成されて複数の第１カラーフィルタ１７０の間に介在する。
グリッドパターン１６０は、シリコン（Ｓｉ）より屈折率が低い低屈折率（ｌｏｗ ｒｅｆｒａｃｔｉｖｅ ｉｎｄｅｘ）物質を含む。
例えば、グリッドパターン１６０は、シリコン酸化物、アルミニウム酸化物、タンタル酸化物、及びこれらの組み合わせの少なくとも一つを含み得るが、これに制限されるものではない。
低屈折率物質を含むグリッドパターン１６０は、イメージセンサに斜めに入射する光を屈折又は反射させることによってイメージセンサの品質を向上される。
【0057】
一実施形態で、表面絶縁膜１５０及びグリッドパターン１６０上に第１保護膜１６５が形成される。
第１保護膜１６５は、表面絶縁膜１５０と第１カラーフィルタ１７０との間及びグリッドパターン１６０と第１カラーフィルタ１７０との間に介在する。
例えば、第１保護膜１６５は、表面絶縁膜１５０の上面、グリッドパターン１６０の側面及び上面のプロファイルに従って延長される。
第１保護膜１６５は、例えば、アルミニウム酸化物を含むが、これに制限されるものではない。
第１保護膜１６５は、表面絶縁膜１５０及びグリッドパターン１６０の損傷を防止する。
第１保護膜１６５は、表面絶縁膜１５０と第１カラーフィルタ１７０との間及びグリッドパターン１６０と第１カラーフィルタ１７０との間に介在する。
例えば、第１保護膜１６５は、表面絶縁膜１５０の上面、グリッドパターン１６０の側面及び上面のプロファイルに従って延長される。
第１保護膜１６５は、例えば、アルミニウム酸化物を含むが、これに制限されるものではない。
第１保護膜１６５は、表面絶縁膜１５０及びグリッドパターン１６０の損傷を防止する。
【0058】
マイクロレンズ１８０は、第１カラーフィルタ１７０上に形成される。
マイクロレンズ１８０は、それぞれのピクセル領域ＰＸに対応するように配列される。
例えば、マイクロレンズ１８０は、平面で２次元的に（例えば、行列形態で）配列される。
マイクロレンズ１８０は、膨らんだ形状を有し、所定の曲率半径を有する。
そのため、マイクロレンズ１８０は、光電変換層ＰＤに入射される光を集光される。
マイクロレンズ１８０は、例えば、光透過性樹脂を含むが、これに制限されるものではない。
マイクロレンズ１８０は、それぞれのピクセル領域ＰＸに対応するように配列される。
例えば、マイクロレンズ１８０は、平面で２次元的に（例えば、行列形態で）配列される。
マイクロレンズ１８０は、膨らんだ形状を有し、所定の曲率半径を有する。
そのため、マイクロレンズ１８０は、光電変換層ＰＤに入射される光を集光される。
マイクロレンズ１８０は、例えば、光透過性樹脂を含むが、これに制限されるものではない。
【0059】
一実施形態で、マイクロレンズ１８０上に第２保護膜１８５が形成される。
第２保護膜１８５は、マイクロレンズ１８０の表面に沿って延長される。
第２保護膜１８５は、例えば、無機物酸化膜を含む。
例えば、第２保護膜１８５は、シリコン酸化物、チタン酸化物、ジルコニウム酸化物、ハフニウム酸化物、及びこれらの組み合わせの少なくとも一つを含み得るが、これに制限されるものではない。
一実施形態で、第２保護膜１８５は、低温酸化物（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ：ＬＴＯ）を含む。
第２保護膜１８５は、外部からマイクロレンズ１８０を保護する。
例えば、第２保護膜１８５は、無機物酸化膜を含むことによって、有機物質を含むマイクロレンズ１８０を保護する。
また、第２保護膜１８５は、マイクロレンズ１８０の集光能力を向上される。
例えば、第２保護膜１８５は、マイクロレンズ１８０の間の空間を埋めることによって、マイクロレンズ１８０の間の空間に到達する入射光の反射、屈折、散乱などを減少される。
第２保護膜１８５は、マイクロレンズ１８０の表面に沿って延長される。
第２保護膜１８５は、例えば、無機物酸化膜を含む。
例えば、第２保護膜１８５は、シリコン酸化物、チタン酸化物、ジルコニウム酸化物、ハフニウム酸化物、及びこれらの組み合わせの少なくとも一つを含み得るが、これに制限されるものではない。
一実施形態で、第２保護膜１８５は、低温酸化物（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ：ＬＴＯ）を含む。
第２保護膜１８５は、外部からマイクロレンズ１８０を保護する。
例えば、第２保護膜１８５は、無機物酸化膜を含むことによって、有機物質を含むマイクロレンズ１８０を保護する。
また、第２保護膜１８５は、マイクロレンズ１８０の集光能力を向上される。
例えば、第２保護膜１８５は、マイクロレンズ１８０の間の空間を埋めることによって、マイクロレンズ１８０の間の空間に到達する入射光の反射、屈折、散乱などを減少される。
【0060】
一実施形態によるイメージセンサは、第１接続構造体４５０及び第２接続構造体５５０をさらに含む。
第１接続構造体４５０は、遮光領域ＯＢ内に形成される。
第１接続構造体４５０は、遮光領域ＯＢの表面絶縁膜１５０上に形成される。
第１接続構造体４５０は、ピクセル分離パターン１２０と接触する。
例えば、遮光領域ＯＢの第１基板１１０及び表面絶縁膜１５０内に、ピクセル分離パターン１２０を露出させる第１トレンチが形成される。
第１接続構造体４５０は、第１トレンチ内に形成されて遮光領域ＯＢ内のピクセル分離パターン１２０と接触する。
第１接続構造体４５０は、第１トレンチの側面及び底面のプロファイルに従って延長される。
第１接続構造体４５０は、第１分離パターン１２０と電気的に接続される。
例えば、第１接続構造体４５０は、第１分離パターン１２０と電気的に接続される。
第１接続構造体４５０は、例えば、順に積層されるチタン（Ｔｉ）膜、チタン窒化物（ＴｉＮ）膜、及びタングステン（Ｗ）膜を含む。
第１接続構造体４５０は、遮光領域ＯＢ内に形成される。
第１接続構造体４５０は、遮光領域ＯＢの表面絶縁膜１５０上に形成される。
第１接続構造体４５０は、ピクセル分離パターン１２０と接触する。
例えば、遮光領域ＯＢの第１基板１１０及び表面絶縁膜１５０内に、ピクセル分離パターン１２０を露出させる第１トレンチが形成される。
第１接続構造体４５０は、第１トレンチ内に形成されて遮光領域ＯＢ内のピクセル分離パターン１２０と接触する。
第１接続構造体４５０は、第１トレンチの側面及び底面のプロファイルに従って延長される。
第１接続構造体４５０は、第１分離パターン１２０と電気的に接続される。
例えば、第１接続構造体４５０は、第１分離パターン１２０と電気的に接続される。
第１接続構造体４５０は、例えば、順に積層されるチタン（Ｔｉ）膜、チタン窒化物（ＴｉＮ）膜、及びタングステン（Ｗ）膜を含む。
【0061】
一実施形態で、第１接続構造体４５０上に、第１トレンチを埋める第１パッドパターン４５５が形成される。
第１パッドパターン４５５は例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）及びこれらの合金の少なくとも一つを含み得るが、これに制限されるものではない。
一実施形態で、第１保護膜１６５は、第１接続構造体４５０及び第１パッドパターン４５５を覆う。
例えば、第１保護膜１６５は、第１接続構造体４５０及び第１パッドパターン４５５のプロファイルに従って延長される。
第１パッドパターン４５５は例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）及びこれらの合金の少なくとも一つを含み得るが、これに制限されるものではない。
一実施形態で、第１保護膜１６５は、第１接続構造体４５０及び第１パッドパターン４５５を覆う。
例えば、第１保護膜１６５は、第１接続構造体４５０及び第１パッドパターン４５５のプロファイルに従って延長される。
【0062】
一実施形態で、第１接続構造体４５０上に第２カラーフィルタ１７０Ｃが形成される。
例えば、第２カラーフィルタ１７０Ｃは、遮光領域ＯＢ内の第１保護膜１６５の一部を覆うように形成される。
第２カラーフィルタ１７０Ｃは、例えば、青色（ｂｌｕｅ）カラーフィルタを含むが、これに制限されるものではない。
一実施形態で、第２カラーフィルタ１７０Ｃ上に第３保護膜４８０が形成される。
一実施形態で、第２保護膜１８５は、第３保護膜４８０の表面に沿って延長される。
第３保護膜４８０は、例えば、光透過性樹脂を含むが、これに制限されるものではない。
一実施形態で、第３保護膜４８０は、マイクロレンズ１８０と同じ物質を含み得る。
例えば、第２カラーフィルタ１７０Ｃは、遮光領域ＯＢ内の第１保護膜１６５の一部を覆うように形成される。
第２カラーフィルタ１７０Ｃは、例えば、青色（ｂｌｕｅ）カラーフィルタを含むが、これに制限されるものではない。
一実施形態で、第２カラーフィルタ１７０Ｃ上に第３保護膜４８０が形成される。
一実施形態で、第２保護膜１８５は、第３保護膜４８０の表面に沿って延長される。
第３保護膜４８０は、例えば、光透過性樹脂を含むが、これに制限されるものではない。
一実施形態で、第３保護膜４８０は、マイクロレンズ１８０と同じ物質を含み得る。
【0063】
第２接続構造体５５０は、パッド領域ＰＲに形成される。
第２接続構造体５５０は、パッド領域ＰＲの表面絶縁膜１５０上に形成される。
第２接続構造体５５０は、外部装置などと電気的に接続される。
例えば、パッド領域ＰＲの第１半導体チップ１００及び第２半導体チップ２００内に、第２配線パターン２４３を露出させる第２トレンチが形成される。
第２接続構造体５５０は、第２トレンチ内に形成されて第２配線パターン２４３と接触する。
また、パッド領域ＰＲの第１基板１１０内に、第３トレンチが形成される。
第２接続構造体５５０は、第３トレンチ内に形成されて露出される。
一実施形態で、第２接続構造体５５０は、第２トレンチ及び第３トレンチの側面及び底面のプロファイルに従って延長される。
一実施形態で、第２接続構造体５５０上に、第２トレンチを埋める充填絶縁膜５６０が形成される。
充填絶縁膜５６０は、例えば、シリコン酸化物、アルミニウム酸化物、タンタル酸化物、及びこれらの組み合わせの少なくとも一つを含み得るが、これに制限されるものではない。
第２接続構造体５５０は、パッド領域ＰＲの表面絶縁膜１５０上に形成される。
第２接続構造体５５０は、外部装置などと電気的に接続される。
例えば、パッド領域ＰＲの第１半導体チップ１００及び第２半導体チップ２００内に、第２配線パターン２４３を露出させる第２トレンチが形成される。
第２接続構造体５５０は、第２トレンチ内に形成されて第２配線パターン２４３と接触する。
また、パッド領域ＰＲの第１基板１１０内に、第３トレンチが形成される。
第２接続構造体５５０は、第３トレンチ内に形成されて露出される。
一実施形態で、第２接続構造体５５０は、第２トレンチ及び第３トレンチの側面及び底面のプロファイルに従って延長される。
一実施形態で、第２接続構造体５５０上に、第２トレンチを埋める充填絶縁膜５６０が形成される。
充填絶縁膜５６０は、例えば、シリコン酸化物、アルミニウム酸化物、タンタル酸化物、及びこれらの組み合わせの少なくとも一つを含み得るが、これに制限されるものではない。
【0064】
一実施形態で、第２接続構造体５５０上に、第３トレンチを埋める第２パッドパターン５５５が形成される。
第２パッドパターン５５５は、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びこれらの合金の少なくとも一つを含み得るが、これに制限されるものではない。
第２接続構造体５５０は、第２トレンチ内に順に積層されるチタン（Ｔｉ）膜、チタン窒化物（ＴｉＮ）膜、及びタングステン（Ｗ）膜を含む。
第２パッドパターン５５５は、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びこれらの合金の少なくとも一つを含み得るが、これに制限されるものではない。
第２接続構造体５５０は、第２トレンチ内に順に積層されるチタン（Ｔｉ）膜、チタン窒化物（ＴｉＮ）膜、及びタングステン（Ｗ）膜を含む。
【0065】
一実施形態で、第２保護膜１８５及び第３保護膜５８０は、第２パッドパターン５５５を露出される。
例えば、第２保護膜１８５及び第３保護膜５８０内に、第２パッドパターン５５５を露出させる露出開口ＥＲが形成される。
そのため、第２パッドパターン５５５は、外部装置などと接続され、本発明の実施形態によるイメージセンサと外部装置の間の電気的信号を送受信するように構成され得る。
例えば、第２保護膜１８５及び第３保護膜５８０内に、第２パッドパターン５５５を露出させる露出開口ＥＲが形成される。
そのため、第２パッドパターン５５５は、外部装置などと接続され、本発明の実施形態によるイメージセンサと外部装置の間の電気的信号を送受信するように構成され得る。
【0066】
図６は、本発明の実施形態によるイメージセンサの単位ピクセル領域を概略的に示すレイアウト図であり、図７は、図６のＤ－Ｄ’線に沿って切断した断面図であり、図８ａは図６のＥ－Ｅ’線に沿って切断した断面図である。
以下では、図６～図８ａを参照して、本発明の実施形態によるイメージセンサについてより詳しく説明する。
以下では、図６～図８ａを参照して、本発明の実施形態によるイメージセンサについてより詳しく説明する。
【0067】
図６～図８ａを参照すると、第１基板１１０内で、素子分離パターン１０５は、活性領域ＡＣＴを定義する。
説明の便宜上、表面絶縁膜１５０、グリッドパターン１６０、第１保護膜１６５、第１カラーフィルタ１７０、マイクロレンズ１８０、及び第２保護膜１８５については説明を省略する。
平面的な観点で、活性領域ＡＣＴは、第２方向ＤＲ２に延長されるライン形状を有する。
しかし、活性領域ＡＣＴの形状は、図６に示す形状に限定されるものではなく、多様に変更され得る。
説明の便宜上、表面絶縁膜１５０、グリッドパターン１６０、第１保護膜１６５、第１カラーフィルタ１７０、マイクロレンズ１８０、及び第２保護膜１８５については説明を省略する。
平面的な観点で、活性領域ＡＣＴは、第２方向ＤＲ２に延長されるライン形状を有する。
しかし、活性領域ＡＣＴの形状は、図６に示す形状に限定されるものではなく、多様に変更され得る。
【0068】
図３及び図６を参照すると、活性領域ＡＣＴ上に、第１及び第２フローティング拡散領域（ＦＤ１、ＦＤ２）、第１～第８転送トランジスタ（ＴＸ１～ＴＸ８）及び選択トランジスタＡＸ、リセットトランジスタＲＸ、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）及びデュアル変換トランジスタＤＣＸが提供される。
第１～第８転送トランジスタ（ＴＸ１～ＴＸ８）は、第１～第８転送ゲート（ＴＧ１～ＴＧ８）を含み、選択トランジスタＡＸは、選択ゲートＳＥＬを含み、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）は、第１～第３ソースフォロワゲート（ＳＦ１、ＳＦ２、ＳＦ３）を含み、デュアル変換トランジスタＤＣＸは、デュアル変換ゲートＤＣＧを含む。
ただし、ピクセル領域ＰＸに含まれるトランジスタの配置及び個数は、図３及び図６に示す場合に制限されるものではない。
第１～第８転送トランジスタ（ＴＸ１～ＴＸ８）は、第１～第８転送ゲート（ＴＧ１～ＴＧ８）を含み、選択トランジスタＡＸは、選択ゲートＳＥＬを含み、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）は、第１～第３ソースフォロワゲート（ＳＦ１、ＳＦ２、ＳＦ３）を含み、デュアル変換トランジスタＤＣＸは、デュアル変換ゲートＤＣＧを含む。
ただし、ピクセル領域ＰＸに含まれるトランジスタの配置及び個数は、図３及び図６に示す場合に制限されるものではない。
【0069】
図６において、第１～第８転送ゲート（ＴＧ１～ＴＧ８）の一側に第１フローティング拡散領域ＦＤ１が提供される。
第１～第８転送ゲート（ＴＧ１～ＴＧ８）それぞれと第１フローティング拡散領域ＦＤ１は、第２方向ＤＲ２に向かい合うように配置される。
第１フローティング拡散領域ＦＤ１は、第１基板１１０と反対の導電型を有する。
例えば、第１フローティング拡散領域ＦＤ１内には、ｎ型不純物がドープされる。
ただし、本発明の技術的思想はこれに制限されるものではない。
第１～第８転送ゲート（ＴＧ１～ＴＧ８）それぞれと第１フローティング拡散領域ＦＤ１は、第２方向ＤＲ２に向かい合うように配置される。
第１フローティング拡散領域ＦＤ１は、第１基板１１０と反対の導電型を有する。
例えば、第１フローティング拡散領域ＦＤ１内には、ｎ型不純物がドープされる。
ただし、本発明の技術的思想はこれに制限されるものではない。
【0070】
図３及び図６を参照すると、第１～第３ピクセル領域（ＰＸ１、ＰＸ２、ＰＸ３）それぞれは、第１～第３転送トランジスタ（ＴＸ１、ＴＸ２、ＴＸ３）、第１フローティング拡散領域ＦＤ１、及び第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）を含む。
図６及び図７を参照すると、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）は、活性領域ＡＣＴ内で一つのソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）を共有する。
共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、隣接した複数のピクセル領域ＰＸの間に配置される。
平面的な観点で、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）の共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、第１基板１１０内で放射状に形成された活性領域ＡＣＴにより互いに接続される。
一方、共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、素子分離パターン１０５により第４ピクセル領域ＰＸ４とは電気的に接続されなくてもよい。
ただし、本発明の技術的思想はこれに制限されるものではない。
図６及び図７を参照すると、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）は、活性領域ＡＣＴ内で一つのソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）を共有する。
共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、隣接した複数のピクセル領域ＰＸの間に配置される。
平面的な観点で、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）の共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、第１基板１１０内で放射状に形成された活性領域ＡＣＴにより互いに接続される。
一方、共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、素子分離パターン１０５により第４ピクセル領域ＰＸ４とは電気的に接続されなくてもよい。
ただし、本発明の技術的思想はこれに制限されるものではない。
【0071】
一実施形態で、ピクセル分離パターン１２０は、ピクセル領域ＰＸを定義する。
例えば、ピクセル分離パターン１２０は、ピクセル領域ＰＸの間に提供される。
平面的な観点で、ピクセル分離パターン１２０は、格子構造を有する。
平面的な観点で、ピクセル分離パターン１２０は、それぞれのピクセル領域ＰＸを完全に囲む。
ピクセル分離パターン１２０は、第１方向ＤＲ１及び第２方向ＤＲ２に延長される格子構造である。
ピクセル分離パターン１２０は、第１基板１１０を、第１基板１１０の第１面及び第２面（１１０ａ、１１０ｂ）と垂直な第３方向ＤＲ３に貫通する。
例えば、ピクセル分離パターン１２０は、ピクセル領域ＰＸの間に提供される。
平面的な観点で、ピクセル分離パターン１２０は、格子構造を有する。
平面的な観点で、ピクセル分離パターン１２０は、それぞれのピクセル領域ＰＸを完全に囲む。
ピクセル分離パターン１２０は、第１方向ＤＲ１及び第２方向ＤＲ２に延長される格子構造である。
ピクセル分離パターン１２０は、第１基板１１０を、第１基板１１０の第１面及び第２面（１１０ａ、１１０ｂ）と垂直な第３方向ＤＲ３に貫通する。
【0072】
ただし、図６及び図７を参照すると、共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、複数のピクセル領域ＰＸの間のピクセル分離パターン１２０と第３方向ＤＲ３にオーバーラップしない。
これは、共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）が形成される領域のピクセル分離パターン１２０を除去することに起因する構造である。
共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、ピクセル分離パターン１２０が除去された領域で活性領域ＡＣＴによりマージ（ｍｅｒｇｅ）される。
これは、共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）が形成される領域のピクセル分離パターン１２０を除去することに起因する構造である。
共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、ピクセル分離パターン１２０が除去された領域で活性領域ＡＣＴによりマージ（ｍｅｒｇｅ）される。
【0073】
図７を参照すると、一実施形態で、ピクセル分離パターン１２０は、ライナ膜１２０Ｌ、第１導電層１２０Ｆ、及びキャッピング膜１２０Ｃを含む。
ライナ膜１２０Ｌは、ピクセル分離トレンチｔ１の側壁及び底面に沿って配置される。
第１導電層１２０Ｆは、ライナ膜１２０Ｌ上に配置される。
キャッピング膜１２０Ｃは、第１導電層１２０Ｆ上に配置される。
ライナ膜１２０Ｌは、ピクセル分離トレンチｔ１の側壁及び底面に沿って配置される。
第１導電層１２０Ｆは、ライナ膜１２０Ｌ上に配置される。
キャッピング膜１２０Ｃは、第１導電層１２０Ｆ上に配置される。
【0074】
ライナ膜１２０Ｌは、シリコン酸化物、アルミニウム酸化物、タンタル酸化物、及びこれらの組み合わせの少なくとも一つを含み得るが、これに制限されるものではない。
第１導電層１２０Ｆは、導電物質を含む。
第１導電層１２０Ｆは、ポリシリコン（ｐｏｌｙ Ｓｉ）を含み得るが、これに制限されるものではない。
キャッピング膜１２０Ｃは、絶縁物質を含む。
キャッピング膜１２０Ｃは、シリコン系絶縁物質及び高誘電物質を含み得る。
第１導電層１２０Ｆは、導電物質を含む。
第１導電層１２０Ｆは、ポリシリコン（ｐｏｌｙ Ｓｉ）を含み得るが、これに制限されるものではない。
キャッピング膜１２０Ｃは、絶縁物質を含む。
キャッピング膜１２０Ｃは、シリコン系絶縁物質及び高誘電物質を含み得る。
【0075】
一実施形態で、イメージセンサは、それぞれのピクセル領域ＰＸのトランジスタのゲートと接続されるゲートコンタクト１４１及びそれぞれのトランジスタのソース／ドレイン領域と接続されるソース／ドレインコンタクト（１４２、１４３）を含む。
ゲートコンタクト１４１及びソース／ドレインコンタクト（１４２、１４３）は、前述した上板に配置される。
ゲートコンタクト１４１及びソース／ドレインコンタクト（１４２、１４３）は、前述した上板に配置される。
【0076】
図６及び図７を参照すると、第１ソースフォロワトランジスタＳＸ１のソース／ドレイン領域Ｓ／Ｄは、第１配線構造体ＩＳ１の第１配線パターン１４５と第１ソース／ドレインコンタクト１４２ａを介して接続される。
第２ソースフォロワトランジスタＳＸ２のソース／ドレイン領域Ｓ／Ｄは、第１配線構造体ＩＳ１の第１配線パターン１４５と第２ソース／ドレインコンタクト１４２ｂを介して接続される。
共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、第１配線構造体ＩＳ１の第１配線パターン１４５と一つの共有ソース／ドレインコンタクト１４３を介して接続される。
この場合、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）それぞれの一側には非共有ソース／ドレイン領域Ｓ／Ｄが配置され、それぞれの他側には共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）が配置される。
第２ソースフォロワトランジスタＳＸ２のソース／ドレイン領域Ｓ／Ｄは、第１配線構造体ＩＳ１の第１配線パターン１４５と第２ソース／ドレインコンタクト１４２ｂを介して接続される。
共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、第１配線構造体ＩＳ１の第１配線パターン１４５と一つの共有ソース／ドレインコンタクト１４３を介して接続される。
この場合、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）それぞれの一側には非共有ソース／ドレイン領域Ｓ／Ｄが配置され、それぞれの他側には共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）が配置される。
【0077】
一実施形態によれば、複数のトランジスタを含むイメージセンサにおいて、トランジスタのソース領域とドレイン領域の内の一つは、トランジスタの間に互いに共有される。
結果、ソース領域又はドレイン領域と接続されるコンタクトの個数を減らすことができ、トランジスタの面積を確保し、かつ性能が向上したイメージセンサを提供することができる。
結果、ソース領域又はドレイン領域と接続されるコンタクトの個数を減らすことができ、トランジスタの面積を確保し、かつ性能が向上したイメージセンサを提供することができる。
【0078】
図６を参照すると、平面的な観点で、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）それぞれのゲートコンタクト（１４１ａ、１４１ｂ、１４１ｃ）は、四角形形状を有する。
しかし、実施形態はこれに制限されず、ゲートコンタクトはこれと異なる形状、例えば三角形形状をなすことができる。
また、第１ソースフォロワトランジスタＳＸ１のゲートコンタクト１４１ａと共有ソース／ドレインコンタクト１４３の間の距離は、第２ソースフォロワトランジスタＳＸ２のゲートコンタクト１４１ｂと共有ソース／ドレインコンタクト１４３との間の距離及び第３ソースフォロワトランジスタＳＸ３のゲートコンタクト１４１ｃと共有ソース／ドレインコンタクト１４３との間の距離と同一である。
しかし、実施形態はこれに制限されず、ゲートコンタクトはこれと異なる形状、例えば三角形形状をなすことができる。
また、第１ソースフォロワトランジスタＳＸ１のゲートコンタクト１４１ａと共有ソース／ドレインコンタクト１４３の間の距離は、第２ソースフォロワトランジスタＳＸ２のゲートコンタクト１４１ｂと共有ソース／ドレインコンタクト１４３との間の距離及び第３ソースフォロワトランジスタＳＸ３のゲートコンタクト１４１ｃと共有ソース／ドレインコンタクト１４３との間の距離と同一である。
【0079】
ただし、本発明の技術的思想はこれに制限されるものではなく、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）のそれぞれのゲートコンタクト（１４１ａ、１４１ｂ、１４１ｃ）と共有ソース／ドレインコンタクト１４３の間の距離は、互いに異なる。
また、平面的な観点で、活性領域ＡＣＴの内の第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）それぞれの非共有ソース／ドレイン領域Ｓ／Ｄが形成された領域の幅は、活性領域ＡＣＴの内の共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）と接続される領域の幅と異なる。
また、平面的な観点で、活性領域ＡＣＴの内の第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）それぞれの非共有ソース／ドレイン領域Ｓ／Ｄが形成された領域の幅は、活性領域ＡＣＴの内の共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）と接続される領域の幅と異なる。
【0080】
例えば、図６を参照すると、活性領域ＡＣＴの内の第１ソースフォロワトランジスタＳＸ１の共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）が形成された領域の幅Ｗ１は、活性領域ＡＣＴの内の非共有ソース／ドレイン領域Ｓ／Ｄと接続される領域の幅Ｗ２より大きい。
この場合、それぞれのソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）において、非共有ソース／ドレイン領域Ｓ／Ｄと共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、非対称に形成される。
ただし、本発明の技術的思想はこれに制限されるものではない。
この場合、それぞれのソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）において、非共有ソース／ドレイン領域Ｓ／Ｄと共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、非対称に形成される。
ただし、本発明の技術的思想はこれに制限されるものではない。
【0081】
図６及び図８ａを参照すると、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）は、第１配線構造体ＩＳ１を介して第１フローティング拡散領域ＦＤ１と接続される。
第１ピクセル領域ＰＸ１に配置された第１フローティング拡散領域ＦＤ１と、第２ピクセル領域ＰＸ２に配置された第１フローティング拡散領域ＦＤ１、及び第３ピクセル領域ＰＸ３に配置された第１フローティング拡散領域ＦＤ１は、第１配線構造体ＩＳ１を介して互いに電気的に接続される。
第１ピクセル領域ＰＸ１の第１フローティング拡散領域ＦＤ１と第１ソースフォロワトランジスタＳＸ１は、それぞれのコンタクト（１４４、１４１ａ）を介して第１配線パターン１４５と互いに電気的に接続される。
第１ピクセル領域ＰＸ１に配置された第１フローティング拡散領域ＦＤ１と、第２ピクセル領域ＰＸ２に配置された第１フローティング拡散領域ＦＤ１、及び第３ピクセル領域ＰＸ３に配置された第１フローティング拡散領域ＦＤ１は、第１配線構造体ＩＳ１を介して互いに電気的に接続される。
第１ピクセル領域ＰＸ１の第１フローティング拡散領域ＦＤ１と第１ソースフォロワトランジスタＳＸ１は、それぞれのコンタクト（１４４、１４１ａ）を介して第１配線パターン１４５と互いに電気的に接続される。
【0082】
第１ピクセル領域ＰＸ１の第１ソースフォロワトランジスタＳＸ１と第２ピクセル領域ＰＸ２の第２ソースフォロワトランジスタＳＸ２はそれぞれのゲートコンタクト（１４１ａ、１４１ｂ）を介して第１配線パターン１４５と互いに電気的に接続される。
第２ピクセル領域ＰＸ２の第１フローティング拡散領域ＦＤ１と第２ソースフォロワトランジスタＳＸ２は、それぞれのコンタクト（１４４、１４１ｂ）を介して第１配線パターン１４５と互いに電気的に接続される。
第２ピクセル領域ＰＸ２の第１フローティング拡散領域ＦＤ１と第４ピクセル領域ＰＸ４の第１フローティング拡散領域ＦＤ１は、第１配線構造体ＩＳ１を介して互いに電気的に接続される。
第２ピクセル領域ＰＸ２の第１フローティング拡散領域ＦＤ１と第２ソースフォロワトランジスタＳＸ２は、それぞれのコンタクト（１４４、１４１ｂ）を介して第１配線パターン１４５と互いに電気的に接続される。
第２ピクセル領域ＰＸ２の第１フローティング拡散領域ＦＤ１と第４ピクセル領域ＰＸ４の第１フローティング拡散領域ＦＤ１は、第１配線構造体ＩＳ１を介して互いに電気的に接続される。
【0083】
第１ソースフォロワトランジスタＳＸ１のソース／ドレイン領域Ｓ／Ｄ、第２ソースフォロワトランジスタＳＸ２のソース／ドレイン領域Ｓ／Ｄ、及び第３ソースフォロワトランジスタＳＸ３のソース／ドレイン領域Ｓ／Ｄは、第１配線構造体ＩＳ１を介して互いに電気的に接続される。
この場合、それぞれのソース／ドレイン領域Ｓ／Ｄは、第１配線構造体ＩＳ１の内の第１配線パターン１４５と他の層に位置した配線パターンによって電気的に接続される。
ただし、本発明の技術的思想はこれに制限されるものではない。
この場合、それぞれのソース／ドレイン領域Ｓ／Ｄは、第１配線構造体ＩＳ１の内の第１配線パターン１４５と他の層に位置した配線パターンによって電気的に接続される。
ただし、本発明の技術的思想はこれに制限されるものではない。
【0084】
リセットトランジスタＲＸと共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、共有ソース／ドレインコンタクト１４３及び第１配線構造体ＩＳ１を介して互いに電気的に接続される。
この場合、リセットトランジスタＲＸのドレイン領域と共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、活性領域ＡＣＴを介して互いに接続される。
第２フローティング拡散領域ＦＤ２は、リセットトランジスタＲＸとデュアル変換トランジスタＤＣＸとの間に配置されてこれらと電気的に接続される。
第２フローティング拡散領域ＦＤ２は、前述した合成静電容量の調節のために第１キャパシタＣ１と接続される。
この場合、第２フローティング拡散領域ＦＤ２は、デュアル変換トランジスタＤＣＸ、リセットトランジスタＲＸ、及び第１キャパシタＣ１と活性領域ＡＣＴを介して接続される。
ただし、本発明の技術的思想はこれに制限されるものではない。
この場合、リセットトランジスタＲＸのドレイン領域と共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、活性領域ＡＣＴを介して互いに接続される。
第２フローティング拡散領域ＦＤ２は、リセットトランジスタＲＸとデュアル変換トランジスタＤＣＸとの間に配置されてこれらと電気的に接続される。
第２フローティング拡散領域ＦＤ２は、前述した合成静電容量の調節のために第１キャパシタＣ１と接続される。
この場合、第２フローティング拡散領域ＦＤ２は、デュアル変換トランジスタＤＣＸ、リセットトランジスタＲＸ、及び第１キャパシタＣ１と活性領域ＡＣＴを介して接続される。
ただし、本発明の技術的思想はこれに制限されるものではない。
【0085】
一実施形態で、第１ソースフォロワトランジスタＳＸ１のソース／ドレイン領域Ｓ／Ｄ、第２ソースフォロワトランジスタＳＸ２のソース／ドレイン領域Ｓ／Ｄ、及び第３ソースフォロワトランジスタＳＸ３のソース／ドレイン領域Ｓ／Ｄそれぞれは、ソース領域であり、共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）は、ドレイン領域である。
ただし、本発明の技術的思想はこれに制限されるものではなく、第１ソースフォロワトランジスタＳＸ１のソース／ドレイン領域Ｓ／Ｄ、第２ソースフォロワトランジスタＳＸ２のソース／ドレイン領域Ｓ／Ｄ、及び第３ソースフォロワトランジスタＳＸ３のソース／ドレイン領域Ｓ／Ｄそれぞれは、ドレイン領域であり、共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）がソース領域であり得る。
ただし、本発明の技術的思想はこれに制限されるものではなく、第１ソースフォロワトランジスタＳＸ１のソース／ドレイン領域Ｓ／Ｄ、第２ソースフォロワトランジスタＳＸ２のソース／ドレイン領域Ｓ／Ｄ、及び第３ソースフォロワトランジスタＳＸ３のソース／ドレイン領域Ｓ／Ｄそれぞれは、ドレイン領域であり、共有ソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）がソース領域であり得る。
【0086】
図８ｂは、本発明の実施形態によるイメージセンサを示す図であり、図６のＥ－Ｅ’線に沿って切断した断面図である。
説明の便宜上、図１～図８ａを用いて説明した内容と異なる点を中心に説明する。
図８ｂを参照すると、ピクセル分離パターン１２０ａは、基板１１０の第２面１１０ｂを貫通して、第１面１１０ａとは離隔する。
このようなピクセル分離パターン１２０ａは、ＢＤＴＩ（ｂａｃｋｓｉｄｅ ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）である。
説明の便宜上、図１～図８ａを用いて説明した内容と異なる点を中心に説明する。
図８ｂを参照すると、ピクセル分離パターン１２０ａは、基板１１０の第２面１１０ｂを貫通して、第１面１１０ａとは離隔する。
このようなピクセル分離パターン１２０ａは、ＢＤＴＩ（ｂａｃｋｓｉｄｅ ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）である。
【0087】
ピクセル分離パターン１２０ａは、第１絶縁層１２０ａ１、第２絶縁層１２０ａ２、及び第３絶縁層１２０ａ３を含む。
第１絶縁層１２０ａ１は、第１基板１１０の第２面１１０ｂ、例えば、光電変換層ＰＤに光が入射する面上にコンフォーマルに形成される。
第１絶縁層１２０ａ１は、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリコン酸化物（ＨｆｘＳｉｙＯｚ）層、チタン酸化物（ＴｉＯ２）、ジルコニウム酸化物（ＺｒＯ２）、マグネシウム酸化物（ＭｇＯ）、タンタル酸化物（Ｔａ２Ｏ５）、スカンジウム酸化物（Ｓｃ２Ｏ３）、ルテニウム酸化物（Ｌｕ２Ｏ３）、イットリウム酸化物（Ｙ２Ｏ３）、ランタン酸化物（Ｌａ２Ｏ３）のような高誘電率（ｈｉｇｈ－ｋ）を有する金属酸化物を含み得る。
第１絶縁層１２０ａ１は、第１基板１１０の第２面１１０ｂ、例えば、光電変換層ＰＤに光が入射する面上にコンフォーマルに形成される。
第１絶縁層１２０ａ１は、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリコン酸化物（ＨｆｘＳｉｙＯｚ）層、チタン酸化物（ＴｉＯ２）、ジルコニウム酸化物（ＺｒＯ２）、マグネシウム酸化物（ＭｇＯ）、タンタル酸化物（Ｔａ２Ｏ５）、スカンジウム酸化物（Ｓｃ２Ｏ３）、ルテニウム酸化物（Ｌｕ２Ｏ３）、イットリウム酸化物（Ｙ２Ｏ３）、ランタン酸化物（Ｌａ２Ｏ３）のような高誘電率（ｈｉｇｈ－ｋ）を有する金属酸化物を含み得る。
【0088】
第２絶縁層１２０ａ２は、第１絶縁層１２０ａ１の上面及び側面、及びピクセル分離トレンチｔ１ａの側壁及び底面に沿ってコンフォーマルに形成される。
ピクセル分離トレンチｔ１ａは、第１基板１１０の第２面１１０ｂから光電変換層ＰＤの間に延長されて光電変換層ＰＤを定義（ｄｅｆｉｎｅ）する。
例えば、第２絶縁層１２０ａ２は、アルミニウム酸化物（Ａｌ２Ｏ３）のような電子が豊富な（ｅｌｅｃｔｒｏｎ－ｒｉｃｈ）金属酸化物を含む。
第１及び第２絶縁層（１２０ａ１、１２０ａ２）は、固定電荷膜である。
この場合、暗電流（ｄａｒｋ ｃｕｒｒｅｎｔ）、ダークレベル欠陥、白点（ｗｈｉｔｅ ｓｐｏｔ）欠陥などが防止されて光電変換層ＰＤの光電変換特性が向上することができる。
また、第１絶縁層１２０ａ１は、反射防止層であり得る。
この場合、第１絶縁層１２０ａ１により光電変換層ＰＤに入射する光が第１基板１１０の表面から反射することが防止されることができる。
ピクセル分離トレンチｔ１ａは、第１基板１１０の第２面１１０ｂから光電変換層ＰＤの間に延長されて光電変換層ＰＤを定義（ｄｅｆｉｎｅ）する。
例えば、第２絶縁層１２０ａ２は、アルミニウム酸化物（Ａｌ２Ｏ３）のような電子が豊富な（ｅｌｅｃｔｒｏｎ－ｒｉｃｈ）金属酸化物を含む。
第１及び第２絶縁層（１２０ａ１、１２０ａ２）は、固定電荷膜である。
この場合、暗電流（ｄａｒｋ ｃｕｒｒｅｎｔ）、ダークレベル欠陥、白点（ｗｈｉｔｅ ｓｐｏｔ）欠陥などが防止されて光電変換層ＰＤの光電変換特性が向上することができる。
また、第１絶縁層１２０ａ１は、反射防止層であり得る。
この場合、第１絶縁層１２０ａ１により光電変換層ＰＤに入射する光が第１基板１１０の表面から反射することが防止されることができる。
【0089】
第３絶縁層１２０ａ３は、第２絶縁層１２０ａ２上に形成され、ピクセル分離トレンチｔ１ａを埋める。
第３絶縁層１２０ａ３は、第１及び第２絶縁層（１２０ａ１、１２０ａ２）より厚い。
第３絶縁層１２０ａ３は、シリコン酸化物（ＳｉＯ２）のような絶縁物質を含む。
第３絶縁層１２０ａ３は、第１及び第２絶縁層（１２０ａ１、１２０ａ２）より低い誘電率及び優れたフィリング特性を有する。
第３絶縁層１２０ａ３上に第１カラーフィルタ１７０及びマイクロレンズ１８０が形成される。
第３絶縁層１２０ａ３は、第１及び第２絶縁層（１２０ａ１、１２０ａ２）より厚い。
第３絶縁層１２０ａ３は、シリコン酸化物（ＳｉＯ２）のような絶縁物質を含む。
第３絶縁層１２０ａ３は、第１及び第２絶縁層（１２０ａ１、１２０ａ２）より低い誘電率及び優れたフィリング特性を有する。
第３絶縁層１２０ａ３上に第１カラーフィルタ１７０及びマイクロレンズ１８０が形成される。
【0090】
図９は、本発明の他の実施形態によるイメージセンサの例示的な概略構成を示すブロック図であり、図１０は、本発明の他の実施形態によるイメージセンサの単位ピクセル領域を概略的に示すレイアウト図であり、図１１は、図１０のＦ－Ｆ’線に沿って切断した断面図であり、図１２は、図１０のＧ－Ｇ’線に沿って切断した断面図である。
説明の便宜上図１～図８を用いて説明した内容と異なる点を中心に説明する。
説明の便宜上素子分離パターン１０５については説明を省略する。
説明の便宜上図１～図８を用いて説明した内容と異なる点を中心に説明する。
説明の便宜上素子分離パターン１０５については説明を省略する。
【0091】
図９を参照すると、本発明の他の実施形態によるイメージセンサは、第１半導体チップ１００、第２半導体チップ２００、及び第３半導体チップ３００を含む。
第１半導体チップ１００、第２半導体チップ２００、及び第３半導体チップ３００は、平面的な観点で互いに重なるように配置される。
第１半導体チップ１００、第２半導体チップ２００、及び第３半導体チップ３００は、順次に垂直方向に積層される。
第１半導体チップ１００は上板、第２半導体チップ２００は中板、第３半導体チップ３００は下板に称することができる。
図とは異なり、第１半導体チップ１００と第２半導体チップ２００は、一つのチップに形成することができる。
ピクセルアレイを含む半導体チップと、ロジック回路を含む半導体チップが互いにスタックされる。
第１半導体チップ１００、第２半導体チップ２００、及び第３半導体チップ３００は、平面的な観点で互いに重なるように配置される。
第１半導体チップ１００、第２半導体チップ２００、及び第３半導体チップ３００は、順次に垂直方向に積層される。
第１半導体チップ１００は上板、第２半導体チップ２００は中板、第３半導体チップ３００は下板に称することができる。
図とは異なり、第１半導体チップ１００と第２半導体チップ２００は、一つのチップに形成することができる。
ピクセルアレイを含む半導体チップと、ロジック回路を含む半導体チップが互いにスタックされる。
【0092】
一実施形態によるイメージセンサは、第１ピクセルアレイ１０と第２ピクセルアレイ２０を含み、第１ピクセルアレイ１０及び第２ピクセルアレイ２０は、互いに異なるチップに形成され積層された３ｓｔａｃｋイメージセンサを意味する。
図９の第１及び第２ピクセルアレイ（１０、２０）は、第１及び第２半導体チップ（１００、２００）として具現され得、ロジック回路３０は、第３半導体チップ３００で具現され得る。
この場合、図１０の光電変換層ＰＤと転送トランジスタＴＸが第１半導体チップ１００に形成され、リセットトランジスタＲＸ、ソースフォロワトランジスタＳＸ、選択トランジスタＡＸ、及びデュアル変換トランジスタＤＣＸは、第２半導体チップ２００に形成される。
第１半導体チップ１００と第２半導体チップ２００が整列して単位ピクセルを構成する。
図９の第１及び第２ピクセルアレイ（１０、２０）は、第１及び第２半導体チップ（１００、２００）として具現され得、ロジック回路３０は、第３半導体チップ３００で具現され得る。
この場合、図１０の光電変換層ＰＤと転送トランジスタＴＸが第１半導体チップ１００に形成され、リセットトランジスタＲＸ、ソースフォロワトランジスタＳＸ、選択トランジスタＡＸ、及びデュアル変換トランジスタＤＣＸは、第２半導体チップ２００に形成される。
第１半導体チップ１００と第２半導体チップ２００が整列して単位ピクセルを構成する。
【0093】
図１１及び図１２を参照すると、第１転送トランジスタＴＸ１は、第１配線構造体ＩＳ１の第１配線パターン１４５とゲートコンタクト１４１ａを介して接続される。
第２転送トランジスタＴＸ２は、第１配線構造体ＩＳ１の第１配線パターン１４５とゲートコンタクト１４１ｂを介して接続される。
第１ボンディングパッドＢＰ１は、第１配線絶縁膜１４０内に配置される。
第１配線絶縁膜１４０上で、第１ボンディングパッドＢＰ１の一面が露出する。
第１ボンディングパッドＢＰ１の下面は、第１配線絶縁膜１４０の下面と同一平面に位置する。
第１ボンディングパッドＢＰ１は、後述する第２ボンディングパッドＢＰ２とボンディングされる。
第１ボンディングパッドＢＰ１と第２ボンディングパッドＢＰ２を用いて第１配線絶縁膜１４０と第２配線絶縁膜２４０が互いにボンディングされる。
第２転送トランジスタＴＸ２は、第１配線構造体ＩＳ１の第１配線パターン１４５とゲートコンタクト１４１ｂを介して接続される。
第１ボンディングパッドＢＰ１は、第１配線絶縁膜１４０内に配置される。
第１配線絶縁膜１４０上で、第１ボンディングパッドＢＰ１の一面が露出する。
第１ボンディングパッドＢＰ１の下面は、第１配線絶縁膜１４０の下面と同一平面に位置する。
第１ボンディングパッドＢＰ１は、後述する第２ボンディングパッドＢＰ２とボンディングされる。
第１ボンディングパッドＢＰ１と第２ボンディングパッドＢＰ２を用いて第１配線絶縁膜１４０と第２配線絶縁膜２４０が互いにボンディングされる。
【0094】
第２基板２１０は、バルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）である。
第２基板２１０は、シリコン基板であり得、又は他の物質、例えば、シリコンゲルマニウム、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含み得る。
又は、第２基板２１０は、ベース基板上にエピ層が形成されたものであってもよい。
第２基板２１０は、第３面２１０ｂと第４面２１０ａを含む。
第２基板２１０の第４面２１０ａは、第１半導体チップ１００と向かい合う面であり得る。第２基板２１０の第３面２１０ｂは第２基板２１０の第４面２１０ａと対向する面である。
第２基板２１０の第４面２１０ａ上に、ソースフォロワトランジスタＳＸが形成される。
ソースフォロワトランジスタＳＸは、第１半導体チップ１００のフローティング拡散領域ＦＤと電気的に接続される。
第２基板２１０は、シリコン基板であり得、又は他の物質、例えば、シリコンゲルマニウム、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含み得る。
又は、第２基板２１０は、ベース基板上にエピ層が形成されたものであってもよい。
第２基板２１０は、第３面２１０ｂと第４面２１０ａを含む。
第２基板２１０の第４面２１０ａは、第１半導体チップ１００と向かい合う面であり得る。第２基板２１０の第３面２１０ｂは第２基板２１０の第４面２１０ａと対向する面である。
第２基板２１０の第４面２１０ａ上に、ソースフォロワトランジスタＳＸが形成される。
ソースフォロワトランジスタＳＸは、第１半導体チップ１００のフローティング拡散領域ＦＤと電気的に接続される。
【0095】
第２配線構造体ＩＳ２は、第２基板２１０上に形成される。
例えば、第２配線構造体ＩＳ２は、第２基板２１０の第４面２１０ａを覆う。
第２基板２１０及び第２配線構造体ＩＳ２は、第２半導体チップ２００を構成する。
第２配線構造体ＩＳ２は、第１配線構造体ＩＳ１に付着する。
例えば、第２配線構造体ＩＳ２の上面は、第１配線構造体ＩＳ１の下面に付着する。
具体的には、第１配線絶縁膜１４０の下面と第２配線絶縁膜２４０の上面は、互いにボンディングされる。
第２配線構造体ＩＳ２は、第２配線絶縁膜２４０及び第２配線絶縁膜２４０内に配置される第２配線パターン２４５、コンタクト（２４１ａ、２４１ｂ、２４３）、及び第２ボンディングパッドＢＰ２を含む。
図１１及び図１２において、第２配線構造体ＩＳ２を構成する配線パターンの層数及びその配置などは、単なる例であり、これに制限されるものではない。
第２配線絶縁膜２４０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸化物より誘電率が低い低誘電率（ｌｏｗ－ｋ）物質の少なくとも一つを含み得るが、これに制限されるものではない。
例えば、第２配線構造体ＩＳ２は、第２基板２１０の第４面２１０ａを覆う。
第２基板２１０及び第２配線構造体ＩＳ２は、第２半導体チップ２００を構成する。
第２配線構造体ＩＳ２は、第１配線構造体ＩＳ１に付着する。
例えば、第２配線構造体ＩＳ２の上面は、第１配線構造体ＩＳ１の下面に付着する。
具体的には、第１配線絶縁膜１４０の下面と第２配線絶縁膜２４０の上面は、互いにボンディングされる。
第２配線構造体ＩＳ２は、第２配線絶縁膜２４０及び第２配線絶縁膜２４０内に配置される第２配線パターン２４５、コンタクト（２４１ａ、２４１ｂ、２４３）、及び第２ボンディングパッドＢＰ２を含む。
図１１及び図１２において、第２配線構造体ＩＳ２を構成する配線パターンの層数及びその配置などは、単なる例であり、これに制限されるものではない。
第２配線絶縁膜２４０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸化物より誘電率が低い低誘電率（ｌｏｗ－ｋ）物質の少なくとも一つを含み得るが、これに制限されるものではない。
【0096】
一実施形態で、イメージセンサは、それぞれのピクセル領域ＰＸのトランジスタのゲートと接続されるゲートコンタクト２４１及びそれぞれのトランジスタのソース／ドレイン領域と接続されるソース／ドレインコンタクト（２４２、２４３）を含む。
ゲートコンタクト２４１及びソース／ドレインコンタクト（２４２、２４３）は、前述した中板に配置される。
ゲートコンタクト２４１及びソース／ドレインコンタクト（２４２、２４３）は、前述した中板に配置される。
【0097】
図１０を参照すると、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）のそれぞれのソース／ドレイン領域Ｓ／Ｄは、第２基板２１０上に配置されたコンタクト（２４２ａ、２４２ｂ、２４２ｃ）と接続される。
図１０及び図１１を参照すると、第１ソースフォロワトランジスタＳＸ１の第１ソースフォロワゲートＳＦ１は、ゲートコンタクト２４１ａを介して第２配線パターン２４５と接続される。
第２ソースフォロワトランジスタＳＸ２の第２ソースフォロワゲートＳＦ２は、ゲートコンタクト２４１ｂを介して第２配線パターン２４５と接続される。
第３ソースフォロワトランジスタＳＸ３の第３ソースフォロワゲートＳＦ３は、ゲートコンタクト２４１ｃを介して第２配線構造体ＩＳ２と電気的に接続される。
第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）は、複数のコンタクトと、複数の配線パターン及びボンディングパッドを用いてフローティング拡散領域ＦＤと電気的に接続される。
図１０及び図１１を参照すると、第１ソースフォロワトランジスタＳＸ１の第１ソースフォロワゲートＳＦ１は、ゲートコンタクト２４１ａを介して第２配線パターン２４５と接続される。
第２ソースフォロワトランジスタＳＸ２の第２ソースフォロワゲートＳＦ２は、ゲートコンタクト２４１ｂを介して第２配線パターン２４５と接続される。
第３ソースフォロワトランジスタＳＸ３の第３ソースフォロワゲートＳＦ３は、ゲートコンタクト２４１ｃを介して第２配線構造体ＩＳ２と電気的に接続される。
第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）は、複数のコンタクトと、複数の配線パターン及びボンディングパッドを用いてフローティング拡散領域ＦＤと電気的に接続される。
【0098】
図１１を参照すると、第１～第３ソースフォロワトランジスタ（ＳＸ１、ＳＸ２、ＳＸ３）は、活性領域ＡＣＴ内で一つのソース／ドレイン領域（Ｓ＿Ｓ／Ｄ）を共有する。
共有ソース／ドレイン領域Ｓ＿Ｓ／Ｄは隣接した複数のピクセル領域ＰＸの間に配置され得る。共有ソース／ドレイン領域Ｓ＿Ｓ／Ｄは第２配線構造体ＩＳ２の第２配線パターン２４５と共有ソース／ドレインコンタクト２４３を介して接続される。
コンタクト（２４１ａ、２４１ｂ、２４３）、第２配線パターン２４５、及びビア２４９は、それぞれ例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びこれらの合金の少なくとも一つを含み得るが、これに制限されるものではない。
共有ソース／ドレイン領域Ｓ＿Ｓ／Ｄは隣接した複数のピクセル領域ＰＸの間に配置され得る。共有ソース／ドレイン領域Ｓ＿Ｓ／Ｄは第２配線構造体ＩＳ２の第２配線パターン２４５と共有ソース／ドレインコンタクト２４３を介して接続される。
コンタクト（２４１ａ、２４１ｂ、２４３）、第２配線パターン２４５、及びビア２４９は、それぞれ例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びこれらの合金の少なくとも一つを含み得るが、これに制限されるものではない。
【0099】
第２ボンディングパッドＢＰ２は、第２配線絶縁膜２４０内に配置される。
第２配線絶縁膜２４０内で、第２ボンディングパッドＢＰ２の一面が露出する。
第２ボンディングパッドＢＰ２の上面は、第２配線絶縁膜２４０の上面と同一平面に位置する。
第２ボンディングパッドＢＰ２は、第１ボンディングパッドＢＰ１とボンディングされる。
第１ボンディングパッドＢＰ１と第２ボンディングパッドＢＰ２を用いて第１配線絶縁膜１４０と第２配線絶縁膜２４０が互いにボンディングされる。
第１及び第２ボンディングパッド（ＢＰ１、ＢＰ２）は、例えば、銅（Ｃｕ）を含み得るが、これに限定されるものではない。
第２配線絶縁膜２４０内で、第２ボンディングパッドＢＰ２の一面が露出する。
第２ボンディングパッドＢＰ２の上面は、第２配線絶縁膜２４０の上面と同一平面に位置する。
第２ボンディングパッドＢＰ２は、第１ボンディングパッドＢＰ１とボンディングされる。
第１ボンディングパッドＢＰ１と第２ボンディングパッドＢＰ２を用いて第１配線絶縁膜１４０と第２配線絶縁膜２４０が互いにボンディングされる。
第１及び第２ボンディングパッド（ＢＰ１、ＢＰ２）は、例えば、銅（Ｃｕ）を含み得るが、これに限定されるものではない。
【0100】
具体的に図に示していないが、第２配線パターン２４５の一部は、センサアレイ領域ＳＡＲからパッド領域ＰＲまで延長される。
第２配線パターン２４５の一部は、パッド領域ＰＲと電気的に接続される。
第２配線パターン２４５の一部は、貫通ビアＴＳＶを介して第３トランジスタＴＲ３と接続される。
第２配線パターン２４５の一部は、パッド領域ＰＲと電気的に接続される。
第２配線パターン２４５の一部は、貫通ビアＴＳＶを介して第３トランジスタＴＲ３と接続される。
【0101】
図１１を参照すると、第３基板３１０は、第２半導体チップ２００と向かい合う上面３１０ａを含む。
第３基板３１０の上面３１０ａ上に、第３トランジスタＴＲ３が形成される。
第３トランジスタＴＲ３は、例えば、図９のロジック回路である。
第３トランジスタＴＲ３は、第２半導体チップ２００のトランジスタと電気的に接続される。
第３基板３１０の上面３１０ａ上に、第３トランジスタＴＲ３が形成される。
第３トランジスタＴＲ３は、例えば、図９のロジック回路である。
第３トランジスタＴＲ３は、第２半導体チップ２００のトランジスタと電気的に接続される。
【0102】
第３配線構造体ＩＳ３は、第３基板３１０上に形成される。
例えば、第３配線構造体ＩＳ３は、第３基板３１０の上面３１０ａを覆う。
第３基板３１０及び第３配線構造体ＩＳ３は、第３半導体チップ３００を構成する。
第３配線構造体ＩＳ３は、第２基板２１０に付着する。
例えば、第２基板２１０の第３面２１０ｂは、第３配線構造体ＩＳ３の上面３１０ａと付着する。
第３配線構造体ＩＳ３は、第３配線絶縁膜３４０、コンタクト３４１、第３配線パターン３４５、及びビア３４９を含む。
例えば、第３配線構造体ＩＳ３は、第３基板３１０の上面３１０ａを覆う。
第３基板３１０及び第３配線構造体ＩＳ３は、第３半導体チップ３００を構成する。
第３配線構造体ＩＳ３は、第２基板２１０に付着する。
例えば、第２基板２１０の第３面２１０ｂは、第３配線構造体ＩＳ３の上面３１０ａと付着する。
第３配線構造体ＩＳ３は、第３配線絶縁膜３４０、コンタクト３４１、第３配線パターン３４５、及びビア３４９を含む。
【0103】
図１１及び図１２において、第３配線構造体ＩＳ３を構成する配線パターンの層数及びその配置などは、単なる例であり、これに制限されるものではない。
第３配線絶縁膜３４０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸化物より誘電率が低い低誘電率（ｌｏｗ－ｋ）物質の少なくとも一つを含み得るが、これに制限されるものではない。
コンタクト３４１は、第３トランジスタＴＲ３及び第３配線パターン３４５と接続される。
第３配線パターン３４５、コンタクト３４１、及びビア３４９は、それぞれ例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びこれらの合金の少なくとも一つを含み得るが、これに制限されるものではない。
第３配線絶縁膜３４０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸化物より誘電率が低い低誘電率（ｌｏｗ－ｋ）物質の少なくとも一つを含み得るが、これに制限されるものではない。
コンタクト３４１は、第３トランジスタＴＲ３及び第３配線パターン３４５と接続される。
第３配線パターン３４５、コンタクト３４１、及びビア３４９は、それぞれ例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、及びこれらの合金の少なくとも一つを含み得るが、これに制限されるものではない。
【0104】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0105】
１０ ピクセルアレイ
２１ ロウドライバ
２２ タイミングコントローラ
３０ ロジック回路
３５ ＡＤＣ
１００ 第１半導体チップ
１０５ 素子分離パターン
１１０ 第１基板
１２０ ピクセル分離パターン
１４０ 第１配線絶縁膜
１４１、１４４ コンタクト
１４１ａ、１４１ｂ、１４１ｃ ゲートコンタクト
１４２、１４３ ソース／ドレインコンタクト
１４２ａ、１４２ｂ （第１、第２）ソース／ドレインコンタクト
１４３ 共有ソース／ドレインコンタクト
１４５～１４８ 第１配線パターン
１４９、２４９ ビア
１５０ 表面絶縁膜
１６０ グリッドパターン
１６５ 第１保護膜
１７０ 第１カラーフィルタ
１７０Ｃ 第２カラーフィルタ
１８０ マイクロレンズ
１８５ 第２保護膜
２００ 第２半導体チップ
２１０ 第２基板
２４０ 第２配線絶縁膜
２４１ コンタクト
２４５、２４６ 第２配線パターン
４５０ 第１接続構造体
４５５ 第１パッドパターン
４８０ 第３保護膜
５５０ 第２接続構造体
５５５ 第２パッドパターン
５６０ 充填絶縁膜
５８０ 第３保護膜
２１ ロウドライバ
２２ タイミングコントローラ
３０ ロジック回路
３５ ＡＤＣ
１００ 第１半導体チップ
１０５ 素子分離パターン
１１０ 第１基板
１２０ ピクセル分離パターン
１４０ 第１配線絶縁膜
１４１、１４４ コンタクト
１４１ａ、１４１ｂ、１４１ｃ ゲートコンタクト
１４２、１４３ ソース／ドレインコンタクト
１４２ａ、１４２ｂ （第１、第２）ソース／ドレインコンタクト
１４３ 共有ソース／ドレインコンタクト
１４５～１４８ 第１配線パターン
１４９、２４９ ビア
１５０ 表面絶縁膜
１６０ グリッドパターン
１６５ 第１保護膜
１７０ 第１カラーフィルタ
１７０Ｃ 第２カラーフィルタ
１８０ マイクロレンズ
１８５ 第２保護膜
２００ 第２半導体チップ
２１０ 第２基板
２４０ 第２配線絶縁膜
２４１ コンタクト
２４５、２４６ 第２配線パターン
４５０ 第１接続構造体
４５５ 第１パッドパターン
４８０ 第３保護膜
５５０ 第２接続構造体
５５５ 第２パッドパターン
５６０ 充填絶縁膜
５８０ 第３保護膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8a】
【図8b】
【図9】
【図10】
【図11】
【図12】