特開 2023-15524 電力推定装置および電源制御システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023015524

(43)【公開日】2023-02-01

(54)【発明の名称】電力推定装置および電源制御システム

(51)【国際特許分類】

   G06F 1/26 20060101AFI20230125BHJP

【ＦＩ】

G06F1/26

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2021119341

(22)【出願日】2021-07-20

(71)【出願人】

【識別番号】391022614

【氏名又は名称】学校法人幾徳学園

(74)【代理人】

【識別番号】110000420

【氏名又は名称】弁理士法人ＭＩＰ

(72)【発明者】

【氏名】河口 進一

【テーマコード（参考）】

5B011

【Ｆターム（参考）】

5B011DA00

5B011EA08

5B011GG03

5B011GG13

5B011KK00

(57)【要約】

【課題】 性能計測回路の出力と電力負荷の関係が線形性をもたない場合を含め、高い精度で電力を予測し、演算装置の電源効率の改善を図ることができる装置およびシステムを提供すること。
【解決手段】 電力推定装置は、演算装置が備える性能計測回路から出力された出力値とパラメータとを用いて、該出力値の移動平均を計算する移動平均計算手段と、移動平均計算手段の計算結果を入力とし、事前に演算装置を動作させて計測した消費電力と該動作において性能計測回路から出力された出力値とを教師情報として機械学習させた予測モデルを用いて該演算装置が消費する電力の推定値を出力する電力推定手段と
を含む。
【選択図】 図７

【特許請求の範囲】

【請求項1】

演算装置が消費する電力を推定する装置であって、
前記演算装置が備える性能計測回路から出力された出力値とパラメータとを用いて、該出力値の移動平均を計算する移動平均計算手段と、
前記移動平均計算手段の計算結果を入力とし、事前に前記演算装置を動作させて計測した消費電力と該動作において前記性能計測回路から出力された出力値とを教師情報として機械学習させた予測モデルを用いて該演算装置が消費する電力の推定値を出力する電力推定手段と
を含む、電力推定装置。

【請求項2】

前記予測モデルは、ニューラルネットワークであり、前記ニューラルネットワークは、長短期記憶（LSTM）層を含む、請求項１に記載の電力推定装置。

【請求項3】

前記ＬＳＴＭ層は、前記性能計測回路が計測する各計測項目に応じて前記移動平均計算手段により計算された前記各移動平均を各々の入力とする複数のＬＳＴＭセルを含む、請求項２に記載の電力推定装置。

【請求項4】

演算装置へ供給する電力を制御する電源制御システムであって、
入力電圧を所定の電圧に変換する電源装置と、
前記演算装置が備える性能計測回路から出力された出力値とパラメータとを用いて、該出力値の移動平均を計算する移動平均計算手段と、前記移動平均計算手段の計算結果を入力とし、事前に前記演算装置を動作させて計測した消費電力と該動作において前記性能計測回路から出力された出力値とを教師情報として機械学習させた予測モデルを用いて該演算装置が消費する電力の推定値を出力する電力推定手段とを含む、電力推定装置と、
前記電力推定装置から出力された前記推定値に基づき、前記電源装置を制御する電源制御装置と
を含む、電源制御システム。

【請求項5】

前記電力推定装置から出力された前記推定値に基づき、前記電源装置へ入力するパルス信号の時比率を算出する電源電圧制御装置を含み、
前記電源制御装置は、前記電源電圧制御装置により算出された前記時比率に基づき、前記電源装置を制御するための前記パルス信号を生成する、請求項４に記載の電源制御システム。

【請求項6】

前記電源装置は、１以上の電圧変換手段を含み、
前記電源制御装置は、前記電源電圧制御装置により算出された前記時比率に基づき、前記各電圧変換手段へ入力する前記パルス信号を生成する、請求項５に記載の電源制御システム。

【請求項7】

前記電源電圧制御装置は、算出した前記時比率を周波数に変換して出力し、
前記電源制御装置は、前記電力推定装置から出力された前記周波数の前記パルス信号を生成する、請求項５または６に記載の電源制御システム。

【請求項8】

前記電源電圧制御装置は、前記電力推定装置から前回出力された前回推定値を保持する保持手段を含み、前記電力推定装置から出力された前記推定値と前記保持手段が保持する前記前回推定値とに基づき、時比率の変化量を算出し、算出した前記時比率の変化量と前記入力電圧とに基づき、前記時比率を算出する、請求項５～７のいずれか１項に記載の電源制御システム。

【請求項9】

前記演算装置へ供給する電力の電圧を検出する電圧検出装置と、
前記電圧検出装置により検出された前記電圧に基づき、前記電源装置へ入力するパルス信号の時比率を算出する電源電圧制御装置と、
前記電力推定装置から出力された前記推定値に基づき、前記電源装置が備える複数の電圧変換手段のうちの動作させる電圧変換手段の数を決定するフェーズ制御装置と
を含み、
前記電源制御装置は、前記電源電圧制御装置により算出された前記時比率と、前記フェーズ制御装置により決定された前記数とに基づき、前記各電圧変換手段へ入力する前記パルス信号を生成する、請求項４に記載の電源制御システム。

【請求項10】

前記演算装置へ供給する電力の電圧を検出する電圧検出装置と、
前記電圧検出装置により検出された前記電圧に基づき、前記電源装置へ入力するパルス信号の時比率を算出する電源電圧制御装置と、
前記電力推定装置から出力された前記推定値に基づき、前記パルス信号の周波数を算出する周波数制御装置と
を含み、
前記電源制御装置は、前記電源電圧制御装置により算出された前記時比率と、前記周波数制御装置により算出された前記周波数とに基づき、前記各電圧変換手段へ入力する前記パルス信号を生成する、請求項４に記載の電源制御システム。

【請求項11】

前記演算装置へ供給する電力を検出する電圧検出装置と、
前記電圧検出装置により検出された前記電圧に基づき、帰還制御を行うための制御値を算出する帰還制御装置と
を含み、
前記電源制御装置は、前記帰還制御装置により算出された前記制御値と出力された前記推定値とに基づき、前記電源装置を制御するための信号を生成する、請求項４に記載の電源制御システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、演算装置が消費する電力を推定する電力推定装置および電源制御システムに関する。

【背景技術】

【0002】

ＰＣ(Personal Computer)等の一般的な計算機に実装される演算装置（プロセッサ）は、演算時間に比較して待ち時間が長く、低負荷となる時間が多くを占める。ここで、図１を参照して、プロセッサの電源効率について説明する。ある程度の負荷率までは一定以上の効率であるが、その負荷率より低い低負荷領域に入ると、破線で囲んだ部分に示すように急激に効率が低下する。図１中、負荷率は、ある期間における平均電力と最大電力の比である。また、効率は、投入した電力に対するプロセッサに供給するために変換した電力の割合である。したがって、実運用では、低負荷となる時間を多く占めるため、全体的に低効率で、電力損失が大きくなっている。

【0003】

プロセッサの電源効率を向上させるため、電源を並列に動作させるマルチフェーズ電源を用い、負荷に応じて効率が最大となるようにフェーズ数を制御する方法が知られている（例えば、特許文献１、２参照）。この方法では、プロセッサの電力負荷を監視するために、プロセッサに電力を供給する電力供給路上に電流センサを挿入し、プロセッサに供給される電流を計測している。

【0004】

しかしながら、電力供給路上に電流センサを挿入すると、電流センサで電力損失が発生するという問題がある。プロセッサの電力負荷は、頻繁に変動するため、変動に応じて適切なタイミングでフェーズ数を変更しなければならない。電源制御をデジタル制御で実現する場合、ＡＤ（アナログ－デジタル）変換器で出力をデジタル信号に変換する必要があるため、負荷変動に対する応答遅延が生じるという問題もある。

【0005】

これらの問題に鑑み、電流センサを用いることなく、プロセッサがもつ性能カウンタから出力される性能カウンタ情報に基づき、プロセッサの電力負荷を推定し、推定した電力負荷に応じて電源効率改善に最も適するタイミングでフェーズ数を変更させる技術が提案されている（例えば、特許文献３～５参照）。

【0006】

上記の特許文献３に記載の技術では、性能カウンタから出力されるデジタル信号の移動加算平均から電力負荷を推定するため、移動加算平均を求めるための大容量のメモリと高性能なプロセッサが必要となる。一方、特許文献４に記載の技術では、指数移動平均処理と回帰分析により電力負荷を推定するため、このようなメモリやプロセッサが不要で、小規模なハードウェアでの電力推定が可能となっている。

【0007】

しかしながら、ＩＩＲ(Infinite Impulse Response)デジタルフィルタ内の回路パラメータが固定であるため、アプリケーションにより回路パラメータの最適値が異なり、電力推定精度が低下する。そこで、特許文献５に記載の技術では、回路パラメータを動的に調整する機能を追加し、電力推定精度を向上させている。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００２－４４９４１号公報

【特許文献2】特開２００９－５４６７号公報

【特許文献3】特開２０１６－１４６１５８号公報

【特許文献4】特願２０２０－１３８６８３号

【特許文献5】特願２０２０－２１７０３４号

【発明の概要】

【発明が解決しようとする課題】

【0009】

プロセッサの消費電力は、理論上、プロセッサの稼働率との関係に線形性を有する。ＰＣ等に搭載される汎用性の高いプロセッサでは、多種の演算、制御機能を有しており、内蔵される性能計測回路は、性能やイベントの発生を計測することができるが、あらゆる性能やイベントの発生を計測することを目的としている訳ではなく、実装上の制約もあることから、網羅性が限定的になる場合が多い。すると、プロセッサで動作する回路箇所や、実行されるアプリケーションによっては、性能計測回路の出力と電力負荷との関係が線形性をもたない場合がある。

【0010】

上記の特許文献５に記載の技術では、アプリケーションに応じて回路パラメータを最適化することで推定精度を向上させることができるが、回路パラメータを追従させるためには一定の時間を要し、その間に発生する推定誤差により最適効率制御を行えない期間が発生し、その結果、電源効率が低下するという問題があった。

【課題を解決するための手段】

【0011】

本発明は、上記課題に鑑み、演算装置が消費する電力を推定する装置であって、
演算装置が備える性能計測回路から出力された出力値とパラメータとを用いて、該出力値の移動平均を計算する移動平均計算手段と、
移動平均計算手段の計算結果を入力とし、事前に演算装置を動作させて計測した消費電力と該動作において性能計測回路から出力された出力値とを教師情報として機械学習させた予測モデルを用いて該演算装置が消費する電力の推定値を出力する電力推定手段と
を含む、電力推定装置が提供される。

【発明の効果】

【0012】

本発明によれば、性能計測回路の出力と電力負荷の関係が線形性をもたない場合を含め、高い精度で電力を予測し、演算装置の電源効率の改善を図ることができる。

【図面の簡単な説明】

【0013】

【図1】電源効率曲線を示した図。

【図2】マルチフェーズ電源制御について説明する図。

【図3】フェーズ制御による効率改善について説明する図。

【図4】従来の電源制御システムの１つの構成例を示した図。

【図5】従来の電源制御システムの別の構成例を示した図。

【図6】従来の電源制御システムのさらに別の構成例を示した図。

【図7】本実施形態に係る電源制御システムの第１の構成例を示した図。

【図8】電源制御システムが備えるニューラルネットワーク負荷電力予測器の構成例を示した図。

【図9】予測モデルに機械学習させる構成の一例を示した図。

【図10】本実施形態に係る電源制御システムの第２の構成例を示した図。

【図11】図１０に示す電源制御システムが備える電源電圧制御器の構成例を示した図。

【図12】本実施形態に係る電源制御システムの第３の構成例を示した図。

【図13】図１２に示す電源制御システムが備える電源電圧制御器の構成例を示した図。

【図14】本実施形態に係る電源制御システムの第４の構成例を示した図。

【図15】本実施形態に係る電源制御システムの第５の構成例を示した図。

【図16】本実施形態に係る電源制御システムの第６の構成例を示した図。

【発明を実施するための形態】

【0014】

本発明の電源制御システムは、演算装置としてのプロセッサに供給する電源を制御するシステムである。プロセッサは、ＰＣ等の一般的な計算機のほか、テレビ、複合機、デジタルカメラ、空調機、冷蔵庫等の多くの電子機器に搭載され、種々の制御等を行っている。

【0015】

一般的な計算機では、プロセッサが種々のプログラムを実行し、データの転送、演算、加工、制御等を行う。このとき、プロセッサは、データやプログラムのやりとりを行う入出力(I/O)アクセス等により低負荷となる時間が多くを占める。プロセッサの電源効率は、図１に示したように、低負荷領域で急激に悪化することから、実際の運用では、稼働中に占める低負荷の時間が長く、大きな電力損失につながっている。

【0016】

プロセッサは、演算等を開始すると、負荷が急激に高くなり、負荷率が大きく変動する。このように負荷率が大きく変動する場合においても高い効率を実現するために、電源を並列に動作させるマルチフェーズ電源を用い、負荷に応じて効率が最大となるようにフェーズ数を制御する方法が採用されている。

【0017】

図２は、マルチフェーズ電源制御について説明する図である。マルチフェーズ電源は、並列に動作可能な電源で、複数のフェーズを有する。フェーズは、入力電圧を所定の電圧に変換する電圧変換手段としての１つの回路を示す。図２に示す例では、４つのフェーズを有している。軽負荷の場合は、例えば１フェーズのみを動作させ、負荷が高くなるにつれてフェーズ数を増加させ、２フェーズ、もしくは３フェーズ、または４フェーズを動作させるように制御する。

【0018】

図３は、フェーズ制御による効率改善について説明する図である。図３は、負荷率と電源効率（効率）との関係を示した図であり、１フェーズ、２フェーズ、４フェーズの３つのフェーズにつき、負荷率に対する効率を示している。図３では、フェーズ数が少なくなるにつれて低負荷率の範囲まで高い効率を有している。一方、フェーズ数が少ないと、高負荷率になるにつれて効率が低下してくる。このため、負荷率が低下してきた場合にフェーズ数を減少させ、負荷率が高くなってきた場合にフェーズ数を増加させるように制御することで、広範囲の電力負荷での電源効率を改善することができる。

【0019】

図４は、マルチフェーズ電源制御を行う従来の電源制御システムの第１の構成例を示した図である。電源制御システムは、プロセッサ電源として使用され、プロセッサの動作電圧に変換するマルチフェーズＤＣ(Direct Current)－ＤＣコンバータを電源回路１０として含む。計算機は、コンセントやバッテリから電源供給を受けて動作し、プロセッサは、計算機に供給された電源の電圧より低い電圧で動作するため、マルチフェーズＤＣ－ＤＣコンバータによりプロセッサの動作電圧に変換される。

【0020】

図４に示す例では、マルチフェーズＤＣ－ＤＣコンバータは、４つのフェーズを有する。各フェーズは、電源供給路１１上の第１のスイッチ１２と、電源供給路１１と基準電位点（アース）１３との間に設けられる第２のスイッチ１４と、コイル１５とを含む。第１のスイッチ１２および第２のスイッチ１４は、例えば電界効果トランジスタ(FET)により実現される。ＦＥＴは、ゲート(G)、ドレイン(D)、ソース(S)の３つの端子を有し、ゲートにかかる電圧によりソース－ドレイン間の電流を制御する回路である。マルチフェーズＤＣ－ＤＣコンバータの第１のスイッチ１２および第２のスイッチ１４は、パルス信号制御回路１６のパルス幅変調(PWM)制御によりオンとオフを繰り返し切り替え、出力する電力を制御する。

【0021】

プロセッサ１７の負荷が低負荷である場合、マルチフェーズＤＣ－ＤＣコンバータは、稼働するフェーズ数を減らす。各フェーズの第１のスイッチ１２および第２のスイッチ１４に使用されるＦＥＴは、ソース－ドレイン間に生じるオン抵抗等を有し、オン抵抗等により電力が熱に変換され、電力損失が生じる。低負荷の場合は、ソース－ドレイン間を流れる電流が少なく、ほぼ一定の抵抗となり、電力損失もほぼ一定である。したがって、フェーズ数を減らすことで、各フェーズで固定的に発生する電力損失を減少させ、プロセッサ電源全体での電力損失を抑制する。

【0022】

一方、プロセッサ１７の負荷が高負荷である場合、マルチフェーズＤＣ－ＤＣコンバータは、稼働するフェーズ数を増やす。高負荷の場合、熱に変換される量が増加し、電力損失も負荷に応じて増加する。電気抵抗による熱の散逸の割合は、ジュールの第１法則により電流の二乗と電気抵抗に比例する。このため、フェーズ数を増やし、電流を分散させ、各フェーズに流れる電流を減少させることで、供給電流の二乗に比例する電力損失を小さくし、プロセッサ電源全体での電力損失を抑制する。

【0023】

このように、負荷に応じて効率が最大となる電源フェーズとなるように電源構成を遷移させることで、負荷が大きく変動した場合にも広範囲で最大効率を示す電源を実現することができる。

【0024】

フェーズ数を制御するためには、現在どの程度の負荷であるかを判断するための負荷情報が必要となる。負荷は、プロセッサへ供給する電力に依存することから、プロセッサ１７へ供給する電流量を負荷情報とすることができる。すると、マルチフェーズＤＣ－ＤＣコンバータとプロセッサ１７との間に電流を検出する電流センサを設ければ、電流センサから出力される電流量を負荷情報として取得することができる。

【0025】

プロセッサ１７の負荷は、急激かつ頻繁に変動する。電流センサから出力される電流量を負荷情報として用いる場合、電流センサを介在させる必要があることから、プロセッサ１７の負荷変動に対する応答遅延が生じる。すると、負荷変動に適切に応答して、フェーズ数を制御することができない。また、デジタル制御を行う場合、電流センサから出力されるアナログ信号をデジタル信号に変換する必要があり、Ａ／Ｄ変換器の介在によりさらに遅延が生じる。

【0026】

このような問題に鑑み、図４に示すシステムでは、プロセッサ１７に搭載される、処理負荷を監視するための性能計測回路１８から出力される出力値（性能計測信号）に基づき、プロセッサ１７の電力消費推定を行い、推定される電力負荷に応じて電源効率改善に最も適するタイミングで、フェーズ構成を変更させるように構成している。

【0027】

ちなみに、処理負荷は、プロセッサ１７の内部でどのような種類の処理がどの程度の頻度で実行されているかという動作率ａにより決まる。プロセッサの消費電力Ｐ_ＣＰＵ(W)は、次の式１で示されるように動作率ａの関数として定義され、動作率ａにより変動する。

【0028】

【数1】

【0029】

上記式１中、ｆは動作周波数(Hz)、Ｃは負荷容量(F)、Ｖはコア電圧(V)、Ｉ_ｌｅａｋはリーク電流(A)をそれぞれ示す。

【0030】

したがって、処理負荷と消費電力は連動しており、性能計測回路１８から出力される性能計測信号を取得することで、性能計測信号から消費電力を推定し、推定した消費電力から最大効率となるフェーズ数を決定することができる。このため、電流センサにより負荷情報としての電流量を検出しなくても、性能計測回路１８からの性能計測信号により遅延を生じることなく電源制御が可能となる。

【0031】

図５は、従来の電源制御システムの別の構成例を示した図である。図４に示した構成では、プロセッサ１７へ供給する電圧を検出し、目標とする電圧との偏差に基づき、ＰＩＤ制御を行うようにフィードバック制御を行っている。これは、電圧制御系の安定性を維持するためである。通常、電圧の急激な変動に対し、応答性能がそれほど高くないことから、フィードバックループを設け、安定性を維持している。しかしながら、応答性能を向上させ、その応答性能を継続することができれば、フィードバックループを設けなくても、安定性を維持することが可能と考えられる。

【0032】

図５に示す構成では、性能計測信号に基づき、線形回帰によりプロセッサ１７の消費電力を高い精度で、応答遅延がほとんどなく、連続的に推定することができる電力予測ＩＩＲデジタルフィルタ２０を設けている。このため、フィードバック制御を行うことなく、フィードフォワード制御のみで、電源制御を実現している。

【0033】

図６は、従来の電源制御システムのさらに別の構成例を示した図である。図５に示す構成でも充分な精度で電力負荷を予測することが可能であるが、線形回帰に使用するパラメータが固定である。プロセッサ１７の電力負荷は、実行するプログラム毎に異なり、その負荷を最小化するために、それぞれに最適なパラメータが存在する。各プログラムに最適なパラメータを予め決定しておき、実行するプログラムで切り替えて使用することも可能であるが、その都度設定しなければならず、手間がかかる。

【0034】

そこで、図６に示す構成では、電力推定デジタルフィルタ２１を、プロセッサ１７へ供給する電流量を負荷電力として計測し、計測した負荷電力に基づき、パラメータを推定するパラメータ推定器２２と、パラメータ推定器２２が推定したパラメータを使用して負荷電力を推定する負荷電力推定器２３とを含む構成としている。これにより、パラメータを動的に調整することが可能となっている。

【0035】

このようにして、従来の電源制御システムでは、ＩＩＲデジタルフィルタ２０等の小規模のハードウェアによりプロセッサ１７の消費電力を高い精度で推定し、電源回路の規模を維持しながら、急峻な負荷変動を伴うプロセッサ１７においても電源での省電力化を実現していた。

【0036】

プロセッサ１７の消費電力の大きさは、上記式１に示すように、理論上、プロセッサ１７の動作率ａとの関係に線形性を有する。このため、性能計測回路１８においてプロセッサ１７の演算回路に対して高い網羅性が実現できている場合は、性能計測信号から多くの情報を取得することができ、線形回帰により高精度な電力推定が可能である。

【0037】

汎用性の高いプロセッサ１７では、多種の演算、制御機能を備える一方で、性能計測回路１８の実装上の制約があるため、性能計測回路１８では必要な情報のみしか取得することができず、網羅性が限定的になる場合が多い。その他の情報も取得しようとすると、回路規模が大きくなり、配線数も増加するからである。

【0038】

網羅性が限定的になる結果として、プロセッサ１７で動作する回路箇所や、実行されるプログラムによっては、プロセッサ１７の動作率ａと電力負荷との関係が線形性を有しない場合がある。線形性を有しない場合としては、科学技術等の特殊な演算、グラフィックボードを多用するような演算等を行う場合や、演算の一部を外部で行うような場合等が挙げられる。

【0039】

このような線形性を有しない場合に、性能計測回路１８から出力された性能計測信号に基づき線形回帰で電力推定を行うと、推定精度が悪化する。これでは、負荷に連動して最適な効率制御を行うことが困難になる。図６に示したパラメータを動的に調整する方法を使用すれば、線形回帰でも、ある程度の精度で電力推定を行うことができるが、パラメータを追従させるためには一定の時間を要し、その間に発生する推定誤差により最適な効率制御を行えない期間が生じてしまう。そうすると、結果的に電源効率が悪化するという問題が残る。

【0040】

そこで、プロセッサ１７の動作率ａと電力負荷との関係に線形性を有しない（非線形）場合を含めた広い条件において、高い精度で電力推定を行うため、線形の場合と非線形の場合の両方に対応可能なニューラルネットワーク(NN)を使用する。

【0041】

図７は、本実施形態に係る電源制御システムの第１の構成例を示した図である。電源制御システムは、図４に示した従来のシステムと同様、マルチフェーズＤＣ－ＤＣコンバータを電源回路（電源装置）３０として備える。また、電源制御システムは、図４に示した従来のシステムと同様、プロセッサ３１に性能計測回路３２を含み、プロセッサ３１へ供給する電力が負荷に応じて変動できるように、電源回路３０とプロセッサ３１との間にバッファとして機能するキャパシタ（コンデンサ）３３を備える。さらに、電源制御システムは、電源制御装置としてのパルス信号制御回路３４、電源電圧制御回路３５、フェーズ制御回路３６、フェーズ数決定回路３７、電力推定装置としてニューラルネットワーク電力推定器３８を備える。

【0042】

電源回路３０は、入力電圧Ｖ_ｉｎをプロセッサ入力電圧とし、所定の電圧として要求される出力電圧Ｖ_ｃｏｒｅに変換してプロセッサ３１へ電力を供給する。図７に示す例では、電源回路３０は、４つのフェーズにより構成されるマルチフェーズ電源である。パルス信号制御回路３４は、電源回路３０内のスイッチ(SH0～SH3、SL0～SL3)を制御するためのパルス信号の出力を制御する回路である。電源電圧制御回路３５は、出力電圧Ｖ_ｃｏｒｅが、要求された電圧レベルの範囲内になるように制御するための回路である。

【0043】

フェーズ制御回路３６は、電源回路３０内で動作するフェーズ数を制御する回路であり、パルス信号制御回路３４に対し、決定されたフェーズ数で動作するように指示する。フェーズ数決定回路３７は、フェーズ制御回路３６が取得した電力推定値に基づき、最大効率となるフェーズ数を決定する回路である。フェーズ数決定回路３７は、負荷に応じた最適フェーズ数を保持するテーブル、負荷に対して最適フェーズ数を算出可能な関数等を実装した回路である。

【0044】

ニューラルネットワーク電力推定器３８は、プロセッサ３１内の性能計測回路３２から出力される出力値（性能計測信号）を入力とし、プロセッサ３１の消費電力を予測し、その電力推定値（予測値）を出力する回路である。

【0045】

電源制御システムは、出力電圧Ｖ_ｃｏｒｅを検出する電圧検出器３９と、電圧検出器３９により検出された出力電圧Ｖ_ｃｏｒｅと、目標とすべき電圧との差分（偏差）をとる減算器４０とを含む。減算器４０は、電源電圧制御回路３５へ偏差を入力する。電源電圧制御回路３５は、偏差によってパルス信号制御回路３４の出力を制御するためのパルス信号の時比率(Duty)計算を行い、パルス信号制御回路３４へ計算結果を出力する。パルス信号制御回路３４は、計算結果としての時比率に基づき、電源回路３０の各スイッチに入力するパルス信号を生成する。ここでは、図示していないが、電圧検出器３９と減算器４０との間には、電圧検出器３９により検出されたアナログ信号である電圧をデジタル信号に変換するＡ／Ｄ変換器が設けられる。

【0046】

電源回路３０は、入力されたパルス信号により入力電圧Ｖ_ｉｎを適切な出力電圧Ｖ_ｃｏｒｅに変換し、プロセッサ３１へ電力を供給する。プロセッサ３１へ電力を供給する経路は、途中で分岐され、一方がプロセッサ３１へと繋がり、電圧の変動を低減させるためのバッファとして機能するキャパシタ３３が接続されている。分岐された他方には、電圧検出器３９が繋がっており、フィードバックループを形成している。電源電圧制御回路３５は、電圧制御系の安定性を維持するため、位相補償を行っている。位相補償は、位相のずれが一定限度を超えると、発振が生じ、正しい波形が得られなくなることから、位相のずれを一定限度内に抑えるための制御である。

【0047】

プロセッサ３１は、プログラムの実行や制御等を開始すると、イベントを発生させる。プロセッサ３１においてイベントが発生すると、性能計測回路３２が、イベントの種類に対応する性能計測項目（I=0,1,…,M-1）に対応する時刻ｎにおける出力値として性能計測信号を出力する。イベントの種類は、例えばＬ２キャッシュメモリアクセス数（キャッシュヒット）、Ｌ２キャッシュメモリアクセス数（キャッシュミス）、データ転送サイクル数、ブランチ命令発行数（分岐予測ヒット／ミス）、発行命令数（演算回数）等である。性能計測回路３２は、イベントに対応する性能計測項目の性能カウンタの値を１増加させ、論理レベルが１となり、計測対象のイベントが発生したことを示す信号を、性能計測信号として出力する。

【0048】

性能計測信号は、イベント発生の有無に応じて、０、１のいずれかの値を取る。したがって、時刻ｎにおいて、イベントが発生した性能計測項目については、１の性能計測信号が出力され、イベントが発生していない性能計測項目については、０の性能計測信号が出力される。

【0049】

ニューラルネットワーク電力推定器３８は、性能計測信号を受け取り、受け取った性能計測信号を入力とし、プロセッサ３１が消費する電力の予測値を出力する。フェーズ制御回路３６は、ニューラルネットワーク電力推定器３８から出力された予測値をフェーズ数決定回路３７へ送り、電源回路３０が供給する場合に最も効率が高くなるフェーズ数を決定するように指示する。フェーズ数決定回路３７は、受け取った予測値に基づき、フェーズ数を決定する。フェーズ制御回路３６は、フェーズ数決定回路３７により決定されたフェーズ数で動作させるように、パルス信号制御回路３４に対して指示する。

【0050】

これにより、パルス信号制御回路３４は、指示されたフェーズ数のスイッチをオン／オフさせるパルス信号を生成して出力し、動作させないフェーズに対してはスイッチがオフとなるように信号レベルを調整して出力する。このようにして、電圧制御系の安定性を維持しつつ、高い効率を維持した状態でプロセッサ３１に対して電力供給を行うことができる。

【0051】

図８を参照して、ニューラルネットワーク電力推定器３８の構成について詳細に説明する。ニューラルネットワーク電力推定器３８は、移動平均計算手段として機能するデジタルフィルタ部５０と、電力推定手段として機能するニューラルネットワーク部５１とから構成される。

【0052】

プロセッサ３１内の性能計測回路３２から出力された性能計測信号は、デジタルフィルタ部５０へ入力される。性能計測信号は、時刻ｎにおいて、イベントの種類の数だけ存在し、図８に示す例では、PM#0～PM#(M-1)のＭ個の信号が入力されている。

【0053】

デジタルフィルタ部５０は、２つの乗算器５２、５３、加算器５４、遅延素子５５を含む。乗算器５２は、時刻ｎにおいて入力された性能計測信号にパラメータαを乗算する。性能計測信号は、Ｍ個の信号であるため、Ｍ個の信号のそれぞれにパラメータαが乗算される。パラメータαは、平滑化係数で、０と１の間の値をとる。遅延素子５５は、前回（１つ前に）計算した移動平均の値を保持する。この移動平均の値も、Ｍ個存在する。乗算器５３は、遅延素子５５が保持するＭ個の移動平均の値のそれぞれにパラメータβ（例えば、１－α）を乗算する。パラメータβも、０と１の間の値をとる。

【0054】

加算器５４は、乗算器５２によりパラメータαが乗算されたＭ個の値と、乗算器５３によりパラメータβが乗算されたＭ個の値とをそれぞれ加算する。加算器５４は、同じイベントの種類の値同士を加算する。これにより、デジタルフィルタ部５０からは、Ｍ個の移動平均の値が出力されることになる。ちなみに、Ｍ個の移動平均の値は、遅延素子５５において保持され、次の計算時に使用される。

【0055】

ニューラルネットワーク部５１は、例えば３層ニューラルネットワークとされる。ここでは、ニューラルネットワークの層数を３層としたが、３層に限定されるものではない。ニューラルネットワークの第１層５６は、長短期記憶層(LSTM layer)である。ＬＳＴＭは、時系列データを入力とした処理に適し、長期的な依存関係を学習することができる再帰型ニューラルネットワークである。時系列データは、過去のデータが将来のデータに影響を及ぼすデータである。なお、時系列データ処理に対して同等の機能を有するニューラルネットワーク層であれば、ＬＳＴＭ以外のＧＲＵ(Gated Recurrent Unit)等、他のタイプのセルを使用することも可能である。

【0056】

ニューラルネットワークの第２層５７、第３層５８は、全結合層(Dense layer)であり、全結合セルにより構成される。全結合層は、入力されたデータをそのまま全て使用する構造である。

【0057】

第１層５６では、時刻ｎの入力値と、時刻ｎ－１の出力値をそれぞれ重みで線形和したものを入力とし、活性化関数で変換した値を出力値として出力する。第２層５７、第３層５８では、第１層５６から出力された出力値を入力とし、それぞれの重みで線形和したものを入力とし、活性化関数で変換した値を出力値として出力する。活性化関数は、シグモイド関数、ｔａｎｈ関数、ランプ(ReLU)関数等を使用することができる。ここでは、入力を各重みで線形和したものとしているが、各重みで線形和し、それにバイアス（任意の値）を加えたものとしてもよい。

【0058】

ニューラルネットワーク部５１は、例えば第１層５６、第２層５７を１０セルとし、第３層５８を１セルとして構成することができる。なお、これは一例であるので、プロセッサ３１や稼働するプログラムに応じた負荷特性に合わせて最適なセル構成を採用することができる。

【0059】

プロセッサ３１内の性能計測信号を入力とし、プロセッサ３１の消費電力の予測値を出力するだけであれば、ニューラルネットワーク電力推定器３８は、ニューラルネットワーク部５１のみで構成されていてもよい。しかしながら、ニューラルネットワーク部５１のみで構成すると、出力が大きく変動し、発散する場合があり、適切に予測することができない。一方、ニューラルネットワーク部５１をデジタルフィルタ部５０とともに使用することで、このような問題は生じず、適切に消費電力を予測することが可能となる。

【0060】

ニューラルネットワークは、どの要素が結果に影響を及ぼしているかを判断、調整することで予測精度を向上させることができる。このような判断、調整を行うために、機械学習が行われる。機械学習を機械で自動的に行うことは、深層学習と呼ばれる。機械学習は、データのタイプや状況により、教師あり学習、教師なし学習、強化学習に分けられる。ここでは、回帰により電力値を推定することから、回帰に適した教師あり学習を採用する。

【0061】

図９は、ニューラルネットワーク電力推定器３８の機械学習について説明する図である。プロセッサ３１に対して電源回路３０から学習用の所定の電力を供給する。電源回路３０とプロセッサ３１との間には、電力センサ６０が設けられる。電力センサ６０は、電流センサである。ニューラルネットワーク電力推定器３８は、電源回路３０からプロセッサ３１へ電力を供給してプロセッサ３１を稼働させ、所定のプログラムを実行させた状態で、プロセッサ３１内の性能計測回路３２からの出力値および電力センサ６０からの実負荷電力値を教師情報として用い、予測モデルとしてのニューラルネットワークを機械学習させる。機械学習の方法としては、誤差逆伝搬法等を使用することができる。

【0062】

誤差逆伝搬法は、ニューラルネットワークに学習のためのサンプルを与え、出力された値の誤差を小さくするように重みを調整する方法である。なお、この方法は一例であるので、その他の方法を採用することも可能である。

【0063】

ニューラルネットワーク電力推定器３８は、この機械学習により取得したニューラルネットワークの各パラメータが組み込まれる。各パラメータは、各層で使用される重み等である。

【0064】

このようにして、プロセッサ３１の電力負荷と、プロセッサ３１内の性能計測回路３２の出力との関係をＬＳＴＭ等の再帰型セルが組み込まれたニューラルネットワークにおいて深層学習により学習させることで、時系列に変化する性能計測回路３２から高い精度で高速にプロセッサ３１の消費電力を推定することができる。ニューラルネットワークでは、プロセッサ３１の電力負荷と、性能計測回路３２の出力との関係が線形の場合に限定されないため、非線形の場合でも高い精度で消費電力を推定することができる。その結果、プロセッサ３１の性能計測回路３２の実装やプロセッサ３１で実行されるプログラムの違いに対しても、より柔軟に対応することが可能となる。

【0065】

また、デジタルフィルタ部５０のパラメータαを切り替えなくても、高い精度でプロセッサ３１の消費電力の推定を連続して行うことができる。

【0066】

図１０は、本実施形態に係る電源制御システムの第２の構成例を示した図である。図７に示した構成例では、マルチフェーズの電源回路３０とされ、フィードバックループを形成していたが、図１０に示した構成では、シングルフェーズの電源回路３０とされ、フィードバックループを削除している。

【0067】

ニューラルネットワーク電力推定器３８は、プロセッサ３１の電力負荷と、性能計測回路３２の出力との関係が線形、非線形の両方において連続して高い精度で消費電力を推定することができる。推定した消費電力は、負荷情報として出力することができるため、電源電圧制御回路３５により最大負荷に対する負荷情報における負荷としてパルス時比率を算出し、パルス信号制御回路３４へ算出したパルス時比率を出力することができる。これにより、フィードバックループを持たないフィードフォワード電源制御が実現可能となる。

【0068】

フィードフォワード電源制御では、フィードバック電源制御での安定性維持のための設計制約が生じない。このため、フィードフォワード制御では、設計の容易化を図ることができ、電源部での安定性に影響のない高速動作の実現が可能となる。フィードバック電源制御を行う場合、負荷情報として電流値を検出する電流センサを介在させる必要があり、また、検出した電流値をデジタル値に変換するためのＡ／Ｄ変換が必要となる。この場合、電流値の検出や変換のための時間を要するため、電源電圧制御回路３５に入力される偏差は、時間的に遅延を生じており、フィードバック電源制御を行う場合、負荷変動に対する応答性能が低下する。しかしながら、フィードフォワード電源制御では、このような問題は生じないため、負荷変動に対する応答性能を向上させることができる。

【0069】

図１１は、図１０に示した電源制御システムが備える電源電圧制御回路３５の構成例を示した図である。電源電圧制御回路３５は、時比率を生成する時比率生成器として機能し、２つの乗算器７０、７１、減算器７２、遅延素子７３、加算器７４を含む。

【0070】

プロセッサ３１が求める電圧（目標とする電圧）をＶ_０とし、電源回路３０へ入力される入力電圧をＶ_ｉｎとした場合、電源回路３０では、プロセッサ３１への供給電流がなければ、電源回路３０のスイッチを駆動するパルス信号の時比率をＶ_０／Ｖ_ｉｎとすることで、電圧Ｖ_０を出力することができる。しかしながら、電流の供給により電圧Ｖ_０の変動が生じることから、パルス信号の時比率の制御が必要となる。

【0071】

ニューラルネットワーク電力推定器３８から出力された電力推定値は、時刻ｎにおける負荷情報（電力の予測値）Ｉ_０［ｎ］（ただし、Ｉ_０の頂部に＾が付く）として電源電圧制御回路３５へ入力される。予測値Ｉ_０［ｎ］（ただし、Ｉ_０の頂部に＾が付く）は、２つに分岐され、１つは、乗算器７０で定数が乗算され、もう１つは、遅延素子７３に保持される。乗算器７１は、遅延素子７３に前回（１つ前）に保持した予測値Ｉ_０［ｎ－１］（ただし、Ｉ_０の頂部に＾が付く）に定数を乗算する。

【0072】

減算器７２は、乗算器７０から出力された値から、乗算器７１から出力された値を減算する。加算器７４は、減算器７２から出力された値に定数を加算し、時刻ｎの予測値Ｉ_０［ｎ］（ただし、Ｉ_０の頂部に＾が付く）に対応するパルス時比率Ｄ［ｎ］を出力する。

【0073】

パルス時比率Ｄ［ｎ］の導出過程について説明する。電源回路３０を構成するコイル（インダクタ）を経由する電流をｉ_Ｌ、キャパシタにかかる電圧をＶ_ｃとすると、これらを要素とした内部状態ベクトルｘは、式２のように表される。

【0074】

【数2】

【0075】

目標とする電圧をＶ_０、電源回路３０へ入力される入力電圧をＶ_ｉｎ、プロセッサ３１へ供給される電流をＩ_０とすると、内部状態ベクトルｘを用い、下記式３、４の関係が成立する。

【0076】

【数3】

【0077】

【数4】

【0078】

Ｉ_０から電源回路３０のスイッチへのパルス信号の時比率変化値ΔＤへの伝達関数Ｇ_Ｉ０ΔＤ（ただし、０は下付き文字）は、上記式２、３およびラプラス演算子ｓを用い、下記式５のように表すことができる。

【0079】

【数5】

【0080】

上記式３～５中、Ａ、ｂ、ｃ、ｄ、ｅは、電源回路３０で使用されるインダクタＬ、インダクタの寄生抵抗ｒ_Ｌ、コンデンサ（キャパシタ）Ｃ、コンデンサの寄生抵抗ｒ_ｃ、パルス信号の時比率変化値ΔＤにより決まるものであり、下記式６～１０のように表される。

【0081】

【数6】

【0082】

【数7】

【0083】

【数8】

【0084】

【数9】

【0085】

【数10】

【0086】

上記式４に、上記式５～１０を適用すると、伝達関数Ｇ_Ｉ０ΔＤ（ただし、０は下付き文字）は、下記式１１のように表すことができる。

【0087】

【数11】

【0088】

ニューラルネットワーク電力推定器３８で推定される電力推定値は、電源回路３０の電力負荷（出力電流）Ｉ_０の予測値であり、その予測がニューラルネットワークにより行われ、予測値Ｉ_０（ただし、Ｉ_０の頂部に＾が付く）が出力される。予測値Ｉ_０（ただし、Ｉ_０の頂部に＾が付く）を供給するために電源回路３０に与える必要のある時比率変化値ΔＤは、上記式１１の伝達関数Ｇ_Ｉ０ΔＤ（ただし、０は下付き文字）を用い、下記式１２のように表すことができる。

【0089】

【数12】

【0090】

上記式１２は、上記式３、４から連続時間系のラプラス変換を用いて導出されたｓ領域の関係式であり、この関係式をデジタル制御に用いるため、離散化する。具体的には、一般的な離散化手法の１つであるオイラー変換を用いて離散化する。オイラー変換式は、下記式１３で表される。

【0091】

【数13】

【0092】

上記式１３中、Ｚ^－１は遅延要素を示し、Ｔ_ｓは、離散化におけるサンプリング周期を示す。

【0093】

上記式１２を、上記式１３に示したオイラー変換式により離散化すると、下記式１４で示される離散時間での差分式が得られる。

【0094】

【数14】

【0095】

時刻ｎでの予測値Ｉ_０［ｎ］（ただし、Ｉ_０の頂部に＾が付く）を供給するためのパルス信号の時比率Ｄ［ｎ］は、時刻ｎにおける時比率変化値ΔＤに、Ｖ_０／Ｖ_ｉｎを加算することにより得ることができる。

【0096】

図１０に示したフィードフォワード制御を行うシステムは、図７に示したシステムのようにフィードバックループを有しないため、そのループで使用されるＡ／Ｄ変換器、減算器等の部品や、回路パラメータ設計調整工数を削減することができる。また、電源回路３０の負荷変動での応答性能向上により、対応が難しい負荷変動への対策として設けられているコンデンサ（キャパシタ）の使用数を削減することができる。

【0097】

図１２は、本実施形態に係る電源制御システムの第３の構成例を示した図である。図１０に示した例では、電源回路３０を１フェーズのみで構成していたが、図１２に示した例では、電源回路３０をマルチフェーズ（Ｎフェーズ、Ｎは２以上の整数）で構成している。その他の構成は、図１０に示した構成と同様である。

【0098】

プロセッサ３１は、大電流負荷となるため、電源回路３０は、各フェーズが並列に稼働するマルチフェーズ構成が取られることが多い。上記のフィードフォワード制御は、マルチフェーズ構成の電源回路３０に対しても適用することができる。

【0099】

電源回路３０内のスイッチは、パルス信号によりオン／オフが制御される。各フェーズのスイッチは、パルス信号制御回路３４により生成された各パルス信号によりオン／オフが制御される。このため、パルス信号制御回路３４は、電源電圧制御回路３５が出力した時比率Ｄ［ｎ］に基づき、各フェーズ内のスイッチを制御するためのパルス信号を生成し、各スイッチへ入力する。

【0100】

図１３は、図１２に示したシステムが備える電源電圧制御回路３５の構成例を示した図である。ニューラルネットワーク電力推定器３８は、性能計測回路３２から出力された性能計測信号を入力とし、プロセッサ３１が消費する電力の時刻ｎにおける予測値Ｉ_０［ｎ］（ただし、Ｉ_０の頂部に＾が付く）を出力する。電源電圧制御回路３５は、この予測値Ｉ_０［ｎ］（ただし、Ｉ_０の頂部に＾が付く）を入力として受け付ける。

【0101】

電源電圧制御回路３５では、予測値Ｉ_０［ｎ］（ただし、Ｉ_０の頂部に＾が付く）は、２つに分岐され、１つは、乗算器７０で定数が乗算され、もう１つは、遅延素子７３に保持される。乗算器７１は、遅延素子７３に前回（１つ前）に保持した予測値Ｉ_０［ｎ－１］（ただし、Ｉ_０の頂部に＾が付く）に定数を乗算する。マルチフェーズ構成の電源回路３０を採用する場合、乗算器７０、７１で乗算する定数がシングルフェーズ構成とは異なってくる。具体的には、Ｎフェーズ構成の場合、各定数がシングルフェーズの場合の１／Ｎとなる。

【0102】

減算器７２は、乗算器７０から出力された値から、乗算器７１から出力された値を減算する。加算器７４は、減算器７２から出力された値に定数を加算し、時刻ｎの予測値Ｉ_０［ｎ］（ただし、Ｉ_０の頂部に＾が付く）に対応するパルス時比率Ｄ［ｎ］を出力する。これらは、シングルフェーズ構成の場合と同じである。

【0103】

パルス時比率Ｄ［ｎ］の導出過程について説明する。電源回路３０の各フェーズのコイル（インダクタ）を経由する電流をｉ_Ｌ１～ｉ_ＬＮ、キャパシタにかかる電圧をＶ_ｃとすると、これらを要素とした内部状態ベクトルｘは、式１５のように表される。

【0104】

【数15】

【0105】

目標とする電圧をＶ_０、電源回路３０へ入力される入力電圧をＶ_ｉｎ、プロセッサ３１へ供給される電流をＩ_０とすると、内部状態ベクトルｘを用い、上記式３、４の関係が成立する。そして、Ｉ_０から電源回路３０のスイッチへのパルス信号の時比率変化値ΔＤへの伝達関数Ｇ_Ｉ０ΔＤ（ただし、０は下付き文字）は、上記式５のように表される。

【0106】

上記式３～５中、Ａ、ｂ、ｃ、ｄ、ｅは、電源回路３０で使用されるインダクタＬ、インダクタの寄生抵抗ｒ_Ｌ、コンデンサ（キャパシタ）Ｃ、コンデンサの寄生抵抗ｒ_ｃ、パルス信号の時比率変化値ΔＤにより決まるものであり、マルチフェーズ構成では、下記式１５～１９のように表される。

【0107】

【数16】

【0108】

【数17】

【0109】

【数18】

【0110】

【数19】

【0111】

【数20】

【0112】

上記式４に、上記式１５～１９を適用すると、伝達関数Ｇ_Ｉ０ΔＤ（ただし、０は下付き文字）は、下記式２０のように表すことができる。

【0113】

【数21】

【0114】

予測値Ｉ_０（ただし、Ｉ_０の頂部に＾が付く）を供給するために電源回路３０に与える必要のある時比率変化値ΔＤは、上記式１２のように表すことができることから、上記式１３を用いて離散化すると、下記式２１のような離散時間での差分式が得られる。

【0115】

【数22】

【0116】

時刻ｎでの予測値Ｉ_０［ｎ］（ただし、Ｉ_０の頂部に＾が付く）を供給するための各フェーズに供給するパルス信号の時比率Ｄ［ｎ］は、時刻ｎにおける時比率変化値ΔＤに、Ｖ_０／Ｖ_ｉｎを加算することにより得ることができる。

【0117】

図１４は、本実施形態に係る電源制御システムの第４の構成例を示した図である。小規模の電源制御システムでは、電源回路３０内のスイッチのオン／オフを切り替えるパルス信号のオン時間またはオフ時間を固定し、パルス信号の周波数を変えることで、電源出力制御を行うパルス周波数変調(PFM)制御式の電源も存在している。このような方式に対しても、ニューラルネットワークによる電力予測に基づくフィードフォワード制御を実現することが可能である。図１４は、ＰＦＭ制御方式の電源制御システムの構成例を示した図である。

【0118】

図１４に示す例では、パルス信号制御回路３４が、パルス周波数変調制御回路４１とされ、電源電圧制御回路３５がパルス周波数ｆ［ｎ］を出力するように構成されている。電源電圧制御回路３５は、上記１４で得られた時比率Ｄ［ｎ］を、取り決めたオン時間Ｔ_ＯＮで除算してＰＦＭ制御における周波数ｆを算出し、パルス周波数変調制御回路４１へ出力する。パルス周波数変調制御回路４１は、入力された周波数ｆに対応するパルス信号を生成し、電源回路３０内のスイッチにパルス信号を与え、電源の電圧制御を行う。

【0119】

図１５は、本実施形態に係る電源制御システムの第５の構成例を示した図である。図１５では、電源回路３０がマルチフェーズ構成を採用しているが、シングルフェーズ構成であってもよい。図１５に示す例では、電源効率化制御に対し、電圧レベルはパルス時比率による制御とし、効率制御はパルス周波数により制御する方式を採用している。このため、電源電圧制御回路３５は、フィードバックループを構成し、電源回路３０が出力した電圧と目標となる電圧との偏差を入力とし、パルス時比率を電圧制御信号として出力する。

【0120】

ニューラルネットワーク電力推定器３８から出力された予測値Ｉ_０［ｎ］（ただし、Ｉ_０の頂部に＾が付く）は、周波数制御回路４２へ入力され、最大効率周波数算出回路４３を使用して最大効率となる周波数を算出し、算出した周波数を効率制御信号としてパルス信号制御回路３４へ出力する。

【0121】

パルス信号制御回路３４は、電源電圧制御回路３５からの電圧制御信号と、周波数制御回路４２からの効率制御信号とに基づき、各フェーズのスイッチを制御するためのパルス信号を生成し、各スイッチに入力する。

【0122】

図１６は、本実施形態に係る電源制御システムの第６の構成例を示した図である。図１５に示したシステムでは、フィードバックループにおいてパルス時比率による電圧レベルの制御（位相補償）のみを実施しているが、この制御のみでは高精度に出力電圧範囲を規定することができない。そこで、従来のシステムと同様、ＰＩＤ制御を含め、Ａ／Ｄ変換されたデジタル信号の入力を受け、デジタル信号に基づき制御を行うデジタル制御により高精度な制御を実現する。なお、帰還制御（フィードバック制御）のみでは、負荷応答性能が低いことから、ニューラルネットワーク電力推定器３８を採用し、フィードフォワード制御も実現する。

【0123】

図１６に示す例では、電源制御システムは、フィードバック制御を実現するため、Ａ／Ｄ変換器４４、減算器４０、帰還制御装置としてのＰＩＤ位相補償デジタル制御回路４５を備える。電源制御システムは、ＰＩＤ位相補償デジタル制御回路４５から出力される信号と、ニューラルネットワーク電力推定器３８から出力される負荷変動情報とに基づき、パルス信号を生成する電源制御装置としてのフィードバックフィードフォワード連結電源制御回路４６を備える。

【0124】

このようなフィードバック制御とフィードフォワード制御の両方を採用することで、高精度に出力電圧範囲を規定することができ、負荷応答性能を向上させることもできる。

【0125】

上述したように、本システムは、負荷デバイスでの計測回路の実装やプロセッサ上で実行されるプログラムに対する汎用性を有し、パラメータを変更することなく継続して高い精度で連続した消費電力の予測を実現する。消費電力を予測することができれば、電流値の予測も可能となる。本システムは、各種の電流を検出した制御方式における電流検出器やＡ／Ｄ変換器等の周辺機器を不要とし、電流検出器における電力損失を削減できるため、電流値という負荷情報の伝達遅延に対する改善にも応用することが可能である。応用例としては、電流制御電源における電流センサレス化等が挙げられる。

【0126】

以上に説明してきたように、本発明によれば、プロセッサ内の性能計測回路からの性能計測信号を用いて、深層学習ニューラルネットワークによりプロセッサの消費電力を予測することで、性能計測信号と負荷が非線形の関係を示す場合を含め、プロセッサ負荷に連動する電源制御システムを提供することができる。また、その電源制御システムに用いられ、高い精度でプロセッサの消費電力を予測することができるニューラルネットワーク電力推定器、すなわち電力推定装置を提供することができる。

【0127】

本システムでは、負荷を消費電力の予測値から判断することができるので、負荷情報を得るための電流センサが不要となり、高い精度で消費電力を予測することができるので、フィードバックループを取り除くことができ、負荷変動に対する高速応答性能を向上させることができる。また、一般的なフィードバック制御電源における高速応答性能向上のための付加機能としても応用することができる。負荷が演算に対して線形関係だけではなく、非線形関係を示すプログラムを含め、パラメータの再設定を行うことなく連続的に高い精度で消費電力を予測することができるので、様々な計算機に適用することができ、特に高速応答性能が求められる大規模計算機に有用である。

【0128】

上述したように、移動平均処理を実行するデジタルフィルタ部と、ニューラルネットワーク部とを組み合わせて用いることにより、電力伝搬の振る舞いに近いモデルを再現し、デジタルフィルタ部において、より電力を予測しやすい形にニューラルネットワークの入力データを加工し、学習データの時系列データ量を削減することができる。しかしながら、学習データ量やハードウェア量に制約がない場合、入力とする時系列データを十分に大きくとることで、デジタルフィルタ部を省略しても、性能計測情報から正確な電力予測を行うことができる。

【0129】

これまで本発明の電力推定装置および電源制御システムについて上述した実施形態をもって詳細に説明してきたが、本発明は、上述した実施形態に限定されるものではなく、他の実施形態や、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。

【符号の説明】

【0130】

１０…電源回路
１１…電源供給路
１２…第１のスイッチ
１３…アース
１４…第２のスイッチ
１５…コイル
１６…パルス信号制御回路
１７…プロセッサ
１８…性能計測回路
２０…電力予測ＩＩＲデジタルフィルタ
２１…電力推定デジタルフィルタ
２２…パラメータ推定器
２３…負荷電力推定器
３０…電源回路
３１…プロセッサ
３２…性能計測回路
３３…キャパシタ
３４…パルス信号制御回路
３５…電源電圧制御回路
３６…フェーズ制御回路
３７…フェーズ数決定回路
３８…ニューラルネットワーク電力推定器
３９…電圧検出器
４０…減算器
４１…パルス周波数変調制御回路
４２…効率最適周波数回路
４３…最大効率周波数算出回路
４４…ＰＩＤ位相補償デジタル制御回路
４５…フィードバックフィードフォワード連結電源制御回路
５０…デジタルフィルタ部
５１…ニューラルネットワーク部
５２、５３…乗算器
５４…加算器
５５…遅延素子
５６…第１層
５７…第２層
５８…第３層
６０…電力センサ
７０、７１…乗算器
７２…減算器
７３…遅延素子
７４…加算器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】