(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023155925
(43)【公開日】2023-10-24
(54)【発明の名称】フィルタ回路
(51)【国際特許分類】
H03H 7/01 20060101AFI20231017BHJP
H03H 7/52 20060101ALI20231017BHJP
【ＦＩ】
H03H7/01 A
H03H7/52
【審査請求】未請求
【請求項の数】3
【出願形態】ＯＬ
(21)【出願番号】P 2022065445
(22)【出願日】2022-04-12
(71)【出願人】
【識別番号】591036457
【氏名又は名称】三菱電機エンジニアリング株式会社
(74)【代理人】
【識別番号】110003166
【氏名又は名称】弁理士法人山王内外特許事務所
(72)【発明者】
【氏名】河村 昌樹
【テーマコード（参考）】
5J024
【Ｆターム（参考）】
5J024AA01
5J024CA11
5J024DA01
5J024EA08
5J024KA01
(57)【要約】
【課題】ＬＣフィルタを用いずに、スイッチングレギュレータが出力するスプリアスを抑制可能とする。
【解決手段】入力ポート、第１の出力ポート、第２の出力ポート及びアイソレーションポートを有する方向性結合器１１と、一端が第１の出力ポートに接続されてＡＣ結合を行う第１のＡＣ結合部１２と、一端が第２の出力ポートに接続されてＡＣ結合を行う第２のＡＣ結合部１３と、一端が第１のＡＣ結合部の他端に接続された第１の終端部１４と、一端が第２のＡＣ結合部の他端に接続された第２の終端部１５とを備えた。
【選択図】図１
【解決手段】入力ポート、第１の出力ポート、第２の出力ポート及びアイソレーションポートを有する方向性結合器１１と、一端が第１の出力ポートに接続されてＡＣ結合を行う第１のＡＣ結合部１２と、一端が第２の出力ポートに接続されてＡＣ結合を行う第２のＡＣ結合部１３と、一端が第１のＡＣ結合部の他端に接続された第１の終端部１４と、一端が第２のＡＣ結合部の他端に接続された第２の終端部１５とを備えた。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力ポート、第１の出力ポート、第２の出力ポート及びアイソレーションポートを有する方向性結合器と、
一端が前記第１の出力ポートに接続されてＡＣ結合を行う第１のＡＣ結合部と、
一端が前記第２の出力ポートに接続されてＡＣ結合を行う第２のＡＣ結合部と、
一端が前記第１のＡＣ結合部の他端に接続された第１の終端部と、
一端が前記第２のＡＣ結合部の他端に接続された第２の終端部と
を備えたフィルタ回路。
一端が前記第１の出力ポートに接続されてＡＣ結合を行う第１のＡＣ結合部と、
一端が前記第２の出力ポートに接続されてＡＣ結合を行う第２のＡＣ結合部と、
一端が前記第１のＡＣ結合部の他端に接続された第１の終端部と、
一端が前記第２のＡＣ結合部の他端に接続された第２の終端部と
を備えたフィルタ回路。
【請求項2】
入力ポート、第１の出力ポート、第２の出力ポート及びアイソレーションポートを有する方向性結合器と、
一端が前記第１の出力ポートに接続された第１の終端部と、
一端が前記第２の出力ポートに接続された第２の終端部とを備え、
前記方向性結合器は、前記第１の出力ポートと前記第１の終端部との間でＡＣ結合を行い、前記第２の出力ポートと前記第２の終端部との間でＡＣ結合を行うことが可能に構成された
ことを特徴とするフィルタ回路。
一端が前記第１の出力ポートに接続された第１の終端部と、
一端が前記第２の出力ポートに接続された第２の終端部とを備え、
前記方向性結合器は、前記第１の出力ポートと前記第１の終端部との間でＡＣ結合を行い、前記第２の出力ポートと前記第２の終端部との間でＡＣ結合を行うことが可能に構成された
ことを特徴とするフィルタ回路。
【請求項3】
前記方向性結合器は、集中定数型ブランチラインカプラである
ことを特徴とする請求項１又は請求項２記載のフィルタ回路。
ことを特徴とする請求項１又は請求項２記載のフィルタ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、スイッチングレギュレータに接続されるフィルタ回路に関する。
【背景技術】
【0002】
スイッチングレギュレータは、直流電圧（ＤＣ）を異なる値の直流電圧に変換して出力する装置である。このスイッチングレギュレータでは、スイッチング周波数成分のスプリアスが発生する。そのため、レーダ用送信機又はシンセサイザ等のように、高性能なスプリアス抑圧が要求されるユニットでは、スイッチングレギュレータにより発生されるスプリアスを、フィルタ回路によって抑圧する必要がある。
【0003】
すなわち、電源の負荷となるＲＦ（高周波）デバイスに、スイッチングレギュレータにより発生されたスプリアス又はフィルタリップルにより増幅されたノイズが入力されると、当該ノイズがＲＦデバイスの出力信号に重畳し、高周波信号のスプリアス及び位相雑音（ノイズ）に悪影響を及ぼす。したがって、スイッチングレギュレータにより発生されるスプリアスを抑圧し、ノイズを劣化させないフィルタ回路が要求される。
【0004】
一般的に、上記のようなフィルタ回路としては、インダクタ及びキャパシタを有する２次のＬＣフィルタが用いられる（例えば特許文献１参照）。このフィルタ回路の構成例を図１２に示す。図１２に示すフィルタ回路５は、インダクタ５１（Ｌ）及びキャパシタ５２（Ｃ）を備えている。なお、インダクタ５１は、一端（図１２では左端）にスイッチングレギュレータ２が接続され、他端（図１２では右端）にＲＦデバイス３が接続される。また、キャパシタ５２は、一端（図１２では上端）がインダクタ５１の他端（図１２では右端）に接続され、他端（図１２では下端）が接地されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平６－３５１２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上記のように、スイッチングレギュレータにより発生されるスプリアスを抑圧するためのフィルタ回路としては、一般的に、ＬＣフィルタが用いられる。
しかしながら、例えば図１３Ａにおいて符号１３０１で示すように、ＬＣフィルタは、共振周波数でリップルを有する。そのため、スイッチングレギュレータに接続されるフィルタ回路としてＬＣフィルタを用いた場合、ノイズ成分が劣化する。
また、例えば図１３Ｂに示すように、ＬＣフィルタは、抑圧する周波数成分を反射する。図１３では、スイッチング周波数が１ＭＨｚである場合を示しており、ＬＣフィルタはスイッチング周波数の成分を全反射していることがわかる。そのため、スイッチングレギュレータに接続されるフィルタ回路としてＬＣフィルタを用いた場合、スイッチングレギュレータの出力側とＬＣフィルタとの間で多重反射が生じ、スプリアスを劣化させる。
しかしながら、例えば図１３Ａにおいて符号１３０１で示すように、ＬＣフィルタは、共振周波数でリップルを有する。そのため、スイッチングレギュレータに接続されるフィルタ回路としてＬＣフィルタを用いた場合、ノイズ成分が劣化する。
また、例えば図１３Ｂに示すように、ＬＣフィルタは、抑圧する周波数成分を反射する。図１３では、スイッチング周波数が１ＭＨｚである場合を示しており、ＬＣフィルタはスイッチング周波数の成分を全反射していることがわかる。そのため、スイッチングレギュレータに接続されるフィルタ回路としてＬＣフィルタを用いた場合、スイッチングレギュレータの出力側とＬＣフィルタとの間で多重反射が生じ、スプリアスを劣化させる。
【0007】
本開示は、上記のような課題を解決するためになされたもので、ＬＣフィルタを用いずに、スイッチングレギュレータが出力するスプリアスを抑制可能なフィルタ回路を提供することを目的としている。
【課題を解決するための手段】
【0008】
本開示に係るフィルタ回路は、入力ポート、第１の出力ポート、第２の出力ポート及びアイソレーションポートを有する方向性結合器と、一端が第１の出力ポートに接続されてＡＣ結合を行う第１のＡＣ結合部と、一端が第２の出力ポートに接続されてＡＣ結合を行う第２のＡＣ結合部と、一端が第１のＡＣ結合部の他端に接続された第１の終端部と、一端が第２のＡＣ結合部の他端に接続された第２の終端部とを備えたことを特徴とする。
【発明の効果】
【0009】
本開示によれば、上記のように構成したので、ＬＣフィルタを用いずに、スイッチングレギュレータが出力するスプリアスを抑制可能となる。
【図面の簡単な説明】
【0010】
【図1】実施の形態１に係るフィルタ回路の構成例を示す図である。
【図3】実施の形態１に係るフィルタ回路の具体的な回路構成例を示す図である。
【図4】実施の形態１に係るフィルタ回路の具体的な回路構成例を示す図である。
【図5】実施の形態１に係るフィルタ回路の具体的な回路構成例を示す図である。
【図6】実施の形態１に係るフィルタ回路の具体的な回路構成例を示す図である。
【図10】図１０Ａは、図３，５に示すフィルタ回路による通過特性と図４に示すフィルタ回路による通過特性との比較結果の一例を示す図であり、図１０Ｂは、図３，５に示すフィルタ回路による反射特性と図４に示すフィルタ回路による反射特性との比較結果の一例を示す図である。
【図11】図１１Ａは、図３，５に示すフィルタ回路による通過特性と図６に示すフィルタ回路による通過特性との比較結果の一例を示す図であり、図１１Ｂは、図３，５に示すフィルタ回路による反射特性と図６に示すフィルタ回路による反射特性との比較結果の一例を示す図である。
【図12】従来のフィルタ回路の構成例を示す図である。
【発明を実施するための形態】
【0011】
以下、実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
図１は実施の形態１に係るフィルタ回路１の構成例を示す図である。図１では、フィルタ回路１に接続されるスイッチングレギュレータ２及びＲＦデバイス（ＤＣ負荷デバイス）３についても図示されている。
フィルタ回路１は、スイッチングレギュレータ２により発生されるスプリアスを抑圧するための回路である。このフィルタ回路１は、図１に示すように、方向性結合器１１、第１のＡＣ結合部１２、第２のＡＣ結合部１３、第１の終端部１４、及び、第２の終端部１５を備えている。
実施の形態１．
図１は実施の形態１に係るフィルタ回路１の構成例を示す図である。図１では、フィルタ回路１に接続されるスイッチングレギュレータ２及びＲＦデバイス（ＤＣ負荷デバイス）３についても図示されている。
フィルタ回路１は、スイッチングレギュレータ２により発生されるスプリアスを抑圧するための回路である。このフィルタ回路１は、図１に示すように、方向性結合器１１、第１のＡＣ結合部１２、第２のＡＣ結合部１３、第１の終端部１４、及び、第２の終端部１５を備えている。
【0012】
方向性結合器１１は、４つの端子を有する方向性結合器である。
この方向性結合器１１は、主に高周波信号の電力分配に用いられる回路であり、高周波信号の伝送に方向性を有する回路である。この方向性結合器１１は、４つの端子として、入力ポート、第１の出力ポート、第２の出力ポート、及び、アイソレーションポートを有している。
この方向性結合器１１は、主に高周波信号の電力分配に用いられる回路であり、高周波信号の伝送に方向性を有する回路である。この方向性結合器１１は、４つの端子として、入力ポート、第１の出力ポート、第２の出力ポート、及び、アイソレーションポートを有している。
【0013】
なお、図１の例では、方向性結合器１１が有する４つの端子のうち、第１の端子（Ｐｏｒｔ１）が入力ポートであり、第２の端子（Ｐｏｒｔ２）が第１の出力ポートであり、第３の端子（Ｐｏｒｔ３）が第２の出力ポートであり、第４の端子（Ｐｏｒｔ４）がアイソレーションポートである場合を示している。
【0014】
第１のＡＣ結合部１２は、一端が、方向性結合器１１が有する第１の出力ポートに接続されてＡＣ結合を行う。この第１のＡＣ結合部１２は、キャパシタ１２１から構成されている。
キャパシタ１２１は、一端（図１では左端）が、方向性結合器１１が有する第１の出力ポートに接続されている。
キャパシタ１２１は、一端（図１では左端）が、方向性結合器１１が有する第１の出力ポートに接続されている。
【0015】
第２のＡＣ結合部１３は、一端が、方向性結合器１１が有する第２の出力ポートに接続されてＡＣ結合を行う。この第２のＡＣ結合部１３は、キャパシタ１３１から構成されている。
キャパシタ１３１は、一端（図１では左端）が、方向性結合器１１が有する第２の出力ポートに接続されている。
キャパシタ１３１は、一端（図１では左端）が、方向性結合器１１が有する第２の出力ポートに接続されている。
【0016】
第１の終端部１４は、方向性結合器１１が有する第１の出力ポートを終端する。図１では、第１の終端部１４は、一端が、第１のＡＣ結合部１２の他端に接続されている。この第１の終端部１４は、抵抗１４１から構成されている。
抵抗１４１は、一端（図１では上端）が、キャパシタ１２１の他端（図１では右端）に接続され、他端（図１では下端）が接地されている。
抵抗１４１は、一端（図１では上端）が、キャパシタ１２１の他端（図１では右端）に接続され、他端（図１では下端）が接地されている。
【0017】
第２の終端部１５は、方向性結合器１１が有する第２の出力ポートを終端する。図１では、第２の終端部１５は、一端が、第２のＡＣ結合部１３の他端に接続されている。この第２の終端部１５は、抵抗１５１から構成されている。
抵抗１５１は、一端（図１では上端）が、キャパシタ１３１の他端（図１では右端）に接続され、他端（図１では下端）が接地されている。
抵抗１５１は、一端（図１では上端）が、キャパシタ１３１の他端（図１では右端）に接続され、他端（図１では下端）が接地されている。
【0018】
ここで、図２に示すように、この方向性結合器１１単体では、通常、高周波信号は、入力ポートから入力され、第１の出力ポート及び第２の出力ポートから出力される。
【0019】
なお、図２の例では、方向性結合器１１が有する４つの端子のうち、第１の端子（Ｐｏｒｔ１）が入力ポートであり、第２の端子（Ｐｏｒｔ２）が第１の出力ポートであり、第３の端子（Ｐｏｒｔ３）が第２の出力ポートであり、第４の端子（Ｐｏｒｔ４）がアイソレーションポートである場合を示している。
【0020】
これに対し、実施の形態１における方向性結合器１１では、図１に示すように、第１の出力ポートに第１のＡＣ結合部１２及び第１の終端部１４が接続され、第２の出力ポートに第２のＡＣ結合部１３及び第２の終端部１５が接続されている。これにより、実施の形態１に係るフィルタ回路１では、方向性結合器１１において通常では高周波信号が出力される第１の出力ポート及び第２の出力ポートをＡＣ結合して終端し、アイソレーションポートからＤＣ成分を得ることが可能に構成される。
【0021】
すなわち、この実施の形態１に係るフィルタ回路１では、抑圧したい周波数成分（スプリアス）は高周波信号として第１の出力ポート及び第２の出力ポートに流れて終端されるが、アイソレーションポートには出力されない。一方、この実施の形態１に係るフィルタ回路１では、直流電圧（ＤＣ）についてはＡＣ結合された第１の出力ポート及び第２の出力ポートには出力されず、ＤＣ結合しているアイソレーションポートに出力される。
この結果、この実施の形態１に係るフィルタ回路１では、スイッチングレギュレータ２に接続されるフィルタ回路１として従来のＬＣフィルタを用いた場合に発生していたスプリアスの反射は起きず、フィルタ回路１としてスプリアス抑圧性能の劣化が生じない。また、この実施の形態１に係るフィルタ回路１では、ＲＦ（ＡＣ）的に終端していることで、スイッチングレギュレータ２に接続されるフィルタ回路１として従来のＬＣフィルタを用いた場合に発生していたリップルも抑制することが可能となる。
この結果、この実施の形態１に係るフィルタ回路１では、スイッチングレギュレータ２に接続されるフィルタ回路１として従来のＬＣフィルタを用いた場合に発生していたスプリアスの反射は起きず、フィルタ回路１としてスプリアス抑圧性能の劣化が生じない。また、この実施の形態１に係るフィルタ回路１では、ＲＦ（ＡＣ）的に終端していることで、スイッチングレギュレータ２に接続されるフィルタ回路１として従来のＬＣフィルタを用いた場合に発生していたリップルも抑制することが可能となる。
【0022】
なお、図１では、方向性結合器１１が有する４つの端子のうちの第１の端子（Ｐｏｒｔ１）を入力ポートとした場合を示している。しかしながら、これに限らず、方向性結合器１１における入出力の組み合わせについては、方向性結合器１１の定義に従い任意に設定可能である。
【0023】
また、図１では、フィルタ回路１に、第１のＡＣ結合部１２及び第２のＡＣ結合部１３が設けられた場合を示した。しかしながら、この第１のＡＣ結合部１２及び第２のＡＣ結合部１３はフィルタ回路１に必須の構成ではなく、方向性結合器１１が有するキャパシタが第１のＡＣ結合部１２及び第２のＡＣ結合部１３の機能も果たすことが可能な構成である場合には、フィルタ回路１に第１のＡＣ結合部１２及び第２のＡＣ結合部１３が設けられていなくてもよい。すなわち、方向性結合器１１が、第１の出力ポートと第１の終端部１４との間でＡＣ結合を行い、第２の出力ポートと第２の終端部１５との間でＡＣ結合を行うことが可能に構成されていれば、フィルタ回路１に第１のＡＣ結合部１２及び第２のＡＣ結合部１３が設けられていなくてもよい。なお、この場合には、第１の終端部１４は、一端が第１の出力ポートに接続され、第２の終端部１５は、一端が第２の出力ポートに接続される。
【0024】
次に、図１に示すフィルタ回路１の具体的な回路構成例について、図３～６を参照しながら説明する。
ここで、４つの端子を有する方向性結合器１１のうち、アイソレーションポートがＤＣ結合している方向性結合器１１の代表的なものとして、集中定数型ブランチラインカプラが挙げられる。そこで、図３～６では、方向性結合器１１として、集中定数型ブランチラインカプラを用いた場合での回路構成例を示す。
なお、図３～６において、キャパシタ１２１及びキャパシタ１３１は、同一の定数であり、Ｃｏで表す。また、図３～６において、抵抗１４１及び抵抗１５１は、同一の定数であり、Ｚｏで表す。
ここで、４つの端子を有する方向性結合器１１のうち、アイソレーションポートがＤＣ結合している方向性結合器１１の代表的なものとして、集中定数型ブランチラインカプラが挙げられる。そこで、図３～６では、方向性結合器１１として、集中定数型ブランチラインカプラを用いた場合での回路構成例を示す。
なお、図３～６において、キャパシタ１２１及びキャパシタ１３１は、同一の定数であり、Ｃｏで表す。また、図３～６において、抵抗１４１及び抵抗１５１は、同一の定数であり、Ｚｏで表す。
【0025】
また、図３～６の例では、方向性結合器１１が有する４つの端子のうち、第１の端子（Ｐｏｒｔ１）が入力ポートであり、第２の端子（Ｐｏｒｔ２）が第１の出力ポートであり、第３の端子（Ｐｏｒｔ３）が第２の出力ポートであり、第４の端子（Ｐｏｒｔ４）がアイソレーションポートである場合を示している。
【0026】
図３では、集中定数型ブランチラインカプラが標準型（ＬＰＦ型）である場合でのフィルタ回路１の回路構成例を示している。
図３に示す方向性結合器１１は、第１のインダクタ１１０１ａ、第２のインダクタ１１０２ａ、第３のインダクタ１１０３ａ、第４のインダクタ１１０４ａ、第１のキャパシタ１１０５ａ、第２のキャパシタ１１０６ａ、第３のキャパシタ１１０７ａ、第４のキャパシタ１１０８ａ、第５のキャパシタ１１０９ａ、第６のキャパシタ１１１０ａ、第７のキャパシタ１１１１ａ、及び、第８のキャパシタ１１１２ａから構成されている。
図３に示す方向性結合器１１は、第１のインダクタ１１０１ａ、第２のインダクタ１１０２ａ、第３のインダクタ１１０３ａ、第４のインダクタ１１０４ａ、第１のキャパシタ１１０５ａ、第２のキャパシタ１１０６ａ、第３のキャパシタ１１０７ａ、第４のキャパシタ１１０８ａ、第５のキャパシタ１１０９ａ、第６のキャパシタ１１１０ａ、第７のキャパシタ１１１１ａ、及び、第８のキャパシタ１１１２ａから構成されている。
【0027】
なお、第１のインダクタ１１０１ａ及び第２のインダクタ１１０２ａは、同一の定数であり、Ｌ１で表す。また、第３のインダクタ１１０３ａ及び第４のインダクタ１１０４ａは、同一の定数であり、Ｌ２で表す。
また、第１のキャパシタ１１０５ａ、第２のキャパシタ１１０６ａ、第３のキャパシタ１１０７ａ及び第４のキャパシタ１１０８ａは、同一の定数であり、Ｃ１で表す。また、第５のキャパシタ１１０９ａ、第６のキャパシタ１１１０ａ、第７のキャパシタ１１１１ａ及び第８のキャパシタ１１１２ａは、同一の定数であり、Ｃ２で表す。
また、第１のキャパシタ１１０５ａ、第２のキャパシタ１１０６ａ、第３のキャパシタ１１０７ａ及び第４のキャパシタ１１０８ａは、同一の定数であり、Ｃ１で表す。また、第５のキャパシタ１１０９ａ、第６のキャパシタ１１１０ａ、第７のキャパシタ１１１１ａ及び第８のキャパシタ１１１２ａは、同一の定数であり、Ｃ２で表す。
【0028】
なお、Ｌ１は下式（１）より得られる。また、Ｌ２は下式（２）より得られる。また、Ｃ１は下式（３）より得られる。また、Ｃ２は下式（４）より得られる。なお、Ｚｏ［Ω］は、ＲＦデバイス３のインピーダンスである。このインピーダンスは、ＲＦデバイス３における消費電流（Ｉｓ）及び印加電圧（Ｖｃ）により定まる（Ｚｏ＝Ｖｃ／Ｉｓ）。また、ｆｓ［ＭＨｚ］は、スイッチングレギュレータ２におけるスイッチング周波数であり、集中定数型ブランチラインカプラにおける通過周波数である。
Ｌ１＝｛（１５９．１５４９４３１×Ｚｏ）／ｆｓ｝［ｎＨ］ （１）
Ｌ２＝｛（１１２．５３９５４×Ｚｏ）／ｆｓ｝［ｎＨ］ （２）
Ｃ１＝｛１５９１５４．９４３１／（ｆｓ×Ｚｏ）｝［ｐＦ］ （３）
Ｃ２＝｛２２５０７９．０７９／（ｆｓ×Ｚｏ）｝［ｐＦ］（４）
Ｌ１＝｛（１５９．１５４９４３１×Ｚｏ）／ｆｓ｝［ｎＨ］ （１）
Ｌ２＝｛（１１２．５３９５４×Ｚｏ）／ｆｓ｝［ｎＨ］ （２）
Ｃ１＝｛１５９１５４．９４３１／（ｆｓ×Ｚｏ）｝［ｐＦ］ （３）
Ｃ２＝｛２２５０７９．０７９／（ｆｓ×Ｚｏ）｝［ｐＦ］（４）
【0029】
第１のインダクタ１１０１ａ（Ｌ１）は、一端（図３では上端）が第１の端子（Ｐｏｒｔ１）に接続され、他端（図３では下端）が第４の端子（Ｐｏｒｔ４）に接続されている。
第２のインダクタ１１０２ａ（Ｌ１）は、一端（図３では上端）が第２の端子（Ｐｏｒｔ２）に接続され、他端（図３では下端）が第３の端子（Ｐｏｒｔ３）に接続されている。
第２のインダクタ１１０２ａ（Ｌ１）は、一端（図３では上端）が第２の端子（Ｐｏｒｔ２）に接続され、他端（図３では下端）が第３の端子（Ｐｏｒｔ３）に接続されている。
【0030】
第３のインダクタ１１０３ａ（Ｌ２）は、一端（図３では左端）が第１の端子（Ｐｏｒｔ１）に接続され、他端（図３では右端）が第２の端子（Ｐｏｒｔ２）に接続されている。
第４のインダクタ１１０４ａ（Ｌ２）は、一端（図３では右端）が第３の端子（Ｐｏｒｔ３）に接続され、他端（図３では左端）が第４の端子（Ｐｏｒｔ４）に接続されている。
第４のインダクタ１１０４ａ（Ｌ２）は、一端（図３では右端）が第３の端子（Ｐｏｒｔ３）に接続され、他端（図３では左端）が第４の端子（Ｐｏｒｔ４）に接続されている。
【0031】
第１のキャパシタ１１０５ａ（Ｃ１）は、一端（図３では右端）が第１の端子（Ｐｏｒｔ１）及び第１のインダクタ１１０１ａ（Ｌ１）の一端（図３では上端）に接続され、他端（図３では左端）が接地されている。
第２のキャパシタ１１０６ａ（Ｃ１）は、一端（図３では左端）が第２の端子（Ｐｏｒｔ２）及び第２のインダクタ１１０２ａ（Ｌ１）の一端（図３では上端）に接続され、他端（図３では右端）が接地されている。
第３のキャパシタ１１０７ａ（Ｃ１）は、一端（図３では左端）が第３の端子（Ｐｏｒｔ３）及び第２のインダクタ１１０２ａ（Ｌ１）の他端（図３では下端）に接続され、他端（図３では右端）が接地されている。
第４のキャパシタ１１０８ａ（Ｃ１）は、一端（図３では右端）が第４の端子（Ｐｏｒｔ４）及び第１のインダクタ１１０１ａ（Ｌ１）の他端（図３では下端）に接続され、他端（図３では左端）が接地されている。
第２のキャパシタ１１０６ａ（Ｃ１）は、一端（図３では左端）が第２の端子（Ｐｏｒｔ２）及び第２のインダクタ１１０２ａ（Ｌ１）の一端（図３では上端）に接続され、他端（図３では右端）が接地されている。
第３のキャパシタ１１０７ａ（Ｃ１）は、一端（図３では左端）が第３の端子（Ｐｏｒｔ３）及び第２のインダクタ１１０２ａ（Ｌ１）の他端（図３では下端）に接続され、他端（図３では右端）が接地されている。
第４のキャパシタ１１０８ａ（Ｃ１）は、一端（図３では右端）が第４の端子（Ｐｏｒｔ４）及び第１のインダクタ１１０１ａ（Ｌ１）の他端（図３では下端）に接続され、他端（図３では左端）が接地されている。
【0032】
第５のキャパシタ１１０９ａ（Ｃ２）は、一端（図３では上端）が第１の端子（Ｐｏｒｔ１）及び第３のインダクタ１１０３ａ（Ｌ２）の一端（図３では左端）に接続され、他端（図３では下端）が接地されている。
第６のキャパシタ１１１０ａ（Ｃ２）は、一端（図３では上端）が第２の端子（Ｐｏｒｔ２）及び第３のインダクタ１１０３ａ（Ｌ２）の他端（図３では右端）に接続され、他端（図３では下端）が接地されている。
第７のキャパシタ１１１１ａ（Ｃ２）は、一端（図３では上端）が第３の端子（Ｐｏｒｔ３）及び第４のインダクタ１１０４ａ（Ｌ２）の一端（図３では右端）に接続され、他端（図３では下端）が接地されている。
第８のキャパシタ１１１２ａ（Ｃ２）は、一端（図３では上端）が第４の端子（Ｐｏｒｔ４）及び第４のインダクタ１１０４ａ（Ｌ２）の他端（図３では左端）に接続され、他端（図３では下端）が接地されている。
第６のキャパシタ１１１０ａ（Ｃ２）は、一端（図３では上端）が第２の端子（Ｐｏｒｔ２）及び第３のインダクタ１１０３ａ（Ｌ２）の他端（図３では右端）に接続され、他端（図３では下端）が接地されている。
第７のキャパシタ１１１１ａ（Ｃ２）は、一端（図３では上端）が第３の端子（Ｐｏｒｔ３）及び第４のインダクタ１１０４ａ（Ｌ２）の一端（図３では右端）に接続され、他端（図３では下端）が接地されている。
第８のキャパシタ１１１２ａ（Ｃ２）は、一端（図３では上端）が第４の端子（Ｐｏｒｔ４）及び第４のインダクタ１１０４ａ（Ｌ２）の他端（図３では左端）に接続され、他端（図３では下端）が接地されている。
【0033】
図４では、集中定数型ブランチラインカプラがＨＰＦ＋ＬＰＦ型である場合でのフィルタ回路１の回路構成例を示している。なお、図４に示すフィルタ回路１では、第１のＡＣ結合部１２及び第２のＡＣ結合部１３が設けられていない。すなわち、図４に示すフィルタ回路１では、方向性結合器１１が有するキャパシタが第１のＡＣ結合部１２及び第２のＡＣ結合部１３の機能も果たすことで、第１のＡＣ結合部１２及び第２のＡＣ結合部１３を不要としている。これにより、図４に示すフィルタ回路１では、部品点数を削減可能となる。
図４に示す方向性結合器１１は、第１のインダクタ１１０１ｂ、第２のインダクタ１１０２ｂ、第３のインダクタ１１０３ｂ、第４のインダクタ１１０４ｂ、第５のインダクタ１１０５ｂ、第６のインダクタ１１０６ｂ、第１のキャパシタ１１０７ｂ、第２のキャパシタ１１０８ｂ、第３のキャパシタ１１０９ｂ、第４のキャパシタ１１１０ｂ、第５のキャパシタ１１１１ｂ、及び、第６のキャパシタ１１１２ｂから構成されている。
図４に示す方向性結合器１１は、第１のインダクタ１１０１ｂ、第２のインダクタ１１０２ｂ、第３のインダクタ１１０３ｂ、第４のインダクタ１１０４ｂ、第５のインダクタ１１０５ｂ、第６のインダクタ１１０６ｂ、第１のキャパシタ１１０７ｂ、第２のキャパシタ１１０８ｂ、第３のキャパシタ１１０９ｂ、第４のキャパシタ１１１０ｂ、第５のキャパシタ１１１１ｂ、及び、第６のキャパシタ１１１２ｂから構成されている。
【0034】
なお、第１のインダクタ１１０１ｂ、第２のインダクタ１１０２ｂ、第３のインダクタ１１０３ｂ及び第４のインダクタ１１０４ｂは、同一の定数であり、Ｌ１で表す。また、第５のインダクタ１１０５ｂ及び第６のインダクタ１１０６ｂは、同一の定数であり、Ｌ２で表す。
また、第１のキャパシタ１１０７ｂ及び第２のキャパシタ１１０８ｂは、同一の定数であり、Ｃ１で表す。また、第３のキャパシタ１１０９ｂ、第４のキャパシタ１１１０ｂ、第５のキャパシタ１１１１ｂ及び第６のキャパシタ１１１２ｂは、同一の定数であり、Ｃ２で表す。
また、第１のキャパシタ１１０７ｂ及び第２のキャパシタ１１０８ｂは、同一の定数であり、Ｃ１で表す。また、第３のキャパシタ１１０９ｂ、第４のキャパシタ１１１０ｂ、第５のキャパシタ１１１１ｂ及び第６のキャパシタ１１１２ｂは、同一の定数であり、Ｃ２で表す。
【0035】
なお、Ｌ１は式（１）より得られる。また、Ｌ２は式（２）より得られる。また、Ｃ１は式（３）より得られる。また、Ｃ２は式（４）より得られる。
【0036】
第１のインダクタ１１０１ｂ（Ｌ１）は、一端（図４では上端）が第１の端子（Ｐｏｒｔ１）に接続されている。
第２のインダクタ１１０２ｂ（Ｌ１）は、一端（図４では上端）が第２の端子（Ｐｏｒｔ２）に接続されている。
第３のインダクタ１１０３ｂ（Ｌ１）は、一端（図４では下端）が第３の端子（Ｐｏｒｔ３）に接続され、他端（図４では上端）が第２のインダクタ１１０２ｂ（Ｌ１）の他端（図４では下端）に接続されている。
第４のインダクタ１１０４ｂ（Ｌ１）は、一端（図４では下端）が第４の端子（Ｐｏｒｔ４）に接続され、他端（図４では上端）が第１のインダクタ１１０１ｂ（Ｌ１）の他端（図４では下端）に接続されている。
第２のインダクタ１１０２ｂ（Ｌ１）は、一端（図４では上端）が第２の端子（Ｐｏｒｔ２）に接続されている。
第３のインダクタ１１０３ｂ（Ｌ１）は、一端（図４では下端）が第３の端子（Ｐｏｒｔ３）に接続され、他端（図４では上端）が第２のインダクタ１１０２ｂ（Ｌ１）の他端（図４では下端）に接続されている。
第４のインダクタ１１０４ｂ（Ｌ１）は、一端（図４では下端）が第４の端子（Ｐｏｒｔ４）に接続され、他端（図４では上端）が第１のインダクタ１１０１ｂ（Ｌ１）の他端（図４では下端）に接続されている。
【0037】
第５のインダクタ１１０５ｂ（Ｌ２）は、一端（図４では上端）が第３のキャパシタ１１０９ｂ（Ｃ２）の他端（図４では右端）及び第４のキャパシタ１１１０ｂ（Ｃ２）の他端（図４では左端）に接続され、他端（図４では下端）が接地されている。
第６のインダクタ１１０６ｂ（Ｌ２）は、一端（図４では上端）が第５のキャパシタ１１１１ｂ（Ｃ２）の他端（図４では左端）及び第６のキャパシタ１１１２ｂ（Ｃ２）の他端（図４では右端）に接続され、他端（図４では下端）が接地されている。
第６のインダクタ１１０６ｂ（Ｌ２）は、一端（図４では上端）が第５のキャパシタ１１１１ｂ（Ｃ２）の他端（図４では左端）及び第６のキャパシタ１１１２ｂ（Ｃ２）の他端（図４では右端）に接続され、他端（図４では下端）が接地されている。
【0038】
第１のキャパシタ１１０７ｂ（Ｃ１）は、一端（図４では右端）が第１のインダクタ１１０１ｂ（Ｌ１）の他端（図４では下端）及び第４のインダクタ１１０４ｂ（Ｌ１）の他端（図４では上端）に接続され、他端（図４では左端）が接地されている。
第２のキャパシタ１１０８ｂ（Ｃ１）は、一端（図４では左端）が第２のインダクタ１１０２ｂ（Ｌ１）の他端（図４では下端）及び第３のインダクタ１１０３ｂ（Ｌ１）の他端（図４では上端）に接続され、他端（図４では右端）が接地されている。
第２のキャパシタ１１０８ｂ（Ｃ１）は、一端（図４では左端）が第２のインダクタ１１０２ｂ（Ｌ１）の他端（図４では下端）及び第３のインダクタ１１０３ｂ（Ｌ１）の他端（図４では上端）に接続され、他端（図４では右端）が接地されている。
【0039】
第３のキャパシタ１１０９ｂ（Ｃ２）は、一端（図４では左端）が第１の端子（Ｐｏｒｔ１）に接続されている。
第４のキャパシタ１１１０ｂ（Ｃ２）は、一端（図４では右端）が第２の端子（Ｐｏｒｔ２）に接続され、他端（図４では左端）が第３のキャパシタ１１０９ｂ（Ｃ２）の他端（図４では右端）に接続されている。
第５のキャパシタ１１１１ｂ（Ｃ２）は、一端（図４では右端）が第３の端子（Ｐｏｒｔ３）に接続されている。
第６のキャパシタ１１１２ｂ（Ｃ２）は、一端（図４では左端）が第４の端子（Ｐｏｒｔ４）に接続され、他端（図４では右端）が第５のキャパシタ１１１１ｂ（Ｃ２）の他端（図４では左端）に接続されている。
第４のキャパシタ１１１０ｂ（Ｃ２）は、一端（図４では右端）が第２の端子（Ｐｏｒｔ２）に接続され、他端（図４では左端）が第３のキャパシタ１１０９ｂ（Ｃ２）の他端（図４では右端）に接続されている。
第５のキャパシタ１１１１ｂ（Ｃ２）は、一端（図４では右端）が第３の端子（Ｐｏｒｔ３）に接続されている。
第６のキャパシタ１１１２ｂ（Ｃ２）は、一端（図４では左端）が第４の端子（Ｐｏｒｔ４）に接続され、他端（図４では右端）が第５のキャパシタ１１１１ｂ（Ｃ２）の他端（図４では左端）に接続されている。
【0040】
図５では、集中定数型ブランチラインカプラが標準Ｃ省略型である場合でのフィルタ回路１の回路構成例を示している。
図５に示す方向性結合器１１は、第１のインダクタ１１０１ｃ、第２のインダクタ１１０２ｃ、第３のインダクタ１１０３ｃ、第４のインダクタ１１０４ｃ、第１のキャパシタ１１０５ｃ、第２のキャパシタ１１０６ｃ、第３のキャパシタ１１０７ｃ、及び、第４のキャパシタ１１０８ｃから構成されている。
図５に示す方向性結合器１１は、第１のインダクタ１１０１ｃ、第２のインダクタ１１０２ｃ、第３のインダクタ１１０３ｃ、第４のインダクタ１１０４ｃ、第１のキャパシタ１１０５ｃ、第２のキャパシタ１１０６ｃ、第３のキャパシタ１１０７ｃ、及び、第４のキャパシタ１１０８ｃから構成されている。
【0041】
なお、第１のインダクタ１１０１ｃ及び第２のインダクタ１１０２ｃは、同一の定数であり、Ｌ１で表す。また、第３のインダクタ１１０３ｃ及び第４のインダクタ１１０４ｃは、同一の定数であり、Ｌ２で表す。
また、第１のキャパシタ１１０５ｃ、第２のキャパシタ１１０６ｃ、第３のキャパシタ１１０７ｃ及び第４のキャパシタ１１０８ｃは、同一の定数であり、Ｃ１２で表す。
また、第１のキャパシタ１１０５ｃ、第２のキャパシタ１１０６ｃ、第３のキャパシタ１１０７ｃ及び第４のキャパシタ１１０８ｃは、同一の定数であり、Ｃ１２で表す。
【0042】
なお、Ｌ１は式（１）より得られる。また、Ｌ２は式（２）より得られる。また、Ｃ１は式（３）より得られる。また、Ｃ２は式（４）より得られる。また、Ｃ１２は下式（５）より得られる。
Ｃ１２＝Ｃ１＋Ｃ２［ｐＦ］ （５）
Ｃ１２＝Ｃ１＋Ｃ２［ｐＦ］ （５）
【0043】
第１のインダクタ１１０１ｃ（Ｌ１）は、一端（図５では上端）が第１の端子（Ｐｏｒｔ１）に接続され、他端（図５では下端）が第４の端子（Ｐｏｒｔ４）に接続されている。
第２のインダクタ１１０２ｃ（Ｌ１）は、一端（図５では上端）が第２の端子（Ｐｏｒｔ２）に接続され、他端（図５では下端）が第３の端子（Ｐｏｒｔ３）に接続されている。
第２のインダクタ１１０２ｃ（Ｌ１）は、一端（図５では上端）が第２の端子（Ｐｏｒｔ２）に接続され、他端（図５では下端）が第３の端子（Ｐｏｒｔ３）に接続されている。
【0044】
第３のインダクタ１１０３ｃ（Ｌ２）は、一端（図５では左端）が第１の端子（Ｐｏｒｔ１）に接続され、他端（図５では右端）が第２の端子（Ｐｏｒｔ２）に接続されている。
第４のインダクタ１１０４ｃ（Ｌ２）は、一端（図５では右端）が第３の端子（Ｐｏｒｔ３）に接続され、他端（図５では左端）が第４の端子（Ｐｏｒｔ４）に接続されている。
第４のインダクタ１１０４ｃ（Ｌ２）は、一端（図５では右端）が第３の端子（Ｐｏｒｔ３）に接続され、他端（図５では左端）が第４の端子（Ｐｏｒｔ４）に接続されている。
【0045】
第１のキャパシタ１１０５ｃ（Ｃ１２）は、一端（図５では上端）が第１の端子（Ｐｏｒｔ１）及び第３のインダクタ１１０３ｃ（Ｌ２）の一端（図５では左端）に接続され、他端（図５では下端）が接地されている。
第２のキャパシタ１１０６ｃ（Ｃ１２）は、一端（図５では上端）が第２の端子（Ｐｏｒｔ２）及び第３のインダクタ１１０３ｃ（Ｌ２）の他端（図５では右端）に接続され、他端（図５では下端）が接地されている。
第３のキャパシタ１１０７ｃ（Ｃ１２）は、一端（図５では上端）が第３の端子（Ｐｏｒｔ３）及び第４のインダクタ１１０４ｃ（Ｌ２）の一端（図５では右端）に接続され、他端（図５では下端）が接地されている。
第４のキャパシタ１１０８ｃ（Ｃ１２）は、一端（図５では上端）が第４の端子（Ｐｏｒｔ４）及び第４のインダクタ１１０４ｃ（Ｌ２）の他端（図５では左端）に接続され、他端（図５では下端）が接地されている。
第２のキャパシタ１１０６ｃ（Ｃ１２）は、一端（図５では上端）が第２の端子（Ｐｏｒｔ２）及び第３のインダクタ１１０３ｃ（Ｌ２）の他端（図５では右端）に接続され、他端（図５では下端）が接地されている。
第３のキャパシタ１１０７ｃ（Ｃ１２）は、一端（図５では上端）が第３の端子（Ｐｏｒｔ３）及び第４のインダクタ１１０４ｃ（Ｌ２）の一端（図５では右端）に接続され、他端（図５では下端）が接地されている。
第４のキャパシタ１１０８ｃ（Ｃ１２）は、一端（図５では上端）が第４の端子（Ｐｏｒｔ４）及び第４のインダクタ１１０４ｃ（Ｌ２）の他端（図５では左端）に接続され、他端（図５では下端）が接地されている。
【0046】
【0047】
図６では、集中定数型ブランチラインカプラがブランチ（Ｃ省略）型である場合でのフィルタ回路１の回路構成例を示している。
図６に示す方向性結合器１１は、第１のインダクタ１１０１ｄ、第２のインダクタ１１０２ｄ、第３のインダクタ１１０３ｄ、第４のインダクタ１１０４ｄ、第５のインダクタ１１０５ｄ、第６のインダクタ１１０６ｄ、第７のインダクタ１１０７ｄ、第１のキャパシタ１１０８ｄ、第２のキャパシタ１１０９ｄ、第３のキャパシタ１１１０ｄ、第４のキャパシタ１１１１ｄ、第５のキャパシタ１１１２ｄ、及び、第６のキャパシタ１１１３ｄから構成されている。
図６に示す方向性結合器１１は、第１のインダクタ１１０１ｄ、第２のインダクタ１１０２ｄ、第３のインダクタ１１０３ｄ、第４のインダクタ１１０４ｄ、第５のインダクタ１１０５ｄ、第６のインダクタ１１０６ｄ、第７のインダクタ１１０７ｄ、第１のキャパシタ１１０８ｄ、第２のキャパシタ１１０９ｄ、第３のキャパシタ１１１０ｄ、第４のキャパシタ１１１１ｄ、第５のキャパシタ１１１２ｄ、及び、第６のキャパシタ１１１３ｄから構成されている。
【0048】
なお、第１のインダクタ１１０１ｄ及び第２のインダクタ１１０２ｄは、同一の定数であり、Ｌ１で表す。また、第３のインダクタ１１０３ｄ、第４のインダクタ１１０４ｄ、第５のインダクタ１１０５ｄ及び第６のインダクタ１１０６ｄは、同一の定数であり、Ｌ２で表す。また、第７のインダクタ１１０７ｄの定数はＬ３で表す。
また、第１のキャパシタ１１０８ｄ、第２のキャパシタ１１０９ｄ、第３のキャパシタ１１１０ｄ及び第４のキャパシタ１１１１ｄは、同一の定数であり、Ｃ１＋Ｃ２で表す。また、第５のキャパシタ１１１２ｄ及び第６のキャパシタ１１１３ｄは、同一の定数であり、２×Ｃ２＋Ｃ３で表す。
また、第１のキャパシタ１１０８ｄ、第２のキャパシタ１１０９ｄ、第３のキャパシタ１１１０ｄ及び第４のキャパシタ１１１１ｄは、同一の定数であり、Ｃ１＋Ｃ２で表す。また、第５のキャパシタ１１１２ｄ及び第６のキャパシタ１１１３ｄは、同一の定数であり、２×Ｃ２＋Ｃ３で表す。
【0049】
なお、Ｌ１は下式（６）より得られる。また、Ｌ２は下式（７）より得られる。また、Ｌ３は下式（８）より得られる。また、Ｃ１は下式（９）より得られる。また、Ｃ２は下式（１０）より得られる。また、Ｃ３は下式（１１）より得られる。なお、Ｚ２［Ω］は、構成が実現しやすい任意の値である。また、Ｚ３は下式（１２）より得られる。
Ｌ１＝｛（３８４．２３４０２×Ｚｏ）／ｆｓ｝［ｎＨ］ （６）
Ｌ２＝｛（１５９．１５４９３１×Ｚｏ×Ｚ２）／ｆｓ｝［ｎＨ］ （７）
Ｌ３＝｛（１５９．１５４９３１×Ｚｏ×Ｚ３）／ｆｓ｝［ｎＨ］ （８）
Ｃ１＝｛６５９２４．１３６０／（ｆｓ×Ｚｏ）｝［ｐＦ］（９）
Ｃ２＝｛１５９１５４．９４３１／（ｆｓ×Ｚｏ×Ｚ２）｝［ｐＦ］ （１０）
Ｃ３＝｛１５９１５４．９４３１／（ｆｓ×Ｚｏ×Ｚ３）｝［ｐＦ］ （１１）
Ｚ３＝Ｚ２２＋√２［Ω］ （１２）
Ｌ１＝｛（３８４．２３４０２×Ｚｏ）／ｆｓ｝［ｎＨ］ （６）
Ｌ２＝｛（１５９．１５４９３１×Ｚｏ×Ｚ２）／ｆｓ｝［ｎＨ］ （７）
Ｌ３＝｛（１５９．１５４９３１×Ｚｏ×Ｚ３）／ｆｓ｝［ｎＨ］ （８）
Ｃ１＝｛６５９２４．１３６０／（ｆｓ×Ｚｏ）｝［ｐＦ］（９）
Ｃ２＝｛１５９１５４．９４３１／（ｆｓ×Ｚｏ×Ｚ２）｝［ｐＦ］ （１０）
Ｃ３＝｛１５９１５４．９４３１／（ｆｓ×Ｚｏ×Ｚ３）｝［ｐＦ］ （１１）
Ｚ３＝Ｚ２２＋√２［Ω］ （１２）
【0050】
第１のインダクタ１１０１ｄ（Ｌ１）は、一端（図６では上端）が第１の端子（Ｐｏｒｔ１）に接続され、他端（図６では下端）が第４の端子（Ｐｏｒｔ４）に接続されている。
第２のインダクタ１１０２ｄ（Ｌ１）は、一端（図６では上端）が第２の端子（Ｐｏｒｔ２）に接続され、他端（図６では下端）が第３の端子（Ｐｏｒｔ３）に接続されている。
第２のインダクタ１１０２ｄ（Ｌ１）は、一端（図６では上端）が第２の端子（Ｐｏｒｔ２）に接続され、他端（図６では下端）が第３の端子（Ｐｏｒｔ３）に接続されている。
【0051】
第３のインダクタ１１０３ｄ（Ｌ２）は、一端（図６では左端）が第１の端子（Ｐｏｒｔ１）に接続されている。
第４のインダクタ１１０４ｄ（Ｌ２）は、一端（図６では右端）が第２の端子（Ｐｏｒｔ２）に接続され、他端（図６では左端）が第３のインダクタ１１０３ｄ（Ｌ２）の他端（図６では右端）に接続されている。
第５のインダクタ１１０５ｄ（Ｌ２）は、一端（図６では右端）が第３の端子（Ｐｏｒｔ３）に接続されている。
第６のインダクタ１１０６ｄ（Ｌ２）は、一端（図６では左端）が第４の端子（Ｐｏｒｔ４）に接続され、他端（図６では右端）が第５のインダクタ１１０５ｄ（Ｌ１）の他端（図６では左端）に接続されている。
第４のインダクタ１１０４ｄ（Ｌ２）は、一端（図６では右端）が第２の端子（Ｐｏｒｔ２）に接続され、他端（図６では左端）が第３のインダクタ１１０３ｄ（Ｌ２）の他端（図６では右端）に接続されている。
第５のインダクタ１１０５ｄ（Ｌ２）は、一端（図６では右端）が第３の端子（Ｐｏｒｔ３）に接続されている。
第６のインダクタ１１０６ｄ（Ｌ２）は、一端（図６では左端）が第４の端子（Ｐｏｒｔ４）に接続され、他端（図６では右端）が第５のインダクタ１１０５ｄ（Ｌ１）の他端（図６では左端）に接続されている。
【0052】
第７のインダクタ１１０７ｄ（Ｌ３）は、一端（図６では上端）が第３のインダクタ１１０３ｄ（Ｌ２）の他端（図６では右端）及び第４のインダクタ１１０４ｄ（Ｌ２）の他端（図６では左端）に接続され、他端（図６では下端）が第５のインダクタ１１０５ｄ（Ｌ２）の他端（図６では左端）及び第６のインダクタ１１０６ｄ（Ｌ２）の他端（図６では右端）に接続されている。
【0053】
第１のキャパシタ１１０８ｄ（Ｃ１＋Ｃ２）は、一端（図６では上端）が第１の端子（Ｐｏｒｔ１）及び第３のインダクタ１１０３ｄ（Ｌ２）の一端（図６では左端）に接続され、他端（図６では下端）が接地されている。
第２のキャパシタ１１０９ｄ（Ｃ１＋Ｃ２）は、一端（図６では上端）が第２の端子（Ｐｏｒｔ２）及び第４のインダクタ１１０４ｄ（Ｌ２）の一端（図６では右端）に接続され、他端（図６では下端）が接地されている。
第３のキャパシタ１１１０ｄ（Ｃ１＋Ｃ２）は、一端（図６では上端）が第３の端子（Ｐｏｒｔ３）及び第５のインダクタ１１０５ｄ（Ｌ２）の一端（図６では右端）に接続され、他端（図６では下端）が接地されている。
第４のキャパシタ１１１１ｄ（Ｃ１＋Ｃ２）は、一端（図６では上端）が第４の端子（Ｐｏｒｔ４）及び第６のインダクタ１１０６ｄ（Ｌ２）の一端（図６では左端）に接続され、他端（図６では下端）が接地されている。
第２のキャパシタ１１０９ｄ（Ｃ１＋Ｃ２）は、一端（図６では上端）が第２の端子（Ｐｏｒｔ２）及び第４のインダクタ１１０４ｄ（Ｌ２）の一端（図６では右端）に接続され、他端（図６では下端）が接地されている。
第３のキャパシタ１１１０ｄ（Ｃ１＋Ｃ２）は、一端（図６では上端）が第３の端子（Ｐｏｒｔ３）及び第５のインダクタ１１０５ｄ（Ｌ２）の一端（図６では右端）に接続され、他端（図６では下端）が接地されている。
第４のキャパシタ１１１１ｄ（Ｃ１＋Ｃ２）は、一端（図６では上端）が第４の端子（Ｐｏｒｔ４）及び第６のインダクタ１１０６ｄ（Ｌ２）の一端（図６では左端）に接続され、他端（図６では下端）が接地されている。
【0054】
第５のキャパシタ１１１２ｄ（２×Ｃ２＋Ｃ３）は、一端（図６では下端）が第３のインダクタ１１０３ｄ（Ｌ２）の他端（図６では右端）及び第４のインダクタ１１０４ｄ（Ｌ２）の他端（図６では左端）に接続され、他端（図６では上端）が接地されている。
第６のキャパシタ１１１３ｄ（２×Ｃ２＋Ｃ３）は、一端（図６では上端）が第５のインダクタ１１０５ｄ（Ｌ２）の他端（図６では左端）及び第６のインダクタ１１０６ｄ（Ｌ２）の他端（図６では右端）に接続され、他端（図６では下端）が接地されている。
第６のキャパシタ１１１３ｄ（２×Ｃ２＋Ｃ３）は、一端（図６では上端）が第５のインダクタ１１０５ｄ（Ｌ２）の他端（図６では左端）及び第６のインダクタ１１０６ｄ（Ｌ２）の他端（図６では右端）に接続され、他端（図６では下端）が接地されている。
【0055】
次に、実施の形態１に係るフィルタ回路１による効果の一例について、図７～９を参照しながら説明する。
図７では、図３，５に示すフィルタ回路１の場合での通過特性及び反射特性の一例を示している。図７に示すように、図３に示すフィルタ回路１の場合と図５に示すフィルタ回路１の場合とでは、同一の特性となる。また、図８では、図４に示すフィルタ回路１の場合での通過特性及び反射特性の一例を示している。また、図９では、図６に示すフィルタ回路１の場合での通過特性及び反射特性の一例を示している。なお、図７～図９では、スイッチング周波数が１ＭＨｚである場合を示している。
ここで、図７Ａ、図８Ａ及び図９Ａに示すように、実施の形態１に係るフィルタ回路１では、同じ抑圧量を得ることが可能なＬＣフィルタを用いた場合（図１３の場合）と比較し、リップルの発生が抑制されていることがわかる。
また、実施の形態１に係るフィルタ回路１では、スプリアス周波数成分を出力ポートで終端する。そのため、この実施の形態１に係るフィルタ回路１では、図７Ｂ、図８Ｂ及び図９Ｂに示すように、上記ＬＣフィルタを用いた場合と比較し、スイッチングレギュレータ２の出力側とフィルタ回路１との間での反射が抑制されていることがわかる。
図７では、図３，５に示すフィルタ回路１の場合での通過特性及び反射特性の一例を示している。図７に示すように、図３に示すフィルタ回路１の場合と図５に示すフィルタ回路１の場合とでは、同一の特性となる。また、図８では、図４に示すフィルタ回路１の場合での通過特性及び反射特性の一例を示している。また、図９では、図６に示すフィルタ回路１の場合での通過特性及び反射特性の一例を示している。なお、図７～図９では、スイッチング周波数が１ＭＨｚである場合を示している。
ここで、図７Ａ、図８Ａ及び図９Ａに示すように、実施の形態１に係るフィルタ回路１では、同じ抑圧量を得ることが可能なＬＣフィルタを用いた場合（図１３の場合）と比較し、リップルの発生が抑制されていることがわかる。
また、実施の形態１に係るフィルタ回路１では、スプリアス周波数成分を出力ポートで終端する。そのため、この実施の形態１に係るフィルタ回路１では、図７Ｂ、図８Ｂ及び図９Ｂに示すように、上記ＬＣフィルタを用いた場合と比較し、スイッチングレギュレータ２の出力側とフィルタ回路１との間での反射が抑制されていることがわかる。
【0056】
また、図１０では、図３，５に示すフィルタ回路１による通過特性及び反射特性と図４に示すフィルタ回路１による通過特性及び反射特性との比較結果の一例を示している。なお、図１０において、破線のグラフが図３，５に示すフィルタ回路１による特性を示し、実線のグラフが図４に示すフィルタ回路１による特性を示している。また、図１１では、図３，５に示すフィルタ回路１による通過特性及び反射特性と図６に示すフィルタ回路１による通過特性及び反射特性との比較結果の一例を示している。なお、図１１において、破線のグラフが図３，５に示すフィルタ回路１による特性を示し、実線のグラフが図６に示すフィルタ回路１による特性を示している。
ここで、図１０に示すように、図３，５に示すフィルタ回路１と図４に示すフィルタ回路１とでは、目的とする性能（１ＭＨｚの場合での通過特性及び反射特性）はほぼ同一の性能である。一方、図１１に示すように、図６に示すフィルタ回路１では、図３，５に示すフィルタ回路１に対し、目的とする性能が優れており、抑圧できる周波数が広く且つ抑圧量が多くなっている。
ここで、図１０に示すように、図３，５に示すフィルタ回路１と図４に示すフィルタ回路１とでは、目的とする性能（１ＭＨｚの場合での通過特性及び反射特性）はほぼ同一の性能である。一方、図１１に示すように、図６に示すフィルタ回路１では、図３，５に示すフィルタ回路１に対し、目的とする性能が優れており、抑圧できる周波数が広く且つ抑圧量が多くなっている。
【0057】
また、昨今、スイッチングレギュレータ２のスイッチング周波数は、高周波化の傾向がある。これに対し、実施の形態１に係るフィルタ回路１では、スイッチング周波数が高くなる程、各構成部品の定数が小さくなる。その結果、実施の形態１に係るフィルタ回路１では、フィルタ回路１の小型化も可能である。
【0058】
以上のように、この実施の形態１によれば、フィルタ回路１は、入力ポート、第１の出力ポート、第２の出力ポート及びアイソレーションポートを有する方向性結合器１１と、一端が第１の出力ポートに接続されてＡＣ結合を行う第１のＡＣ結合部１２と、一端が第２の出力ポートに接続されてＡＣ結合を行う第２のＡＣ結合部１３と、一端が第１のＡＣ結合部１２の他端に接続された第１の終端部１４と、一端が第２のＡＣ結合部１３の他端に接続された第２の終端部１５とを備えた。これにより、実施の形態１に係るフィルタ回路１は、ＬＣフィルタを用いずに、スイッチングレギュレータ２が出力するスプリアスを抑制可能となる。また、実施の形態１に係るフィルタ回路１では、従来のＬＣフィルタに代えて方向性結合器１１を用いることで、従来のＬＣフィルタを用いた場合に生じていたリップル及びスイッチングレギュレータ２の出力側との間での反射を抑制可能となる。
【0059】
なお、各実施の形態の自由な組合わせ、或いは各実施の形態の任意の構成要素の変形、若しくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【0060】
１ フィルタ回路、２ スイッチングレギュレータ、３ ＲＦデバイス、１１ 方向性結合器、１２ 第１のＡＣ結合部、１３ 第２のＡＣ結合部、１４ 第１の終端部、１５ 第２の終端部、１２１ キャパシタ、１３１ キャパシタ、１４１ 抵抗、１５１ 抵抗、１１０１ａ 第１のインダクタ、１１０２ａ 第２のインダクタ、１１０３ａ 第３のインダクタ、１１０４ａ 第４のインダクタ、１１０５ａ 第１のキャパシタ、１１０６ａ 第２のキャパシタ、１１０７ａ 第３のキャパシタ、１１０８ａ 第４のキャパシタ、１１０９ａ 第５のキャパシタ、１１１０ａ 第６のキャパシタ、１１１１ａ 第７のキャパシタ、１１１２ａ 第８のキャパシタ、１１０１ｂ 第１のインダクタ、１１０２ｂ 第２のインダクタ、１１０３ｂ 第３のインダクタ、１１０４ｂ 第４のインダクタ、１１０５ｂ 第５のインダクタ、１１０６ｂ 第６のインダクタ、１１０７ｂ 第１のキャパシタ、１１０８ｂ 第２のキャパシタ、１１０９ｂ 第３のキャパシタ、１１１０ｂ 第４のキャパシタ、１１１１ｂ 第５のキャパシタ、１１１２ｂ 第６のキャパシタ、１１０１ｃ 第１のインダクタ、１１０２ｃ 第２のインダクタ、１１０３ｃ 第３のインダクタ、１１０４ｃ 第４のインダクタ、１１０５ｃ 第１のキャパシタ、１１０６ｃ 第２のキャパシタ、１１０７ｃ 第３のキャパシタ、１１０８ｃ 第４のキャパシタ、１１０１ｄ 第１のインダクタ、１１０２ｄ 第２のインダクタ、１１０３ｄ 第３のインダクタ、１１０４ｄ 第４のインダクタ、１１０５ｄ 第５のインダクタ、１１０６ｄ 第６のインダクタ、１１０７ｄ 第７のインダクタ、１１０８ｄ 第１のキャパシタ、１１０９ｄ 第２のキャパシタ、１１１０ｄ 第３のキャパシタ、１１１１ｄ 第４のキャパシタ、１１１２ｄ 第５のキャパシタ、１１１３ｄ 第６のキャパシタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】