知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023015594
(43)【公開日】2023-02-01
(54)【発明の名称】ＡＤ変換回路
(51)【国際特許分類】
H03M 1/12 20060101AFI20230125BHJP
【ＦＩ】
H03M1/12 C
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2021119469
(22)【出願日】2021-07-20
(71)【出願人】
【識別番号】000006666
【氏名又は名称】アズビル株式会社
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(72)【発明者】
【氏名】栗林 英毅
(72)【発明者】
【氏名】近藤 浩市
(72)【発明者】
【氏名】江川 美穂
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA01
5J022BA06
5J022BA10
5J022CE02
5J022CE03
5J022CF08
(57)【要約】
【課題】ＡＤＣの変換完了タイミングの時間差を所望の範囲内に抑える。
【解決手段】ＡＤ変換回路は、第１および第２のＡＤ変換器（ＡＤＣ）２００－１，２００－２と、ＡＤＣ２００－１，２００－２に対してそれぞれ変換開始要求信号ＳＴＡＲＴ＿ＣＨ１，ＳＴＡＲＴ＿ＣＰＵを出力するＣＰＵ２０６と、通常モードにおいては変換開始要求信号ＳＴＡＲＴ＿ＣＰＵをＡＤＣ２００－２へ伝送し、ＡＤＣ２００－１，２００－２を同期させる同期モードにおいては、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵのＡＤＣ２００－２への伝送を停止して、ＡＤＣ２００－１，２００－２が同期するタイミングで変換開始要求信号ＳＴＡＲＴ＿ＳＴをＡＤＣ２００－２に出力する制御部２０９とを備える。
【選択図】 図１
【解決手段】ＡＤ変換回路は、第１および第２のＡＤ変換器（ＡＤＣ）２００－１，２００－２と、ＡＤＣ２００－１，２００－２に対してそれぞれ変換開始要求信号ＳＴＡＲＴ＿ＣＨ１，ＳＴＡＲＴ＿ＣＰＵを出力するＣＰＵ２０６と、通常モードにおいては変換開始要求信号ＳＴＡＲＴ＿ＣＰＵをＡＤＣ２００－２へ伝送し、ＡＤＣ２００－１，２００－２を同期させる同期モードにおいては、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵのＡＤＣ２００－２への伝送を停止して、ＡＤＣ２００－１，２００－２が同期するタイミングで変換開始要求信号ＳＴＡＲＴ＿ＳＴをＡＤＣ２００－２に出力する制御部２０９とを備える。
【選択図】 図１
【特許請求の範囲】
【請求項1】
第１のアナログ入力信号をデジタル信号に変換するように構成された第１のＡＤ変換器と、
前記第１のアナログ入力信号と同一または異なる第２のアナログ入力信号をデジタル信号に変換するように構成された第２のＡＤ変換器と、
前記第１、第２のＡＤ変換器に対してそれぞれ第１、第２の変換開始要求信号を出力するように構成されたＣＰＵと、
通常モードにおいては前記第２の変換開始要求信号を前記第２のＡＤ変換器へ伝送し、前記第１、第２のＡＤ変換器を同期させる同期モードにおいては、前記第２の変換開始要求信号の前記第２のＡＤ変換器への伝送を停止して、前記第１、第２のＡＤ変換器が同期するタイミングで第３の変換開始要求信号を前記第２のＡＤ変換器に出力するように構成された制御部とを備えることを特徴とするＡＤ変換回路。
前記第１のアナログ入力信号と同一または異なる第２のアナログ入力信号をデジタル信号に変換するように構成された第２のＡＤ変換器と、
前記第１、第２のＡＤ変換器に対してそれぞれ第１、第２の変換開始要求信号を出力するように構成されたＣＰＵと、
通常モードにおいては前記第２の変換開始要求信号を前記第２のＡＤ変換器へ伝送し、前記第１、第２のＡＤ変換器を同期させる同期モードにおいては、前記第２の変換開始要求信号の前記第２のＡＤ変換器への伝送を停止して、前記第１、第２のＡＤ変換器が同期するタイミングで第３の変換開始要求信号を前記第２のＡＤ変換器に出力するように構成された制御部とを備えることを特徴とするＡＤ変換回路。
【請求項2】
請求項１記載のＡＤ変換回路において、
前記制御部は、前記同期モードにおいて、前記ＣＰＵから前記第２の変換開始要求信号が出力され、前記第１のＡＤ変換器による変換が完了した後に、次の前記第１のＡＤ変換器による変換と前記第２のＡＤ変換器による変換とが同期するように前記第３の変換開始要求信号を前記第２のＡＤ変換器に出力することを特徴とするＡＤ変換回路。
前記制御部は、前記同期モードにおいて、前記ＣＰＵから前記第２の変換開始要求信号が出力され、前記第１のＡＤ変換器による変換が完了した後に、次の前記第１のＡＤ変換器による変換と前記第２のＡＤ変換器による変換とが同期するように前記第３の変換開始要求信号を前記第２のＡＤ変換器に出力することを特徴とするＡＤ変換回路。
【請求項3】
請求項１または２記載のＡＤ変換回路において、
前記制御部は、
前記第３の変換開始要求信号を生成するように構成された信号生成部と、
前記通常モードにおいては前記第２の変換開始要求信号を前記第２のＡＤ変換器に出力し、前記同期モードにおいては前記第３の変換開始要求信号を前記第２のＡＤ変換器に出力するように構成された第１のマルチプレクサとから構成されることを特徴とするＡＤ変換回路。
前記制御部は、
前記第３の変換開始要求信号を生成するように構成された信号生成部と、
前記通常モードにおいては前記第２の変換開始要求信号を前記第２のＡＤ変換器に出力し、前記同期モードにおいては前記第３の変換開始要求信号を前記第２のＡＤ変換器に出力するように構成された第１のマルチプレクサとから構成されることを特徴とするＡＤ変換回路。
【請求項4】
請求項１乃至３のいずれか１項に記載のＡＤ変換回路において、
前記ＣＰＵは、前記第２の変換開始要求信号と同期して前記通常モードまたは前記同期モードのいずれかを指定する第１の制御信号を出力し、
前記制御部は、前記第１の制御信号によって指定されたモードで動作することを特徴とするＡＤ変換回路。
前記ＣＰＵは、前記第２の変換開始要求信号と同期して前記通常モードまたは前記同期モードのいずれかを指定する第１の制御信号を出力し、
前記制御部は、前記第１の制御信号によって指定されたモードで動作することを特徴とするＡＤ変換回路。
【請求項5】
請求項４記載のＡＤ変換回路において、
複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のＡＤ変換器に出力するように構成された第２のマルチプレクサをさらに備え、
前記ＣＰＵは、前記第２の変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記第２のマルチプレクサに対して指定する第２の制御信号を出力することを特徴とするＡＤ変換回路。
複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のＡＤ変換器に出力するように構成された第２のマルチプレクサをさらに備え、
前記ＣＰＵは、前記第２の変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記第２のマルチプレクサに対して指定する第２の制御信号を出力することを特徴とするＡＤ変換回路。
【請求項6】
請求項５記載のＡＤ変換回路において、
前記ＣＰＵは、複数の前記第２のアナログ入力信号を順番に指定する前記第２の制御信号を出力し、同じアナログ入力信号を前記第１、第２のＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするＡＤ変換回路。
前記ＣＰＵは、複数の前記第２のアナログ入力信号を順番に指定する前記第２の制御信号を出力し、同じアナログ入力信号を前記第１、第２のＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするＡＤ変換回路。
【請求項7】
請求項１乃至３のいずれか１項に記載のＡＤ変換回路において、
前記制御部は、前記第２の変換開始要求信号と同期して前記通常モードまたは前記同期モードのいずれかのモードで動作することを特徴とするＡＤ変換回路。
前記制御部は、前記第２の変換開始要求信号と同期して前記通常モードまたは前記同期モードのいずれかのモードで動作することを特徴とするＡＤ変換回路。
【請求項8】
請求項７記載のＡＤ変換回路において、
複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のＡＤ変換器に出力するように構成された第２のマルチプレクサをさらに備え、
前記制御部は、前記第２の変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記第２のマルチプレクサに対して指定する第２の制御信号を出力することを特徴とするＡＤ変換回路。
複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のＡＤ変換器に出力するように構成された第２のマルチプレクサをさらに備え、
前記制御部は、前記第２の変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記第２のマルチプレクサに対して指定する第２の制御信号を出力することを特徴とするＡＤ変換回路。
【請求項9】
請求項８記載のＡＤ変換回路において、
前記制御部は、複数の前記第２のアナログ入力信号を順番に指定する前記第２の制御信号を出力し、同じアナログ入力信号を前記第１、第２のＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするＡＤ変換回路。
前記制御部は、複数の前記第２のアナログ入力信号を順番に指定する前記第２の制御信号を出力し、同じアナログ入力信号を前記第１、第２のＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするＡＤ変換回路。
【請求項10】
請求項１乃至９のいずれか１項に記載のＡＤ変換回路において、
前記ＣＰＵは、前記第１のＡＤ変換器に対して前記第１の変換開始要求信号を周期的に出力することを特徴とするＡＤ変換回路。
前記ＣＰＵは、前記第１のＡＤ変換器に対して前記第１の変換開始要求信号を周期的に出力することを特徴とするＡＤ変換回路。
【請求項11】
請求項１０記載のＡＤ変換回路において、
前記ＣＰＵは、前記第１の変換開始要求信号を出力する第１の周期よりも長い第２の周期で前記第２の変換開始要求信号を周期的に出力することを特徴とするＡＤ変換回路。
前記ＣＰＵは、前記第１の変換開始要求信号を出力する第１の周期よりも長い第２の周期で前記第２の変換開始要求信号を周期的に出力することを特徴とするＡＤ変換回路。
【請求項12】
請求項１乃至９のいずれか１項に記載のＡＤ変換回路において、
前記ＣＰＵは、前記第１の変換開始要求信号を常に有意の値とし、前記第２の変換開始要求信号を周期的に出力し、
前記第１のＡＤ変換器は、予め指定された出力データレートで変換結果を出力することを特徴とするＡＤ変換回路。
前記ＣＰＵは、前記第１の変換開始要求信号を常に有意の値とし、前記第２の変換開始要求信号を周期的に出力し、
前記第１のＡＤ変換器は、予め指定された出力データレートで変換結果を出力することを特徴とするＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＡＤ変換回路に関するものである。
【背景技術】
【0002】
圧力発信器には、差圧（ＤＰ）センサ、高圧側の静圧（ＳＴＨ）センサ、低圧側の静圧（ＳＴＬ）センサ、温度（ＴＥＭＰ）センサ等の各種センサが搭載され、それらのセンサ出力のＡＤ変換値を演算することでゲージ圧／絶対圧の測定値（ＰＶ値）を算出する。この演算に必要なＤＰ信号については、サンプリング時のエイリアスの影響を避けるために、ＤＰ専用のＡＤ変換器（ＡＤＣ：Analog-to-Digital Converter）を用意し、常時ＡＤ変換を行う必要がある。一方、残りのＳＴＨ，ＳＴＬ，ＴＥＭＰの各信号については、常時サンプリングが不要なため、別のＡＤＣを用意し、ＳＴＨ，ＳＴＬ，ＴＥＭＰの３つの入力を切り替えながらＡＤ変換を行うという計２チャンネルのＡＤＣを用いるシステム構成となっている。
【0003】
圧力発信器のような信頼性が求められる製品の場合、ＰＶ値算出のためのＤＰ測定以外にも、補正用のＳＴＨ，ＳＴＬ，ＴＥＭＰ測定や、センサとＡＤＣの故障を検出するための測定も動作中に行う必要がある。そこで、上記のように２チャンネルのＡＤＣを用意して、チャンネル１のＡＤＣでＤＰの測定を行い、チャンネル２のＡＤＣで補正のためのＳＴＨ，ＳＴＬ，ＴＥＭＰの測定とセンサ故障診断のためのＤＰの測定（チャンネル間同期不要）とＡＤＣ故障診断のためのＤＰの測定（チャンネル間同期必要）を行うこととなる。
【0004】
ＡＤＣの故障診断を正しく行うためには、チャンネル１と同等なＡＤＣ設定、かつチャンネル１とほぼ同タイミングでチャンネル２を用いてＤＰを測定する必要がある。チャンネル１のＡＤＣのＤＰ取得周期を例えば５０ｍｓとすると、チャンネル２のＡＤＣはその±２％の範囲内（±１ｍｓ）のタイミングでＤＰ値を取得することが求められる。この時間制約が守れない場合、ＤＰ値に揺らぎがあったときにＡＤＣが故障していないにも関わらず、ＡＤＣ故障と誤判定してしまうこととなる。
【0005】
チャンネル１のＡＤＣについては前述のとおり、エイリアスの影響を避けるために常時サンプリングが必須であるということを考慮すると、チャンネル１とチャンネル２のＡＤＣ値の同期取得を行うためには、外部からＡＤＣ変換開始要求を指定可能な入力端子を持つ市販ＡＤＣチップ（例えばＴＩ社のＡＤＳ１２４８やアナログデバイセズ社のＡＤ７１７６－２）を２チップ使用する。
【0006】
そして、それぞれのチップをチャンネル１、チャンネル２とし、チャンネル２でＡＤＣ診断用のＤＰ値（ＤＰ ＳＹＮＣ）を取得する際はチャンネル１の変換完了割り込み信号を見て、チャンネル２の変換開始要求信号を生成する、というＣＰＵ（Central Processing Unit）による処理を行うこととなる。
【0007】
図８は従来のＡＤ変換回路の構成を示すブロック図、図９、図１０はＡＤ変換回路の動作を説明するタイミングチャートである。図１０は、図９の時刻ｔｓ以降のタイミングを示している。図８～図１０の例では、チャンネル１のＡＤＣ１００－１の測定値取得周期を５０ｍｓ、チャンネル２のＡＤＣ１００－２の測定値取得周期を１８０ｍｓとしている。
【0008】
ＣＰＵ１０２は、タイマ１０３，１０４からチャンネル１用の５０ｍｓ周期のタイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ１とチャンネル２用の１８０ｍｓ周期のタイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ２とを受ける。ＣＰＵ１０２は、タイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ１に応じて、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１をチャンネル１のＡＤＣ１００－１に対して出力する。
【0009】
チャンネル１のＡＤＣ１００－１は、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１と同期してＤＰセンサからＤＰ信号を取り込み、ＡＤ変換して、変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ１を出力する。図９、図１０のＡＤＣ＿ＣＨ１はチャンネル１のＡＤＣ１００－１の出力を示している。
【0010】
また、ＣＰＵ１０２は、タイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ２に応じて、変換開始要求信号ＳＴＡＲＴ＿ＣＨ２をチャンネル２のＡＤＣ１００－２に対して出力する。
チャンネル２のＡＤＣ１００－２は、変換開始要求信号ＳＴＡＲＴ＿ＣＨ２と同期してＳＴＨセンサ、ＳＴＬセンサ、ＴＥＭＰセンサ、ＤＰセンサからＳＴＨ，ＳＴＬ，ＴＥＭＰ，ＤＰ，ＤＰ ＳＹＮＣの各信号を順番に取り込み、ＡＤ変換して、変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ２を出力する。
チャンネル２のＡＤＣ１００－２は、変換開始要求信号ＳＴＡＲＴ＿ＣＨ２と同期してＳＴＨセンサ、ＳＴＬセンサ、ＴＥＭＰセンサ、ＤＰセンサからＳＴＨ，ＳＴＬ，ＴＥＭＰ，ＤＰ，ＤＰ ＳＹＮＣの各信号を順番に取り込み、ＡＤ変換して、変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ２を出力する。
【0011】
ＳＴＨ，ＳＴＬ，ＴＥＭＰ，ＤＰ，ＤＰ ＳＹＮＣの各信号を切り替えるために、１８０ｍｓ周期でマルチプレクサ１０１の出力を切り替えるようにしている。図９、図１０のＡＤＣ＿ＣＨ２はチャンネル２のＡＤＣ１００－２の出力を示している。
【0012】
ここで、上記のとおり、ＤＰ信号の測定についてはセンサ故障診断のためのＤＰ測定（チャンネル間同期不要）とＡＤＣ故障診断のためのＤＰ測定（チャンネル間同期必要）の２回が行われる。図８～図１０では、ＡＤＣ故障診断のために取得されたＤＰ値をＤＰ ＳＹＮＣとしている。
【0013】
ＣＰＵ１０２は、ＤＰ ＳＹＮＣを取得する際は、チャンネル１の変換完了割り込み信号ＩＮＴ＿ＣＨ１を見て、チャンネル２の変換開始要求信号ＳＴＡＲＴ＿ＣＨ２を出力し、ＤＰ ＳＹＮＣの取得タイミングをチャンネル１のＤＰの取得タイミングと揃える必要がある。
【0014】
しかしながら、圧力発信器は消費電流の要求が厳しいため、１ＭＨｚ以下の周波数でＣＰＵを動作させる必要があるということを考慮すると、低速のＣＰＵの処理によってチャンネル１とチャンネル２の変換完了タイミングを±２％（±１ｍｓ）以内の時間差に抑えることは困難であった。
【0015】
また、発明者は、異なる周期で多チャンネルのＡＤ変換が可能な多チャンネルＡＤＣを提案した（特許文献１参照）。特許文献１に開示された多チャンネルＡＤＣにおいても、チャンネル間の同期が可能であるが、各チャンネルの出力周期を、最も短い周期の整数倍にする必要があるという制約があった。
【先行技術文献】
【特許文献】
【0016】
【特許文献1】特開２０１８－１５６２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【0017】
本発明は、上記課題を解決するためになされたもので、第１のＡＤ変換器と第２のＡＤ変換器の変換完了タイミングの時間差を所望の範囲内に抑えることができるＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【0018】
本発明のＡＤ変換回路は、第１のアナログ入力信号をデジタル信号に変換するように構成された第１のＡＤ変換器と、前記第１のアナログ入力信号と同一または異なる第２のアナログ入力信号をデジタル信号に変換するように構成された第２のＡＤ変換器と、前記第１、第２のＡＤ変換器に対してそれぞれ第１、第２の変換開始要求信号を出力するように構成されたＣＰＵと、通常モードにおいては前記第２の変換開始要求信号を前記第２のＡＤ変換器へ伝送し、前記第１、第２のＡＤ変換器を同期させる同期モードにおいては、前記第２の変換開始要求信号の前記第２のＡＤ変換器への伝送を停止して、前記第１、第２のＡＤ変換器が同期するタイミングで第３の変換開始要求信号を前記第２のＡＤ変換器に出力するように構成された制御部とを備えることを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記制御部は、前記同期モードにおいて、前記ＣＰＵから前記第２の変換開始要求信号が出力され、前記第１のＡＤ変換器による変換が完了した後に、次の前記第１のＡＤ変換器による変換と前記第２のＡＤ変換器による変換とが同期するように前記第３の変換開始要求信号を前記第２のＡＤ変換器に出力することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記制御部は、前記第３の変換開始要求信号を生成するように構成された信号生成部と、前記通常モードにおいては前記第２の変換開始要求信号を前記第２のＡＤ変換器に出力し、前記同期モードにおいては前記第３の変換開始要求信号を前記第２のＡＤ変換器に出力するように構成された第１のマルチプレクサとから構成されることを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記制御部は、前記同期モードにおいて、前記ＣＰＵから前記第２の変換開始要求信号が出力され、前記第１のＡＤ変換器による変換が完了した後に、次の前記第１のＡＤ変換器による変換と前記第２のＡＤ変換器による変換とが同期するように前記第３の変換開始要求信号を前記第２のＡＤ変換器に出力することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記制御部は、前記第３の変換開始要求信号を生成するように構成された信号生成部と、前記通常モードにおいては前記第２の変換開始要求信号を前記第２のＡＤ変換器に出力し、前記同期モードにおいては前記第３の変換開始要求信号を前記第２のＡＤ変換器に出力するように構成された第１のマルチプレクサとから構成されることを特徴とするものである。
【0019】
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、前記第２の変換開始要求信号と同期して前記通常モードまたは前記同期モードのいずれかを指定する第１の制御信号を出力し、前記制御部は、前記第１の制御信号によって指定されたモードで動作することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例は、複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のＡＤ変換器に出力するように構成された第２のマルチプレクサをさらに備え、前記ＣＰＵは、前記第２の変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記第２のマルチプレクサに対して指定する第２の制御信号を出力することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、複数の前記第２のアナログ入力信号を順番に指定する前記第２の制御信号を出力し、同じアナログ入力信号を前記第１、第２のＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例は、複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のＡＤ変換器に出力するように構成された第２のマルチプレクサをさらに備え、前記ＣＰＵは、前記第２の変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記第２のマルチプレクサに対して指定する第２の制御信号を出力することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、複数の前記第２のアナログ入力信号を順番に指定する前記第２の制御信号を出力し、同じアナログ入力信号を前記第１、第２のＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするものである。
【0020】
また、本発明のＡＤ変換回路の１構成例において、前記制御部は、前記第２の変換開始要求信号と同期して前記通常モードまたは前記同期モードのいずれかのモードで動作することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例は、複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のＡＤ変換器に出力するように構成された第２のマルチプレクサをさらに備え、前記制御部は、前記第２の変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記第２のマルチプレクサに対して指定する第２の制御信号を出力することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記制御部は、複数の前記第２のアナログ入力信号を順番に指定する前記第２の制御信号を出力し、同じアナログ入力信号を前記第１、第２のＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例は、複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のＡＤ変換器に出力するように構成された第２のマルチプレクサをさらに備え、前記制御部は、前記第２の変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記第２のマルチプレクサに対して指定する第２の制御信号を出力することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記制御部は、複数の前記第２のアナログ入力信号を順番に指定する前記第２の制御信号を出力し、同じアナログ入力信号を前記第１、第２のＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするものである。
【0021】
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、前記第１のＡＤ変換器に対して前記第１の変換開始要求信号を周期的に出力することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、前記第１の変換開始要求信号を出力する第１の周期よりも長い第２の周期で前記第２の変換開始要求信号を周期的に出力することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、前記第１の変換開始要求信号を常に有意の値とし、前記第２の変換開始要求信号を周期的に出力し、前記第１のＡＤ変換器は、予め指定された出力データレートで変換結果を出力することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、前記第１の変換開始要求信号を出力する第１の周期よりも長い第２の周期で前記第２の変換開始要求信号を周期的に出力することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、前記第１の変換開始要求信号を常に有意の値とし、前記第２の変換開始要求信号を周期的に出力し、前記第１のＡＤ変換器は、予め指定された出力データレートで変換結果を出力することを特徴とするものである。
【発明の効果】
【0022】
本発明によれば、通常モードにおいては第２の変換開始要求信号を第２のＡＤ変換器へ伝送し、第１、第２のＡＤ変換器を同期させる同期モードにおいては、第２の変換開始要求信号の第２のＡＤ変換器への伝送を停止して、第１、第２のＡＤ変換器が同期するタイミングで第３の変換開始要求信号を第２のＡＤ変換器に出力する制御部を設けることにより、低速のＣＰＵを使用する場合でも、第１のＡＤ変換器と第２のＡＤ変換器の変換完了タイミングの時間差を所望の範囲内に抑えることができる。また、本発明では、チャンネル間の出力周期の制約を無くすことができる。
【0023】
また、本発明では、制御部が、第２の変換開始要求信号と同期して通常モードまたは同期モードのいずれかのモードで自律的に動作することにより、ＣＰＵの負荷を下げることができる。
【0024】
また、本発明では、ＣＰＵが、第１の変換開始要求信号を常に有意の値とすることにより、ＣＰＵの負荷を下げることができる。
【図面の簡単な説明】
【0025】
【発明を実施するための形態】
【0026】
［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るＡＤ変換回路の構成を示すブロック図である。本実施例のＡＤ変換回路は、図示しないＤＰセンサから出力されるＤＰ信号（第１のアナログ入力信号）をデジタル信号に変換するチャンネル１のＡＤＣ２００－１と、図示しないＳＴＨセンサ、ＳＴＬセンサ、ＴＥＭＰセンサ、ＤＰセンサから出力されたＳＴＨ信号、ＳＴＬ信号、ＴＥＭＰ信号、ＤＰ信号のうちいずれかの信号（第２のアナログ入力信号）をデジタル信号に変換するチャンネル２のＡＤＣ２００－２と、ＳＴＨ信号、ＳＴＬ信号、ＴＥＭＰ信号、ＤＰ信号のうちいずれを選択的にＡＤＣ２００－２に出力するマルチプレクサ２０１とを備えている。
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るＡＤ変換回路の構成を示すブロック図である。本実施例のＡＤ変換回路は、図示しないＤＰセンサから出力されるＤＰ信号（第１のアナログ入力信号）をデジタル信号に変換するチャンネル１のＡＤＣ２００－１と、図示しないＳＴＨセンサ、ＳＴＬセンサ、ＴＥＭＰセンサ、ＤＰセンサから出力されたＳＴＨ信号、ＳＴＬ信号、ＴＥＭＰ信号、ＤＰ信号のうちいずれかの信号（第２のアナログ入力信号）をデジタル信号に変換するチャンネル２のＡＤＣ２００－２と、ＳＴＨ信号、ＳＴＬ信号、ＴＥＭＰ信号、ＤＰ信号のうちいずれを選択的にＡＤＣ２００－２に出力するマルチプレクサ２０１とを備えている。
【0027】
さらに、ＡＤ変換回路は、ＣＰＵとの接続のためのインタフェース部（ＳＰＩ＿ＩＦ）２０２と、ＡＤＣ２００－１とＡＤＣ２００－２を同期させる変換開始要求信号を生成する信号生成部（ＳＴＡＴＥ＿ＣＴＲＬ）２０３と、ＣＰＵから出力された変換開始要求信号とＳＴＡＴＥ＿ＣＴＲＬ２０３から出力された変換開始要求信号のうちいずれかを選択的にＡＤＣ２００－２に出力するマルチプレクサ２０４と、ＭＣＵ（Micro Control Unit）２０５とから構成される。
【0028】
ＳＴＡＴＥ＿ＣＴＲＬ２０３とマルチプレクサ２０４とは、制御部２０９を構成している。
ＭＣＵ２０５は、ＣＰＵ２０６と、タイマ２０７，２０８とを備えている。ＣＰＵ２０６は、内部のメモリに格納されたプログラムに従って本実施例の処理を実行する。
ＭＣＵ２０５は、ＣＰＵ２０６と、タイマ２０７，２０８とを備えている。ＣＰＵ２０６は、内部のメモリに格納されたプログラムに従って本実施例の処理を実行する。
【0029】
図２、図３は本実施例のＡＤ変換回路の動作を説明するタイミングチャートである。なお、図３は、図２の時刻ｔｓ以降のタイミングを示している。
本実施例では、ＡＤＣ２００－１，２００－２とＭＣＵ２０５とを接続するシリアルバスとしてＳＰＩ（Serial Peripheral Interface）を用いているが、Ｉ2Ｃ等の他のシリアルバスを用いてもよい。また、ＡＤＣ２００－１，２００－２とＭＣＵ２０５を１チップ化する場合はＳＰＩやＩ2Ｃではなく、例えばＡｒｍ社が定めたＡＭＢＡ（Advanced Microcontroller Bus Architecture）などの内部バス（Internal BUS）を用いて接続すればよい。
本実施例では、ＡＤＣ２００－１，２００－２とＭＣＵ２０５とを接続するシリアルバスとしてＳＰＩ（Serial Peripheral Interface）を用いているが、Ｉ2Ｃ等の他のシリアルバスを用いてもよい。また、ＡＤＣ２００－１，２００－２とＭＣＵ２０５を１チップ化する場合はＳＰＩやＩ2Ｃではなく、例えばＡｒｍ社が定めたＡＭＢＡ（Advanced Microcontroller Bus Architecture）などの内部バス（Internal BUS）を用いて接続すればよい。
【0030】
本実施例では、チャンネル１のＡＤＣ２００－１の測定値取得周期（第１の周期）を５０ｍｓ、チャンネル２のＡＤＣ２００－２の測定値取得周期（第２の周期）を１８０ｍｓとしている。
【0031】
ＭＣＵ２０５のタイマ２０７は、チャンネル１用の５０ｍｓ周期のタイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ１をＣＰＵ２０６に出力する。ＭＣＵ２０５のタイマ２０８は、チャンネル２用の１８０ｍｓ周期のタイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ２をＣＰＵ２０６に出力する。
【0032】
ＣＰＵ２０６は、タイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ１に応じて変換開始要求信号ＳＴＡＲＴ＿ＣＨ１（第１の変換開始要求信号）を出力する。また、ＣＰＵ２０６は、タイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ２に応じて変換開始要求信号ＳＴＡＲＴ＿ＣＰＵ（第２の変換開始要求信号）を出力する。
【0033】
チャンネル１のＡＤＣ２００－１は、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１と同期して図示しないＤＰセンサからＤＰ信号を取り込み、ＤＰ信号をＡＤ変換して、変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ１を出力する。図２、図３のＡＤＣ＿ＣＨ１はＡＤＣ２００－１の出力を示している。このようなＡＤＣ２００－１の動作は従来と同様である。
【0034】
従来技術では、ＣＰＵがチャンネル１のＡＤＣとチャンネル２のＡＤＣそれぞれに対して変換開始要求信号を発行していた。
【0035】
これに対して、本実施例では、チャンネル１のＡＤＣ２００－１については、上記のとおりＣＰＵ２０６からのみ変換開始要求を行う。一方、チャンネル２のＡＤＣ２００－２については、ＣＰＵ２０６以外にも変換開始要求信号を発行できるＳＴＡＴＥ＿ＣＴＲＬ２０３と、ＳＴＡＴＥ＿ＣＴＲＬ２０３から出力された変換開始要求信号ＳＴＡＲＴ＿ＳＴ（第３の変換開始要求信号）とＣＰＵ２０６から出力された変換開始要求信号ＳＴＡＲＴ＿ＣＰＵのうちどちらを使用するかを選択して出力するマルチプレクサ２０４とを設けた。
【0036】
ＳＴＡＴＥ＿ＣＴＲＬ２０３は、ＣＰＵ２０６からＳＰＩ＿ＩＦ２０２を介して出力されるマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬが“Ｈｉｇｈ”のときにＣＰＵ２０６から変換開始要求信号ＳＴＡＲＴ＿ＣＰＵを受け取ると、チャンネル１のＡＤＣ２００－１の変換完了割り込み信号ＩＮＴ＿ＣＨ１を監視し、この割り込みと同期して変換開始要求信号ＳＴＡＲＴ＿ＳＴを生成する。
【0037】
ＣＰＵ２０６は、タイマ２０８からのタイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ２と同期してＳＴＨ，ＳＴＬ，ＤＰの各信号が順番にＡＤ変換されるように、ＳＰＩ＿ＩＦ２０２を介してマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬ（第１の制御信号）とマルチプレクサ制御信号ＭＵＸ＿ＳＥＬ（第２の制御信号）とを出力する。
【0038】
具体的には、ＣＰＵ２０６は、ＳＴＨ，ＳＴＬ，ＤＰ（チャンネル間同期不要）のいずれかの信号を取り込むモード、すなわちチャンネル１のＡＤＣ２００－１とチャンネル２のＡＤＣ２００－２とを同期させる必要がない通常モード（Normal Mode)のタイミングでは、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵと同期してマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬを“Ｌｏｗ”に設定し、ＳＴＨ，ＳＴＬ，ＤＰのいずれかの選択対象を指定するマルチプレクサ制御信号ＭＵＸ＿ＳＥＬを出力する。
【0039】
このとき、ＣＰＵ２０６は、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵと同期してマルチプレクサ制御信号ＭＵＸ＿ＳＥＬによる指定をＳＴＨ→ＳＴＬ→ＤＰ（チャンネル間同期必要）→ＤＰ（チャンネル間同期不要）→ＳＴＨ→・・・・・の順に切り替える。
【0040】
マルチプレクサ２０４は、ＣＰＵ２０６からＳＰＩ＿ＩＦ２０２を介して出力されたマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬが“Ｌｏｗ”の場合、ＣＰＵ２０６から出力された変換開始要求信号ＳＴＡＲＴ＿ＣＰＵを変換開始要求信号ＳＴＡＲＴ＿ＣＨ２として出力する。
【0041】
マルチプレクサ２０１は、ＣＰＵ２０６からＳＰＩ＿ＩＦ２０２を介して出力されたマルチプレクサ制御信号ＭＵＸ＿ＳＥＬに応じて、ＳＴＨ，ＳＴＬ，ＤＰの各信号のうちいずれか１つを選択してＡＤＣ２００－２に出力する。
【0042】
ＡＤＣ２００－２は、マルチプレクサ２０４から出力された変換開始要求信号ＳＴＡＲＴ＿ＣＨ２と同期してＳＴＨ，ＳＴＬ，ＤＰの各信号のうちいずれか１つをマルチプレクサ２０１を介して取り込み、信号をＡＤ変換して、変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ２を出力する。図２、図３のＡＤＣ＿ＣＨ２はＡＤＣ２００－２の出力を示している。なお、図２では、記載を簡略にするため、ＳＴＬ信号の取り込み例のみを記載している。
【0043】
チャンネル２のＡＤＣ２００－２についてはマルチプレクサ２０１による入力の切り替えが行われるため、信号を取り込む前にＡＤＣ２００－２の内部のデジタルフィルタおよびレジスタをリセットする必要がある。
そこで、ＳＴＡＴＥ＿ＣＴＲＬ２０３は、ＣＰＵ２０６から出力された変換開始要求信号ＳＴＡＲＴ＿ＣＰＵに応じてリセット信号ＲＳＴ＿ＣＨ２を“Ｈｉｇｈ”にする。リセット信号ＲＳＴ＿ＣＨ２が“Ｈｉｇｈ”になったことにより、ＡＤＣ２００－２の内部のデジタルフィルタおよびレジスタがリセットされる。リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になると、ＡＤＣ２００－２は、リセットモードから解除され、データの変換が可能になる。
そこで、ＳＴＡＴＥ＿ＣＴＲＬ２０３は、ＣＰＵ２０６から出力された変換開始要求信号ＳＴＡＲＴ＿ＣＰＵに応じてリセット信号ＲＳＴ＿ＣＨ２を“Ｈｉｇｈ”にする。リセット信号ＲＳＴ＿ＣＨ２が“Ｈｉｇｈ”になったことにより、ＡＤＣ２００－２の内部のデジタルフィルタおよびレジスタがリセットされる。リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になると、ＡＤＣ２００－２は、リセットモードから解除され、データの変換が可能になる。
【0044】
チャンネル１のＡＤＣ２００－１については、前段にマルチプレクサがなく、常にＤＰ信号を変換するので、ＳＴＡＴＥ＿ＣＴＲＬ２０３は、最初の起動時のみリセット信号ＲＳＴ＿ＣＨ１を“Ｈｉｇｈ”にすればよい。
【0045】
次に、ＣＰＵ２０６は、図３に示すように、ＤＰ ＳＹＮＣを取り込むモード、すなわちチャンネル１のＡＤＣ２００－１とチャンネル２のＡＤＣ２００－２とを同期させる必要がある同期モード（Sync Mode)のタイミングでは、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵと同期してマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬを“Ｈｉｇｈ”に設定し、ＤＰを選択対象として指定するマルチプレクサ制御信号ＭＵＸ＿ＳＥＬを出力する。
【0046】
ＣＰＵ２０６は、後述のようにＳＴＡＴＥ＿ＣＴＲＬ２０３から変換開始要求信号ＳＴＡＲＴ＿ＳＴが出力された時点で、マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬを“Ｈｉｇｈ”から“Ｌｏｗ”に戻す。
【0047】
ＳＴＡＴＥ＿ＣＴＲＬ２０３は、マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬが“Ｈｉｇｈ”の場合、ＣＰＵ２０６から変換開始要求信号ＳＴＡＲＴ＿ＣＰＵが出力され、ＡＤＣ２００－２のリセット時間が経過し（リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になったとき）、ＡＤＣ２００－１の変換完了割り込み信号ＩＮＴ＿ＣＨ１が“Ｈｉｇｈ”になった後に、次のＡＤＣ２００－１による変換とＡＤＣ２００－２による変換とが同期するように変換開始要求信号ＳＴＡＲＴ＿ＳＴを生成する。
【0048】
ＳＴＡＴＥ＿ＣＴＲＬ２０３は、マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬが“Ｈｉｇｈ”になったことをＳＰＩ＿ＩＦ２０２を通じて検出できる。
また、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１が“Ｈｉｇｈ”になってから変換完了割り込み信号ＩＮＴ＿ＣＨ１が“Ｈｉｇｈ”になるまでの時間は既知である。すなわち、ＡＤＣ２００－１がＡＤ変換に要する時間は既知である。変換開始要求信号ＳＴＡＲＴ＿ＣＨ１の周期は既知の値であるから、変換完了割り込み信号ＩＮＴ＿ＣＨ１が“Ｈｉｇｈ”になってから次に変換開始要求信号ＳＴＡＲＴ＿ＣＨ１が“Ｈｉｇｈ”になるまでの時間も既知である。そこで、ＳＴＡＴＥ＿ＣＴＲＬ２０３は、マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬが“Ｈｉｇｈ”の場合、変換完了割り込み信号ＩＮＴ＿ＣＨ１が“Ｈｉｇｈ”になってから規定時間後に変換開始要求信号ＳＴＡＲＴ＿ＳＴを“Ｈｉｇｈ”にすればよい。
また、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１が“Ｈｉｇｈ”になってから変換完了割り込み信号ＩＮＴ＿ＣＨ１が“Ｈｉｇｈ”になるまでの時間は既知である。すなわち、ＡＤＣ２００－１がＡＤ変換に要する時間は既知である。変換開始要求信号ＳＴＡＲＴ＿ＣＨ１の周期は既知の値であるから、変換完了割り込み信号ＩＮＴ＿ＣＨ１が“Ｈｉｇｈ”になってから次に変換開始要求信号ＳＴＡＲＴ＿ＣＨ１が“Ｈｉｇｈ”になるまでの時間も既知である。そこで、ＳＴＡＴＥ＿ＣＴＲＬ２０３は、マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬが“Ｈｉｇｈ”の場合、変換完了割り込み信号ＩＮＴ＿ＣＨ１が“Ｈｉｇｈ”になってから規定時間後に変換開始要求信号ＳＴＡＲＴ＿ＳＴを“Ｈｉｇｈ”にすればよい。
【0049】
マルチプレクサ２０４は、ＣＰＵ２０６からＳＰＩ＿ＩＦ２０２を介して出力されたマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬが“Ｈｉｇｈ”の場合、ＳＴＡＴＥ＿ＣＴＲＬ２０３から出力された変換開始要求信号ＳＴＡＲＴ＿ＳＴを変換開始要求信号ＳＴＡＲＴ＿ＣＨ２として出力する。これにより、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵのＡＤＣ２００－２への伝送が停止され、変換開始要求信号ＳＴＡＲＴ＿ＳＴがＡＤＣ２００－２へ伝送される。
【0050】
マルチプレクサ２０１は、ＣＰＵ２０６からＳＰＩ＿ＩＦ２０２を介して出力されたマルチプレクサ制御信号ＭＵＸ＿ＳＥＬに応じてＤＰ信号を選択してＡＤＣ２００－２に出力する。
【0051】
ＡＤＣ２００－２は、マルチプレクサ２０４から出力された変換開始要求信号ＳＴＡＲＴ＿ＣＨ２と同期してＤＰ信号をマルチプレクサ２０１を介して取り込み、信号をＡＤ変換して、変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ２を出力する。
【0052】
以上の動作により、本実施例では、ＳＴＨ→ＳＴＬ→ＤＰ ＳＹＮＣ→ＤＰ→ＳＴＨ→・・・・・の順に取得され、ＡＤ変換される。
なお、マルチプレクサ制御信号ＭＵＸ＿ＳＥＬがＳＴＨ，ＳＴＬを指定する期間の長さはそれぞれ１８０ｍｓ（ＩＮＴ＿ＴＩＭ＿ＣＨ２，ＳＴＡＲＴ＿ＣＰＵの周期）である。一方、ＤＰ信号については２回続けて取り込む必要があるため、図３から分かるように、マルチプレクサ制御信号ＭＵＸ＿ＳＥＬがＤＰを指定する期間の長さは２×１８０ｍｓである。
なお、マルチプレクサ制御信号ＭＵＸ＿ＳＥＬがＳＴＨ，ＳＴＬを指定する期間の長さはそれぞれ１８０ｍｓ（ＩＮＴ＿ＴＩＭ＿ＣＨ２，ＳＴＡＲＴ＿ＣＰＵの周期）である。一方、ＤＰ信号については２回続けて取り込む必要があるため、図３から分かるように、マルチプレクサ制御信号ＭＵＸ＿ＳＥＬがＤＰを指定する期間の長さは２×１８０ｍｓである。
【0053】
本実施例では、図３の破線部２１０のタイミングで示すように、同期モードにおいてＡＤＣ２００－１とＡＤＣ２００－２の変換完了タイミングを同期させることができ、低速のＣＰＵ２０６を使用する場合でも、ＡＤＣ２００－１とＡＤＣ２００－２の変換完了タイミングの時間差を所望の範囲内（例えば±１ｍｓ）に抑えることができる。また、本実施例では、特許文献１に開示された多チャンネルＡＤＣのようなチャンネル間の出力周期の制約を無くすことができる。
【0054】
また、市販ＡＤＣチップ（例えばＴＩ社のＡＤＳ１２４８）では、リセットに所定の時間（ＡＤＳ１２４８の場合は３２ＫＨｚクロックで３２サイクル分）を要する。そのため、従来技術のような構成でチャンネル１の変換完了割り込み信号ＩＮＴ＿ＣＨ１を検出した後に、変換開始要求信号ＳＴＡＲＴ＿ＣＨ２を生成した場合、リセット時間経過後からチャンネル２の変換を開始するため、チャンネル１とチャンネル２の変換完了タイミングがリセット時間分、ずれてしまう。
【0055】
一方、本実施例では、ＣＰＵ２０６から変換開始要求信号ＳＴＡＲＴ＿ＣＰＵを受信した後、リセット時間経過後にＳＴＡＴＥ＿ＣＴＲＬ２０３がチャンネル１の変換完了割り込み信号ＩＮＴ＿ＣＨ１の立上りを検出して、チャンネル２の変換開始要求信号ＳＴＡＲＴ＿ＳＴを生成するため、リセット時間分のチャンネル１とチャンネル２間の変換完了ずれは発生しない。
【0056】
［第２の実施例］
次に、本発明の第２の実施例について説明する。図４は本発明の第２の実施例に係るＡＤ変換回路の構成を示すブロック図である。本実施例のＡＤ変換回路は、チャンネル１のＡＤＣ２００－１と、チャンネル２のＡＤＣ２００－２と、マルチプレクサ２０１と、ＳＰＩ＿ＩＦ２０２と、ＳＴＡＴＥ＿ＣＴＲＬ２０３と、マルチプレクサ２０４と、ＭＣＵ２０５ａとから構成される。
次に、本発明の第２の実施例について説明する。図４は本発明の第２の実施例に係るＡＤ変換回路の構成を示すブロック図である。本実施例のＡＤ変換回路は、チャンネル１のＡＤＣ２００－１と、チャンネル２のＡＤＣ２００－２と、マルチプレクサ２０１と、ＳＰＩ＿ＩＦ２０２と、ＳＴＡＴＥ＿ＣＴＲＬ２０３と、マルチプレクサ２０４と、ＭＣＵ２０５ａとから構成される。
【0057】
ＭＣＵ２０５ａは、ＣＰＵ２０６ａと、タイマ２０８とを備えている。ＣＰＵ２０６ａは、内部のメモリに格納されたプログラムに従って本実施例の処理を実行する。
【0058】
図５、図６は本実施例のＡＤ変換回路の動作を説明するタイミングチャートである。なお、図６は、図５の時刻ｔｓ以降のタイミングを示している。
第１の実施例では、チャンネル１のＡＤＣ２００－１による変換の都度、ＣＰＵ２０６が変換開始要求信号ＳＴＡＲＴ＿ＣＨ１を出力し、ＡＤＣ２００－１がＤＰ信号のＡＤ変換を行うようにしていた。
第１の実施例では、チャンネル１のＡＤＣ２００－１による変換の都度、ＣＰＵ２０６が変換開始要求信号ＳＴＡＲＴ＿ＣＨ１を出力し、ＡＤＣ２００－１がＤＰ信号のＡＤ変換を行うようにしていた。
【0059】
一方、本実施例のＣＰＵ２０６ａは、図５、図６に示すように、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１を常時、有意の値である“Ｈｉｇｈ”に保つ。
したがって、ＡＤＣ２００－１は、予め指定された出力データレートでＤＰ信号のＡＤ変換結果を出力し続ける。この場合、予め所望のデータレート（本実施例では５０ｍｓ）でＡＤ変換結果を連続出力するようにＡＤＣ２００－１を設定しておき、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１を“Ｈｉｇｈ”にすればよい。
したがって、ＡＤＣ２００－１は、予め指定された出力データレートでＤＰ信号のＡＤ変換結果を出力し続ける。この場合、予め所望のデータレート（本実施例では５０ｍｓ）でＡＤ変換結果を連続出力するようにＡＤＣ２００－１を設定しておき、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１を“Ｈｉｇｈ”にすればよい。
【0060】
第１の実施例で説明したとおり、ＳＴＡＴＥ＿ＣＴＲＬ２０３は、最初の起動時にリセット信号ＲＳＴ＿ＣＨ１を“Ｈｉｇｈ”にするので、リセット信号ＲＳＴ＿ＣＨ１が“Ｌｏｗ”に戻った時点で、ＡＤＣ２００－１は、リセットモードから解除され、指定された出力データレートでＤＰ信号のＡＤ変換結果を出力する。
【0061】
本実施例では、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１を常に“Ｈｉｇｈ”にするため、ＣＰＵ２０６ａにタイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ１を供給する必要がなくなるので、タイマ２０７が不要となり、タイマ２０８のみ用意すればよい。
変換開始要求信号ＳＴＡＲＴ＿ＣＨ１の出力処理以外のＣＰＵ２０６ａの動作は、第１の実施例のＣＰＵ２０６と同じである。また、ＣＰＵ２０６ａとＡＤＣ２００－１以外の構成の動作は第１の実施例と同じである。
変換開始要求信号ＳＴＡＲＴ＿ＣＨ１の出力処理以外のＣＰＵ２０６ａの動作は、第１の実施例のＣＰＵ２０６と同じである。また、ＣＰＵ２０６ａとＡＤＣ２００－１以外の構成の動作は第１の実施例と同じである。
【0062】
こうして、本実施例では、第１の実施例と同様の効果を得ることができる。また、本実施例では、ＣＰＵ２０６ａがタイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ１を受ける必要がなくなるので、ＣＰＵ２０６ａの負荷を下げることができる。
【0063】
［第３の実施例］
次に、本発明の第３の実施例について説明する。図７は本発明の第３の実施例に係るＡＤ変換回路の構成を示すブロック図である。本実施例のＡＤ変換回路は、チャンネル１のＡＤＣ２００－１と、チャンネル２のＡＤＣ２００－２と、マルチプレクサ２０１と、ＳＰＩ＿ＩＦ２０２と、ＳＴＡＴＥ＿ＣＴＲＬ２０３ｂと、マルチプレクサ２０４と、ＭＣＵ２０５ｂとから構成される。
次に、本発明の第３の実施例について説明する。図７は本発明の第３の実施例に係るＡＤ変換回路の構成を示すブロック図である。本実施例のＡＤ変換回路は、チャンネル１のＡＤＣ２００－１と、チャンネル２のＡＤＣ２００－２と、マルチプレクサ２０１と、ＳＰＩ＿ＩＦ２０２と、ＳＴＡＴＥ＿ＣＴＲＬ２０３ｂと、マルチプレクサ２０４と、ＭＣＵ２０５ｂとから構成される。
【0064】
ＳＴＡＴＥ＿ＣＴＲＬ２０３ｂとマルチプレクサ２０４とは、制御部２０９ｂを構成している。
ＭＣＵ２０５ｂは、ＣＰＵ２０６ｂと、タイマ２０８とを備えている。ＣＰＵ２０６ｂは、内部のメモリに格納されたプログラムに従って本実施例の処理を実行する。
ＭＣＵ２０５ｂは、ＣＰＵ２０６ｂと、タイマ２０８とを備えている。ＣＰＵ２０６ｂは、内部のメモリに格納されたプログラムに従って本実施例の処理を実行する。
【0065】
第１、第２の実施例では、ＣＰＵ２０６，２０６ａからＳＰＩ＿ＩＦ２０２を介してマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬ，ＭＵＸ＿ＳＥＬを出力していた。
これに対して、本実施例では、ＣＰＵ２０６，２０６ａの代わりに、ＳＴＡＴＥ＿ＣＴＲＬ２０３ｂからマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬ，ＭＵＸ＿ＳＥＬを出力する。
これに対して、本実施例では、ＣＰＵ２０６，２０６ａの代わりに、ＳＴＡＴＥ＿ＣＴＲＬ２０３ｂからマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬ，ＭＵＸ＿ＳＥＬを出力する。
【0066】
第２の実施例と同様に、ＣＰＵ２０６ｂは、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１を常時“Ｈｉｇｈ”に保ち、またタイマ２０８からのタイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ２に応じて変換開始要求信号ＳＴＡＲＴ＿ＣＰＵを出力する。
【0067】
ＳＴＡＴＥ＿ＣＴＲＬ２０３ｂは、ＣＰＵ２０６ｂからの変換開始要求信号ＳＴＡＲＴ＿ＣＰＵと同期してＳＴＨ，ＳＴＬ，ＤＰの各信号が順番にＡＤ変換されるように、マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬ，ＭＵＸ＿ＳＥＬを出力する。
【0068】
具体的には、ＳＴＡＴＥ＿ＣＴＲＬ２０３ｂは、通常モード（Normal Mode)のタイミングでは、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵと同期してマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬを“Ｌｏｗ”に設定し、ＳＴＨ，ＳＴＬ，ＤＰのいずれかの選択対象を指定するマルチプレクサ制御信号ＭＵＸ＿ＳＥＬを出力する。このとき、ＳＴＡＴＥ＿ＣＴＲＬ２０３ｂは、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵと同期してマルチプレクサ制御信号ＭＵＸ＿ＳＥＬによる指定をＳＴＨ→ＳＴＬ→ＤＰ（チャンネル間同期必要）→ＤＰ（チャンネル間同期不要）→ＳＴＨ→・・・・・の順に切り替える。
【0069】
次に、ＳＴＡＴＥ＿ＣＴＲＬ２０３ｂは、同期モード（Sync Mode)のタイミングでは、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵと同期してマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬを“Ｈｉｇｈ”に設定し、ＤＰを選択対象として指定するマルチプレクサ制御信号ＭＵＸ＿ＳＥＬを出力する。
【0070】
第１、第２の実施例では、ＤＰ ＳＹＮＣを取り込むべき順番のときに同期モードであるとして、ＣＰＵ２０６，２０６ａがマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬを“Ｈｉｇｈ”にする。同様に、本実施例では、ＤＰ ＳＹＮＣを取り込むべき順番のときに同期モードであるとして、ＳＴＡＴＥ＿ＣＴＲＬ２０３ｂがマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬを“Ｈｉｇｈ”にする。
【0071】
マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬ，ＭＵＸ＿ＳＥＬの出力処理以外のＳＴＡＴＥ＿ＣＴＲＬ２０３ｂの動作は、第１、第２の実施例のＳＴＡＴＥ＿ＣＴＲＬ２０３と同じである。上記のとおり、ＣＰＵ２０６ｂは、マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬ，ＭＵＸ＿ＳＥＬを出力しないが、それ以外の動作は第２実施例のＣＰＵ２０６ａと同じである。また、ＳＴＡＴＥ＿ＣＴＲＬ２０３ｂとＣＰＵ２０６ｂ以外の構成の動作は第２の実施例と同じである。
【0072】
こうして、本実施例では、図５、図６のタイミングチャートと同じ動作を実現することができる。本実施例では、マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬ，ＭＵＸ＿ＳＥＬの出力をＣＰＵによるソフトウェア処理ではなく、ＳＴＡＴＥ＿ＣＴＲＬ２０３ｂによるハードウェア処理で行うことにより、ＣＰＵ２０６ｂの負荷をさらに下げることができる。
【0073】
本実施例では、第２の実施例と同様に、ＣＰＵ２０６ｂが変換開始要求信号ＳＴＡＲＴ＿ＣＨ１を常時“Ｈｉｇｈ”に保つが、第１の実施例と同様に、タイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ１に応じて変換開始要求信号ＳＴＡＲＴ＿ＣＨ１を出力してもよい。すなわち、ＣＰＵ２０６ｂは、マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬ，ＭＵＸ＿ＳＥＬを出力しないが、それ以外の動作を第１実施例のＣＰＵ２０６と同じにしてもよい。この場合は、タイマ２０７が必要になることは言うまでもない。
【0074】
第１～第３の実施例では、ＳＴＨ→ＳＴＬ→ＤＰ ＳＹＮＣ→ＤＰ→ＳＴＨ→・・・・・の順に取得してＡＤ変換する例で説明しているが、従来技術と同様に通常モードにおけるチャンネル２の選択対象としてＴＥＭＰを加えてもよい。また、ＳＴＨ，ＳＴＬ，ＴＥＭＰ，ＤＰ，ＤＰ ＳＹＮＣ以外にもチャンネル２で取得したい信号がある場合には、適宜追加することができる。また、逆に取得不要な信号を減らすことも可能である。例えば本実施例では、静圧センサの信号をＳＴＨ，ＳＴＬの２つ取得しているが、１つでも問題ない。
【0075】
また、第１～第３の実施例では、ＡＤＣ２００－１，２００－２から出力されるＡＤ変換結果の処理について述べていないが、本発明では、ＡＤ変換結果を処理する手段は必須の構成要件ではなく、例えばＡＤ変換結果をＳＰＩ＿ＩＦ２０２を介してＣＰＵ２０６，２０６ａ，２０６ｂに転送すればよい。このとき、ＡＤ変換結果に個別のＩＤを付加して転送するようにしてもよい。これらの処理については特許文献１に開示されている。ＡＤ変換結果を処理する手段は特許文献１に開示された構成に限るものではないことは言うまでもない。
【0076】
また、本発明の適用対象は圧力発信器に限るものではなく、圧力発信器以外の機器にも適用可能である。
【産業上の利用可能性】
【0077】
本発明は、複数チャンネルのアナログ入力信号をＡＤ変換する技術に適用することができる。
【符号の説明】
【0078】
２００－１，２００－２…ＡＤＣ、２０１，２０４…マルチプレクサ、２０２…インタフェース部、２０３，２０３ｂ…信号生成部、２０５，２０５ａ，２０５ｂ…ＭＣＵ、２０６，２０６ａ，２０６ｂ…ＣＰＵ、２０７，２０８…タイマ、２０９，２０９ｂ…制御部。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
