特開 2023-155956 積層セラミック電子部品及び回路基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023155956

(43)【公開日】2023-10-24

(54)【発明の名称】積層セラミック電子部品及び回路基板

(51)【国際特許分類】

   H01G 4/30 20060101AFI20231017BHJP

【ＦＩ】

H01G4/30 201G

H01G4/30 201F

H01G4/30 513

H01G4/30 516

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2022065486

(22)【出願日】2022-04-12

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】酒井 智紀

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AF06

5E082AA01

5E082AB03

5E082EE01

5E082FF05

5E082FG26

5E082GG10

5E082GG11

(57)【要約】

【課題】積層セラミック電子部品の信頼性を高めるための技術を提供する。
【解決手段】積層セラミック電子部品は、第１軸方向に積層された複数の内部電極と、上記第１軸と直交する第２軸と垂直であり、上記複数の内部電極が引き出された端面と、を有するセラミック素体と、上記セラミック素体の上記端面を被覆する外部電極と、を具備する。上記外部電極は、下地膜と、第１Ｎｉ膜と、第２Ｎｉ膜と、表層膜と、金属膜と、を有する。上記下地膜は、上記端面上に形成され、上記複数の内部電極と接続する。上記第１Ｎｉ膜は、上記下地膜上に形成されている。上記第２Ｎｉ膜は、上記第１Ｎｉ膜上に形成されている。上記表層膜は、上記第２Ｎｉ膜上に形成されている。上記金属膜は、上記第１Ｎｉ膜と上記第２Ｎｉ膜との間に形成され、Ｎｉよりもヤング率が低い金属を主成分とする。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１軸方向に積層された複数の内部電極と、前記第１軸と直交する第２軸と垂直であり、前記複数の内部電極が引き出された端面と、を有するセラミック素体と、前記セラミック素体の前記端面を被覆する外部電極と、を具備し、
前記外部電極は、
前記端面上に形成され、前記複数の内部電極と接続する下地膜と、
前記下地膜上に形成された第１Ｎｉ膜と、
前記第１Ｎｉ膜上に形成された第２Ｎｉ膜と、
前記第２Ｎｉ膜上に形成された表層膜と、
前記第１Ｎｉ膜と前記第２Ｎｉ膜との間に形成され、Ｎｉよりもヤング率が低い金属を主成分とする金属膜と、
を有する
積層セラミック電子部品。

【請求項2】

請求項１に記載の積層セラミック電子部品であって、
前記金属膜は、前記セラミック素体を前記第１軸方向に３等分した領域のうちの一対の端部領域に少なくとも一方上に位置する
積層セラミック電子部品。

【請求項3】

請求項２に記載の積層セラミック電子部品であって、
前記金属膜は、前記第１Ｎｉ膜上の全体にわたって設けられている
積層セラミック電子部品。

【請求項4】

請求項１から３のいずれか１項に記載の積層セラミック電子部品であって、
前記金属膜は、Ｉｎ，Ｂｉ，Ａｌ，Ｓｎ，Ｚｎ，Ａｕ，Ａｇ，Ｐｄ，Ｃｕ，Ｔｉ，Ｐｔの少なくとも１つを主成分として含む
積層セラミック電子部品。

【請求項5】

請求項１から４のいずれか１項に記載の積層セラミック電子部品であって、
前記金属膜の厚さは、０．１μｍ以上１０．０μｍ以下である
積層セラミック電子部品。

【請求項6】

請求項１から５のいずれか１項に記載の積層セラミック電子部品であって、
前記第１Ｎｉ膜の厚さは、１．０μｍ以上１０．０μｍ以下である
積層セラミック電子部品。

【請求項7】

請求項１から６のいずれか１項に記載の積層セラミック電子部品であって、
前記第２Ｎｉ膜の厚さは、０．５μｍ以上１０．０μｍ以下である
積層セラミック電子部品。

【請求項8】

請求項１から７のいずれか１項に記載の積層セラミック電子部品であって、
前記下地膜は、Ｃｕを主成分として含む
積層セラミック電子部品。

【請求項9】

請求項１から８のいずれか１項に記載の積層セラミック電子部品であって、
前記下地膜の厚さは、２μｍ以上５０μｍ以下である
積層セラミック電子部品。

【請求項10】

請求項１から９のいずれか１項に記載の積層セラミック電子部品であって、
前記表層膜は、Ｓｎを主成分として含む
積層セラミック電子部品。

【請求項11】

請求項１から１０のいずれか１項に記載の積層セラミック電子部品であって、
前記表層膜の厚さは、３μｍ以上１０μｍ以下である
積層セラミック電子部品。

【請求項12】

実装基板と、
第１軸方向に積層された複数の内部電極と、前記第１軸と直交する第２軸と垂直であり、前記複数の内部電極が引き出された端面と、を有するセラミック素体と、前記セラミック素体の前記端面を被覆する外部電極と、を有する積層セラミック電子部品と、
前記外部電極と前記実装基板とを接続するはんだと、
を具備し、
前記外部電極は、
前記端面上に形成され、前記複数の内部電極と接続する下地膜と、
前記下地膜上に形成された第１Ｎｉ膜と、
前記第１Ｎｉ膜上に形成された第２Ｎｉ膜と、
前記第２Ｎｉ膜上に形成された表層膜と、
前記第１Ｎｉ膜と前記第２Ｎｉ膜との間に形成され、Ｎｉよりもヤング率が低い金属を主成分とする金属膜と、
を有する
回路基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、外部電極を有する積層セラミック電子部品及びそれを用いた回路基板に関する。

【背景技術】

【0002】

一般的な積層セラミックコンデンサは、セラミック素体の表面に外部電極が設けられた構成を有する。基板に実装された積層セラミックコンデンサでは、基板のたわみや温度変化に伴って加わる応力によってセラミック素体や外部電極にクラックが生じやすい。このようなクラックが発生した積層セラミックコンデンサでは、容量の低下、絶縁抵抗の低下、基板に対する接続強度の低下などといった不具合が発生しやすい。

【0003】

これに対し、特許文献１には、積層セラミックコンデンサにおけるクラックの発生を抑制可能な技術が開示されている。具体的に、この積層セラミックコンデンサでは、外部電極の一部として柔軟性を有する導電性樹脂層を用いる。これにより、この積層セラミックコンデンサでは、導電性樹脂層がセラミック素体及び外部電極に加わる応力を緩和させるように作用することで、クラックの発生が抑制される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２１－０３４４４０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、外部電極の一部として導電性樹脂層を用いる技術では、導電性樹脂層と金属層との異種材料同士の接合の強度が不十分となることで、導電性樹脂層に部分的な剥離が発生する場合がある。このような場合に、積層セラミックコンデンサでは、導電性樹脂層の剥離が発生した部分から水分が侵入することに起因する絶縁抵抗の低下やマイグレーションが発生しやすくなる。

【0006】

以上のような事情に鑑み、本発明の目的は、積層セラミック電子部品の信頼性を高めるための技術を提供することにある。

【課題を解決するための手段】

【0007】

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、第１軸方向に積層された複数の内部電極と、上記第１軸と直交する第２軸と垂直であり、上記複数の内部電極が引き出された端面と、を有するセラミック素体と、上記セラミック素体の上記端面を被覆する外部電極と、を具備する。
上記外部電極は、下地膜と、第１Ｎｉ膜と、第２Ｎｉ膜と、表層膜と、金属膜と、を有する。
上記下地膜は、上記端面上に形成され、上記複数の内部電極と接続する。
上記第１Ｎｉ膜は、上記下地膜上に形成されている。
上記第２Ｎｉ膜は、上記第１Ｎｉ膜上に形成されている。
上記表層膜は、上記第２Ｎｉ膜上に形成されている。
上記金属膜は、上記第１Ｎｉ膜と上記第２Ｎｉ膜との間に形成され、Ｎｉよりもヤング率が低い金属を主成分とする。

【0008】

この積層セラミック電子部品では、Ｎｉよりもヤング率が低く柔らかい金属を主成分とする金属層が第１Ｎｉ膜と第２Ｎｉ膜との間に設けられている。この構成では、金属層がセラミック素体及び外部電極に加わる応力を緩和させるように作用するため、クラックの発生が抑制される。また、この構成では、金属層に部分的な剥離が発生した場合にも、下地膜が第１Ｎｉ膜によって被覆されているため、耐湿性の低下が発生しにくい。更に、この構成では、熱処理によって金属膜の表面が酸化していても、熱処理後に第２Ｎｉ膜を形成することで、第２Ｎｉ膜の表面において表層膜の高い密着性と基板実装時の高いはんだ濡れ性とが得られる。

【0009】

上記金属膜は、上記セラミック素体を上記第１軸方向に３等分した領域のうちの一対の端部領域の少なくとも一方上に位置していてもよい。
上記金属膜は、上記第１Ｎｉ膜上の全体にわたって設けられていてもよい。
上記金属膜は、Ｉｎ，Ｂｉ，Ａｌ，Ｓｎ，Ｚｎ，Ａｕ，Ａｇ，Ｐｄ，Ｃｕ，Ｔｉ，Ｐｔの少なくとも１つを主成分として含んでもよい。
上記金属膜の厚さは、０．１μｍ以上１０．０μｍ以下[j1]であってもよい。
上記第１Ｎｉ膜の厚さは、１．０μｍ以上１０．０μｍ以下であってもよい。
上記第２Ｎｉ膜の厚さは、０．５μｍ以上１０．０μｍ以下であってもよい。
上記下地膜は、Ｃｕを主成分として含んでもよい。
上記下地膜の厚さは、２μｍ以上５０μｍ以下であってもよい。
上記表層膜は、Ｓｎを主成分として含んでもよい。
上記表層膜の厚さは、３μｍ以上１０μｍ以下であってもよい。

【0010】

本発明の一形態に係る回路基板は、実装基板と、積層セラミック電子部品と、はんだと、を具備する。
上記積層セラミック電子部品は、第１軸方向に積層された複数の内部電極と、上記第１軸と直交する第２軸と垂直であり、上記複数の内部電極が引き出された端面と、を有するセラミック素体と、上記セラミック素体の上記端面を被覆する外部電極と、を有する。
上記はんだは、上記外部電極と上記実装基板とを接続する。
上記外部電極は、下地膜と、第１Ｎｉ膜と、第２Ｎｉ膜と、表層膜と、金属膜と、を有する。
上記下地膜は、上記端面上に形成され、上記複数の内部電極と接続する。
上記第１Ｎｉ膜は、上記下地膜上に形成されている。
上記第２Ｎｉ膜は、上記第１Ｎｉ膜上に形成されている。
上記表層膜は、上記第２Ｎｉ膜上に形成されている。
上記金属膜は、上記第１Ｎｉ膜と上記第２Ｎｉ膜との間に形成され、Ｎｉよりもヤング率が低い金属を主成分とする。

【発明の効果】

【0011】

以上のように、本発明によれば、積層セラミック電子部品の信頼性を高めるための技術を提供することができる。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施形態に係る積層セラミックコンデンサを模式的に示す斜視図である。

【図2】上記積層セラミックコンデンサのＡ－Ａ'線に沿った断面図である。

【図3】上記積層セラミックコンデンサのＢ－Ｂ'線に沿った断面図である。

【図4】上記積層セラミックコンデンサを実装した回路基板を模式的に示す断面図である。

【図5】上記積層セラミックコンデンサの製造方法を示すフローチャートである。

【図6】上記積層セラミックコンデンサの製造過程を示す斜視図である。

【図7】上記積層セラミックコンデンサの他の実施形態の断面図である。

【発明を実施するための形態】

【0013】

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

【0014】

［積層セラミックコンデンサ１０の構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。

【0015】

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１の表面は、典型的には、Ｘ軸方向を向いた第１端面１１ａ及び第２端面１１ｂと、Ｙ軸方向を向いた第１側面１１ｃ及び第２側面１１ｄと、Ｚ軸方向を向いた第１主面１１ｅ及び第２主面１１ｆと、を有する。より具体的に、第１端面１１ａは、Ｘ軸方向に平行な一方向を向き、第２端面１１ｂは、Ｘ軸方向に平行であって当該一方向とは反対の方向を向く。第１側面１１ｃは、Ｙ軸方向に平行な一方向を向き、第２側面１１ｄは、Ｙ軸方向に平行であって当該一方向とは反対の方向を向く。第１主面１１ｅは、Ｚ軸方向に平行な一方向を向き、第２主面１１ｆは、Ｚ軸方向に平行であって当該一方向とは反対の方向を向く。第１端面１１ａ及び第２端面１１ｂは、Ｙ軸方向及びＺ軸方向に沿って延びる。第１側面１１ｃ及び第２側面１１ｄは、Ｚ軸方向及びＸ軸方向に沿って延びる。第１主面１１ｅ及び第２主面１１ｆは、Ｘ軸方向及びＹ軸方向に沿って延びる。

【0016】

セラミック素体１１の第１端面１１ａ及び第２端面１１ｂ、第１側面１１ｃ及び第２側面１１ｄ並びに第１主面１１ｅ及び第２主面１１ｆは、いずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、緩やかな湾曲形状などを有する面も含まれる。

【0017】

セラミック素体１１は、第１端面１１ａ及び第２端面１１ｂ、第１側面１１ｃ及び第２側面１１ｄ並びに第１主面１１ｅ及び第２主面１１ｆを相互に接続する稜部を有している。稜部は、例えば面取りされて丸みを帯びているが、面取りされていなくてもよい。

【0018】

セラミック素体１１は、誘電体セラミックスで形成されている。セラミック素体１１は、誘電体セラミックスに覆われてＺ軸方向に積層された第１内部電極１２及び第２内部電極１３を有する。複数の内部電極１２，１３は、いずれもＸ－Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。

【0019】

つまり、セラミック素体１１には、内部電極１２，１３がセラミック層１６を挟んでＺ軸方向に対向する対向領域が形成されている。第１内部電極１２は、対向領域から第１端面１１ａに引き出され、第１外部電極１４に接続されている。第２内部電極１３は、対向領域から第２端面１１ｂに引き出され、第２外部電極１５に接続されている。

【0020】

このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、内部電極１２，１３の対向領域において複数のセラミック層１６に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。

【0021】

セラミック素体１１では、内部電極１２，１３間の各セラミック層１６の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

【0022】

なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、チタン酸カルシウム（ＣａＴｉＯ_３）、チタン酸マグネシウム（ＭｇＴｉＯ_３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）、ジルコン酸バリウム（ＢａＺｒＯ_３）、酸化チタン（ＴｉＯ_２）などの組成系でもよい。

【0023】

第１外部電極１４は、セラミック素体１１の表面に配置され、第１端面１１ａを覆っている。第２外部電極１５は、セラミック素体１１の表面に配置され、第２端面１１ｂを覆っている。外部電極１４，１５は、セラミック素体１１を挟んでＸ軸方向に対向し、積層セラミックコンデンサ１０の端子として機能する。

【0024】

外部電極１４，１５は、セラミック素体１１の端面１１ａ，１１ｂから主面１１ｅ，１１ｆ及び側面１１ｃ，１１ｄに沿ってＸ軸方向内側にそれぞれ延出し、主面１１ｅ，１１ｆ及び側面１１ｃ，１１ｄ上において相互に離間している。

【0025】

第１外部電極１４は、５層構造を有し、下地膜１４０と、第１Ｎｉ膜１４１と、金属膜１４２と、第２Ｎｉ膜１４３と、表層膜１４４と、を含む。第１外部電極１４では、セラミック素体１１側の内側から外側に向けて、下地膜１４０、第１Ｎｉ膜１４１、金属膜１４２、第２Ｎｉ膜１４３、表層膜１４４の順に積層されている。

【0026】

第２外部電極１５は、５層構造を有し、下地膜１５０と、第１Ｎｉ膜１５１と、金属膜１５２と、第２Ｎｉ膜１５３と、表層膜１５４と、を含む。第２外部電極１５では、セラミック素体１１側の内側から外側に向けて、下地膜１５０、第１Ｎｉ膜１５１、金属膜１５２、第２Ｎｉ膜１５３、表層膜１５４の順に積層されている。

【0027】

下地膜１４０，１５０は、導電性材料で形成される。例えば、下地膜１４０，１５０は、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）などを主成分として含んでいてもよい。一例として、下地膜１４０，１５０は、Ｃｕを主成分として含んでいてもよい。なお、主成分とは、最も含有モル比率の高い成分のことを言うものとする。

【0028】

下地膜１４０，１５０は、例えば、スパッタリング法によって形成された少なくとも１層のスパッタ膜や、導電性ペーストを焼き付けた少なくとも１層の焼き付け膜などとして構成することができる。また、下地膜１４０，１５０は、スパッタ膜と焼き付け膜とが組み合わされて構成されていてもよい。

【0029】

第１Ｎｉ膜１４１，１５１は、電解メッキ法により形成されたメッキ膜であり、下地膜１４０，１５０上に配置される。第１Ｎｉ膜１４１，１５１は、Ｎｉを主成分として含む。積層セラミックコンデンサ１０では、下地膜１４０，１５０を被覆する第１Ｎｉ膜１４１，１５１がセラミック素体１１側への水分の侵入を遮断することにより、高い耐湿性が得られる。

【0030】

金属膜１４２，１５２は、第１Ｎｉ膜１４１，１５１上に配置される。金属膜１４２，１５２は、Ｎｉよりもヤング率が低く柔らかい金属を主成分として含み、具体的に、Ｉｎ，Ｂｉ，Ａｌ，Ｓｎ，Ｚｎ，Ａｕ，Ａｇ，Ｐｄ，Ｃｕ，Ｔｉ，Ｐｔの少なくとも１つを主成分として含むことが好ましい。金属膜１４２，１５２は、例えば、電解メッキ法又は無電解メッキ法で形成されたメッキ膜や、スパッタリング法で形成されたスパッタ膜などとして構成することができる。

【0031】

第２Ｎｉ膜１４３，１５３は、電解メッキ法により形成されたメッキ膜であり、金属膜１４２，１５２上に配置される。第２Ｎｉ膜１４３，１５３も、第１Ｎｉ膜１４１，１５１と同様に、Ｎｉを主成分として含む。積層セラミックコンデンサ１０では、熱処理によって金属膜１４２，１５２の表面が酸化していても、熱処理後に第２Ｎｉ膜１４３，１５３を形成することで、熱処理を受けていない第２Ｎｉ膜１４３，１５３の表面において表層膜１４４，１５４の高い密着性と基板実装時の高いはんだ濡れ性とが得られる。

【0032】

表層膜１４４，１５４は、電解メッキ法により形成されたメッキ膜であり、第２Ｎｉ膜１４３，１５３上に配置される。表層膜１４４，１５４は、例えば、Ｓｎ（錫）を主成分として含む。これにより、積層セラミックコンデンサ１０を実装基板へ実装するためのはんだ付けの際に、外部電極１４，１５とはんだとの反応性を高め、これらを十分に接合させることができる。

【0033】

［回路基板１００の構成］
図４は、本実施形態の回路基板１００を示す断面図であり、図２に対応する断面を示す図である。

【0034】

図４に示すように、回路基板１００は、実装基板１１０と、積層セラミックコンデンサ１０と、第１はんだＨ１及び第２はんだＨ２と、を備える。

【0035】

実装基板１１０は、積層セラミックコンデンサ１０を実装する基板であり、図示しない回路が形成されていてもよい。実装基板１１０は、積層セラミックコンデンサ１０に対向する実装面１１０ａと、実装面１１０ａに形成され積層セラミックコンデンサ１０と接続するための第１ランドＬ１及び第２ランドＬ２と、を有する。

【0036】

第１はんだＨ１は、実装基板１１０の第１ランドＬ１と第１外部電極１４とを接続する。第２はんだＨ２は、実装基板１１０の第２ランドＬ２と第２外部電極１５とを接続する。これらのはんだＨ１，Ｈ２は、例えば、ランドＬ１，Ｌ２に塗布されたはんだペーストが溶融し、外部電極１４，１５に濡れ上がることによって形成される。

【0037】

積層セラミックコンデンサ１０では、表層膜１４４，１５４がはんだと良好に反応することで、はんだの濡れ上がりを促進し、第１はんだＨ１及び第２はんだＨ２と外部電極１４，１５とを十分に接合させることができる。

【0038】

また、はんだの濡れ上がりは、表層膜１４４，１５４のみならず、その下層の表面状態にも影響を受ける。本実施形態では、表層膜１４４，１５４の下層に、熱処理を受けていない第２Ｎｉ膜１４３，１５３を設けることにより、はんだの濡れ性を良好に維持することができる。

【0039】

実装基板１１０上に実装された積層セラミックコンデンサ１０では、実装基板１１０のたわみや温度変化によって応力が加わっても、柔軟性の高い金属膜１４２，１５２がセラミック素体１１及び外部電極１４，１５に加わる応力を緩和させるように作用することで、クラックの発生が抑制される。これにより、積層セラミックコンデンサ１０では、耐湿性の低下が発生しにくくなるため、高い信頼性が得られる。

【0040】

また、実装基板１１０上に実装された積層セラミックコンデンサ１０では、過度の応力が加わる場合に、金属膜１４２，１５２が先行して剥離などの損傷を受けることで応力を急激に緩和させる。これにより、積層セラミックコンデンサ１０では、損傷を受けることによってより機能に深刻な影響が及びやすいセラミック素体１１などの他の構成を保護することができる。

【0041】

［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６を適宜参照しながら説明する。

【0042】

（ステップＳ０１：セラミック素体１１作製）
ステップＳ０１では、第１セラミックシートＳ１、第２セラミックシートＳ２及び第３セラミックシートＳ３を図６に示すように積層して焼成し、セラミック素体１１を作製する。

【0043】

セラミックシートＳ１，Ｓ２，Ｓ３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。第１セラミックシートＳ１には第１内部電極１２に対応する未焼成の第１内部電極１２ｕが形成され、第２セラミックシートＳ２には第２内部電極１３に対応する未焼成の第２内部電極１３ｕが形成されている。第３セラミックシートＳ３には内部電極が形成されていない。

【0044】

図６に示す未焼成のセラミック素体１１ｕでは、セラミックシートＳ１，Ｓ２が交互に積層され、そのＺ軸方向上下面に第３セラミックシートＳ３が積層される。未焼成のセラミック素体１１ｕは、セラミックシートＳ１，Ｓ２，Ｓ３を圧着することにより一体化される。なお、セラミックシートＳ１，Ｓ２，Ｓ３の枚数は図６に示す例に限定されない。

【0045】

なお、以上では１つのセラミック素体１１に相当する未焼成のセラミック素体１１ｕについて説明したが、実際には、個片化されていない大判のシートとして構成された積層シートが形成され、セラミック素体１１ｕごとに個片化される。

【0046】

未焼成のセラミック素体１１ｕを焼結させることにより、図１～３に示すセラミック素体１１が作製される。焼成温度は、セラミック素体１１ｕの焼結温度に基づいて決定可能である。例えば、誘電体セラミックスとしてチタン酸バリウム系材料を用いる場合には、焼成温度を１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

【0047】

（ステップＳ０２：下地膜１４０，１５０形成）
ステップＳ０２では、セラミック素体１１の表面上に、導電性材料で形成された下地膜１４０，１５０を、内部電極１２，１３と接続されるように形成する。下地膜１４０，１５０は、本実施形態において、第１端面１１ａ及び第２端面１１ｂを覆うように形成される。

【0048】

下地膜１４０，１５０は、例えば、ディップ法、印刷法等によってセラミック素体１１の端面１１ａ，１１ｂに導電性ペーストを塗布し、焼き付けることによって形成される。この場合、下地膜１４０，１５０を構成する導電性材料は、例えば、Ｃｕ，Ｎｉ，Ａｇ，Ａｕ，Ｐｔ，Ｐｄを主成分として含んでいてもよい。

【0049】

あるいは、下地膜１４０，１５０は、スパッタリング法によって形成されてもよい。この場合、下地膜１４０，１５０を構成する導電性材料は、例えば、Ｔｉ，Ｎｉ，Ａｇ，Ａｕ，Ｐｔ，Ｐｄ，Ｔａ，Ｗを主成分として含んでいてもよい。

【0050】

下地膜１４０，１５０の厚さは、２μｍ以上５０μｍ以下とすることができる。これにより、下地膜１４０，１５０によって端面１１ａ，１１ｂを確実に覆いつつ、積層セラミックコンデンサ１０の小型化を図ることができる。下地膜１４０，１５０の厚さは、例えば、端面１１ａ，１１ｂ上の領域の厚さであって、Ｚ軸方向及びＹ軸方向における中央部の、Ｘ軸方向に沿った寸法とすることができる。

【0051】

（ステップＳ０３：第１Ｎｉ膜１４１，１５１形成）
ステップＳ０３では、下地膜１４０，１５０上に、第１Ｎｉ膜１４１，１５１を形成する。第１Ｎｉ膜１４１，１５１は、Ｎｉを主成分として含み、電解メッキ法により形成される。

【0052】

（ステップＳ０４：金属膜１４２，１５２形成）
ステップＳ０４では、第１Ｎｉ膜１４１，１５１上に金属膜１４２，１５２を形成する。金属膜１４２，１５２は、Ｎｉよりもヤング率が低い金属を主成分として含み、例えば、電解メッキ法や、無電解メッキ法や、スパッタリング法などにより形成される。

【0053】

（ステップＳ０５：第２Ｎｉ膜１４３，１５３形成）
ステップＳ０５では、金属膜１４２，１５２上に第２Ｎｉ膜１４３，１５３を形成する。第２Ｎｉ膜１４３，１５３は、Ｎｉを主成分として含み、電解メッキ法により形成される。

【0054】

（ステップＳ０６：表層膜１４４，１５４形成）
ステップＳ０６では、第２Ｎｉ膜１４３，１５３上に、表層膜１４４，１５４を形成する。表層膜１４４，１５４は、例えばＳｎを主成分として含み、電解メッキ法により形成される。

【0055】

表層膜１４４，１５４の厚さは、３μｍ以上１０μｍ以下とすることができる。これにより、はんだとの反応性を十分に確保しつつ、積層セラミックコンデンサ１０の小型化を図ることができる。表層膜１４４，１５４の厚さは、例えば、端面１１ａ，１１ｂ上の領域の厚さであって、Ｚ軸方向及びＹ軸方向における中央部の、Ｘ軸方向に沿った寸法とすることができる。

【0056】

以上のように、積層セラミックコンデンサ１０が製造される。

【0057】

［水素の影響を抑制するための熱処理］
積層セラミックコンデンサ１０の製造方法では、セラミック素体１１への水素の影響を抑制するための熱処理を行うことが好ましい。以下、本実施形態に係る熱処理の詳細について説明する。

【0058】

第１Ｎｉ膜１４１，１５１、金属膜１４２，１５２、第２Ｎｉ膜１４３，１５３及び表層膜１４４，１５４を形成するための電解メッキ法によるメッキ工程では、セラミック素体１１を劣化させる作用の強い水素が発生する。メッキ工程で発生した水素は、外部電極１４，１５の下地膜１４０，１５０、第１Ｎｉ膜１４１，１５１、金属膜１４２，１５２、第２Ｎｉ膜１４３，１５３及び表層膜１４４，１５４内に吸蔵されやすい。

【0059】

外部電極１４，１５に吸蔵された水素のセラミック素体１１への拡散が内部電極１２，１３の対向領域まで進行すると、内部電極１２，１３間のセラミック層１６の絶縁抵抗が低下する。これにより、積層セラミックコンデンサ１０では、絶縁不良が発生しやすくなるため、信頼性が低下する。

【0060】

なお、外部電極１４，１５に吸蔵される水素は、メッキ工程で発生した水素に限らず、例えば、大気中の水蒸気などの水分に含まれる水素などであってもよい。また、外部電極１４，１５に吸蔵される水素は、水素原子や水素イオンや水素同位体など、水素のとりうるいずれの状態であってもよい。

【0061】

本実施形態に係る熱処理は、例えば、ステップＳ０４（金属膜１４２，１５２形成）とステップＳ０５（第２Ｎｉ膜１４３，１５３形成）との間に行うことができる。これにより、セラミック素体１１、下地膜１４０，１５０、第１Ｎｉ膜１４１，１５１及び金属膜１４２，１５２に吸蔵された水素が外部に放出されて除去される。

【0062】

さらに、この熱処理によって、第１Ｎｉ膜１４１，１５１の再結晶化が促進され、第１Ｎｉ膜１４１，１５１が水素の拡散を抑制する構成となる。つまり、第１Ｎｉ膜１４１，１５１は、再結晶組織を含む。これにより、第２Ｎｉ膜１４３，１５３及び表層膜１４４，１５４の形成時に水素が発生しても、第１Ｎｉ膜１４１，１５１によって当該水素の拡散が抑制され、セラミック素体１１への水素の侵入が妨げられる。また、積層セラミックコンデンサ１０の外部からの水素の侵入も妨げられる。このため、積層セラミックコンデンサ１０では、セラミック素体１１内への水素の拡散が抑制される。

【0063】

なお、第１Ｎｉ膜１４１，１５１の再結晶組織は、第２Ｎｉ膜１４３，１５３と比較して、転移や格子欠陥が少ない結晶組織として確認することができる。また第１Ｎｉ膜１４１，１５１の再結晶組織は、第２Ｎｉ膜１４３，１５３と比較して結晶粒が大きくなっている。これらの結晶組織の確認方法としては、例えば対象表面を化学研磨した後、光学顕微鏡や走査型電子顕微鏡（SEM）で500～5000倍で観察する方法を用いることができる。

【0064】

例えば、第１Ｎｉ膜１４１，１５１の再結晶組織の検証方法としては、まず第１Ｎｉ膜１４１，１５１及び第２Ｎｉ膜１４３，１５３の組織を確認し、次に第２Ｎｉ膜１４３，１５３に本実施形態と同程度の熱処理（検証用熱処理と称する）をし、検証用熱処理後の第２Ｎｉ膜１４３，１５３の組織と、検証用熱処理前の第１Ｎｉ膜１４１，１５１の組織とを比較する。検証用熱処理後の第２Ｎｉ膜１４３，１５３の組織が、検証用熱処理前の第１Ｎｉ膜１４１，１５１の組織と同様の組織に変化している場合、第１Ｎｉ膜１４１，１５１が、本実施形態に係る熱処理によって再結晶組織となっていることを確認することができる。

【0065】

つまり、本実施形態では、セラミック素体１１、下地膜１４０，１５０、第１Ｎｉ膜１４１，１５１及び金属膜１４２，１５２に吸蔵された水素の放出と、水素の拡散を抑制する拡散抑制層の形成とが、同一の熱処理工程において行われる。したがって、水素の放出及び拡散抑制層の形成に伴うセラミック素体１１等への熱負荷を最小限に抑制しつつ、水素の悪影響を受けにくい構成を得ることができる。

【0066】

本実施形態に係る熱処理は、弱酸化雰囲気又は還元雰囲気にて行う。本実施形態において、弱酸化雰囲気又は還元雰囲気とは、酸素濃度が３０ｐｐｍ以下の雰囲気を意味する。これにより、金属膜１４２，１５２の表面の酸化が抑制される。熱処理の温度は、第１Ｎｉ膜１４１，１５１が再結晶化する温度以上であり、具体的には、４５０℃以上８００℃以下とすることができる。また、熱処理の時間は、例えば５分以上３０分以下とすることができる。

【0067】

［外部電極１４，１５の詳細な説明］
第１Ｎｉ膜１４１，１５１の厚さは、例えば、１．０μｍ以上１０．０μｍ以下、より好ましくは１．０μｍ以上４．５μｍ以下とすることができる。第１Ｎｉ膜１４１，１５１の厚さは、例えば、端面１１ａ，１１ｂ上の領域の厚さであって、Ｚ軸方向及びＹ軸方向における中央部の、Ｘ軸方向に沿った寸法とすることができる。

【0068】

第１Ｎｉ膜１４１，１５１の厚さを１．０μｍ以上とすることで、第１Ｎｉ膜１４１，１５１が下地膜１４０，１５０を十分に覆い、水素の拡散を効果的に抑制できる。また、下地膜１４０，１５０の成分が第１Ｎｉ膜１４１，１５１の表面まで拡散しにくくなり、当該表面と第２Ｎｉ膜１４３，１５３との密着性が高められる。第１Ｎｉ膜１４１，１５１の厚さを１０．０μｍ以下とすることで、第１Ｎｉ膜１４１，１５１の形成によって発生する水素量を抑制し、水素を放出させる熱処理の条件を緩和することができる。さらに、第１Ｎｉ膜１４１，１５１の厚さを４．５μｍ以下とすることで、外部電極１４，１５の厚さを抑制し、積層セラミックコンデンサ１０の小型化を図ることができる。

【0069】

金属膜１４２，１５２の厚さは、例えば、０．１μｍ以上１０．０μｍ以下とすることができる。金属膜１４２，１５２の厚さは、例えば、端面１１ａ，１１ｂ上の領域の厚さであって、Ｚ軸方向及びＹ軸方向における中央部の、Ｘ軸方向に沿った寸法とすることができる。

【0070】

金属膜１４２，１５２の厚さを０．１μｍ以上とすることで、金属膜１４２，１５２における応力を緩和させる機能を効果的に得ることができる。金属膜１４２，１５２の厚さを１０．０μｍ以下とすることで、実装時にはんだを溶融させる際における第１Ｎｉ膜１４１，１５１と第２Ｎｉ膜１４３，１５３との間での空隙の発生を抑制することができる。

【0071】

また、熱処理により、第１Ｎｉ膜１４１，１５１の水素濃度は減少する。一方で、第２Ｎｉ膜１４３，１５３には、熱処理後のメッキ工程において発生した水素が吸蔵される。したがって、熱処理を実施する場合には、第２Ｎｉ膜１４３，１５３の水素濃度が第１Ｎｉ膜１４１，１５１の水素濃度よりも高くなる。なお、水素濃度は、Ｎｉ膜の主成分であるＮｉ又はその合金を１００モル％とした場合の水素の濃度（モル％）とすることができる。

【0072】

水素濃度の測定には、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）が用いられる。水素濃度を測定するための試料としては、例えば、積層セラミックコンデンサ１０をＸ－Ｚ平面に平行に切断したものを用いることができる。当該試料の断面は、例えば、ダイヤモンドペースト等を用いた鏡面研磨を施して、測定に十分な平滑性が得られるように処理される。

【0073】

第２Ｎｉ膜１４３，１５３の厚さは、例えば、０．５μｍ以上１０．０μｍ以下とすることができる。第２Ｎｉ膜１４３，１５３の厚さは、例えば、端面１１ａ，１１ｂ上の領域の厚さであって、Ｚ軸方向及びＹ軸方向における中央部の、Ｘ軸方向に沿った寸法とすることができる。

【0074】

第２Ｎｉ膜１４３，１５３の厚さを０．５μｍ以上とすることで、第２Ｎｉ膜１４３，１５３が、熱処理された金属膜１４２，１５２を十分に覆う構成となる。これにより、実装時におけるはんだの濡れ性を十分に確保できるとともに、表層膜１４４，１５４の密着性を高めることができる。第２Ｎｉ膜１４３，１５３の厚さを１０．０μｍ以下とすることで、外部電極１４，１５の厚さを抑制し、積層セラミックコンデンサ１０の小型化を図ることができる。また、第１Ｎｉ膜１４１，１５１の厚さと第２Ｎｉ膜１４３，１５３の厚さとの合計は、例えば、３．０μｍ以上とすることが好ましい。

【0075】

［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

【0076】

例えば、金属膜１４２，１５２は、上記のように外部電極１４，１５の全体にわたって形成されていなくてもよく、つまり第1Ｎｉ膜１４１，１５１上の全体にわたって設けられていなくてもよい。積層セラミックコンデンサ１０では、金属膜１４２，１５２が少なくともはんだを介して実装基板に固定される部分に存在していれば、金属膜１４２，１５２における応力を緩和させる作用が得られる。

【0077】

図７には、セラミック素体１１をＺ軸方向に３等分した３つの領域、つまり中央領域Ｒｍと、中央領域Ｒｍの主面１１ｅ，１１ｆ側にそれぞれ位置する一対の端部領域Ｒｅと、が示されている。図７に示すように、積層セラミックコンデンサ１０では、金属膜１４２がセラミック素体１１における実装基板の実装面と対向させられる第２主面１１ｆ側の端部領域Ｒｅ上のみに配置してもよい。また、積層セラミックコンデンサ１０では、主面１１ｅ，１１ｆのいずれかが実装基板の実装面に対向させられるかが予め決まっていない場合には、金属膜１４２が一対の端部領域Ｒｅの両方に配置することが好ましい。

【0078】

また、外部電極１４，１５の形状は、図１及び２に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の端面１１ａ，１１ｂから一方の主面のみに延び、Ｘ－Ｚ平面に平行な断面がＬ字状となっていてもよい。また、外部電極１４，１５は、いずれの主面及び側面にも延出していなくてもよい。この場合にも、積層セラミックコンデンサ１０では、金属膜１４２，１５２が一対の端部領域Ｒｅの少なくとも一方に配置されていることが好ましい。

【0079】

更に、本発明に係る外部電極は、上記実施形態のような５層構造に限定されず、６層以上の構成であってもよい。

【0080】

加えて、本発明は、積層セラミックコンデンサのみならず、外部電極を有する積層セラミック電子部品全般に適用可能である。本発明を適用可能な積層セラミック電子部品としては、積層セラミックコンデンサ以外に、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。

【符号の説明】

【0081】

１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１４０，１５０…下地膜
１４１，１５１…第１Ｎｉ膜
１４２，１５２…金属膜
１４３，１５３…第２Ｎｉ膜
１４４，１５４…表層膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】