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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023157045
(43)【公開日】2023-10-26
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/00 20060101AFI20231019BHJP
H01L 21/822 20060101ALI20231019BHJP
【ＦＩ】
H01L25/00 B
H01L27/04 L
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022066689
(22)【出願日】2022-04-14
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】中柴 康隆
(72)【発明者】
【氏名】五十嵐 孝行
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038AV06
5F038AZ04
5F038AZ05
5F038BH03
5F038BH10
5F038CA10
5F038CA16
5F038CA20
(57)【要約】
【課題】半導体装置の信頼性を向上する。
【解決手段】第１電位が印加されるインダクタと接続される略四角形形状の配線Ｗ１でインダクタを囲み、この配線Ｗ１を第１電位とは異なる第２電位が印加される略四角形形状の配線Ｗ２で囲みながら、配線Ｗ２の外側に配線Ｗ２と接続されるパッドを配置する。
【選択図】図７
【解決手段】第１電位が印加されるインダクタと接続される略四角形形状の配線Ｗ１でインダクタを囲み、この配線Ｗ１を第１電位とは異なる第２電位が印加される略四角形形状の配線Ｗ２で囲みながら、配線Ｗ２の外側に配線Ｗ２と接続されるパッドを配置する。
【選択図】図７
【特許請求の範囲】
【請求項1】
多層配線層と、
前記多層配線層内に形成された下層インダクタと、
平面視において前記下層インダクタと重なるように、前記多層配線層上に形成された上層インダクタと、
平面視において、前記上層インダクタを囲むように前記多層配線層上に形成された第１配線と、
平面視において、前記第１配線を囲むように前記多層配線層上に形成された第２配線と、
を有し、
前記第１配線は、第１基準電位が印加されるように構成され、
前記第２配線は、前記第１基準電位と異なる第２基準電位が印加されるように構成され、
前記第１配線は、
第１方向にそれぞれ延在する第１辺および第２辺と、
前記第１方向と交差する第２方向にそれぞれ延在する第３辺および第４辺と、
を含み、
前記第２配線は、
前記第１方向にそれぞれ延在する第５辺および第６辺と、
前記第２方向にそれぞれ延在する第７辺および第８辺と、
を含む、半導体装置。
前記多層配線層内に形成された下層インダクタと、
平面視において前記下層インダクタと重なるように、前記多層配線層上に形成された上層インダクタと、
平面視において、前記上層インダクタを囲むように前記多層配線層上に形成された第１配線と、
平面視において、前記第１配線を囲むように前記多層配線層上に形成された第２配線と、
を有し、
前記第１配線は、第１基準電位が印加されるように構成され、
前記第２配線は、前記第１基準電位と異なる第２基準電位が印加されるように構成され、
前記第１配線は、
第１方向にそれぞれ延在する第１辺および第２辺と、
前記第１方向と交差する第２方向にそれぞれ延在する第３辺および第４辺と、
を含み、
前記第２配線は、
前記第１方向にそれぞれ延在する第５辺および第６辺と、
前記第２方向にそれぞれ延在する第７辺および第８辺と、
を含む、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１辺と前記第５辺との間の距離を第１距離とし、
前記第２辺と前記第６辺との間の距離を第２距離とし、
前記第３辺と前記第７辺との間の距離を第３距離とし、
前記第４辺と前記第８辺との間の距離を第４距離とする場合、
前記第１距離と前記第２距離と前記第３距離と前記第４距離は、等しい、半導体装置。
前記第１辺と前記第５辺との間の距離を第１距離とし、
前記第２辺と前記第６辺との間の距離を第２距離とし、
前記第３辺と前記第７辺との間の距離を第３距離とし、
前記第４辺と前記第８辺との間の距離を第４距離とする場合、
前記第１距離と前記第２距離と前記第３距離と前記第４距離は、等しい、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記第１辺と前記第３辺との交差部は、曲率を有し、
前記第１辺と前記第４辺との交差部は、曲率を有し、
前記第２辺と前記第３辺との交差部は、曲率を有し、
前記第２辺と前記第４辺との交差部は、曲率を有する、半導体装置。
前記第１辺と前記第３辺との交差部は、曲率を有し、
前記第１辺と前記第４辺との交差部は、曲率を有し、
前記第２辺と前記第３辺との交差部は、曲率を有し、
前記第２辺と前記第４辺との交差部は、曲率を有する、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記多層配線層内に形成されたシールリングを有し、
前記第２配線は、前記シールリングと電気的に接続されている、半導体装置。
前記多層配線層内に形成されたシールリングを有し、
前記第２配線は、前記シールリングと電気的に接続されている、半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
前記上層インダクタは、
第１タップパッドと、
前記第１タップパッドと接続された渦巻配線と、
平面視において前記渦巻配線の内部に配置され、かつ、前記渦巻配線と接続された第１トランスパッドと、
を含み、
前記第１タップパッドは、前記第１配線と接続されている、半導体装置。
前記上層インダクタは、
第１タップパッドと、
前記第１タップパッドと接続された渦巻配線と、
平面視において前記渦巻配線の内部に配置され、かつ、前記渦巻配線と接続された第１トランスパッドと、
を含み、
前記第１タップパッドは、前記第１配線と接続されている、半導体装置。
【請求項6】
請求項５に記載の半導体装置において、
前記第１辺と前記第３辺との交差部は、第１曲率を有し、
前記第１辺と前記第４辺との交差部は、前記第１曲率を有し、
前記第２辺と前記第３辺との交差部は、前記第１曲率を有し、
前記第２辺と前記第４辺との交差部は、前記第１曲率を有し、
前記渦巻配線は、第２曲率を有する平面形状を有しており、
前記第１曲率は、前記第２曲率よりも小さい、半導体装置。
前記第１辺と前記第３辺との交差部は、第１曲率を有し、
前記第１辺と前記第４辺との交差部は、前記第１曲率を有し、
前記第２辺と前記第３辺との交差部は、前記第１曲率を有し、
前記第２辺と前記第４辺との交差部は、前記第１曲率を有し、
前記渦巻配線は、第２曲率を有する平面形状を有しており、
前記第１曲率は、前記第２曲率よりも小さい、半導体装置。
【請求項7】
請求項５に記載の半導体装置において、
前記第１タップパッド、前記渦巻配線および前記第１トランスパッドは、それぞれ曲率を有する平面形状をしている、半導体装置。
前記第１タップパッド、前記渦巻配線および前記第１トランスパッドは、それぞれ曲率を有する平面形状をしている、半導体装置。
【請求項8】
請求項１に記載の半導体装置において、
前記下層インダクタは、前記多層配線層上に配置されている第２タップパッドおよび第２トランスパッドと前記多層配線層内に形成された配線を介して電気的に接続され、
平面視において、前記第５辺、前記第６辺、前記第７辺または前記第８辺は、前記第２タップパッドと前記第１配線の間に配置され、
前記第２タップパッドは、前記第２配線と電気的に接続されている、半導体装置。
前記下層インダクタは、前記多層配線層上に配置されている第２タップパッドおよび第２トランスパッドと前記多層配線層内に形成された配線を介して電気的に接続され、
平面視において、前記第５辺、前記第６辺、前記第７辺または前記第８辺は、前記第２タップパッドと前記第１配線の間に配置され、
前記第２タップパッドは、前記第２配線と電気的に接続されている、半導体装置。
【請求項9】
請求項８に記載の半導体装置において、
前記第２タップパッドおよび前記第２トランスパッドは、それぞれ曲率を有する平面形状を有する、半導体装置。
前記第２タップパッドおよび前記第２トランスパッドは、それぞれ曲率を有する平面形状を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、誘導結合した一対のインダクタを利用して、異なる電位の間での信号伝送を可能とする半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
特開２０２１－８２６７３号公報（特許文献１）には、デジタルアイソレータ（マイクロアイソレータ）において、絶縁破壊を抑制する技術が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－８２６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、誘導結合した一対のインダクタを利用して電気的非接触の信号伝送を可能とするトランスフォーマ（マイクロアイソレータ）がある。このトランスフォーマによれば、電気的非接触の状態での信号伝送が可能となるため、一方の回路からの電気的ノイズが他方の回路に悪影響を及ぼすことを抑制できる利点が得られる。そして、このように構成されているトランスフォーマでは、互いに大きく電位の異なる回路間での電気的非接触の信号伝送も可能となるように、絶縁耐圧の向上が望まれている。
【課題を解決するための手段】
【0005】
一実施の形態における半導体装置は、多層配線層と、多層配線層内に形成された下層インダクタと、平面視において下層インダクタと重なるように、多層配線層上に形成された上層インダクタと、平面視において、上層インダクタを囲むように多層配線層上に形成された第１配線と、平面視において、第１配線を囲むように多層配線層上に形成された第２配線と、を有する。ここで、第１配線は、第１基準電位が印加されるように構成され、第２配線は、第１基準電位と異なる第２基準電位が印加されるように構成されている。そして、第１配線は、第１方向にそれぞれ延在する第１辺および第２辺と、第１方向と交差する第２方向にそれぞれ延在する第３辺および第４辺と、を含む。また、第２配線は、第１方向にそれぞれ延在する第５辺および第６辺と、第２方向にそれぞれ延在する第７辺および第８辺と、を含む。
【発明の効果】
【0006】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【0007】
【図1】負荷回路を駆動する駆動制御部の構成例を示す図である。
【図2】信号の伝送例を示す説明図である。
【図3】２チップ構成を示す図である。
【図4】３チップ構成を示す図である。
【図5】関連技術における半導体チップを示す平面図である。
【図7】半導体チップのレイアウトを示す図である。
【図8】互いに平行している直線部分を示す図である。
【図9】ラウンド形状の端点を含む部分を示す図である。
【図10】変形例１における半導体チップを示す図である。
【図11】変形例３における半導体チップを示す図である。
【図12】（ａ）および（ｂ）は、インダクタの形状例を示す図である。
【発明を実施するための形態】
【0008】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0009】
＜回路構成＞
図１は、モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。図１に示すように、駆動制御部は、制御回路ＣＣと、トランスフォーマＴＲ１と、トランスフォーマＴＲ２と、駆動回路ＤＲと、インバータＩＮＶとを有し、負荷回路ＬＯＤと電気的に接続されている。
図１は、モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。図１に示すように、駆動制御部は、制御回路ＣＣと、トランスフォーマＴＲ１と、トランスフォーマＴＲ２と、駆動回路ＤＲと、インバータＩＮＶとを有し、負荷回路ＬＯＤと電気的に接続されている。
【0010】
送信回路ＴＸ１および受信回路ＲＸ１は、制御回路ＣＣから出力される制御信号を駆動回路ＤＲに伝達するための回路である。一方、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲから出力される信号を制御回路ＣＣに伝達するための回路である。制御回路ＣＣは、駆動回路ＤＲを制御する機能を有する回路である。駆動回路ＤＲは、制御回路ＣＣからの制御に基づいて、負荷回路ＬＯＤを制御するインバータＩＮＶを動作させる回路である。
【0011】
制御回路ＣＣには、電源電位ＶＣＣ１が供給され、制御回路ＣＣは接地電位ＧＮＤ１により接地される。一方、インバータＩＮＶには、電源電位ＶＣＣ２が供給され、インバータＩＮＶは接地電位ＧＮＤ２により接地される。このとき、例えば、電源電位ＶＣＣ１は、インバータＩＮＶに供給される電源電位ＶＣＣ２よりも小さい。言い換えれば、インバータＩＮＶに供給される電源電位ＶＣＣ２は、電源電位ＶＣＣ１よりも大きい。
【0012】
送信回路ＴＸ１と受信回路ＲＸ１との間には、誘導結合（磁気結合）したコイル（インダクタ）ＣＬ１ａとコイルＣＬ１ｂからなるトランスフォーマＴＲ１が介在している。これにより、送信回路ＴＸ１から受信回路ＲＸ１に、トランスフォーマＴＲ１を介して信号を伝達することができる。この結果、駆動回路ＤＲは、トランスフォーマＴＲ１を介して、制御回路ＣＣから出力された制御信号を受信することができる。
【0013】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ１によって、制御回路ＣＣから駆動回路ＤＲへの電気的ノイズの伝達を抑制しながら、制御回路ＣＣから駆動回路ＤＲに制御信号を伝達することができる。このことから、制御信号への電気的ノイズの重畳に起因する駆動回路ＤＲの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
【0014】
トランスフォーマＴＲ１を構成するコイルＣＬ１ａおよびコイルＣＬ１ｂは、それぞれインダクタとして機能する。トランスフォーマＴＲ１は、誘導結合したコイルＣＬ１ａとコイルＣＬ１ｂからなる磁気結合素子として機能することになる。
【0015】
同様に、送信回路ＴＸ２および受信回路ＲＸ２の間には、誘導結合したコイルＣＬ２ｂとコイルＣＬ２ａとからなるトランスフォーマＴＲ２が介在している。これにより、送信回路ＴＸ２から受信回路ＲＸ２に、トランスフォーマＴＲ２を介して信号を伝達することができる。この結果、制御回路ＣＣは、トランスフォーマＴＲ２を介して、駆動回路ＤＲから出力された信号を受信することができる。
【0016】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ２によって、駆動回路ＤＲから制御回路ＣＣへの電気的ノイズの伝達を抑制しながら、駆動回路ＤＲから制御回路ＣＣに信号を伝達することができる。このことから、信号への電気的ノイズの重畳に起因する制御回路ＣＣの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
【0017】
トランスフォーマＴＲ１は、コイルＣＬ１ａとコイルＣＬ１ｂとにより構成されており、コイルＣＬ１ａとコイルＣＬ１ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ１ａに電流が流れると、その電流の変化に応じてコイルＣＬ１ｂに誘導起電力が発生して誘導電流が流れるようになっている。このとき、コイルＣＬ１ａが一次コイルであり、コイルＣＬ１ｂが二次コイルである。このように、トランスフォーマＴＲ１は、コイルＣＬ１ａとコイルＣＬ１ｂとの間に生じる電磁誘導現象を利用している。すなわち、送信回路ＴＸ１からトランスフォーマＴＲ１のコイルＣＬ１ａに信号を送って電流を流した結果、トランスフォーマＴＲ１のコイルＣＬ１ｂに生じた誘導電流を受信回路ＲＸ１で検知することにより、受信回路ＲＸ１は送信回路ＴＸ１から出力された制御信号に対応した信号を受信できる。
【0018】
同様に、トランスフォーマＴＲ２は、コイルＣＬ２ａとコイルＣＬ２ｂとにより構成されており、コイルＣＬ２ａとコイルＣＬ２ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ２ｂに電流が流れると、その電流の変化に応じてコイルＣＬ２ａに誘導起電力が発生して誘導電流が流れるようになっている。このように、送信回路ＴＸ２からトランスフォーマＴＲ２のコイルＣＬ２ｂに信号を送って電流を流した結果、トランスフォーマＴＲ２のコイルＣＬ２ａに生じた誘導電流を受信回路ＲＸ２で検知することにより、受信回路ＲＸ２は送信回路ＴＸ２から出力された制御信号に対応した信号を受信することができる。
【0019】
送信回路ＴＸ１からトランスフォーマＴＲ１を経由して受信回路ＲＸ１に至る経路と、送信回路ＴＸ２からトランスフォーマＴＲ２を経由して受信回路ＲＸ２に至る経路とにより、制御回路ＣＣと駆動回路ＤＲとの間の信号の送受信が行なわれる。すなわち、送信回路ＴＸ１が送信した信号を受信回路ＲＸ１が受信し、送信回路ＴＸ２が送信した信号を受信回路ＲＸ２が受信することにより、制御回路ＣＣと駆動回路ＤＲとの間で信号の送受信を行うことができる。上述のように、送信回路ＴＸ１から受信回路ＲＸ１への信号の伝達には、トランスフォーマＴＲ１が介在する一方、送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達には、トランスフォーマＴＲ２が介在する。これにより、駆動回路ＤＲは、制御回路ＣＣから送信された信号に応じて、負荷回路ＬＯＤを動作させるためのインバータＩＮＶを駆動することができる。
【0020】
制御回路ＣＣと駆動回路ＤＲとは、基準電位の電圧レベルが異なっている。すなわち、制御回路ＣＣでは、基準電位が接地電位ＧＮＤ１に固定されている一方、図１に示すように、駆動回路ＤＲは、インバータＩＮＶと電気的に接続されている。インバータＩＮＶは、例えば、ハイサイド用ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）とローサイド用ＩＧＢＴとを有している。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴのオン／オフ制御と、ローサイド用ＩＧＢＴのオン／オフ制御を駆動回路ＤＲで行なうことにより、インバータＩＮＶによる負荷回路ＬＯＤの制御が実現される。具体的に、ハイサイド用ＩＧＢＴのオン／オフ制御は、駆動回路ＤＲによって、ハイサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。同様に、ローサイド用ＩＧＢＴのオン／オフ制御は、駆動回路ＤＲによって、ローサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。
【0021】
ここで、例えば、ローサイド用ＩＧＢＴのオン制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）＋しきい値電圧（１５Ｖ）」をゲート電極に印加することにより実現される。一方、例えば、ローサイド用ＩＧＢＴのオフ制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）」をゲート電極に印加することにより実現される。したがって、ローサイド用ＩＧＢＴのオン／オフ制御は、０Ｖを基準電位として、ゲート電極にしきい値電圧（１５Ｖ）を印加するか否かによって行なわれる。
【0022】
一方、例えば、ハイサイド用ＩＧＢＴのオン制御も、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、この基準電位に対して、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。ところが、ハイサイド用ＩＧＢＴのエミッタ電位は、ローサイド用ＩＧＢＴのエミッタ電位のように接地電位ＧＮＤ２に固定されているわけではない。すなわち、インバータＩＮＶにおいては、電源電位ＶＣＣ２と接地電位ＧＮＤ２との間に、ハイサイド用ＩＧＢＴとローサイド用ＩＧＢＴとが直列接続されている。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴがオンする際には、ローサイド用ＩＧＢＴをオフする一方、ハイサイド用ＩＧＢＴがオフする際には、ローサイド用ＩＧＢＴをオンする制御が行なわれる。したがって、ハイサイド用ＩＧＢＴがオフしている際には、ローサイド用ＩＧＢＴがオンしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、オンしているローサイド用ＩＧＢＴによって、接地電位ＧＮＤ２となる。一方、ハイサイド用ＩＧＢＴがオンしている際には、ローサイド用ＩＧＢＴがオフしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、電源電位ＶＣＣ２となる。このとき、ハイサイド用ＩＧＢＴのオン／オフ制御は、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。
【0023】
上述したように、ハイサイド用ＩＧＢＴのエミッタ電位は、ハイサイド用ＩＧＢＴがオンしている場合とオフしている場合で変動する。すなわち、ハイサイド用ＩＧＢＴのエミッタ電位は、接地電位ＧＮＤ２（０Ｖ）から電源電位ＶＣＣ２（例えば、８００Ｖ）まで変動する。したがって、ハイサイド用ＩＧＢＴをオンするためには、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「基準電位（８００Ｖ）＋しきい値電圧（１５Ｖ）」を印加する必要がある。このことから、ハイサイド用ＩＧＢＴのオン／オフ制御を行なう駆動回路ＤＲにおいては、ハイサイド用ＩＧＢＴのエミッタ電位を把握する必要がある。このため、駆動回路ＤＲは、ハイサイド用ＩＧＢＴのエミッタ電位を入力するように構成されている。この結果、駆動回路ＤＲには、８００Ｖの基準電位が入力され、駆動回路ＤＲは、この８００Ｖの基準電位に対して、１５Ｖのしきい値電圧（１５Ｖ）をハイサイド用ＩＧＢＴのゲート電極に印加することによって、ハイサイド用ＩＧＢＴのオンするように制御する。したがって、駆動回路ＤＲには、８００Ｖ程度の高電位が印加される。
【0024】
このように、駆動制御部は、低電位（数十Ｖ）を取り扱う制御回路ＣＣを有するとともに、高電位（数百Ｖ）を取り扱う駆動回路ＤＲを有している。このことから、制御回路ＣＣと駆動回路ＤＲとの間での信号の伝達は、異電位回路間での信号の伝達を行なうことが必要とされる。
【0025】
この点に関し、制御回路ＣＣと駆動回路ＤＲとの間での信号の伝達は、トランスフォーマＴＲ１とトランスフォーマＴＲ２を介在して行なわれるため、異電位回路間での信号の伝達が可能である。
【0026】
上述したように、トランスフォーマＴＲ１とトランスフォーマＴＲ２とにおいては、一次コイルと二次コイルとの間に、大きな電位差が発生する場合がある。逆に言えば、大きな電位差が発生する場合があるため、導体では繋がずに磁気結合させた一次コイルと二次コイルを信号の伝達に用いている。したがって、トランスフォーマＴＲ１を形成するにあたって、半導体装置の動作信頼性を向上する観点から、コイルＣＬ１ａとコイルＣＬ１ｂとの間の絶縁耐圧をできるだけ高くすることが重要である。同様に、トランスフォーマＴＲ２を形成するにあたって、半導体装置の動作信頼性を向上する観点から、コイルＣＬ２ｂとコイルＣＬ２ａとの間の絶縁耐圧をできるだけ高くすることが重要である。
【0027】
＜信号の伝送例＞
図２は、信号の伝送例を示す説明図である。図２において、送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１のエッジ部分を取り出して一定パルス幅の信号ＳＧ２を生成し、トランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に信号ＳＧ２を送る。この信号ＳＧ２による電流がトランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりトランスフォーマＴＲ１のコイルＣＬ１ｂ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ１で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ１から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に対応した信号ＳＧ４を受信回路ＲＸ１から出力することができる。このようにして、送信回路ＴＸ１から受信回路ＲＸ１に信号を伝達することができる。送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も同様に行なうことができる。
図２は、信号の伝送例を示す説明図である。図２において、送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１のエッジ部分を取り出して一定パルス幅の信号ＳＧ２を生成し、トランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に信号ＳＧ２を送る。この信号ＳＧ２による電流がトランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりトランスフォーマＴＲ１のコイルＣＬ１ｂ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ１で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ１から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に対応した信号ＳＧ４を受信回路ＲＸ１から出力することができる。このようにして、送信回路ＴＸ１から受信回路ＲＸ１に信号を伝達することができる。送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も同様に行なうことができる。
【0028】
＜２チップ構成＞
上述した駆動制御部のうちの送受信回路部は、例えば、２つの半導体チップに分けて形成される。具体的に、図３は、２チップ構成を示す図である。図３において、半導体チップＣＨＰ１には、送信回路ＴＸ１とトランスフォーマＴＲ１と受信回路ＲＸ２とが形成されている。一方、半導体チップＣＨＰ２には、受信回路ＲＸ１と駆動回路ＤＲと送信回路ＴＸ２とトランスフォーマＴＲ２とが形成されている。このような２チップ構成では、例えば、トランスフォーマＴＲ１が送信回路ＴＸ１と受信回路ＲＸ２と同一の半導体チップＣＨＰ１に形成される。したがって、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２の集積化が可能となる。同様に、トランスフォーマＴＲ２が駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２と同一の半導体チップＣＨＰ２に形成される。このため、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２の集積化が可能となる。
上述した駆動制御部のうちの送受信回路部は、例えば、２つの半導体チップに分けて形成される。具体的に、図３は、２チップ構成を示す図である。図３において、半導体チップＣＨＰ１には、送信回路ＴＸ１とトランスフォーマＴＲ１と受信回路ＲＸ２とが形成されている。一方、半導体チップＣＨＰ２には、受信回路ＲＸ１と駆動回路ＤＲと送信回路ＴＸ２とトランスフォーマＴＲ２とが形成されている。このような２チップ構成では、例えば、トランスフォーマＴＲ１が送信回路ＴＸ１と受信回路ＲＸ２と同一の半導体チップＣＨＰ１に形成される。したがって、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２の集積化が可能となる。同様に、トランスフォーマＴＲ２が駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２と同一の半導体チップＣＨＰ２に形成される。このため、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２の集積化が可能となる。
【0029】
ただし、２チップ構成では、例えば、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ１の製造プロセスが複雑化してしまう。同様に、２チップ構成では、例えば、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ２の製造プロセスが複雑化してしまう。この結果、半導体チップＣＨＰ１および半導体チップＣＨＰ２の製造コストが上昇してしまう。
【0030】
＜３チップ構成＞
そこで、上述した送受信回路部を２チップ構成ではなく、３チップ構成で実現することが検討されている。以下では、新規な３チップ構成について説明する。
そこで、上述した送受信回路部を２チップ構成ではなく、３チップ構成で実現することが検討されている。以下では、新規な３チップ構成について説明する。
【0031】
図４は、３チップ構成を示す図である。図４において、半導体チップＣＨＰ１には、送信回路ＴＸ１と受信回路ＲＸ２とが形成されている。また、半導体チップＣＨＰ２には、駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とが形成されている。一方、半導体チップＣＨＰ３には、トランスフォーマＴＲ１とトランスフォーマＴＲ２とが形成されている。
【0032】
これにより、３チップ構成では、トランスフォーマＴＲ１とトランスフォーマＴＲ２だけが形成された半導体チップＣＨＰ３を有している。すなわち、３チップ構成では、半導体チップＣＨＰ１および半導体チップＣＨＰ２の構成に関わらず、半導体チップＣＨＰ３を使用することができる。このことから、３チップ構成によれば、使用可能な半導体チップＣＨＰ１および半導体チップＣＨＰ２のバリエーションを増加させることができる利点が得られる。言い換えれば、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３の汎用性を高めることができる。さらに、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３は、トランジスタを含んでいないため、配線工程だけで形成することができる結果、製造プロセスの簡素化を図ることができる。したがって、３チップ構成によれば、製造コストの削減が可能となり、これによって、競争力の高い製品を製造できる。
【0033】
＜関連技術における半導体チップの構成＞
以下では、３チップ構成を前提とした関連技術における半導体チップＣＨＰ３の構成について説明する。本明細書でいう「関連技術」とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。
以下では、３チップ構成を前提とした関連技術における半導体チップＣＨＰ３の構成について説明する。本明細書でいう「関連技術」とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。
【0034】
図５は、関連技術における半導体チップＣＨＰ－Ｒを示す平面図である。
【0035】
図５において、半導体チップＣＨＰ－Ｒの平面形状は、矩形形状をしており、半導体チップＣＨＰ－Ｒの周縁部にシールリングＳＲが設けられている。そして、平面視において、シールリングＳＲに囲まれるように、上層インダクタ１００および上層インダクタ２００が設けられている。ここで、上層インダクタ１００は、タップパッド１ａと、タップパッド１ａと接続された渦巻配線１ｂと、渦巻配線１ｂと接続されたトランスパッド１ｃを有する。同様に、上層インダクタ２００は、タップパッド２ａと、タップパッド２ａと接続された渦巻配線２ｂと、渦巻配線２ｂと接続されたトランスパッド２ｃを有する。
【0036】
また、平面視において、シールリングＳＲに囲まれるように、タップパッド３ａおよびトランスパッド３ｃと、タップパッド４ａおよびトランスパッド４ｃが設けられている。
タップパッド３ａおよびトランスパッド３ｃは、上層インダクタ１００の下方に形成されている下層インダクタ（図示せず）のタップパッドおよびトランスパッドである。すなわち、上層インダクタ１００と対になる下層インダクタが、上層インダクタ１００の下方に形成されており、この下層インダクタから配線を介して引き出されたタップパッド３ａおよびトランスパッド３ｃが上層インダクタ１００と同層に形成されている。
タップパッド３ａおよびトランスパッド３ｃは、上層インダクタ１００の下方に形成されている下層インダクタ（図示せず）のタップパッドおよびトランスパッドである。すなわち、上層インダクタ１００と対になる下層インダクタが、上層インダクタ１００の下方に形成されており、この下層インダクタから配線を介して引き出されたタップパッド３ａおよびトランスパッド３ｃが上層インダクタ１００と同層に形成されている。
【0037】
同様に、タップパッド４ａおよびトランスパッド４ｃは、上層インダクタ２００の下方に形成されている下層インダクタ（図示せず）のタップパッドおよびトランスパッドである。すなわち、上層インダクタ２００と対になる下層インダクタが、上層インダクタ２００の下方に形成されており、この下層インダクタから配線を介して引き出されたタップパッド４ａおよびトランスパッド４ｃが上層インダクタ２００と同層に形成されている。
【0038】
ここで、例えば、上層インダクタ１００および上層インダクタ２００には、約８００Ｖ程度の基準電位が印加される。これに対し、下層インダクタ（タップパッド３ａおよびトランスパッド３ｃ）と下層インダクタ（タップパッド４ａおよびトランスパッド４ｃ）には、０Ｖ程度の基準電位が印加される。つまり、上層インダクタ１００と対になる下層インダクタには、上層インダクタ１００に印加される基準電位とは異なる基準電位が印加される。同様に、上層インダクタ２００と対になる下層インダクタには、上層インダクタ２００に印加される基準電位とは異なる基準電位が印加される。
【0039】
【0040】
図６において、例えば、ｐ型半導体基板ＳＵＢの表面には、ｐ型半導体基板ＳＵＢよりも高い不純物濃度を有するｐ型半導体領域ＰＲが形成されており、このｐ型半導体領域ＰＲ上に多層配線層が形成されている。そして、多層配線層には、シールリングＳＲが形成されている。また、多層配線層内には、渦巻配線３ｂを有する下層インダクタ３００が形成されている。この下層インダクタ３００（渦巻配線３ｂ）からは、多層配線層内に形成された配線が引き出されており、渦巻配線３ｂは、多層配線層の最上層に形成されたトランスパッド３ｃと電気的に接続されている。すなわち、下層インダクタ３００は、多層配線層内に形成された配線を介して、トランスパッド３ｃおよびタップパッド（図示しない）と電気的に接続されている。
【0041】
さらに、多層配線層上には、上層インダクタ１００が形成されている。すなわち、下層インダクタ３００の上方に上層インダクタ１００が形成されており、この上層インダクタ１００は、渦巻配線１ｂとトランスパッド１ｃとを有している。
【0042】
そして、上層インダクタ１００を覆うように表面保護膜ＰＡＳとポリイミド樹脂膜ＰＩが形成されている。表面保護膜ＰＡＳおよびポリイミド樹脂膜ＰＩには開口部が設けられており、トランスパッド３ｃの表面の一部およびトランスパッド１ｃの表面の一部が露出している。なお、表面保護膜ＰＡＳは、酸化シリコン膜と窒化シリコン膜から構成されている。
【0043】
以上のようにして、関連技術における半導体チップＣＨＰ－Ｒが構成されている。
【0044】
＜改善の余地＞
続いて、関連技術に存在する改善の余地について説明する。
続いて、関連技術に存在する改善の余地について説明する。
【0045】
図５において、例えば、上層インダクタ１００や上層インダクタ２００には、約８００Ｖ程度の基準電位が印加される一方、シールリングＳＲおよび下層インダクタ（タップパッド３ａおよびトランスパッド３ｃ、タップパッド４ａおよびトランスパッド４ｃ）には、約０Ｖの基準電位が印加される。つまり、多層配線層上において、異電位の構成要素が同層で配置されている。この結果、例えば、図５の点線矢印で示すように、約８００Ｖが印加された上層インダクタ１００と、約０Ｖが印加されたシールリングＳＲあるいは約０Ｖが印加されたタップパッド３ａとの間で「沿面放電」と呼ばれる放電現象が発生する。よって、この「沿面放電」に起因する絶縁耐圧の低下が問題点として顕在化する。この「沿面放電」について、さらに説明する。
【0046】
図６において、上層インダクタ１００の下方には、下層インダクタ３００が配置されている。上層インダクタ１００には約８００Ｖの基準電位が印加される一方、下層インダクタ３００には約０Ｖの基準電位が印加される。したがって、図６の実線矢印で示すように、上層インダクタ１００と下層インダクタ３００が対向する方向において、上層インダクタ１００と下層インダクタ３００との間の放電が懸念される。この点に関し、上層インダクタ１００と下層インダクタ３００との間の耐圧は、「真性耐圧」と呼ばれ、この「真性耐圧」は、設計値で制御可能である。すなわち、層間絶縁膜の厚さを制御することにより、「真性耐圧」を確保することができる。
【0047】
これに対し、多層配線層上には、上層インダクタ１００だけでなく、下層インダクタ３００と電気的に接続されるトランスパッド３ｃが形成されている。したがって、多層配線層上において、互いに異電位が印加されている上層インダクタ１００と下層インダクタ３００のトランスパッド３ｃが同層で形成されている。このことから、図６の点線矢印で示すように、約８００Ｖが印加された上層インダクタ１００と、約０Ｖが印加されたトランスパッド３ｃとの間で「沿面放電」が発生し、「沿面放電」に起因する絶縁耐圧の低下が懸念される。この「沿面放電」は、上層インダクタ１００の形状やトランスパッド３ｃの形状に依存して生じやすくなり、設計値で「沿面放電」を回避することは困難である。
【0048】
特に、３チップ構成では、半導体チップＣＨＰ－Ｒにインダクタだけが形成されており、互いに異電位が印加された上層インダクタ１００と下層インダクタ３００のタップパッド３ａやトランスパッド３ｃが同層で近接して配置される。このため、３チップ構成では、「沿面放電」が生じやすく、「沿面放電」に起因する絶縁耐圧（ガルバニック耐圧）の低下が問題点として顕在化することを本発明者が新規に見出した。
【0049】
「沿面放電」とは、例えば、絶縁物の表面に配置された一対の電極間に高電圧を印加したとき、絶縁物の表面に沿って電極間を電流が流れる放電現象として定義される。この「沿面放電」は、誘電率の高い絶縁物ほど生じやすく、絶縁物の裏面にも電極が存在する場合に生じやすいことが知られている。この「沿面放電」を引き起こす起点が「特異点」と呼ばれる。
【0050】
例えば、図５において、パッド（タップパッド１ａやタップパッド２ａ）の角部や渦巻配線（渦巻配線１ｂや渦巻配線２ｂ）の折れ曲がり部が特異点となりやすい。さらには、曲率を有する部位（例えば、円）の端点も特異点となる。したがって、本明細書において、「特異点」とは、「沿面放電」を引き起こす起点となりやすい箇所として定義され、例えば、角部や曲率を有する部位の端点（円の端点など）を挙げることができる。
【0051】
図５に示すように、関連技術においては、互いに異電位の構成要素が配置されている多層配線層上に上述した特異点が存在することから、「沿面放電」が生じやすく、「沿面放電」に起因する絶縁耐圧の低下が問題点として顕在化する。すなわち、関連技術には、「沿面放電」を抑制して絶縁耐圧を向上する観点から、改善の余地が存在する。
【0052】
そこで、本実施の形態では、関連技術に存在する改善の余地を克服するための工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想を説明する。
【0053】
＜実施の形態における基本思想＞
本発明者は、互いに同層に形成された異電位の構成要素間に発生する「沿面放電」を抑制するためには、特異点を有する構成要素を特異点の少ない形状で囲むことにより実現できることを新規な知見として獲得し、この知見に基づいて、基本思想を想到している。
本発明者は、互いに同層に形成された異電位の構成要素間に発生する「沿面放電」を抑制するためには、特異点を有する構成要素を特異点の少ない形状で囲むことにより実現できることを新規な知見として獲得し、この知見に基づいて、基本思想を想到している。
【0054】
すなわち、基本思想は、特異点を有する構成要素を略四角形形状の配線で囲む思想である。具体的に、本実施の形態における基本思想は、例えば、第１電位が印加される第１構成要素と接続される略四角形形状の第１配線で第１構成要素を囲み、第１電位とは異なる第２電位が印加される略四角形形状の第２配線でこの第１配線を囲みながら、第２配線の外側に第２配線と接続される第２構成要素を配置する思想である。
【0055】
以下では、上述した基本思想を具現化した具現化態様について説明する。
【0056】
【0057】
図７において、半導体チップＣＨＰは、平面視において互いに重なる上層インダクタと下層インダクタとを含むマイクロアイソレータ（トランスフォーマ）を有する半導体チップである。
【0058】
この半導体チップＣＨＰは、図７に示すように、平面形状が矩形形状である。図７では、半導体チップＣＨＰに設けられた多層配線層の上面が示されている。半導体チップＣＨＰに設けられた多層配線層上には、上層インダクタ１００および上層インダクタ２００が形成されている。上層インダクタ１００は、タップパッド１ａと、タップパッド１ａと接続された渦巻配線１ｂと、渦巻配線１ｂと接続されたトランスパッド１ｃを有する。同様に、上層インダクタ２００は、タップパッド２ａと、タップパッド２ａと接続された渦巻配線２ｂと、渦巻配線２ｂと接続されたトランスパッド２ｃを有する。上層インダクタ１００および上層インダクタ２００は、平面視においてそれぞれ下層インダクタと重なるように形成されている。
【0059】
また、半導体チップＣＨＰに設けられた多層配線層上には、タップパッド３ａおよびトランスパッド３ｃと、タップパッド４ａおよびトランスパッド４ｃが設けられている。タップパッド３ａおよびトランスパッド３ｃは、上層インダクタ１００の下方に形成されている下層インダクタ（図示せず）のタップパッドおよびトランスパッドである。すなわち、上層インダクタ１００と対になる下層インダクタが、上層インダクタ１００の下方に形成されており、この下層インダクタから配線を介して引き出されたタップパッド３ａおよびトランスパッド３ｃが上層インダクタ１００と同層に形成されている。同様に、タップパッド４ａおよびトランスパッド４ｃは、上層インダクタ２００の下方に形成されている下層インダクタ（図示せず）のタップパッドおよびトランスパッドである。すなわち、上層インダクタ２００と対になる下層インダクタが、上層インダクタ２００の下方に形成されており、この下層インダクタから配線を介して引き出されたタップパッド４ａおよびトランスパッド４ｃが上層インダクタ２００と同層に形成されている。
【0060】
さらに、半導体チップＣＨＰに設けられた多層配線層上には、平面視において、上層インダクタ１００および上層インダクタ２００を囲む配線Ｗ１が形成されている。この配線Ｗ１は、例えば、約８００Ｖの基準電位（第１基準電位）が印加されるように構成されており、上層インダクタ１００のタップパッド１ａおよび上層インダクタ２００のタップパッド２ａと電気的に接続されている。具体的には、多層配線層上に形成された接続用配線を介して、上層インダクタ１００のタップパッド１ａおよび上層インダクタ２００のタップパッド２ａのそれぞれから、配線Ｗ１に基準電位が印加される。この結果、配線Ｗ１と上層インダクタ１００および上層インダクタ２００とは電気的に接続されており、配線Ｗ１と上層インダクタ１００および上層インダクタ２００には、約８００Ｖの基準電位が印加される。
【0061】
また、半導体チップＣＨＰに設けられた多層配線層上には、平面視において、配線Ｗ１を囲む配線Ｗ２が形成されている。この配線Ｗ２は、例えば、約０Ｖの基準電位（第２基準電位）が印加されるように構成されており、上層インダクタ１００と対になる下層インダクタのタップパッド３ａおよび上層インダクタ２００と対になる下層インダクタのタップパッド４ａと電気的に接続されている。具体的には、多層配線層上に形成された接続用配線を介して、下層インダクタのタップパッド３ａとタップパッド４ａのそれぞれから、配線Ｗ２に基準電位が印加される。この接続用配線は、多層配線層内に設けられていても良い。特に、タップパッド３ａおよびタップパッド４ａは、配線Ｗ２の外側に配置されている。すなわち、配線Ｗ２の１辺は、配線Ｗ１とタップパッド３ａおよびタップパッド４ａの間に配置されている。このようにして、配線Ｗ２と、上層インダクタ１００と対になる下層インダクタおよび上層インダクタ２００と対になる下層インダクタとは電気的に接続されており、配線Ｗ２と、上層インダクタ１００と対になる下層インダクタおよび上層インダクタ２００と対になる下層インダクタには、約０Ｖの基準電位が印加される。
【0062】
以上のことから、配線Ｗ１と配線Ｗ２は、多層配線層上において同層に配置されている。そして、約８００Ｖが印加される上層インダクタ１００および上層インダクタ２００と接続される略四角形形状の配線Ｗ１で上層インダクタ１００および上層インダクタ２００を囲み、この配線Ｗ１を約０Ｖが印加される略四角形形状の配線Ｗ２で囲みながら、配線Ｗ２の外側に配線Ｗ２と接続されるタップパッド３ａおよびタップパッド４ａを配置するという基本思想が具現化される。
【0063】
ここで、図７に示すように、配線Ｗ１は、多層配線層の上面に沿う第１方向にそれぞれ延在する第１内辺ＩＳ１および第２内辺ＩＳ２と、多層配線層の上面に沿い、且つ第１方向と交差する第２方向にそれぞれ延在する第３内辺ＩＳ３と第４内辺ＩＳ４を有する。ここで、第１方向と第２方向は直交していることが好ましい。すなわち、配線Ｗ１は、第１内辺ＩＳ１と、第１内辺ＩＳ１と平行する第２内辺ＩＳ２と、第１内辺ＩＳ１と交差する第３内辺ＩＳ３と、第３内辺ＩＳ３と平行する第４内辺ＩＳ４を含むように構成されている。さらに、配線Ｗ１は、第１内辺ＩＳ１と第３内辺ＩＳ３との交差部ＣＰ１と、第１内辺ＩＳ１と第４内辺ＩＳ４との交差部ＣＰ２と、第２内辺ＩＳ２と第３内辺ＩＳ３との交差部ＣＰ３と、第２内辺ＩＳ２と第４内辺ＩＳ４との交差部ＣＰ４を有している。このとき、交差部ＣＰ１、交差部ＣＰ２、交差部ＣＰ３および交差部ＣＰ４のそれぞれは、曲率を有する形状から構成されている。
【0064】
一方、配線Ｗ２は、図７に示すように、多層配線層の上面に沿う第１方向にそれぞれ延在する第１外辺ＥＳ１および第２外辺ＥＳ２と、多層配線層の上面に沿い、且つ第１方向と交差する第２方向にそれぞれ延在する第３外辺ＥＳ３と第４外辺ＥＳ４を有する。すなわち、配線Ｗ２は、第１外辺ＥＳ１と、第１外辺ＥＳ１と対向する第２外辺ＥＳ２と、第１外辺ＥＳ１と交差する第３外辺ＥＳ３と、第３外辺ＥＳ３と対向する第４外辺ＥＳ４を含むように構成されている。このとき、第１外辺ＥＳ１は、第１内辺ＩＳ１と平行するように配置されており、第２外辺ＥＳ２は、第２内辺ＩＳ２と平行するように配置されている。また、第３外辺ＥＳ３は、第３内辺ＩＳ３と平行するように配置されており、第４外辺ＥＳ４は、第４内辺ＩＳ４と平行するように配置されている。
【0065】
例えば、図７において、第１内辺ＩＳ１と第１外辺ＥＳ１との間の距離を第１距離Ｌ１とし、第２内辺ＩＳ２と第２外辺ＥＳ２との間の距離を第２距離Ｌ２とし、第３内辺ＩＳ３と第３外辺ＥＳ３との間の距離を第３距離Ｌ３とし、第４内辺ＩＳ４と第４外辺ＥＳ４との間の距離を第４距離Ｌ４とする場合、第１距離Ｌ１と第２距離Ｌ２と第３距離Ｌ３と第４距離Ｌ４は等しい。例えば、第１距離Ｌ１、第２距離Ｌ２、第３距離Ｌ３および第４距離Ｌ４のそれぞれは、約２００μｍ程度である。
【0066】
＜＜具現化態様における特徴＞＞
次に、具現化態様における特徴点について説明する。
次に、具現化態様における特徴点について説明する。
【0067】
具現化態様における第１特徴点は、例えば、図７に示すように、約８００Ｖが印加される上層インダクタ１００および上層インダクタ２００と接続される略四角形形状の配線Ｗ１が上層インダクタ１００および上層インダクタ２００を囲み、約０Ｖが印加される略四角形形状の配線Ｗ２がこの配線Ｗ１を囲みながら、配線Ｗ２の外側に配線Ｗ２と接続されるタップパッド３ａおよびタップパッド４ａを配置する点にある。言い換えれば、上層インダクタ（上層インダクタ１００および上層インダクタ２００）とタップパッド（タップパッド３ａおよびタップパッド４ａ）の間に、互いに対向する配線Ｗ１の１辺と配線Ｗ２の１辺が形成されている。図７では、上層インダクタとタップパッドの間に第２内辺ＩＳ２と第２外辺ＥＳ２が形成されているレイアウトが示されているが、例えば第１内辺ＩＳ１と第１外辺ＥＳ１が上層インダクタとタップパッドの間に形成されているレイアウトでも良い。
【0068】
これにより、例えば、約８００Ｖの基準電位と約０Ｖの基準電位との間の絶縁耐圧が、略四角形形状の配線Ｗ１と略四角形形状の配線Ｗ２の間で規定される。つまり、第１特徴点によれば、インダクタ（上層インダクタ１００および上層インダクタ２００）の形状およびパッド（タップパッド３ａおよびトランスパッド３ｃ、タップパッド４ａおよびトランスパッド４ｃ）の形状に存在する特異点からの「沿面放電」が抑制される。なぜなら、特異点を有するインダクタが略四角形形状の配線Ｗ１で囲まれ、この配線Ｗ１が略四角形形状の配線Ｗ２で囲まれる結果、インダクタやパッドに存在する特異点が「沿面放電」の起点となることを抑制することができるからである。
【0069】
そして、第１特徴点によれば、略四角形形状の配線Ｗ１と、この配線Ｗ１を囲む略四角形形状の配線Ｗ２によって、互いに平行する部位が多く形成される結果、「沿面放電」しにくくなる構成が実現される。これにより、第１特徴点によれば、「沿面放電」に起因する絶縁耐圧（ガルバニック耐圧）の低下を抑制することができ、半導体装置の信頼性を向上することができる。
【0070】
特に、第１特徴点によれば、配線Ｗ１と配線Ｗ２との間の距離（図７に示す第１距離Ｌ１、第２距離Ｌ２、第３距離Ｌ３および第４距離Ｌ４）を調整することにより、「沿面放電」を効果的に抑制することができる。すなわち、第１特徴点によれば、特異点からの「沿面放電」ではなく、配線Ｗ１と配線Ｗ２との間の「沿面放電」を抑制すれば良い。この結果、「沿面放電」の抑制が、配線Ｗ１と配線Ｗ２の間の距離の調整で対応可能となる利点が得られる。この点に関し、例えば、図７に示す第１距離Ｌ１、第２距離Ｌ２、第３距離Ｌ３および第４距離Ｌ４を等しくすることによって、「沿面放電」を効果的に抑制することができる。なお、「沿面放電」を効果的に抑制できてさえいれば、第１距離Ｌ１、第２距離Ｌ２、第３距離Ｌ３および第４距離Ｌ４は互いに等しくなくても良い。半導体チップＣＨＰのレイアウトによって、第１距離Ｌ１、第２距離Ｌ２、第３距離Ｌ３および第４距離Ｌ４のいずれかが異なっていても良い。第１距離Ｌ１、第２距離Ｌ２、第３距離Ｌ３および第４距離Ｌ４が互いに等しければ、「沿面放電」をより効果的に抑制することができる。
【0071】
また、「沿面放電」を効果的に抑制する観点から、互いに対向する配線Ｗ１を構成する辺と配線Ｗ２を構成する辺は平行であることが好ましい。しかしながら、「沿面放電」を効果的に抑制できてさえいれば、これらの辺が平行であることに限定されない。例えば、互いに対向する配線Ｗ１の辺と配線Ｗ２の辺において、配線Ｗ２の辺が配線Ｗ１の辺に対して傾斜していても良い。
【0072】
続いて、具体的態様における第２特徴点は、例えば、図７に示すように、略四角形形状の配線Ｗ１の４つの角部のそれぞれが曲率を有するラウンド形状から構成されている点にある。これにより、角部が配線Ｗ１の２辺から構成される直角形状を有する場合と比較して、角部を起点とした「沿面放電」を抑制することができる。このように具体的態様における第２特徴点は、４つの角部のそれぞれが曲率を有するラウンド形状から構成される点にあるが、例えば、図７に示すように、４つの角部のそれぞれをラウンド形状にする場合であっても、第３内辺ＩＳ１や第４内辺ＩＳ４のような直線部分は残存させることが望ましい。なぜなら、例えば、図８に示すように、第３内辺ＩＳ１と第３外辺ＥＳ３との対向領域において、互いに平行している直線部分の間で最も「沿面放電」が起こりにくいからである。言い換えれば、図９に示すように、第３内辺ＩＳ３全体がラウンド形状ＩＲである場合、ラウンド形状ＩＲの端点が特異点として機能しやすくなり、図８に示す構成よりも「沿面放電」が生じやすくなるからである。
【0073】
＜変形例１＞
図１０は、変形例１における半導体チップＣＨＰを示す図である。
図１０は、変形例１における半導体チップＣＨＰを示す図である。
【0074】
図１０に示すように、半導体チップＣＨＰの外縁部には、多層配線層内にシールリングＳＲが形成されており、配線Ｗ２とシールリングＳＲが一体的に形成されている。シールリングＳＲは、上層インダクタ１００、上層インダクタ２００、配線Ｗ１およびパッド（タップパッド３ａおよびトランスパッド３ｃ、タップパッド４ａおよびトランスパッド４ｃ）を囲むように形成されている。シールリングＳＲは、配線Ｗ２のいずれか３辺を共有している。このように、配線Ｗ２は、シールリングＳＲと一体的に形成されていてもよい。これにより、半導体チップＣＨＰにクラックが生じるのを防ぐことができる。
【0075】
＜変形例２＞
具体的態様では、配線Ｗ１に約８００Ｖの基準電位が印加されるように構成されている一方、配線Ｗ２に約０Ｖの基準電位が印加されるように構成されている例について説明した。この点に関し、具体的態様における技術的思想は、これに限らず、例えば、配線Ｗ１に約０Ｖの基準電位が印加されるように構成されている一方、配線Ｗ２に約８００Ｖの基準電位が印加されるように構成されていてもよい。
具体的態様では、配線Ｗ１に約８００Ｖの基準電位が印加されるように構成されている一方、配線Ｗ２に約０Ｖの基準電位が印加されるように構成されている例について説明した。この点に関し、具体的態様における技術的思想は、これに限らず、例えば、配線Ｗ１に約０Ｖの基準電位が印加されるように構成されている一方、配線Ｗ２に約８００Ｖの基準電位が印加されるように構成されていてもよい。
【0076】
＜変形例３＞
図１１は、変形例３における半導体チップＣＨＰを示す図である。
図１１は、変形例３における半導体チップＣＨＰを示す図である。
【0077】
図１１に示すように、上層インダクタ１００のタップパッド１ａおよびトランスパッド１ｃは、曲率を有する平面形状（円形形状）であってもよい。同様に、上層インダクタ２００のタップパッド２ａおよびトランスパッド２ｃは、曲率を有する平面形状（円形形状）であってもよい。また、上層インダクタ１００の渦巻配線１ｂおよび上層インダクタ２００の渦巻配線２ｂは、曲率を有するように構成されていてもよい。さらに、タップパッド３ａ、タップパッド４ａ、トランスパッド３ｃおよびトランスパッド４ｃは、曲率を有する平面形状（円形形状）であってもよい。
【0078】
なお、図１１において、「沿面放電」を効果的に抑制する観点から、交差部ＣＰ１～ＣＰ４の曲率は、渦巻配線（１ｂ、２ｂ）の曲率やタップパッド（１ａ、２ａ、３ａ、４ａ）およびトランスパッド（１ｃ、２ｃ、３ｃ、４ｃ）の曲率よりも小さいことが望ましい。
【0079】
＜変形例４＞
インダクタは、差動制御に対応する形状であってもよい。具体的に、インダクタの平面形状は、例えば、図１２（ａ）や図１２（ｂ）に示す平面形状であってもよい。具体的には、図１２（ａ）や図１２（ｂ）に示すように、インダクタは、一対の差動配線に対応して、センタータップパッド５ａと、渦巻配線５ｂと、トランスパッド５ｃと、渦巻配線５ｄと、トランスパッド５ｅを備えるように構成されていてもよい。
インダクタは、差動制御に対応する形状であってもよい。具体的に、インダクタの平面形状は、例えば、図１２（ａ）や図１２（ｂ）に示す平面形状であってもよい。具体的には、図１２（ａ）や図１２（ｂ）に示すように、インダクタは、一対の差動配線に対応して、センタータップパッド５ａと、渦巻配線５ｂと、トランスパッド５ｃと、渦巻配線５ｄと、トランスパッド５ｅを備えるように構成されていてもよい。
【0080】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0081】
１ａ タップパッド
１ｂ 渦巻配線
１ｃ トランスパッド
２ａ タップパッド
２ｂ 渦巻配線
２ｃ トランスパッド
３ａ タップパッド
３ｂ 渦巻配線
３ｃ トランスパッド
４ａ タップパッド
４ｃ トランスパッド
５ａ センタータップパッド
５ｂ 渦巻配線
５ｃ トランスパッド
５ｄ 渦巻配線
５ｅ トランスパッド
１００ 上層インダクタ
２００ 上層インダクタ
３００ 下層インダクタ
ＣＣ 制御回路
ＤＲ 駆動回路
ＣＨＰ 半導体チップ
ＣＨＰ－Ｒ 半導体チップ
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＣＰ１ 交差部
ＣＰ２ 交差部
ＣＰ３ 交差部
ＣＰ４ 交差部
ＥＳ１ 第１外辺
ＥＳ２ 第２外辺
ＥＳ３ 第３外辺
ＥＳ４ 第４外辺
ＧＮＤ１ 接地電位
ＧＮＤ２ 接地電位
ＩＮＶ インバータ
ＩＳ１ 第１内辺
ＩＳ２ 第２内辺
ＩＳ３ 第３内辺
ＩＳ４ 第４内辺
ＬＯＤ 負荷回路
Ｌ１ 第１距離
Ｌ２ 第２距離
Ｌ３ 第３距離
Ｌ４ 第４距離
ＰＡＳ 表面保護膜
ＰＩ ポリイミド樹脂膜
ＰＲ ｐ型半導体領域
ＲＸ１ 受信回路
ＲＸ２ 受信回路
ＳＧ１ 信号
ＳＧ２ 信号
ＳＧ３ 信号
ＳＧ４ 信号
ＳＲ シールリング
ＳＵＢ ｐ型半導体基板
ＴＲ１ トランス
ＴＲ２ トランス
ＴＸ１ 送信回路
ＴＸ２ 送信回路
ＶＣＣ１ 電源電位
ＶＣＣ２ 電源電位
Ｗ１ 配線
Ｗ２ 配線
１ｂ 渦巻配線
１ｃ トランスパッド
２ａ タップパッド
２ｂ 渦巻配線
２ｃ トランスパッド
３ａ タップパッド
３ｂ 渦巻配線
３ｃ トランスパッド
４ａ タップパッド
４ｃ トランスパッド
５ａ センタータップパッド
５ｂ 渦巻配線
５ｃ トランスパッド
５ｄ 渦巻配線
５ｅ トランスパッド
１００ 上層インダクタ
２００ 上層インダクタ
３００ 下層インダクタ
ＣＣ 制御回路
ＤＲ 駆動回路
ＣＨＰ 半導体チップ
ＣＨＰ－Ｒ 半導体チップ
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＣＰ１ 交差部
ＣＰ２ 交差部
ＣＰ３ 交差部
ＣＰ４ 交差部
ＥＳ１ 第１外辺
ＥＳ２ 第２外辺
ＥＳ３ 第３外辺
ＥＳ４ 第４外辺
ＧＮＤ１ 接地電位
ＧＮＤ２ 接地電位
ＩＮＶ インバータ
ＩＳ１ 第１内辺
ＩＳ２ 第２内辺
ＩＳ３ 第３内辺
ＩＳ４ 第４内辺
ＬＯＤ 負荷回路
Ｌ１ 第１距離
Ｌ２ 第２距離
Ｌ３ 第３距離
Ｌ４ 第４距離
ＰＡＳ 表面保護膜
ＰＩ ポリイミド樹脂膜
ＰＲ ｐ型半導体領域
ＲＸ１ 受信回路
ＲＸ２ 受信回路
ＳＧ１ 信号
ＳＧ２ 信号
ＳＧ３ 信号
ＳＧ４ 信号
ＳＲ シールリング
ＳＵＢ ｐ型半導体基板
ＴＲ１ トランス
ＴＲ２ トランス
ＴＸ１ 送信回路
ＴＸ２ 送信回路
ＶＣＣ１ 電源電位
ＶＣＣ２ 電源電位
Ｗ１ 配線
Ｗ２ 配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】