特開 2023-157121 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023157121

(43)【公開日】2023-10-26

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 27/06 20060101AFI20231019BHJP

   H02M 1/08 20060101ALI20231019BHJP

   H01L 21/336 20060101ALI20231019BHJP

   H01L 21/8234 20060101ALI20231019BHJP

   H01L 29/06 20060101ALI20231019BHJP

   H01L 29/861 20060101ALI20231019BHJP

【ＦＩ】

H01L27/06 311B

H02M1/08 A

H01L29/78 301D

H01L27/06 102A

H01L29/06 301F

H01L29/91 D

H01L29/91 L

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022066814

(22)【出願日】2022-04-14

(71)【出願人】

【識別番号】000002037

【氏名又は名称】新電元工業株式会社

(74)【代理人】

【識別番号】100114775

【弁理士】

【氏名又は名称】高岡 亮一

(74)【代理人】

【識別番号】100121511

【弁理士】

【氏名又は名称】小田 直

(74)【代理人】

【識別番号】100142158

【弁理士】

【氏名又は名称】岩田 啓

(72)【発明者】

【氏名】神田 良

(72)【発明者】

【氏名】土田 健祐

(72)【発明者】

【氏名】川村 明広

【テーマコード（参考）】

5F048

5F140

5H740

【Ｆターム（参考）】

5F048AA05

5F048AB10

5F048AC01

5F048AC06

5F048AC10

5F048BB05

5F048BB06

5F048BC03

5F048BC07

5F140AA25

5F140AC21

5F140AC22

5F140BF04

5F140CD08

5F140CD09

5F140DA01

5H740BA12

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK01

(57)【要約】

【課題】高耐圧領域の耐圧を高めた半導体装置を提供することである。
【解決手段】ハイサイド回路エリアに配置され、スイッチング素子を駆動するハイサイド駆動回路と、一端を前記ハイサイド駆動回路に接続され、他端をローサイド駆動回路に接続されたフィールドプレートと、前記フィールドプレートが配置された高耐圧ターミネーションに形成されたトランジスタと、前記トランジスタのドレインを、前記ハイサイド回路エリアから分離する分離領域と、前記フィールドプレートの前記一端と前記分離領域との間で、前記フィールドプレートによる電圧低下分に加えて前記フィールドプレートの電圧をさらに低下させる電圧低下部と、を有することを特徴とする。
【選択図】図１

【特許請求の範囲】

【請求項1】

ハイサイド回路エリアに配置され、スイッチング素子を駆動するハイサイド駆動回路と、
一端を前記ハイサイド駆動回路に接続され、他端をローサイド回路に接続されたフィールドプレートと、
前記フィールドプレートが配置された高耐圧ターミネーションに形成されたトランジスタと、
前記トランジスタのドレインを、前記ハイサイド回路エリアから分離する分離領域と、
前記フィールドプレートの前記一端と前記分離領域との間で、前記フィールドプレートによる電圧低下分に加えて前記フィールドプレートの電圧をさらに低下させる電圧低下部と、を有する、
ことを特徴とする半導体装置。

【請求項2】

前記電圧低下部は、前記フィールドプレートの前記一端と前記分離領域との間に形成されたダイオードである、
ことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記トランジスタは、レベルシフトＭＯＳである、
ことを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

前記フィールドプレートは、前記一端から前記他端までを渦巻状に周回させた環形状であり、
前記ハイサイド回路エリアは、環形状の前記フィールドプレートの内側に配置され、
前記ローサイド回路が配置されるローサイド回路エリアは、環形状の前記フィールドプレートの外側に配置される、
ことを特徴とする請求項１又は２に記載の半導体装置。

【請求項5】

前記電圧低下部は、前記フィールドプレートをゲートとし前記トランジスタのドレインをソースとし前記ハイサイド回路エリアをドレインとして前記分離領域に形成される寄生ＭＯＳのゲートに印加される電圧を低下する、
ことを特徴とする請求項１又は２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

従来、ＭＯＳＦＥＴやＩＧＢＴなどのパワー半導体デバイスを用いたスイッチング素子のオン／オフ制御を行うゲートドライバＩＣが知られている。このゲートドライバＩＣにおいては、高耐圧特性を得るためにフィールドプレートが用いられる（例えば特許文献１）。従来のフィールドプレートは、例えば一つの極性のポリシリコンによる抵抗性のものが用いられる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平９－２８３７１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１のような従来の半導体装置では、フィールドプレートの領域に形成される寄生素子について特に考慮されておらず、例えば分離領域において寄生素子が通電してしまうおそれがあるなど、寄生素子の影響について改善の余地があった。

【0005】

本発明は、寄生素子の影響を改善した半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様に係る半導体装置は、ハイサイド回路エリアに配置され、スイッチング素子を駆動するハイサイド駆動回路と、一端を前記ハイサイド駆動回路に接続され、他端をローサイド回路に接続されたフィールドプレートと、前記フィールドプレートが配置された高耐圧ターミネーションに形成されたトランジスタと、前記トランジスタのドレインを、前記ハイサイド回路エリアから分離する分離領域と、前記フィールドプレートの前記一端と前記分離領域との間で、前記フィールドプレートによる電圧低下分に加えて前記フィールドプレートの電圧をさらに低下させる電圧低下部と、を有することを特徴とする。

【0007】

上記の一態様の半導体装置において、前記電圧低下部は、前記フィールドプレートの前記一端と前記分離領域との間に形成されたダイオードであることを特徴とする。

【0008】

上記の一態様の半導体装置において、前記トランジスタは、レベルシフトＭＯＳであることを特徴とする。

【0009】

上記の一態様の半導体装置において、前記フィールドプレートは、前記一端から前記他端までを渦巻状に周回させた環形状であり、前記ハイサイド回路エリアは、環形状の前記フィールドプレートの内側に配置され、前記ローサイド回路が配置されるローサイド回路エリアは、環形状の前記フィールドプレートの外側に配置されることを特徴とする。

【0010】

上記の一態様の半導体装置において、前記電圧低下部は、前記フィールドプレートをゲートとし前記トランジスタのドレインをソースとし前記ハイサイド回路エリアをドレインとして前記分離領域に形成される寄生ＭＯＳのゲートに印加される電圧を低下することを特徴とする。

【発明の効果】

【0011】

本発明の一態様によれば、寄生素子の影響を改善した半導体装置を提供することができる。

【0012】

本発明の一態様によれば、フィールドプレートの一端と分離領域との間でフィールドプレートの電圧を低下させる電圧低下部を有することで、分離領域に印加される電圧を下げ、分離領域に形成される寄生素子への影響を低減することができる。

【0013】

本発明の一態様によれば、電圧低下部がフィールドプレートの一端と分離領域との間に形成されたダイオードであることで、電圧低下部を容易に組み込むことができる。

【0014】

本発明の一態様によれば、トランジスタがレベルシフトＭＯＳであることで、半導体装置がレベルシフトＭＯＳを用いたゲートドライバＩＣである場合に適用可能である。

【0015】

本発明の一態様によれば、電圧低下部は、分離領域に形成される寄生ＭＯＳのゲートに印加される電圧を低下することで、寄生ＭＯＳのドレイン、ソース間である分離領域の通電を防ぐことができる。

【図面の簡単な説明】

【0016】

【図1】本発明の実施形態に係る半導体装置の平面図である。

【図2】図１のＡ－Ａ′断面図である。

【図3】図１のＢ－Ｂ′断面図である。

【図4】図１のＣ－Ｃ′断面図である。

【図5】図１の半導体装置１００の回路図である。

【発明を実施するための形態】

【0017】

以下、図面を参照しながら、本発明の実施形態に係る半導体装置について説明する。なお、以下の図面においては、各構成をわかり易くするために、実際の構造と各構造における縮尺及び数等を異ならせる場合がある。また、以下の説明において半導体の極性は一例であって、逆の極性であってもよい。

【0018】

図１は、本発明の実施形態に係る半導体装置の平面図である。本発明の実施形態に係る半導体装置１００は、ＭＯＳＦＥＴやＩＧＢＴなどのパワー半導体デバイスを用いたスイッチング素子のオン／オフ制御を行うゲートドライバＩＣを含む。ゲートドライバＩＣは、ハイサイドのスイッチング素子を駆動するハイサイド駆動回路、及びローサイドのスイッチング素子を駆動するローサイド駆動回路を有する。

【0019】

ゲートドライバＩＣのハイサイド駆動回路は、ハイサイド回路エリア１２０に配置される。ゲートドライバＩＣのローサイド駆動回路は、ローサイド回路エリア１３０に配置される。フィールドプレート１１０は、ハイサイド回路エリア１２０を囲むように、起点１１２から終点１１３までを渦巻状に周回する環形状である。図１において、フィールドプレート１１０が巻き回されている回数は、見やすさのための概略であって実際の数はこれと異なるものであってもよい。フィールドプレート１１０は、ポリシリコンによる抵抗性のフィールドプレートである。フィールドプレート１１０は、半導体装置１００が有する各素子の耐圧を高める。

【0020】

渦巻状に周回するフィールドプレート１１０は、高耐圧ターミネーション１１１を構成する。フィールドプレート１１０の起点１１２は、ハイサイド回路エリア１２０に配置されたハイサイド駆動回路に接続される。フィールドプレート１１０の終点１１３は、ローサイド回路エリア１３０に配置されたローサイド回路に接続される。ハイサイド回路エリア１２０は、環形状のフィールドプレート１１０の内側に配置され、ローサイド回路エリア１３０は、環形状のフィールドプレート１１０の外側に配置される。

【0021】

半導体装置１００は、低電圧である入力信号を、ハイサイド駆動回路を制御する高電圧に変換するレベルシフトＭＯＳ１１５を有する。レベルシフトＭＯＳ１１５は、高耐圧ターミネーション１１１に設けられる。半導体装置１００は、レベルシフトＭＯＳ１１５のドレインを、ハイサイド回路エリア１２０から分離する分離領域１１６を有する。この分離領域１１６には寄生素子の一例である寄生ＭＯＳ１１７が形成される。

【0022】

図２は、図１のＡ－Ａ′断面図である。レベルシフトＭＯＳ１１５は、Ｐ型シリコンによる分離領域１１６によってハイサイド回路エリア１２０と分離されている。レベルシフトＭＯＳ１１５は、上面にフィールドプレート１１０を有することで耐圧を高めている。

【0023】

図３は、図１のＢ－Ｂ′断面図である。分離領域１１６には、フィールドプレート１１０をゲートとし、レベルシフトＭＯＳ１１５のドレインをソースとし、ハイサイド回路エリア１２０をドレインとした寄生ＭＯＳ１１７が形成される。本実施形態では、フィールドプレート１１０がダイオード２００を有することで、寄生ＭＯＳ１１７のゲートに印加される電圧を低下し、寄生ＭＯＳ１１７が通電することを防ぐことが出来る。ダイオード２００は、フィールドプレート１１０の起点１１２と分離領域１１６との間でフィールドプレート１１０の電圧を低下させる電圧低下部として機能する。ダイオード２００は、フィールドプレート１１０による電圧低下分に加えてフィールドプレート１１０の電圧をさらに低下させる。

【0024】

一方、フィールドプレート１１０がダイオード２００を有しない単純な抵抗性のフィールドプレートである場合は以下のような問題が生じるおそれがある。例えば、分離領域１１６の不純物濃度が薄すぎると、フィールドプレート１１０の電圧により寄生ＭＯＳ１１７がＯＮすることになり、分離耐圧が低下してしまう。これに対し、寄生ＭＯＳ１１７がＯＮしにくくしようと分離領域１１６の不純物濃度を濃くすると、分離領域１１６の電界が強くなり、レベルシフトＭＯＳ１１５のブレークダウン電圧が低下してしまうという問題があった。本実施形態によれば、ダイオード２００を有することで、寄生ＭＯＳ１１７のゲートに印加される電圧を下げ、高耐圧領域の耐圧を高めることができる。

【0025】

図４は、図１のＣ－Ｃ′断面図である。本実施形態ではフィールドプレート１１０はＮ型のポリシリコンで構成されている。ダイオード２００は、起点１１２と分離領域１１６との間で、フィールドプレート１１０にＰ型不純物をドーピングすることで形成することができる。なお、フィールドプレート１１０の起点１１２と分離領域１１６との間でフィールドプレート１１０の電圧を低下させる電圧低下部としては、他の如何なる方法でフィールドプレート１１０の電圧を低下させるものであってもよい。また、フィールドプレート１１０がＰ型の場合は、フィールドプレート１１０にＮ型不純物をドーピングすることでダイオード２００を形成してもよい。

【0026】

図５は、図１の半導体装置１００の回路図である。フィールドプレート１１０は、ハイサイド駆動回路の電源電圧と、寄生ＭＯＳ１１７のゲートとの間に、ダイオード２００を有する。ダイオード２００は、ツェナーダイオードとしての機能を果たし、寄生ＭＯＳ１１７のゲートに印加される電圧を下げる。

【0027】

以上説明したように、本実施形態によれば、寄生ＭＯＳ１１７のゲートに印加される電圧を低下することができるので、高耐圧領域の耐圧を高めることができる。

【0028】

また、本実施形態によれば、フィールドプレート１１０にダイオード２００を設けるという簡単な方法で、寄生ＭＯＳ１１７のゲートに印加される電圧を低下することができる。

【0029】

また、本実施形態によれば、フィールドプレート１１０にダイオード２００を設ける方法は、フィールドプレート１１０の極性と逆極性の不純物をドーピングするという簡単な方法で、寄生ＭＯＳ１１７のゲートに印加される電圧を低下することができる。

【0030】

（付記１）
ハイサイド回路エリアに配置され、スイッチング素子を駆動するハイサイド駆動回路と、
一端を前記ハイサイド駆動回路に接続され、他端をローサイド回路に接続されたフィールドプレートと、
前記フィールドプレートが配置された高耐圧ターミネーションに形成されたトランジスタと、
前記トランジスタのドレインを、前記ハイサイド回路エリアから分離する分離領域と、
前記フィールドプレートの前記一端と前記分離領域との間で、前記フィールドプレートによる電圧低下分に加えて前記フィールドプレートの電圧をさらに低下させる電圧低下部と、を有する、
ことを特徴とする半導体装置。

【0031】

（付記２）
前記電圧低下部は、前記フィールドプレートの前記一端と前記分離領域との間に形成されたダイオードである、
ことを特徴とする付記１に記載の半導体装置。

【0032】

（付記３）
前記トランジスタは、レベルシフトＭＯＳである、
ことを特徴とする付記１又は２に記載の半導体装置。

【0033】

（付記４）
前記フィールドプレートは、前記一端から前記他端までを渦巻状に周回させた環形状であり、
前記ハイサイド回路エリアは、環形状の前記フィールドプレートの内側に配置され、
前記ローサイド回路が配置されるローサイド回路エリアは、環形状の前記フィールドプレートの外側に配置される、
ことを特徴とする付記１から３のいずれか一つに記載の半導体装置。

【0034】

（付記５）
前記電圧低下部は、前記フィールドプレートをゲートとし前記トランジスタのドレインをソースとし前記ハイサイド回路エリアをドレインとして前記分離領域に形成される寄生ＭＯＳのゲートに印加される電圧を低下する、
ことを特徴とする付記１から４のいずれか一つに記載の半導体装置。

【0035】

本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良及び設計の変更を行ってもよい。加えて、今回開示された実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。

【符号の説明】

【0036】

１００…半導体装置、１１０…フィールドプレート、１１５…レベルシフトＭＯＳ、１１６…分離領域、１１７…寄生ＭＯＳ、２００…ダイオード

【図1】

【図2】

【図3】

【図4】

【図5】