(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023157671
(43)【公開日】2023-10-26
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20231019BHJP
H01L 21/336 20060101ALI20231019BHJP
H01L 21/8249 20060101ALI20231019BHJP
H01L 21/8234 20060101ALI20231019BHJP
H01L 29/739 20060101ALI20231019BHJP
H01L 29/06 20060101ALI20231019BHJP
【ＦＩ】
H01L29/78 652M
H01L29/78 301D
H01L29/78 301S
H01L29/78 301V
H01L27/06 321F
H01L27/06 321B
H01L27/06 102A
H01L27/088 B
H01L27/088 D
H01L29/78 653C
H01L29/78 652J
H01L29/78 652D
H01L29/78 655B
H01L29/78 652N
H01L29/78 652P
H01L29/78 655G
H01L29/78 652Q
H01L29/78 658F
H01L29/78 658G
H01L29/78 652B
H01L29/78 655A
H01L29/06 301V
H01L29/06 301G
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022067732
(22)【出願日】2022-04-15
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】小西 綱一
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AB10
5F048AC06
5F048AC10
5F048BA01
5F048BB05
5F048BC03
5F048BC07
5F048BC12
5F048BD07
5F048BF02
5F048BF07
5F140AA30
5F140AB06
5F140AC24
5F140BA01
5F140BB04
5F140BC15
5F140BD04
5F140BF04
5F140BF42
5F140BF43
5F140BF53
5F140BF58
5F140BF59
5F140BF60
5F140BH03
5F140BH05
5F140BH30
5F140BH47
5F140BJ07
5F140BJ10
5F140BJ15
5F140BJ17
5F140CA03
5F140CC05
5F140CE06
5F140DA10
(57)【要約】
【課題】ターンオフの際に、キャリアをエミッタ側に効率的に排出することのができる半導体装置とその製造方法とを提供する。
【解決手段】互いに距離を隔てて配置されたトレンチゲート電極ＴＧＥとトレンチエミッタ電極ＴＥＥとの間に位置する半導体基板ＳＵＢの領域に、ソース拡散層ＳＤＲとベース拡散層ＢＤＲとが形成されている。トレンチエミッタ電極ＴＥＥ、ベース拡散層ＢＤＲおよび絶縁膜ＥＩＦには、第１主面から第２主面に向かって後退したリセス部ＲＣＳが形成されている。共通コンタクト部材ＣＣＮは、そのリセス部ＲＣＳに接触する態様で、第１主面から第２主面に向かって突き出している。
【選択図】図３
【解決手段】互いに距離を隔てて配置されたトレンチゲート電極ＴＧＥとトレンチエミッタ電極ＴＥＥとの間に位置する半導体基板ＳＵＢの領域に、ソース拡散層ＳＤＲとベース拡散層ＢＤＲとが形成されている。トレンチエミッタ電極ＴＥＥ、ベース拡散層ＢＤＲおよび絶縁膜ＥＩＦには、第１主面から第２主面に向かって後退したリセス部ＲＣＳが形成されている。共通コンタクト部材ＣＣＮは、そのリセス部ＲＣＳに接触する態様で、第１主面から第２主面に向かって突き出している。
【選択図】図３
【特許請求の範囲】
【請求項1】
エミッタ電極、コレクタ電極およびゲート電極を有するトレンチ絶縁ゲート型バイポーラトランジスタを備えた半導体装置であって、
対向する第１主面および第２主面を有し、前記第１主面上に前記ゲート電極および前記エミッタ電極が形成されるとともに、前記第２主面に前記コレクタ電極が形成された第１導電型の半導体基板と、
前記半導体基板の前記第１主面から前記第２主面に向かってそれぞれ形成され、前記エミッタ電極に電気的に接続される第１トレンチエミッタ電極および前記ゲート電極に電気的に接続される第１トレンチゲート電極を含む、複数のトレンチ電極と、
前記半導体基板における第１領域に形成された、第１不純物濃度を有する第２導電型の第１不純物領域を含む、複数の不純物領域と、
前記半導体基板の前記第１主面を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通するように形成され、前記エミッタ電極に電気的に接続された第１コンタクト部材を含む、複数のコンタクト部材と
を有し、
前記第１トレンチエミッタ電極は、エミッタトレンチ内にトレンチ絶縁膜を介在させて形成され、
前記半導体基板における前記第１領域が前記トレンチ絶縁膜に接触する態様で、前記第１領域と前記第１トレンチエミッタ電極との間に前記トレンチ絶縁膜が介在し、
前記第１不純物領域は、前記半導体基板の前記第１領域において、前記第１主面からの深さが第１深さよりも浅い位置に形成され、
前記第１トレンチエミッタ電極、前記トレンチ絶縁膜および前記第１不純物領域には、前記第１トレンチエミッタ電極と前記第１不純物領域との間に跨る態様で、前記第１主面から前記第２主面に向かって後退したリセス部が形成され、
前記リセス部は、
前記第１不純物領域に形成され、前記第１主面から、前記第１深さよりも浅い第２深さに位置する第１リセス部と、
前記第１トレンチエミッタ電極に形成され、前記第１主面から、前記第２深さよりも深く、前記第１深さよりも浅い第３深さに位置する第２リセス部と、
前記トレンチ絶縁膜に形成され、前記第１主面から、前記第３深さよりも深く、前記第１深さよりも浅い第４深さに位置する第３リセス部と
を備え、
前記第１コンタクト部材は、前記リセス部に接触する態様で、前記第１主面から前記第２主面に向かって突き出している、半導体装置。
対向する第１主面および第２主面を有し、前記第１主面上に前記ゲート電極および前記エミッタ電極が形成されるとともに、前記第２主面に前記コレクタ電極が形成された第１導電型の半導体基板と、
前記半導体基板の前記第１主面から前記第２主面に向かってそれぞれ形成され、前記エミッタ電極に電気的に接続される第１トレンチエミッタ電極および前記ゲート電極に電気的に接続される第１トレンチゲート電極を含む、複数のトレンチ電極と、
前記半導体基板における第１領域に形成された、第１不純物濃度を有する第２導電型の第１不純物領域を含む、複数の不純物領域と、
前記半導体基板の前記第１主面を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通するように形成され、前記エミッタ電極に電気的に接続された第１コンタクト部材を含む、複数のコンタクト部材と
を有し、
前記第１トレンチエミッタ電極は、エミッタトレンチ内にトレンチ絶縁膜を介在させて形成され、
前記半導体基板における前記第１領域が前記トレンチ絶縁膜に接触する態様で、前記第１領域と前記第１トレンチエミッタ電極との間に前記トレンチ絶縁膜が介在し、
前記第１不純物領域は、前記半導体基板の前記第１領域において、前記第１主面からの深さが第１深さよりも浅い位置に形成され、
前記第１トレンチエミッタ電極、前記トレンチ絶縁膜および前記第１不純物領域には、前記第１トレンチエミッタ電極と前記第１不純物領域との間に跨る態様で、前記第１主面から前記第２主面に向かって後退したリセス部が形成され、
前記リセス部は、
前記第１不純物領域に形成され、前記第１主面から、前記第１深さよりも浅い第２深さに位置する第１リセス部と、
前記第１トレンチエミッタ電極に形成され、前記第１主面から、前記第２深さよりも深く、前記第１深さよりも浅い第３深さに位置する第２リセス部と、
前記トレンチ絶縁膜に形成され、前記第１主面から、前記第３深さよりも深く、前記第１深さよりも浅い第４深さに位置する第３リセス部と
を備え、
前記第１コンタクト部材は、前記リセス部に接触する態様で、前記第１主面から前記第２主面に向かって突き出している、半導体装置。
【請求項2】
前記第１リセス部が位置する前記第１不純物領域では、前記第２深さから、前記第４深さよりも深く、前記第１深さよりも浅い位置にわたり、前記第１不純物濃度よりも高い第２不純物濃度を有する高濃度不純物領域が形成され、
前記第１コンタクト部材は、前記高濃度不純物領域に接触する部分を含む、請求項１記載の半導体装置。
前記第１コンタクト部材は、前記高濃度不純物領域に接触する部分を含む、請求項１記載の半導体装置。
【請求項3】
前記第１トレンチゲート電極は、前記第１トレンチゲート電極と前記第１トレンチエミッタ電極との間に、前記半導体基板における前記第１領域が位置する態様で、前記第１トレンチエミッタ電極とは距離を隔てて形成され、
複数の前記不純物領域は、前記半導体基板における前記第１領域において、前記第１主面から前記第２深さよりも浅い位置にわたり形成されて、前記第１不純物領域に接触する第１導電型の第２不純物領域を含む、請求項１または２に記載の半導体装置。
複数の前記不純物領域は、前記半導体基板における前記第１領域において、前記第１主面から前記第２深さよりも浅い位置にわたり形成されて、前記第１不純物領域に接触する第１導電型の第２不純物領域を含む、請求項１または２に記載の半導体装置。
【請求項4】
前記第１コンタクト部材は、前記第２不純物領域とは、前記第１主面において接触する部分を含む、請求項３記載の半導体装置。
【請求項5】
複数の前記トレンチ電極は、
前記エミッタ電極に電気的に接続された第２トレンチエミッタ電極と、
前記ゲート電極に電気的に接続された第２トレンチゲート電極と
を含み、
前記第２トレンチエミッタ電極は、前記第２トレンチエミッタ電極と前記第１トレンチエミッタ電極との間に、前記半導体基板の前記第１領域が位置する態様で、前記第１トレンチエミッタ電極とは距離を隔てて形成され、
前記第１トレンチゲート電極と前記第２トレンチゲート電極とは、前記第１トレンチゲート電極と前記第２トレンチゲート電極との間に、前記半導体基板における第２領域が位置する態様で、互いに距離を隔てて形成された、請求項１または２に記載の半導体装置。
前記エミッタ電極に電気的に接続された第２トレンチエミッタ電極と、
前記ゲート電極に電気的に接続された第２トレンチゲート電極と
を含み、
前記第２トレンチエミッタ電極は、前記第２トレンチエミッタ電極と前記第１トレンチエミッタ電極との間に、前記半導体基板の前記第１領域が位置する態様で、前記第１トレンチエミッタ電極とは距離を隔てて形成され、
前記第１トレンチゲート電極と前記第２トレンチゲート電極とは、前記第１トレンチゲート電極と前記第２トレンチゲート電極との間に、前記半導体基板における第２領域が位置する態様で、互いに距離を隔てて形成された、請求項１または２に記載の半導体装置。
【請求項6】
複数の前記不純物領域は、
前記第２領域における前記第１主面から、第５深さにわたり形成された第１導電型の第３不純物領域と、
前記第５深さから、前記第５深さよりも深い第６深さにわたり形成された第２導電型の第４不純物領域と
を含み、
複数の前記コンタクト部材は、前記第３不純物領域および前記第４不純物領域に接触するように形成されて、前記エミッタ電極に電気的に接続された第２コンタクト部材を含む、請求項５記載の半導体装置。
前記第２領域における前記第１主面から、第５深さにわたり形成された第１導電型の第３不純物領域と、
前記第５深さから、前記第５深さよりも深い第６深さにわたり形成された第２導電型の第４不純物領域と
を含み、
複数の前記コンタクト部材は、前記第３不純物領域および前記第４不純物領域に接触するように形成されて、前記エミッタ電極に電気的に接続された第２コンタクト部材を含む、請求項５記載の半導体装置。
【請求項7】
複数の前記トレンチ電極は、前記エミッタ電極と電気的に接続された第３トレンチエミッタ電極を含み、
前記第１トレンチエミッタ電極、前記第１トレンチゲート電極および前記第３トレンチエミッタ電極は、前記第１トレンチエミッタ電極と前記第３トレンチエミッタ電極との間に、前記第１トレンチゲート電極が位置する態様で、互いに距離を隔てて形成された、請求項１または２に記載の半導体装置。
前記第１トレンチエミッタ電極、前記第１トレンチゲート電極および前記第３トレンチエミッタ電極は、前記第１トレンチエミッタ電極と前記第３トレンチエミッタ電極との間に、前記第１トレンチゲート電極が位置する態様で、互いに距離を隔てて形成された、請求項１または２に記載の半導体装置。
【請求項8】
複数の前記トレンチ電極は、前記第１トレンチゲート電極と電気的に接続される第３トレンチゲート電極を含み、
前記第３トレンチゲート電極は、
第１幅を有する第１部と、
前記第１幅よりも広い第２幅を有する第２部と
を含み、
複数の前記コンタクト部材は、前記ゲート電極に電気的に接続され、前記第３トレンチゲート電極における前記第２部に接触するように形成された第３コンタクト部材を含む、請求項１記載の半導体装置。
前記第３トレンチゲート電極は、
第１幅を有する第１部と、
前記第１幅よりも広い第２幅を有する第２部と
を含み、
複数の前記コンタクト部材は、前記ゲート電極に電気的に接続され、前記第３トレンチゲート電極における前記第２部に接触するように形成された第３コンタクト部材を含む、請求項１記載の半導体装置。
【請求項9】
前記半導体基板における前記第１主面上には、周辺素子と電気的に接続される配線が形成され、
複数の前記コンタクト部材は、前記配線に接触するように形成された第４コンタクト部材を含む、請求項１記載の半導体装置。
複数の前記コンタクト部材は、前記配線に接触するように形成された第４コンタクト部材を含む、請求項１記載の半導体装置。
【請求項10】
エミッタ電極、コレクタ電極およびゲート電極を有するトレンチ絶縁ゲート型バイポーラトランジスタを備えた半導体装置の製造方法であって、
互いに対向する第１主面および第２主面を有する第１導電型の半導体基板を用意する工程と、
前記半導体基板における前記第１主面から前記第２主面に向かって、第１エミッタトレンチおよび第１ゲートトレンチをそれぞれ形成する工程を含む、複数のトレンチを形成する工程と、
前記第１エミッタトレンチ内にトレンチ絶縁膜を介在させて第１トレンチエミッタ電極を形成する工程および前記第１ゲートトレンチ内に第１トレンチゲート電極を形成する工程を含む、複数の前記トレンチ内のそれぞれにトレンチ電極を形成する工程と、
前記トレンチ絶縁膜に対して前記第１トレンチエミッタ電極が位置する側とは反対側の、前記トレンチ絶縁膜に接している前記半導体基板の第１領域に、第２導電型の第１不純物領域を形成する工程を含む、複数の不純物領域を形成する工程と、
前記半導体基板の前記第１主面を覆うように、層間絶縁膜を形成する工程と、
前記第１トレンチエミッタ電極、前記トレンチ絶縁膜および前記第１不純物領域に跨る態様で、前記層間絶縁膜を貫通する第１コンタクト開口部を形成する工程を含む、複数のコンタクト開口部を形成する工程と、
前記第１コンタクト開口部に第１コンタクト部材を形成する工程を含む、複数の前記コンタクト開口部のそれぞれにコンタクト部材を形成する工程と、
前記層間絶縁膜上に、前記第１コンタクト部材に電気的に接続される第１導電層を形成する工程を含む、複数の導電層を形成する工程と
を有し、
前記第１コンタクト開口部を形成する工程では、前記第１トレンチエミッタ電極、前記トレンチ絶縁膜および前記第１不純物領域に、前記第１主面から前記第２主面に向かって後退したリセス部が形成され、
前記第１コンタクト部材を形成する工程では、前記第１コンタクト部材は、前記リセス部が形成された、前記第１トレンチエミッタ電極および前記第１不純物領域に接触する態様で、前記第１主面から前記第２主面に向かって突き出すように形成され、
前記第１導電層を形成する工程では、前記第１導電層は、前記エミッタ電極として形成される、半導体装置の製造方法。
互いに対向する第１主面および第２主面を有する第１導電型の半導体基板を用意する工程と、
前記半導体基板における前記第１主面から前記第２主面に向かって、第１エミッタトレンチおよび第１ゲートトレンチをそれぞれ形成する工程を含む、複数のトレンチを形成する工程と、
前記第１エミッタトレンチ内にトレンチ絶縁膜を介在させて第１トレンチエミッタ電極を形成する工程および前記第１ゲートトレンチ内に第１トレンチゲート電極を形成する工程を含む、複数の前記トレンチ内のそれぞれにトレンチ電極を形成する工程と、
前記トレンチ絶縁膜に対して前記第１トレンチエミッタ電極が位置する側とは反対側の、前記トレンチ絶縁膜に接している前記半導体基板の第１領域に、第２導電型の第１不純物領域を形成する工程を含む、複数の不純物領域を形成する工程と、
前記半導体基板の前記第１主面を覆うように、層間絶縁膜を形成する工程と、
前記第１トレンチエミッタ電極、前記トレンチ絶縁膜および前記第１不純物領域に跨る態様で、前記層間絶縁膜を貫通する第１コンタクト開口部を形成する工程を含む、複数のコンタクト開口部を形成する工程と、
前記第１コンタクト開口部に第１コンタクト部材を形成する工程を含む、複数の前記コンタクト開口部のそれぞれにコンタクト部材を形成する工程と、
前記層間絶縁膜上に、前記第１コンタクト部材に電気的に接続される第１導電層を形成する工程を含む、複数の導電層を形成する工程と
を有し、
前記第１コンタクト開口部を形成する工程では、前記第１トレンチエミッタ電極、前記トレンチ絶縁膜および前記第１不純物領域に、前記第１主面から前記第２主面に向かって後退したリセス部が形成され、
前記第１コンタクト部材を形成する工程では、前記第１コンタクト部材は、前記リセス部が形成された、前記第１トレンチエミッタ電極および前記第１不純物領域に接触する態様で、前記第１主面から前記第２主面に向かって突き出すように形成され、
前記第１導電層を形成する工程では、前記第１導電層は、前記エミッタ電極として形成される、半導体装置の製造方法。
【請求項11】
前記第１ゲートトレンチを形成する工程では、前記第１ゲートトレンチは、前記第１エミッタトレンチと前記第１ゲートトレンチとの間に、前記半導体基板における前記第１領域が位置するように形成され、
複数の前記不純物領域を形成する工程は、前記半導体基板における前記第１領域において、前記第１主面から前記第１不純物領域の底よりも浅い深さにわたり、第１導電型の第２不純物領域を形成する工程を含み、
前記第１コンタクト部材を形成する工程では、前記第１コンタクト部材は、前記第１トレンチエミッタ電極、前記第１不純物領域および前記第２不純物領域に接触するように形成され、
複数の前記導電層を形成する工程は、前記第１トレンチゲート電極と前記ゲート電極とを電気的に接続する工程を含む、請求項１０記載の半導体装置の製造方法。
複数の前記不純物領域を形成する工程は、前記半導体基板における前記第１領域において、前記第１主面から前記第１不純物領域の底よりも浅い深さにわたり、第１導電型の第２不純物領域を形成する工程を含み、
前記第１コンタクト部材を形成する工程では、前記第１コンタクト部材は、前記第１トレンチエミッタ電極、前記第１不純物領域および前記第２不純物領域に接触するように形成され、
複数の前記導電層を形成する工程は、前記第１トレンチゲート電極と前記ゲート電極とを電気的に接続する工程を含む、請求項１０記載の半導体装置の製造方法。
【請求項12】
複数の前記トレンチを形成する工程は、第２エミッタトレンチを形成する工程および第２ゲートトレンチを形成する工程を含み、
前記第２エミッタトレンチを形成する工程では、前記第２エミッタトレンチは、前記第１エミッタトレンチと前記第２エミッタトレンチとの間に、前記半導体基板における前記第１領域が位置するように形成され、
前記第２ゲートトレンチを形成する工程では、前記第２ゲートトレンチは、前記第１ゲートトレンチと前記第２ゲートトレンチとの間に、前記半導体基板における第２領域が位置するように形成され、
複数の前記トレンチ電極を形成する工程は、
前記第２エミッタトレンチ内に、第２トレンチエミッタ電極を形成する工程と、
前記第２ゲートトレンチ内に、第２トレンチゲート電極を形成する工程と
を含み、
複数の前記コンタクト開口部を形成する工程は、前記層間絶縁膜を貫通して、前記半導体基板における前記第２領域に達する第２コンタクト開口部を形成する工程を含み、
複数の前記コンタクト部材を形成する工程は、前記第２コンタクト開口部に、前記エミッタ電極に電気的に接続される第２コンタクト部材を形成する工程を含み、
複数の前記導電層を形成する工程は、前記第１トレンチゲート電極および前記第２トレンチゲート電極のそれぞれと、前記ゲート電極とを電気的に接続する工程を含む、請求項１０記載の半導体装置の製造方法。
前記第２エミッタトレンチを形成する工程では、前記第２エミッタトレンチは、前記第１エミッタトレンチと前記第２エミッタトレンチとの間に、前記半導体基板における前記第１領域が位置するように形成され、
前記第２ゲートトレンチを形成する工程では、前記第２ゲートトレンチは、前記第１ゲートトレンチと前記第２ゲートトレンチとの間に、前記半導体基板における第２領域が位置するように形成され、
複数の前記トレンチ電極を形成する工程は、
前記第２エミッタトレンチ内に、第２トレンチエミッタ電極を形成する工程と、
前記第２ゲートトレンチ内に、第２トレンチゲート電極を形成する工程と
を含み、
複数の前記コンタクト開口部を形成する工程は、前記層間絶縁膜を貫通して、前記半導体基板における前記第２領域に達する第２コンタクト開口部を形成する工程を含み、
複数の前記コンタクト部材を形成する工程は、前記第２コンタクト開口部に、前記エミッタ電極に電気的に接続される第２コンタクト部材を形成する工程を含み、
複数の前記導電層を形成する工程は、前記第１トレンチゲート電極および前記第２トレンチゲート電極のそれぞれと、前記ゲート電極とを電気的に接続する工程を含む、請求項１０記載の半導体装置の製造方法。
【請求項13】
複数の前記コンタクト開口部を形成する工程では、前記第１コンタクト開口部を形成する工程と、前記第２コンタクト開口部を形成する工程とは同時に行われる、請求項１２記載の半導体装置の製造方法。
【請求項14】
複数の前記トレンチを形成する工程は、第３ゲートトレンチを形成する工程を含み、
複数の前記トレンチ電極を形成する工程は、前記第３ゲートトレンチ内に第３トレンチゲート電極を形成する工程を含み、
前記第３ゲートトレンチを形成する工程では、第１幅を有する第１幅部と、前記第１幅よりも広い第２幅部とが形成され、
前記第３ゲートトレンチを形成する工程および前記第３トレンチゲート電極を形成する工程では、前記第３トレンチゲート電極が前記第１トレンチゲート電極と電気的に接続されるように形成され、
前記第３トレンチゲート電極を形成する工程では、前記第１幅部に第１部が形成されるとともに、前記第２幅部に第２部が形成され、
複数の前記コンタクト開口部を形成する工程は、前記層間絶縁膜を貫通して前記第３トレンチゲート電極における前記第２部に達する第３コンタクト開口部を形成する工程を含み、
複数の前記コンタクト部材を形成する工程は、前記第３コンタクト開口部に第３コンタクト部材を形成する工程を含み、
複数の前記導電層を形成する工程は、前記ゲート電極と前記第３コンタクト部材とを電気的に接続する第２導電層を形成する工程を含む、請求項１０記載の半導体装置の製造方法。
複数の前記トレンチ電極を形成する工程は、前記第３ゲートトレンチ内に第３トレンチゲート電極を形成する工程を含み、
前記第３ゲートトレンチを形成する工程では、第１幅を有する第１幅部と、前記第１幅よりも広い第２幅部とが形成され、
前記第３ゲートトレンチを形成する工程および前記第３トレンチゲート電極を形成する工程では、前記第３トレンチゲート電極が前記第１トレンチゲート電極と電気的に接続されるように形成され、
前記第３トレンチゲート電極を形成する工程では、前記第１幅部に第１部が形成されるとともに、前記第２幅部に第２部が形成され、
複数の前記コンタクト開口部を形成する工程は、前記層間絶縁膜を貫通して前記第３トレンチゲート電極における前記第２部に達する第３コンタクト開口部を形成する工程を含み、
複数の前記コンタクト部材を形成する工程は、前記第３コンタクト開口部に第３コンタクト部材を形成する工程を含み、
複数の前記導電層を形成する工程は、前記ゲート電極と前記第３コンタクト部材とを電気的に接続する第２導電層を形成する工程を含む、請求項１０記載の半導体装置の製造方法。
【請求項15】
複数の前記コンタクト開口部を形成する工程では、前記第１コンタクト開口部を形成する工程と、前記第３コンタクト開口部を形成する工程とは同時に行われる、請求項１４記載の半導体装置の製造方法。
【請求項16】
前記半導体基板の前記第１主面上に周辺素子と電気的に接続される配線を形成する工程を備え、
複数の前記コンタクト開口部を形成する工程は、前記層間絶縁膜を貫通して、前記配線に達する第４コンタクト開口部を形成する工程を含み、
複数の前記コンタクト部材を形成する工程は、前記第４コンタクト開口部に第４コンタクト部材を形成する工程を含み、
複数の前記導電層を形成する工程は、前記第４コンタクト部材を介して前記配線に電気的に接続される第３導電層を形成する工程を含む、請求項１０記載の半導体装置の製造方法。
複数の前記コンタクト開口部を形成する工程は、前記層間絶縁膜を貫通して、前記配線に達する第４コンタクト開口部を形成する工程を含み、
複数の前記コンタクト部材を形成する工程は、前記第４コンタクト開口部に第４コンタクト部材を形成する工程を含み、
複数の前記導電層を形成する工程は、前記第４コンタクト部材を介して前記配線に電気的に接続される第３導電層を形成する工程を含む、請求項１０記載の半導体装置の製造方法。
【請求項17】
複数の前記コンタクト開口部を形成する工程では、前記第１コンタクト開口部を形成する工程と、前記第４コンタクト開口部を形成する工程とは同時に行われる、請求項１６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、たとえば、電子注入促進型のトレンチ絶縁ゲート型バイポーラトランジスタを備えた半導体装置に好適に利用できるものである。
【背景技術】
【0002】
パワー系の半導体装置には、スイッチング素子として、トレンチ絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備えた半導体装置がある。さらに、この半導体装置には、オン電圧を低くするために、ＩＥ（Injection Enhancement）効果（電子注入促進効果）を高めた半導体装置がある。
【0003】
この種の半導体装置では、コレクタ側から注入されるホールが、エミッタ（電極）側に抜けるのを抑制する領域が形成されている。これにより、半導体基板におけるドリフト層に蓄積されるホールの濃度が高くなり、エミッタ側から電子の注入が促進されて、電子の濃度も高くなる。キャリア（電子とホール）の濃度が高くなることで、伝導度変調が起こり、オン電圧を低くすることができる。この種の半導体装置では、用途に応じて種々のトレンチゲート電極等の配置パターンが提案されている（特許文献１および特許文献２）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１９－２９４３４号公報
【特許文献2】特開２０１３－１４０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
半導体装置では、オン状態からオフ状態に切り替える際に、ターンオフ損失を低減するために、ターンオフするまでの時間を短くすることが求められている。すなわち、ドリフト層に蓄積されたキャリア（ホール）を、エミッタ（電極）に効率的に排出することが求められている。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態に係る半導体装置は、エミッタ電極、コレクタ電極およびゲート電極を有するトレンチ絶縁ゲート型バイポーラトランジスタを備えた半導体装置であって、第１導電型の半導体基板と複数のトレンチ電極と複数の不純物領域と層間絶縁膜と複数のコンタクト部材とを有する。第１導電型の半導体基板は、対向する第１主面および第２主面を有し、第１主面上にゲート電極およびエミッタ電極が形成されるとともに、第２主面にコレクタ電極が形成されている。複数のトレンチ電極は、半導体基板の第１主面から第２主面に向かってそれぞれ形成され、エミッタ電極に電気的に接続される第１トレンチエミッタ電極およびゲート電極に電気的に接続される第１トレンチゲート電極を含む。複数の不純物領域は、半導体基板における第１領域に形成された、第１不純物濃度を有する第２導電型の第１不純物領域を含む。層間絶縁膜は、半導体基板の第１主面を覆うように形成されている。複数のコンタクト部材は、層間絶縁膜を貫通するように形成され、エミッタ電極に電気的に接続された第１コンタクト部材を含む。第１トレンチエミッタ電極は、エミッタトレンチ内にトレンチ絶縁膜を介在させて形成されている。半導体基板における第１領域がトレンチ絶縁膜に接触する態様で、第１領域と第１トレンチエミッタ電極との間にトレンチ絶縁膜が介在する。第１不純物領域は、半導体基板の第１領域において、第１主面からの深さが第１深さよりも浅い位置に形成されている。第１トレンチエミッタ電極、トレンチ絶縁膜および第１不純物領域には、第１トレンチエミッタ電極と第１不純物領域との間に跨る態様で、第１主面から第２主面に向かって後退したリセス部が形成されている。リセス部は、第１リセス部と第２リセス部と第３リセス部とを備えている。第１リセス部は、第１不純物領域に形成され、第１主面から、第１深さよりも浅い第２深さに位置する。第２リセス部は、第１トレンチエミッタ電極に形成され、第１主面から、第２深さよりも深く、第１深さよりも浅い第３深さに位置する。第３リセス部は、トレンチ絶縁膜に形成され、第１主面から、第３深さよりも深く、第１深さよりも浅い第４深さに位置する。第１コンタクト部材は、リセス部に接触する態様で、第１主面から第２主面に向かって突き出している。
【0008】
他の実施の形態に係る半導体装置の製造方法は、エミッタ電極、コレクタ電極およびゲート電極を有するトレンチ絶縁ゲート型バイポーラトランジスタを備えた半導体装置の製造方法であって、互いに対向する第１主面および第２主面を有する第１導電型の半導体基板を用意する工程と、複数のトレンチを形成する工程と、複数の前記トレンチ内のそれぞれにトレンチ電極を形成する工程と、複数の不純物領域を形成する工程と、半導体基板の第１主面を覆うように層間絶縁膜を形成する工程と、複数のコンタクト開口部を形成する工程と、複数のコンタクト開口部のそれぞれにコンタクト部材を形成する工程と、複数の導電層を形成する工程とを有する。複数のトレンチを形成する工程は、半導体基板における第１主面から第２主面に向かって、第１エミッタトレンチおよび第１ゲートトレンチをそれぞれ形成する工程を含む。複数の不純物領域を形成する工程は、トレンチ絶縁膜に対して第１トレンチエミッタ電極が位置する側とは反対側の、トレンチ絶縁膜に接している半導体基板の第１領域に、第２導電型の第１不純物領域を形成する工程を含む。複数のコンタクト開口部を形成する工程は、第１トレンチエミッタ電極、トレンチ絶縁膜および第１不純物領域に跨る態様で、層間絶縁膜を貫通する第１コンタクト開口部を形成する工程を含む。複数のコンタクト開口部のそれぞれにコンタクト部材を形成する工程は、第１コンタクト開口部に第１コンタクト部材を形成する工程を含む。複数の導電層を形成する工程は、層間絶縁膜上に、第１コンタクト部材に電気的に接続される第１導電層を形成する工程を含む。第１コンタクト開口部を形成する工程では、第１トレンチエミッタ電極、トレンチ絶縁膜および第１不純物領域に、第１主面から前記第２主面に向かって後退したリセス部が形成される。第１コンタクト部材を形成する工程では、第１コンタクト部材は、リセス部が形成された、第１トレンチエミッタ電極および第１不純物領域に接触する態様で、第１主面から第２主面に向かって突き出すように形成される。第１導電層を形成する工程では、第１導電層は、エミッタ電極として形成される。
【発明の効果】
【0009】
一実施の形態に係る半導体装置によれば、蓄積されたキャリアをエミッタ電極に効率的に排出することができる。
【0010】
他の実施の形態に係る半導体装置の製造方法によれば、蓄積されたキャリアをエミッタ電極に効率的に排出することができる半導体装置を製造することができる。
【図面の簡単な説明】
【0011】
【図1】各実施の形態に係る半導体装置の一例を示す平面図である。
【図2】実施の形態１に係る半導体装置の平面構造の一例を示す部分平面図である。
【図4】同実施の形態において、リセス部および共通コンタクト部材の構造を示す部分拡大断面図である。
【図5】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図19】同実施の形態において、ベース拡散層の深さと絶縁膜の位置との関係に対するオン電圧の依存性を定性的に示すグラフである。
【図20】実施の形態２に係る半導体装置の平面構造の一例を示す部分平面図である。
【図22】同実施の形態において、リセス部および共通コンタクト部材の構造を示す部分拡大断面図である。
【図23】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図31】実施の形態３に係る半導体装置の断面構造の一例を示す断面図である。
【発明を実施するための形態】
【0012】
ＩＥ型のトレンチ絶縁ゲート型バイポーラトランジスタを備えた半導体装置では、用途に応じて種々のトレンチゲート電極等の配置パターンがあることを述べた。たとえば、オン電圧の低減を重視した半導体装置では、ＧＥ型の半導体装置がある。ＧＥ型とは、ゲート電極に電気的に接続されるトレンチゲート電極と、エミッタ電極に電気的に接続されるトレンチエミッタ電極とが、間隔を隔てて配置されている構造である。
【0013】
また、動作の安定性およびバランス性を重視した半導体装置では、ＧＧＥＥ型の半導体装置がある。ＧＧＥＥ型とは、一のトレンチエミッタ電極と他のトレンチエミッタ電極とが、間隔を隔てて配置され、一のトレンチゲート電極と他のトレンチゲート電極とが、間隔を隔てて配置された構造である。一のトレンチエミッタ電極および他のトレンチエミッタ電極と、一のトレンチゲート電極および他のトレンチゲート電極とは、所定の間隔を隔てて配置されている。
【0014】
さらに、高速性能を重視した半導体装置では、ＥＧＥ型の半導体装置がある。ＥＧＥ型とは、一のトレンチエミッタ電極とトレンチゲート電極と他のトレンチエミッタ電極とが、それぞれ間隔を隔てて配置された構造である。以下、具体的に説明する。
【0015】
はじめに、ＩＥ型のトレンチ絶縁ゲート型バイポーラトランジスタを備えた半導体装置の全体構造の一例について説明する。図１に示すように、半導体装置ＳＥＤ（半導体基板ＳＵＢ）では、セル領域ＣＥＲとゲート配線引き出し領域ＭＧＲとが規定されている。
【0016】
セル領域ＣＥＲには、ＩＥ型のトレンチ絶縁ゲート型バイポーラトランジスタが形成されている。セル領域ＣＥＲには、セル領域ＣＥＲを覆うように、エミッタ電極ＭＥＥが形成されている。エミッタ電極ＭＥＥは、エミッタ電極ＭＥＥ（半導体基板ＳＵＢ）を覆う絶縁膜（図示せず）に形成された開口部ＨＫ１の底に露出している。
【0017】
ゲート配線引き出し領域ＭＧＲは、セル領域ＣＥＲを取り囲むように配置されている。ゲート配線引き出し領域ＭＧＲには、ゲート引き出し配線ＭＧＩとゲート電極ＭＧＥとが形成されている。ゲート引き出し配線ＭＧＩは、ゲート電極ＭＧＥに電気的に接続されている。ゲート電極ＭＧＥは、ゲート電極ＭＧＥ（半導体基板ＳＵＢ）を覆う絶縁膜（図示せず）に形成された開口部ＨＫ２の底に露出している。
【0018】
さらに、半導体装置ＳＥＤ（半導体基板ＳＵＢ）には、たとえば、保護ダイオードまたは温度検知ダイオード等の周辺素子が形成された周辺素子領域ＰＤＲが規定されている。
【0019】
実施の形態１
ここでは、ＧＥ型の半導体装置ＳＥＤの一例について説明する。まず、セル領域ＣＥＲについて説明する。図２および図３に示すように、セル領域ＣＥＲでは、トレンチゲート電極ＴＧＥ（第１トレンチゲート電極）とトレンチエミッタ電極ＴＥＥ（第１トレンチエミッタ電極）とが、一方向に間隔を隔てて配置されている。トレンチゲート電極ＴＧＥとトレンチエミッタ電極ＴＥＥとは、一方向と交差する他の方向にそれぞれ延在する。
ここでは、ＧＥ型の半導体装置ＳＥＤの一例について説明する。まず、セル領域ＣＥＲについて説明する。図２および図３に示すように、セル領域ＣＥＲでは、トレンチゲート電極ＴＧＥ（第１トレンチゲート電極）とトレンチエミッタ電極ＴＥＥ（第１トレンチエミッタ電極）とが、一方向に間隔を隔てて配置されている。トレンチゲート電極ＴＧＥとトレンチエミッタ電極ＴＥＥとは、一方向と交差する他の方向にそれぞれ延在する。
【0020】
トレンチゲート電極ＴＧＥは、トレンチＴＲＣ（第１ゲートトレンチ）内に絶縁膜ＧＩＦを介在させて形成されている。トレンチエミッタ電極ＴＥＥは、トレンチＴＲＣ（第１エミッタトレンチ）内に絶縁膜ＥＩＦ（トレンチ絶縁膜）を介在させて形成されている。トレンチＴＲＣは、Ｎ型領域ＮＳＲ（ドリフト層）を有する半導体基板ＳＵＢの第１主面から第２主面に向かって形成されている。
【0021】
トレンチゲート電極ＴＧＥとトレンチエミッタ電極ＴＥＥとの間に位置する半導体基板ＳＵＢの領域（第１領域）には、第１主面から所定の深さにわたり、Ｎ＋型のソース拡散層ＳＤＲ（第２不純物領域）が形成されている。そのソース拡散層ＳＤＲの底からさらに所定の深さにわたり、Ｐ型のベース拡散層ＢＤＲ（第１不純物領域）が形成されている。ベース拡散層ＢＤＲには、Ｐ型の不純物濃度がより高いＰ＋層ＰＰＲ（高濃度不純物領域）が形成されている。ベース拡散層ＢＤＲの底（第１深さ）からさらに所定の深さにわたり、Ｎ型のホールバリア層ＨＢＲが形成されている。ホールバリア層ＨＢＲは、トレンチゲート電極ＴＧＥおよびトレンチエミッタ電極ＴＥＥの底部（下端部）に達する程度に形成されている。ホールバリア層ＨＢＲが形成されている領域は、アクティブ領域と称されている。
【0022】
トレンチゲート電極ＴＧＥに対して、トレンチエミッタ電極ＴＥＥが位置する側とは反対側に位置する半導体基板ＳＵＢの領域には、第１主面からトレンチゲート電極ＴＧＥの底部（下端部）よりも深い位置にわたり、Ｐ型のフローティング拡散層ＦＰＲが形成されている。また、トレンチエミッタ電極ＴＥＥに対して、トレンチゲート電極ＴＧＥが位置する側とは反対側に位置する半導体基板ＳＵＢの領域には、第１主面からトレンチエミッタ電極ＴＥＥの底部（下端部）よりも深い位置にわたり、Ｐ型のフローティング拡散層ＦＰＲが形成されている。フローティング拡散層ＦＰＲは、インアクティブ領域と称されている。
【0023】
トレンチゲート電極ＴＧＥ、トレンチエミッタ電極ＴＥＥおよびソース拡散層ＳＤＲ等を覆うように、層間絶縁膜ＣＩＬが形成されている。層間絶縁膜ＣＩＬを貫通して、トレンチエミッタ電極ＴＥＥ、ベース拡散層ＢＤＲ（Ｐ＋層ＰＰＲ）およびソース拡散層ＳＤＲ等に接触するように、共通コンタクト部材ＣＣＮが形成されている。共通コンタクト部材ＣＣＮは、バリアメタル膜ＢＭＥとタングステンプラグＷＰＧとを含む。
【0024】
トレンチエミッタ電極ＴＥＥ、ベース拡散層ＢＤＲおよび絶縁膜ＥＩＦには、第１主面から第２主面に向かって後退したリセス部ＲＣＳが形成されている。共通コンタクト部材ＣＣＮは、そのリセス部ＲＣＳに接触する態様で、第１主面から第２主面に向かって突き出している。トレンチエミッタ電極ＴＥＥとトレンチゲート電極ＴＧＥとの間隔Ｌ１は、共通コンタクト部材ＣＣＮが、トレンチゲート電極ＴＧＥに接触しない間隔に設定されている。この構造については、後述する。
【0025】
層間絶縁膜ＣＩＬの表面（上面）に接触するように、エミッタ電極ＭＥＥ（第１導電層）が形成されている。共通コンタクト部材ＣＣＮはエミッタ電極ＭＥＥに電気的に接続されている。エミッタ電極ＭＥＥは、たとえば、アルミニウム膜等から形成されている。
【0026】
一方、半導体基板ＳＵＢの第２主面側には、Ｐ型のコレクタ拡散層ＣＤＲとＮ型のバッファ層ＮＢＲとが形成されている。フローティング拡散層ＦＰＲとバッファ層ＮＢＲとの間に、ドリフト層としてのＮ型領域ＮＳＲが位置する。コレクタ拡散層ＣＤＲ（半導体基板ＳＵＢの第２主面）に接触するように、コレクタ電極ＢＥＬ（裏面電極）が形成されている。
【0027】
次に、ゲート配線引き出し領域ＭＧＲについて説明する。ゲート配線引き出し領域ＭＧＲでは、トレンチゲート引き出し電極ＴＧＩ（第３トレンチゲート電極）が形成されている。トレンチゲート引き出し電極ＴＧＩは、トレンチＴＲＣＷ内に絶縁膜ＧＩＦを介在させて形成されている。図２および図３に示すように、トレンチゲート引き出し電極ＴＧＩは、トレンチゲート電極ＴＧＥと電気的に接続されている。トレンチゲート引き出し電極ＴＧＩ（トレンチＴＲＣＷ（第３ゲートトレンチ））は、トレンチゲート電極ＴＧＥ（トレンチＴＲＣ）の幅と同じ第１幅Ｗ１に設定されている第１部ＴＧＮと、その幅よりも広い第２幅Ｗ２に設定されている第２部ＴＧＷとを有する。
【0028】
層間絶縁膜ＣＩＬを貫通して、トレンチゲート引き出し電極ＴＧＩにおける第２部ＴＧＷに接触するように、ゲート引き出しコンタクト部材ＧＣＮが形成されている。ゲート引き出しコンタクト部材ＧＣＮは、バリアメタル膜ＢＭＥとタングステンプラグＷＰＧとを含む。層間絶縁膜ＣＩＬの表面（上面）に接触するように、ゲート引き出し配線ＭＧＩ（第２導電層）が形成されている。ゲート引き出しコンタクト部材ＧＣＮは、ゲート引き出し配線ＭＧＩに電気的に接続されている。ゲート引き出し配線ＭＧＩは、たとえば、アルミニウム膜等から形成されている。
【0029】
次に、周辺素子領域ＰＤＲについて説明する。周辺素子領域ＰＤＲでは、半導体基板ＳＵＢの第１主面に、絶縁膜ＩＦおよびシリコン酸化膜ＨＤＬを介在させて配線ＰＩＣが形成されている。配線ＰＩＣは、たとえば、保護ダイオードまたは温度検知ダイオード等の周辺素子（図示せず）に電気的に接続されている。層間絶縁膜ＣＩＬを貫通して、配線ＰＩＣに接触するように、コンタクト部材ＤＣＮが形成されている。層間絶縁膜ＣＩＬの表面には、コンタクト部材ＤＣＮを介して、配線ＰＩＣと電気的に接続される導電層ＭＰＬ（第３導電層）が形成されている。
【0030】
次に、共通コンタクト部材ＣＣＮの構造について、より詳細に説明する。図４に示すように、トレンチエミッタ電極ＴＥＥ、ベース拡散層ＢＤＲ（ソース拡散層ＳＤＲ）、および、トレンチエミッタ電極ＴＥＥとベース拡散層ＢＤＲ（ソース拡散層ＳＤＲ）との間に位置する絶縁膜ＥＩＦには、第１主面から第２主面に向かって後退したリセス部ＲＣＳが形成されている。
【0031】
リセス部ＲＣＳは、トレンチエミッタ電極ＴＥＥとベース拡散層ＢＤＲ（ソース拡散層ＳＤＲ）との間に跨るように形成されている。リセス部ＲＣＳは、ベース拡散層ＢＤＲ（ソース拡散層ＳＤＲ）に形成された第１リセス部ＲＣＳ１と、トレンチエミッタ電極ＴＥＥに形成された第２リセス部ＲＣＳ２と、絶縁膜ＥＩＦに形成された第３リセス部ＲＣＳ３とを有している。
【0032】
第１リセス部ＲＣＳ１は、第１主面から深さＤ１（第２深さ）に位置する。第２リセス部ＲＣＳ２は、第１主面から深さＤ１よりも深い深さＤ２（第３深さ）に位置する。第３リセス部ＲＣＳ３は、第１主面から深さＤ２よりも深く、深さＤ４（第１深さ）よりも浅い深さＤ３（第４深さ）に位置する。共通コンタクト部材ＣＣＮは、第１リセス部ＲＣＳ１、第２リセス部ＲＣＳ２および第３リセス部ＲＣＳ３に接触する態様で、第１主面から第２主面に向かって突き出した突き出し構造を有する。
【0033】
絶縁膜ＥＩＦに形成された第３リセス部ＲＣＳ３の深さＤ３が、トレンチエミッタ電極ＴＥＥに形成された第２リセス部ＲＣＳ２の深さＤ２よりも深いことで、共通コンタクト部材ＣＣＮとベース拡散層ＢＤＲ（Ｐ＋層ＰＰＲ）との接触面積が拡げられて、キャリア（ホール）を効率的に排除させることができる。ＧＥ型の半導体装置ＳＥＤは、上記のように構成される。
【0034】
次に、上述した半導体装置ＳＥＤの製造方法の一例について説明する。図５に示すように、半導体基板ＳＵＢの第１主面を覆うように、シリコン酸化膜ＳＯＦ１が形成される。次に、シリコン酸化膜ＳＯＦ１が形成された状態で、Ｐ型の不純物を注入することにより、フローティング拡散層となるＰ型領域ＰＲが形成される。また、Ｎ型の不純物を注入することにより、ホールバリア層となるＮ型領域ＮＲが形成される。
【0035】
次に、トレンチを形成するための、ハードマスク（図示せず）が形成される。次に、そのハードマスクをエッチングマスクとして、半導体基板ＳＵＢにエッチング処理を施すことにより、トレンチＴＲＣ（第１エミッタトレンチ、第１ゲートトレンチ）およびトレンチＴＲＣＷ（第３ゲートトレンチ）が形成される（図６参照）。その後、ハードマスクが除去される。これにより、図６に示すように、トレンチＴＲＣおよびトレンチＴＲＣＷが形成された半導体基板ＳＵＢの第１主面が露出する。トレンチＴＲＣＷは、トレンチＴＲＣの幅よりも広い幅を有するように形成されている。
【0036】
次に、所定の熱処理を施すことにより、Ｐ型領域ＰＲのＰ型の不純物が拡散することで、フローティング拡散層ＦＰＲが形成される。また、Ｎ型領域ＮＲのＮ型の不純物が拡散することで、ホールバリア層ＨＢＲが形成される（図７参照）。次に、図７に示すように、熱酸化処理を施すことにより、トレンチＴＲＣおよびトレンチＴＲＣＷのそれぞれの内壁面を含む半導体基板ＳＵＢの第１主面に、絶縁膜ＩＦが形成される。
【0037】
次に、トレンチＴＲＣ内およびトレンチＴＲＣＷ内のそれぞれに充填する態様で、半導体基板ＳＵＢを覆うようにポリシリコン膜ＰＳＦが形成される。このとき、相対的に幅が太いトレンチＴＲＣＷを覆うポリシリコン膜ＰＳＦの位置は、相対的に幅が細いトレンチＴＲＣを覆うポリシリコン膜ＰＳＦの位置よりも低くなる。
【0038】
次に、ポリシリコン膜ＰＳＦの全面にエッチング処理を施すことにより、半導体基板ＳＵＢの第１主面上に位置するポリシリコン膜ＰＳＦの部分が除去される。さらに、ポリシリコン膜ＰＳＦにオーバーエッチング処理が施される。これにより、図８に示すように、トレンチＴＲＣ内およびトレンチＴＲＣＷ内のそれぞれに残されるポリシリコン膜ＰＳＦの上面が、半導体基板ＳＵＢの第１主面よりも低い位置になる。
【0039】
このとき、ポリシリコン膜ＰＳＦが形成された状態で、トレンチＴＲＣＷを覆うポリシリコン膜ＰＳＦの位置が、トレンチＴＲＣを覆うポリシリコン膜ＰＳＦの位置よりも低い。このため、全面エッチング処理が施された後では、トレンチＴＲＣＷ内に残されるポリシリコン膜ＰＳＦの上面の位置は、トレンチＴＲＣ内に残されるポリシリコン膜ＰＳＦの上面の位置よりも低くなる。ここで、この高さ（厚さ）の差に相当する厚さを厚さＴＫとする。
【0040】
次に、図９に示すように、絶縁膜ＩＦを覆うように、シリコン酸化膜ＨＤＬが形成される。次に、シリコン酸化膜ＨＤＬを覆うように、ポリシリコン膜ＰＳＦ２が形成される。次に、写真製版処理を施すことにより、配線をパターニングするためのフォトレジストパターンＰＨＲ１が形成される。
【0041】
次に、図１０に示すように、フォトレジストパターンＰＨＲ１をエッチングマスクとして、ポリシリコン膜ＰＳＦ２にエッチング処理を施すことにより、配線ＰＩＣが形成される。次に、フォトレジストパターンＰＨＲ１をエッチングマスクとして、シリコン酸化膜ＨＤＬにエッチング処理を施し、さらに、絶縁膜ＩＦにエッチング処理を施すことによって、半導体基板ＳＵＢの第１主面上に位置するシリコン酸化膜ＨＤＬの部分と絶縁膜ＩＦの部分とが除去される。
【0042】
これにより、トレンチＴＲＣ内に絶縁膜ＥＩＦ（絶縁膜ＩＦ）を介在させてトレンチエミッタ電極ＴＥＥが形成される。また、トレンチＴＲＣ内に絶縁膜ＧＩＦ（絶縁膜ＩＦ）を介在させてトレンチゲート電極ＴＧＥが形成される。さらに、トレンチＴＲＣＷ内に絶縁膜ＧＩＦ（絶縁膜ＩＦ）を介在させてトレンチゲート引き出し電極ＴＧＩが形成される。その後、フォトレジストパターンＰＨＲ１が除去される。
【0043】
次に、図１１に示すように、半導体基板ＳＵＢの第１主面を覆うように、シリコン酸化膜ＳＯＦ２が形成される。次に、所定の写真製版処理を施すことにより、ソース拡散層およびベース拡散層を形成するためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとして、Ｐ型の不純物が注入される。さらに、Ｎ型の不純物が注入される。その後、フォトレジストパターンが除去される。
【0044】
これにより、トレンチエミッタ電極ＴＥＥとトレンチゲート電極ＴＧＥとの間に位置する半導体基板ＳＵＢの領域に、ソース拡散層ＳＤＲとベース拡散層ＢＤＲとが形成される。ベース拡散層ＢＤＲは、第１主面から所定の深さ（第１深さ）よりも浅い位置に形成される。ソース拡散層ＳＤＲは、第１主面からベース拡散層ＢＤＲの底（第１深さ）よりも浅い位置にわたり形成される。その後、シリコン酸化膜ＳＯＦ２が除去される。
【0045】
次に、半導体基板ＳＵＢの第１主面を覆うように、層間絶縁膜ＣＩＬが形成される（図１２参照）。層間絶縁膜ＣＩＬとして、たとえば、ＰＳＧ膜（Phospho Silicate Glass）が形成される。次に、所定の写真製版処理を行うことにより、層間絶縁膜ＣＩＬにコンタクト開口部を形成するためのフォトレジストパターンＰＨＲ２が形成される（図１２参照）。
【0046】
次に、図１２に示すように、フォトレジストパターンＰＨＲ２をエッチングマスクとして、層間絶縁膜ＣＩＬにエッチング処理が施される。このエッチング処理によって、コンタクト開口部ＣＨ１（第１コンタクト開口部）、コンタクト開口部ＣＨ２（第３コンタクト開口部）およびコンタクト開口部ＣＨ３（第４コンタクト開口部）が、同時に形成される。
【0047】
ここで、コンタクト開口部の開口幅に対して開口深さが大きく、アスペクト比（開口深さＤＣ／開口幅ＷＣ：１．４～２．５程度）が高いため、エッチング処理として異方性エッチング処理が適用される。この異方性エッチングでは、半導体基板ＳＵＢ（トレンチエミッタ電極ＴＥＥ）のエッチングレートに対する、層間絶縁膜ＣＩＬ（絶縁膜ＥＩＦ）のエッチングレートのエッチング選択比が高い条件が設定される。この異方性エッチング処理によって、コンタクト開口部ＣＨ１等は、テーパ状に形成される。
【0048】
また、上述したように、トレンチＴＲＣＷ内に形成されているトレンチゲート引き出し電極ＴＧＩ（ポリシリコン膜ＰＳＦ）の上面の位置は、トレンチＴＲＣ内に形成されているトレンチエミッタ電極ＴＥＥ（ポリシリコン膜ＰＳＦ）の上面の位置よりも、厚さＴＫ分低い位置にある。
【0049】
このため、この異方性エッチングでは、トレンチエミッタ電極ＴＥＥの上面が露出した時点では、トレンチゲート引き出し電極ＴＧＩは、まだ、厚さＴＫ分の層間絶縁膜ＣＩＬに覆われた状態にある。そうすると、トレンチエミッタ電極ＴＥＥが露出した後、トレンチゲート引き出し電極ＴＧＩが露出するまでの間に、トレンチエミッタ電極ＴＥＥとベース拡散層ＢＤＲ（半導体基板ＳＵＢ）との間に介在する絶縁膜ＥＩＦもエッチングされることになる。これにより、絶縁膜ＥＩＦの上面が後退し、第３リセス部ＲＣＳ３が形成されて、露出するベース拡散層ＢＤＲの面積が拡がる。その後、フォトレジストパターンＰＨＲ２が除去される。
【0050】
次に、図１３に示すように、コンタクト開口部ＣＨ１の底に露出したトレンチエミッタ電極ＴＥＥ、ベース拡散層ＢＤＲおよびソース拡散層ＳＤＲに、異方性エッチング処理が施される。これにより、トレンチエミッタ電極ＴＥＥの上面の一部が後退するとともに、ベース拡散層ＢＤＲの上面の一部が後退する。このとき、当初、トレンチエミッタ電極ＴＥＥの上面が、半導体基板ＳＵＢの第１主面（ベース拡散層ＢＤＲの上面）よりも低い位置にあることで、後退したトレンチエミッタ電極ＴＥＥの上面は、後退したベース拡散層ＢＤＲの上面よりも低い位置になる。
【0051】
この一連の異方性エッチングによって、コンタクト開口部ＣＨ１の底には、絶縁膜ＥＩＦの一部とシリコン（半導体基板ＳＵＢ、ポリシリコン）の一部等が残渣ＲＥＳとして残ることになる。次に、ドライエッチング処理を施すことにより、残渣ＲＥＳが除去される。こうして、リセス部ＲＣＳが形成される（図１４参照）。
【0052】
次に、図１４に示すように、コンタクト開口部ＣＨ１～コンタクト開口部ＣＨ３を介して、Ｐ＋型の不純物注入される。このとき、コンタクト開口部ＣＨ１の底（リセス部ＲＣＳ）に露出しているＰ型のベース拡散層ＢＤＲに、ベース拡散層ＢＤＲの不純物濃度よりも高い不純物濃度を有するＰ＋層ＰＰＲが形成される。これにより、共通コンタクト部材ＣＣＮとＰ＋層ＰＰＲ（ベース拡散層ＢＤＲ）との接触抵抗が低減される。
【0053】
一方、コンタクト開口部ＣＨ１の底では、リセス部ＲＣＳに露出しているＮ型のソース拡散層ＳＤＲの側面にもＰ＋型の不純物が注入されることになる。このため、共通コンタクト部材ＣＣＮが接触することになるソース拡散層ＳＤＲのＮ型の不純物がＰ＋型の不純物によって中和されてしまい、ソース拡散層ＳＤＲと共通コンタクト部材ＣＣＮとの接触抵抗が上昇するおそれがある。
【0054】
そこで、次に、図１５に示すように、層間絶縁膜ＣＩＬにウェットエッチング処理を施すことにより、コンタクト開口部ＣＨ１等の開口幅が拡げられる。図１６に示すように、コンタクト開口部ＣＨ１の開口幅が拡げられることで、Ｐ＋型の不純物ＰＭが注入されていないソース拡散層ＳＤＲの上面が露出することになる。これにより、共通コンタクト部材ＣＣＮとソース拡散層ＳＤＲとの接触抵抗が低減される。
【0055】
次に、図１７に示すように、コンタクト開口部ＣＨ１～ＣＨ３の内壁面を含む層間絶縁膜ＣＩＬを覆うようにバリアメタル膜ＢＭＥが形成される。バリアメタル膜ＢＭＥとして、たとえば、チタンナイトライド（ＴｉＮ）とチタン（Ｔｉ）との積層膜が形成される。次に、バリアメタル膜ＢＭＥを覆うように、タングステン膜ＷＦが形成される。次に、タングステン膜ＷＦ等に全面エッチバック処理を施すことにより、層間絶縁膜ＣＩＬの上面上に位置するタングステン膜ＷＦとバリアメタル膜ＢＭＥとが除去される。
【0056】
これにより、図１８に示すように、コンタクト開口部ＣＨＩ内に残されたタングステン膜ＷＦおよびバリアメタル膜ＢＭＥによって、共通コンタクト部材ＣＣＮが形成される。コンタクト開口部ＣＨ２内に残されたタングステン膜ＷＦおよびバリアメタル膜ＢＭＥによって、ゲート引き出しコンタクト部材ＧＣＮが形成される。コンタクト開口部ＣＨ３内に残されたタングステン膜ＷＦおよびバリアメタル膜ＢＭＥによって、コンタクト部材ＤＣＮが形成される。
【0057】
その後、層間絶縁膜ＣＩＬを覆うように、たとえば、アルミニウム膜（図示せず）を形成し、そのアルミニウム膜をパターニングすることで、エミッタ電極ＭＥＥ、ゲート引き出し配線ＭＧＩおよびゲート電極ＭＧＥ等が形成される（図３等参照）。次に、半導体基板ＳＵＢの第２主面側に、Ｎ型のバッファ層ＮＢＲとＰ型のコレクタ拡散層ＣＤＲとが形成される。さらに、コレクタ電極ＢＥＬ（裏面電極）が形成されて、半導体装置が完成する。
【0058】
次に、上述した半導体装置ＳＥＤの動作について説明する。まず、トレンチ絶縁ゲート型バイポーラトランジスタをオンさせる際には、ゲート電極ＭＧＥにしきい値電圧以上の電圧が印加される。これにより、ソース拡散層ＳＤＲからチャネルを経て半導体基板ＳＵＢにおけるＮ型領域ＮＳＲ（ドリフト層）へ電子が注入されて、Ｎ型領域ＮＳＲとコレクタ拡散層ＣＤＲとのＰＮ接合が順バイアスされた状態になり、コレクタ拡散層ＣＤＲからＮ型領域ＮＳＲへホールが注入される。
【0059】
注入されたホールは、Ｐ型のフローティング拡散層ＦＰＲによって、ソース拡散層ＳＤＲ（エミッタ）側へ抜けるのが阻止されて、Ｎ型領域ＮＳＲとフローティング拡散層ＦＰＲとにホールが蓄積されて、ホールの濃度が高くなる。Ｎ型領域ＮＳＲ等におけるホールの濃度が高くなると、ソース拡散層ＳＤＲからの電子の注入が促進されて、電子の濃度も高くなる。こうして、Ｎ型領域ＮＳＲ等におけるキャリアの濃度が高くなることで、伝導度変調が起こり、オン状態になる。
【0060】
次に、トレンチ絶縁ゲート型バイポーラトランジスタをオフさせる際には、ゲート電極ＭＧＥにしきい値電圧よりも低い電圧が印加される。これにより、チャネルが消滅する。Ｎ型領域ＮＳＲ等に蓄積されたキャリア（ホール）は、トレンチエミッタ電極ＴＥＥ側に形成された寄生ＰチャネルＭＯＳＦＥＴ（フローティング拡散層ＦＰＲ、エミッタ電位のトレンチエミッタ電極ＴＥＥ、ベース拡散層ＢＤＲ等）によって、エミッタ電極ＭＥＥに排出されて、オフ状態になる。
【0061】
上述した半導体装置ＳＥＤでは、ベース拡散層ＢＤＲ等とエミッタ電極ＭＥＥとの間を電気的に接続する共通コンタクト部材ＣＣＮは、リセス部ＲＣＳに接触する。リセス部ＲＣＳは、トレンチエミッタ電極ＴＥＥ、絶縁膜ＥＩＦおよびベース拡散層ＢＤＲ等に跨る態様で形成されている。リセス部ＲＣＳは、ベース拡散層ＢＤＲに形成された第１リセス部ＲＣＳ１と、トレンチエミッタ電極ＴＥＥに形成された第２リセス部ＲＣＳ２と、絶縁膜ＥＩＦに形成された第３リセス部ＲＣＳ３とを有している。
【0062】
第１リセス部ＲＣＳ１、第２リセス部ＲＣＳ２および第３リセス部ＲＣＳ３では、第１リセス部ＲＣＳ１および第２リセス部ＲＣＳ２に対して、第３リセス部ＲＣＳ３が最も深い位置（第４深さ）にある。このため、絶縁膜ＥＩＦの上面が下に下がっている（後退している）分、共通コンタクト部材ＣＣＮとベース拡散層ＢＤＲとの接触面積が拡げられるとともに、共通コンタクト部材ＣＣＮとトレンチエミッタ電極ＴＥＥとの接触面積が拡げられて、接触抵抗が低減する。
【0063】
これにより、Ｎ型領域ＮＳＲ等に蓄積されたキャリア（ホール）が、ベース拡散層ＢＤＲから共通コンタクト部材ＣＣＮを経てエミッタ電極ＭＥＥに効率的に排出されることになる。その結果、ターンオフするまでの時間が短くなり、ターンオフ損失の低減に寄与することができる。
【0064】
また、絶縁膜ＥＩＦに形成される第３リセス部ＲＣＳ３の位置を、第１リセス部ＲＣＳ１および第２リセス部ＲＣＳ２のそれぞれの位置よりも深い位置にまで後退させるには、層間絶縁膜ＣＩＬにコンタクト開口部を形成する際のオーバーエッチングによって形成することができる。
【0065】
上述したように、図１８に示す工程では、トレンチゲート引き出し電極ＴＧＩ（ポリシリコン膜ＰＳＦ）の上面の位置は、トレンチエミッタ電極ＴＥＥ（ポリシリコン膜ＰＳＦ）の上面の位置よりも、厚さＴＫ分低い位置にある。
【0066】
これにより、トレンチエミッタ電極ＴＥＥが露出した後、トレンチゲート引き出し電極ＴＧＩが露出するまでの間に絶縁膜ＥＩＦもエッチングされることになり、新たな工程を追加することなく、絶縁膜ＥＩＦの上面の位置を下げる（後退させる）ことができる。
【0067】
また、上述したように、共通コンタクト部材ＣＣＮは、Ｎ型のソース拡散層ＳＤＲとは、ソース拡散層ＳＤＲの上面において接触している部分を含む。図１４に示す工程において、Ｐ＋層ＰＰＲを形成する際に、露出したＮ型のソース拡散層ＳＤＲの側面にＰ型の不純物が注入されてしまい、Ｎ型の不純物がＰ型の不純物によって中和されることになる。
【0068】
そこで、図１５に示す工程において、コンタクト開口部ＣＨ１等の開口幅を拡げることで、Ｐ型の不純物が注入されていないソース拡散層ＳＤＲの上面が露出し、そのース拡散層ＳＤＲの上面に共通コンタクト部材ＣＣＮが接触することで、接触抵抗の低減を図ることができる。
【0069】
なお、図４に示すように、絶縁膜ＥＩＦの上端の位置（深さＤ３）は、ベース拡散層ＢＤＲの底（深さＤ４）よりも浅い位置になるように調整する必要がある。このことについて説明する。図１９に、深さＤ３および深さＤ４と、オン電圧Ｖｓａｔとの関係を定性的な関係をグラフとして示す。
【0070】
図１９に示すように、絶縁膜ＥＩＦの上端の位置（深さＤ３）が、ベース拡散層ＢＤＲの底（深さＤ４）よりも浅い位置にある場合（深さＤ３＜深さＤ４）には、オン電圧（ゲート電極がオンした状態で、定格電流を流すために必要なコレクタ電圧）は、一定の値になる。
【0071】
ところが、絶縁膜ＥＩＦの上端の位置（深さＤ３）が、ベース拡散層ＢＤＲの底（深さＤ４）よりも深い位置にある場合（深さＤ３＞さＤ４）には、絶縁膜ＥＩＦの上端の位置（深さＤ３）が深くなるにしたがって、オン電圧Ｖｓａｔが徐々に高くなる。すなわち、ホールが、共通コンタクト部材ＣＣＮを直接通って抜けてしまうことになる。
【0072】
オン電圧Ｖｓａｔは、低い方が望ましいことから、絶縁膜ＥＩＦのエッチングでは、絶縁膜ＥＩＦの上端の位置（深さＤ３）が、ベース拡散層ＢＤＲの底（深さＤ４）よりも深くならないようにする必要がある。この場合、エッチングのばらつきとイオン注入のばらつきとでは、エッチングのばらつきは、イオン注入のばらつきよりも大きいことから、ベース拡散層ＢＤＲの深さを制御する必要がある。
【0073】
実施の形態２
ここでは、ＧＧＥＥ型の半導体装置の一例について説明する。ＧＧＥＥ型の半導体装置は、安定した動作等が要求される用途に適用される。まず、セル領域ＣＥＲについて説明する。図２０および図２１に示すように、一のトレンチエミッタ電極ＴＥＥ（第１トレンチエミッタ電極）と他のトレンチエミッタ電極ＴＥＥ（第２トレンチエミッタ電極）とが、一方向に距離を隔てて配置されている。一のトレンチエミッタ電極ＴＥＥと他のトレンチエミッタ電極ＴＥＥとの間隔は、間隔Ｌ２である。一のトレンチエミッタ電極ＴＥＥと他のトレンチエミッタ電極ＴＥＥとは、一方向と交差する他の方向にそれぞれ延在する。
ここでは、ＧＧＥＥ型の半導体装置の一例について説明する。ＧＧＥＥ型の半導体装置は、安定した動作等が要求される用途に適用される。まず、セル領域ＣＥＲについて説明する。図２０および図２１に示すように、一のトレンチエミッタ電極ＴＥＥ（第１トレンチエミッタ電極）と他のトレンチエミッタ電極ＴＥＥ（第２トレンチエミッタ電極）とが、一方向に距離を隔てて配置されている。一のトレンチエミッタ電極ＴＥＥと他のトレンチエミッタ電極ＴＥＥとの間隔は、間隔Ｌ２である。一のトレンチエミッタ電極ＴＥＥと他のトレンチエミッタ電極ＴＥＥとは、一方向と交差する他の方向にそれぞれ延在する。
【0074】
一のトレンチゲート電極ＴＧＥ（第１トレンチゲート電極）と他のトレンチゲート電極ＴＧＥ（第２トレンチゲート電極）とが、一方向に距離を隔てて配置されている。一のトレンチゲート電極ＴＧＥと他のトレンチゲート電極ＴＧＥとの間隔は、間隔Ｌ３である。一のトレンチゲート電極ＴＧＥと他のトレンチゲート電極ＴＧＥとは、一方向と交差する他の方向にそれぞれ延在する。
【0075】
また、一のトレンチエミッタ電極ＴＥＥおよび他のトレンチエミッタ電極ＴＥＥと、一のトレンチゲート電極ＴＧＥおよび他のトレンチゲート電極ＴＧＥとは、一方向に距離を隔てて配置されている。
【0076】
一のトレンチエミッタ電極ＴＥＥと他のトレンチエミッタ電極ＴＥＥとの間に位置する半導体基板ＳＵＢの領域（第１領域）には、第１主面から所定の深さ（第１深さ）にわたり、Ｐ型のベース拡散層ＢＤＲが形成されている。ベース拡散層ＢＤＲには、Ｐ型の不純物濃度がより高いＰ＋層ＰＰＲが形成されている。
【0077】
一のトレンチゲート電極ＴＧＥおよび他のトレンチゲート電極ＴＧＥとの間に位置する半導体基板ＳＵＢの領域（第２領域）には、第１主面から所定の深さにわたり、Ｎ＋型のソース拡散層ＳＤＲ（第３不純物領域）が形成されている。そのソース拡散層ＳＤＲの底からさらに所定の深さ（第１深さ）にわたり、Ｐ型のベース拡散層ＢＤＲ（第４不純物領域）が形成されている。
【0078】
半導体基板ＳＵＢの第１主面を覆うように、層間絶縁膜ＣＩＬが形成されている。層間絶縁膜ＣＩＬを貫通するように。共通コンタクト部材ＣＣＮとゲートコンタクト部材ＧＤＣとが形成されている。図２２に示すように、一のトレンチエミッタ電極ＴＥＥ、ベース拡散層ＢＤＲおよび絶縁膜ＥＩＦには、第１主面から第２主面に向かって後退したリセス部ＲＣＳが形成されている。
【0079】
リセス部ＲＣＳは、トレンチエミッタ電極ＴＥＥとベース拡散層ＢＤＲとの間に跨るように形成されている。リセス部ＲＣＳは、ベース拡散層ＢＤＲに形成された第１リセス部ＲＣＳ１と、トレンチエミッタ電極ＴＥＥに形成された第２リセス部ＲＣＳ２と、絶縁膜ＥＩＦに形成された第３リセス部ＲＣＳ３とを有している。
【0080】
図２２に示すように、第１リセス部ＲＣＳ１は、第１主面から深さＤ１（第２深さ）に位置する。第２リセス部ＲＣＳ２は、第１主面から深さＤ１よりも深い深さＤ２（第３深さ）に位置する。第３リセス部ＲＣＳ３は、第１主面から深さＤ２よりも深く、深さＤ４（第１深さ）よりも浅い深さＤ３（第４深さ）に位置する。共通コンタクト部材ＣＣＮは、第１リセス部ＲＣＳ１、第２リセス部ＲＣＳ２および第３リセス部ＲＣＳ３に接触する態様で、第１主面から第２主面に向かって突き出した突き出し構造を有する。
【0081】
一方、図２１に示すように、ゲートコンタクト部材ＧＤＣは、半導体基板ＳＵＢの領域（第２領域）に形成されたソース拡散層ＳＤＲおよびベース拡散層ＢＤＲに接するように形成されている。
【0082】
また、互いに隣り合う一のトレンチエミッタ電極ＴＥＥと他のトレンチエミッタ電極ＴＥＥとの間隔Ｌ２は、前述した半導体装置ＳＥＤにおけるトレンチゲート電極ＴＧＥとトレンチエミッタ電極ＴＥＥとの間隔Ｌ１より狭くてもよい。これは、共通コンタクト部材ＣＣＮが、他のトレンチエミッタ電極ＴＥＥに接触しても構わないからである。なお、これ以外の構成については、図２および図３に示す半導体装置ＳＥＤの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【0083】
次に、上述した半導体装置ＳＥＤの製造方法の一例について説明する。トレンチゲート電極ＴＧＥ（トレンチＴＲＣ（第１ゲートトレンチ、第２ゲートトレンチ、第３ゲートトレンチ））およびトレンチエミッタ電極ＴＥＥ（トレンチＴＲＣ（第１エミッタトレンチ、第２エミッタトレンチ））の配置パターンが、前述した半導体装置ＳＥＤにおけるトレンチゲート電極ＴＧＥおよびトレンチエミッタ電極ＴＥＥの配置パターンと異なるだけで、前述した半導体装置ＳＥＤの製造方法と実質的に同じ製造方法によって、半導体装置ＳＥＤが製造される。
【0084】
図５～図１０に示す工程と実質的に同じ工程を経た後、図２３に示すように、半導体基板ＳＵＢの第１主面を覆うように、シリコン酸化膜ＳＯＦ２が形成される。次に、所定の写真製版処理を施すことにより、ベース拡散層ＢＤＲを形成するためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとして、Ｐ型の不純物を注入することにより、ベース拡散層ＢＤＲが形成される。
【0085】
次に、そのフォトレジストパターンが除去された後、所定の写真製版処理を施すことにより、ソース拡散層ＳＤＲを形成するためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとして、Ｎ型の不純物を注入することにより、ソース拡散層ＳＤＲが形成される。その後、そのフォトレジストパターンが除去される。
【0086】
これにより、互いに隣り合う一のトレンチエミッタ電極ＴＥＥと他のトレンチエミッタ電極との間に位置する半導体基板ＳＵＢの領域に、ベース拡散層ＢＤＲが形成される。また、互いに隣り合う一のトレンチゲート電極ＴＧＥと他のトレンチゲート電極ＴＧＥとの間に位置する半導体基板ＳＵＢの領域に、ベース拡散層ＢＤＲとソース拡散層ＳＤＲとが形成される。その後、シリコン酸化膜ＳＯＦ２が除去される。
【0087】
次に、半導体基板ＳＵＢの第１主面を覆うように、層間絶縁膜ＣＩＬが形成される（図２４参照）。次に、所定の写真製版処理を施すことにより、層間絶縁膜ＣＩＬにコンタクト開口部を形成するためのフォトレジストパターンＰＨＲ２が形成される。次に、図２４に示すように、フォトレジストパターンＰＨＲ２をエッチングマスクとして、層間絶縁膜ＣＩＬにエッチング処理が施される。このエッチング処理によって、コンタクト開口部ＣＨ１（第１コンタクト開口部）、コンタクト開口部ＣＨ２（第３コンタクト開口部）、コンタクト開口部ＣＨ３（第４コンタクト開口部）およびコンタクト開口部ＣＨ４（第２コンタクト開口部）が、同時に形成される。
【0088】
このとき、図１２に示す工程について説明したように、アスペクト比（開口深さＤＣ／開口幅ＷＣ：１．４～２．５程度）が高いため、エッチング処理として異方性エッチング処理が適用される。この異方性エッチング処理によって、コンタクト開口部ＣＨ１等は、テーパ状に形成される。また、トレンチゲート引き出し電極ＴＧＩ（ポリシリコン膜ＰＳＦ）の上面の位置は、トレンチエミッタ電極ＴＥＥ（ポリシリコン膜ＰＳＦ）の上面の位置よりも、厚さＴＫ分低い位置にあるため、その厚さＴＫ分に相当する分をエッチングする間に、絶縁膜ＥＩＦの上面が下がり（後退）、露出するベース拡散層ＢＤＲの面積が拡がる。その後、フォトレジストパターンＰＨＲ２が除去される。
【0089】
次に、図１３に示す工程と同様に、異方性エッチング処理が施される。これにより、図２５に示すように、コンタクト開口部ＣＨ１の底に露出したトレンチエミッタ電極ＴＥＥの上面が後退するとともに、ベース拡散層ＢＤＲの上面が後退する。また、このとき、コンタクト開口部ＣＨ４の底では、ソース拡散層ＳＤＲがエッチングされて、ベース拡散層ＢＤＲも露出する。その後、ドライエッチング処理を施すことにより、コンタクト開口部ＣＨ１の底に残る残渣ＲＥＳが除去される。
【0090】
次に、図１４に示す工程と同様に、Ｐ＋型の不純物が注入される。これにより、図２６に示すように、Ｐ型のベース拡散層ＢＤＲに、Ｐ＋層ＰＰＲが形成される。次に、図１５に示す工程と同様に、層間絶縁膜ＣＩＬにウェットエッチング処理が施される。これにより、図２７に示すように、コンタクト開口部ＣＨ１およびコンタクト開口部ＣＨ４等の開口幅が拡げられる。図２８に示すように、コンタクト開口部ＣＨ１の底には、共通コンタクト部材ＣＣＮが接触することになるリセス部ＲＣＳが形成される。また、このとき、コンタクト開口部ＣＨ４の底では、開口幅が拡げられることで、Ｐ＋型の不純物が注入されていないソース拡散層ＳＤＲの上面が露出する。
【0091】
次に、図１７に示す工程と同様に、図２９に示すように、コンタクト開口部ＣＨ１～ＣＨ４の内壁面を含む層間絶縁膜ＣＩＬを覆うようにバリアメタル膜ＢＭＥが形成される。次に、バリアメタル膜ＢＭＥを覆うように、タングステン膜ＷＦが形成される。次に、タングステン膜ＷＦ等に全面エッチバック処理を施すことにより、層間絶縁膜ＣＩＬの上面上に位置するタングステン膜ＷＦとバリアメタル膜ＢＭＥとが除去される。
【0092】
これにより、図３０に示すように、コンタクト開口部ＣＨＩ内に共通コンタクト部材ＣＣＮが形成される。コンタクト開口部ＣＨ２内にゲート引き出しコンタクト部材ＧＣＮが形成される。コンタクト開口部ＣＨ３内にコンタクト部材ＤＣＮが形成される。コンタクト開口部ＣＨ４内にゲートコンタクト部材ＧＤＣが形成される。その後、エミッタ電極ＭＥＥ、ゲート引き出し配線ＭＧＩおよびゲート電極ＭＧＥ等を形成する工程を経て、半導体装置ＳＥＤが完成する。
【0093】
上述した半導体装置ＳＥＤでは、図２２に示すように、リセス部ＲＣＳは、ベース拡散層ＢＤＲに形成された第１リセス部ＲＣＳ１と、トレンチエミッタ電極ＴＥＥに形成された第２リセス部ＲＣＳ２と、絶縁膜ＥＩＦに形成された第３リセス部ＲＣＳ３とを有している。第１リセス部ＲＣＳ１および第２リセス部ＲＣＳ２に対して、第３リセス部ＲＣＳ３が最も深い位置（第４深さ）にある。
【0094】
このため、絶縁膜ＥＩＦの上面が下に下がっている（後退している）分、共通コンタクト部材ＣＣＮとベース拡散層ＢＤＲとの接触面積が拡げられるとともに、共通コンタクト部材ＣＣＮとトレンチエミッタ電極ＴＥＥとの接触面積が拡げられて、接触抵抗が低減する。
【0095】
これにより、Ｎ型領域ＮＳＲ等に蓄積されたキャリア（ホール）が、ベース拡散層ＢＤＲから共通コンタクト部材ＣＣＮを経てエミッタ電極ＭＥＥに効率的に排出されることになる。その結果、ターンオフするまでの時間が短くなり、ターンオフ損失の低減に寄与することができる。
【0096】
また、コンタクト開口部ＣＨ４の底では、開口幅を拡げることによって、Ｐ＋型の不純物が注入されていないソース拡散層ＳＤＲの上面が露出し、ゲートコンタクト部材ＧＤＣとソース拡散層ＳＤＲとの接触抵抗の低減を図ることができる。
【0097】
実施の形態３
ここでは、ＥＧＥ型の半導体装置の一例について説明する。ＥＧＥ型の半導体装置ＳＥＤは、高速性が要求される用途に適用される。図３１に示すように、セル領域ＣＥＲでは、一のトレンチエミッタ電極ＴＥＥ（第１トレンチエミッタ電極）、トレンチゲート電極ＴＧＥ（第１トレンチゲート電極）および他のトレンチエミッタ電極ＴＥＥ（第３トレンチエミッタ電極）とが形成されている。
ここでは、ＥＧＥ型の半導体装置の一例について説明する。ＥＧＥ型の半導体装置ＳＥＤは、高速性が要求される用途に適用される。図３１に示すように、セル領域ＣＥＲでは、一のトレンチエミッタ電極ＴＥＥ（第１トレンチエミッタ電極）、トレンチゲート電極ＴＧＥ（第１トレンチゲート電極）および他のトレンチエミッタ電極ＴＥＥ（第３トレンチエミッタ電極）とが形成されている。
【0098】
一のトレンチエミッタ電極ＴＥＥ、トレンチゲート電極ＴＧＥおよび他のトレンチエミッタ電極ＴＥＥは、一のトレンチエミッタ電極ＴＥＥと他のトレンチエミッタ電極ＴＥＥとの間に、トレンチゲート電極ＴＧＥが位置する態様で、互いに距離（間隔Ｌ１）を隔てて形成されている。
【0099】
一のトレンチエミッタ電極ＴＥＥ、ベース拡散層ＢＤＲおよび絶縁膜ＥＩＦに、一のリセス部ＲＣＳが形成されている。他のトレンチエミッタ電極ＴＥＥ、ベース拡散層ＢＤＲおよび絶縁膜ＥＩＦに、他のリセス部ＲＣＳが形成されている。一のリセス部ＲＣＳと他のリセス部ＲＣＳとは、トレンチゲート電極ＴＧＥを挟んでほぼ対称（線対象）に形成されている。一のリセス部ＲＣＳおよび他のリセス部ＲＣＳは、図４に示すリセス部ＲＣＳと同様の構造を有する。
【0100】
なお、これ以外の構成については、図３等に示される半導体装置ＳＥＤの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【0101】
次に、上述した半導体装置ＳＥＤの製造方法について説明する。トレンチゲート電極ＴＧＥおよびトレンチエミッタ電極ＴＥＥの配置パターンが、図３等に示す半導体装置ＳＥＤにおけるトレンチゲート電極ＴＧＥおよびトレンチエミッタ電極ＴＥＥの配置パターンと異なるだけで、実施の形態１において説明した半導体装置ＳＥＤの製造方法と実質的に同じ製造方法によって、半導体装置ＳＥＤが製造される。
【0102】
上述した半導体装置ＳＥＤでは、実施の形態１において説明したのと同様に、第１主面から第２主面に向かって後退したリセス部ＲＣＳが形成され、そのリセス部ＲＣＳに共通コンタクト部材ＣＣＮが接触している。
【0103】
このため、共通コンタクト部材ＣＣＮとベース拡散層ＢＤＲとの接触面積が拡げられて、接触抵抗が低減する。これにより、Ｎ型領域ＮＳＲ等に蓄積されたキャリア（ホール）が、ベース拡散層ＢＤＲから共通コンタクト部材ＣＣＮを経てエミッタ電極ＭＥＥに効率的に排出されることになる。その結果、ターンオフするまでの時間が短くなり、ターンオフ損失の低減に寄与することができる。
【0104】
なお、各実施の形態において説明した半導体装置およびその製造方法については、必要に応じて種々組み合わせることが可能である。また、この組み合わせに応じた請求項の従属関係が予定される。
【0105】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0106】
ＳＥＤ 半導体装置、ＣＥＲ セル領域、ＭＧＲ ゲート配線引き出し領域、ＰＤＲ 周辺素子領域、ＭＥＥ エミッタ電極、ＭＧＥ ゲート電極、ＭＧＩ ゲート引き出し配線、ＳＵＢ 半導体基板、ＴＲＣ トレンチ、ＧＩＦ 絶縁膜、ＴＧＥ トレンチゲート電極、ＥＩＦ 絶縁膜、ＴＥＥ トレンチエミッタ電極、ＳＤＲ ソース拡散層、ＢＤＲ ベース拡散層、ＰＰＲ Ｐ＋層、ＨＢＲ ホールバリア層、ＦＰＲ フローティング拡散層、ＮＢＲ Ｎバッファ層、ＣＤＲ コレクタ拡散層、ＮＳＲ Ｎ型領域、ＢＥＬ コレクタ電極、ＣＩＬ 層間絶縁膜、 ＣＨ１ コンタクト開口部、ＣＣＮ 共通コンタクト部材、ＷＰＧ タングステンプラグ、ＢＭＥ バリアメタル膜、ＲＣＳ リセス部、ＲＣＳ１ 第１リセス部、ＲＣＳ２ 第２リセス部、ＲＣＳ３ 第３リセス部、ＧＤＣ ゲートコンタクト部材、ＣＨ２ コンタクト開口部、ＧＣＮ ゲート引き出しコンタクト部材、ＴＧＩ トレンチゲート引き出し電極、ＴＧＮ 第１部、ＴＧＷ 第２部、ＴＲＣＷ トレンチ、ＣＨ３ コンタクト開口部、ＤＣＮ コンタクト部材、ＰＩＣ 配線、ＭＰＬ 導電層、ＳＯＦ１ シリコン酸化膜、ＮＲ Ｎ型領域、ＰＲ Ｐ型領域、ＩＦ 絶縁膜、ＰＳＦ ポリシリコン膜、ＴＫ 厚さ、ＨＤＬ シリコン酸化膜、ＰＳＦ２ ポリシリコン膜、ＰＨＲ１ フォトレジスト、ＳＯＦ２ シリコン酸化膜、ＰＨＲ２ フォトレジスト、ＲＥＳ 残渣、ＰＭ Ｐ型不純物、ＷＦ タングステン膜、Ｗ１ 第１幅、Ｗ２ 第２幅、Ｌ１、Ｌ２、Ｌ３ 間隔、ＷＣ 開口幅、ＤＣ 開口深さ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】